DE69023467T2 - Signalspielraumprüfsystem. - Google Patents

Description

• Diese Erfindung betrifft Signalspielraumprüfsysteme für integrierte Haibleiterschaltungen und, genauer gesagt, Systeme zum Testen von Signalspielräumen in Hochleistungs-Halbleiterspeicherschaltkreisen und vorzugsweise in großen dynamischen Direktzugriffsspeichersystemen auf Chip-, Wafer- oder Modulebenen.
Hintergrund
• Das Testen von integrierten Haibleiterschaltungen ist bekannt, einschließlich der Verwendung von Testmodi für das Testen von dynamischen Direktzugriffsspeichern auf Modulebene, wobei Speicherchips und Schaltungen eine Vielzahl von Testmodus-Optionen bereitgestellt werden, um die Zuverlässigkeit des Produkts zu gewährleisten.
• In der am 3. Mai 1982 eingereichten US-Patentschrift 4 468 759 von R.J. Kung u.a. ist ein Testsystem oder Testverfahren für dynamische Direktzugriffsspeicher beschrieben, bei dem eine gespeicherte höhere Referenzspannung in den Leerzellen verwendet wird, wenn binäre Einsen aus dem Speicher gelesen werden, und eine niedrigere Referenz-Hilfsspannung wird beim Lesen von binären Nullen verwendet, um die Leistungsfähigkeit des Speichers unter rauhen Umgebungsbedingungen vorherzusagen, bevor der Speicherchip gekapselt wird.
• In der am 22. Dezember 1986 eingereichten US-Patentschrift 4 751 679 von 5. Dehganpour ist ein Testmodus in einem dynamischen Direktzugriffsspeicher beschrieben, bei dem die Gates aller Übertragungsbauelemente der Speicherzelle einem Spannungsbelastungstest unterworfen werden, um einen beschleunigten Test der Integrität des Gatedielektrikums bereitzustellen.
• In einem Artikel mit dem Titel "CMOS Memory Sorted for Yield Versus Reliability" von K.S. Gray u.a. in Research Disclosure, Mai 1987, Nummer 277, Seite 27718, veröffentlicht von Kenneth Mason Publications Ltd, England, ist ein System zur Sortierung von Halbleiterspeicherschaltkreisen für Anwendungen, die eine hohe Zuverlässigkeit erfordern, beschrieben, indem eine Prüfung auf ein akzeptables Ausgangssignal von Chips ohne die Verwendung von durch Ureingabe geladenen wortleitungen erfolgt und indem eine Prüfung auf eine hohe Chip-Ausbeute zur Verwendung in Anwendungen, welche die höhere Zuverlässigkeit nicht erfordern, mit der Verwendung von durch Ureingabe geladenen Wortleitungen erfolgt. Das Laden von Wortleitungen durch Ureingabe wird auf den Chips ermöglicht, indem eine schmelzbare Verbindung durchgebrannt oder ein Gleichspannungspegel an einer Anschlußstelle geändert wird.
Beschreibung der Erfindung
• Es ist eine Aufgabe dieser Erfindung, ein einfaches und effektives System zur Signalspielraumprüfung in einem integrierten Halbleiterspeicher bereitzustellen, indem die Signalmenge auf einer Bitleitung um einen bekannten Betrag geändert wird, der eine Funktion von Fertigungsparametern ist, wie beispielsweise die Schwellenspannung von Zellenübertragungsbauelementen und ihre Längen und Breiten, Temperatur, Spannung und die bei dem Entwurf der Speicherschaltkreise verwendete Technologie, um die Zuverlässigkeit, d.h. die projektierte Lebensdauer des Speichers, festzustellen.
• Gemäß den Lehren dieser Erfindung, wie in Anspruch 1 dargelegt ist, wird ein Signalspielraumprüfsystem für einen Speicher mit einer Wortleitungs-Spannungsverstärkungsschaltung bereitgestellt, indem eine Testmodus-Decodierschaltung verwendet wird, um die Wortleitungs-Spannungsverstärkungsschaltung selektiv zu deaktivieren und dann Daten aus Speicherzellen in dem Speicher auszulesen.
• Die vorstehenden Aufgaben, Merkmale und Vorteile der Erfindung gehen aus der folgenden ausführlicheren Beschreibung der bevorzugten Ausführungsformen der Erfindung, wie in den Begleitzeichnungen veranschaulicht, hervor.
Kurze Beschreibung der Zeichnungen
• Fig. 1 ist ein Prinzipschaltbild, teilweise in Blockform, eines dynamischen Direktzugriffsspeichers und Signalspielraumprüfsystems der vorliegenden Erfindung, und
• Fig. 2 ist ein Impulsprogramm, das in Verbindung mit der Beschreibung der Funktionsweise des in Fig. 1 der Zeichnungen gezeigten Speichers und Prüfsystems verwendet wird.
Beste Art und Weise für die Ausführung der Erfindung
• Ausführlicher auf Fig. 1 der Zeichnungen Bezug nehmend sei erwähnt, daß dort ein Prinzipschaltbild, teilweise in Blockform, einer bevorzugten Ausführungsform des Signalspielraumprüfsystems der vorliegenden Erfindung gezeigt ist. Die Schaltung der bevorzugten Ausführungsform des Prüfsystems der vorliegenden Erfindung ist in komplementärer Metalloidhalbleiter-(CMOS-)Technik mit P-Kanal-Feldeffekttransistoren, die in den Zeichnungen durch ein Rechteck mit einer darin gezogenen Diagonalen angegeben sind, und einer daran angrenzend angeordneten Steuer- oder Gateelektrode und mit N-Kanal-Feldeffekttransistoren, die durch ein Rechteck ohne Diagonale angegeben sind, und einer daran angrenzend angeordneten Steuer- oder Gateelektrode ausgeführt. Das in Fig. 1 der Zeichnungen veranschaulichte System der vorliegenden Erfindung enthält einen Halbleiterchip oder Substrat 10, das aus Silizium bestehen kann, in Modulform gepackt ist und Anschlußstellen oder Anschlußstifte Vdd hat, um eine eterne Versorgungsspannung anzulegen. RAS steht für Übernahmeimpulse für die Zeilen- oder Wortleitungsadresse, ADR für Wortleitungs- und Bitleitungsadressen und OUT für Ausgangsdatensignale.
• Eine Adressensteuerschaltung 12 hat einen Eingang, der mit der RAS-Anschlußstelle verbunden ist, und ein Gatter 14 hat einen ersten Eingang, der mit dem Ausgang der Adressensteuerschaltung 12 verbunden ist, und weitere Eingänge, die mit den Adressen- ADR-Anschlüssen verbunden sind. Eine Wortdecodierschaltung 16 hat einen Eingang, der mit dem Ausgang des Gatters 14 verbunden ist, und eine erste Vielzahl von Ausgangsleitungen L1, von denen eine als eine angesteuerte Leitung WSEL gekennzeichnet ist, und eine zweite Vielzahl von Ausgangsleitungen, die als eine erste Referenzwortleitung RWL1 und als eine zweite Referenzwortleitung RWL2 gekennzeichnet sind. Ebenfalls mit dem Ausgang des Gatters 14 verbunden ist eine Bitdecodierschaltung 18, die eine Vielzahl von Ausgangsleitungen L2 hat, von denen eine als eine Bitschalterleitung BS gekennzeichnet ist. Die Ausgangsleitung WSEL von der Wortleitungs-Decodierschaltung 16 ist mit einem ersten Wortleitungstreiber 20 verbunden, der einen mit einem N-Kanal-Feldeffekttransistor T2 in Reihe geschalteten P-Kanal-Feldeffekttransistor T1 hat, wobei die Quellenelektrode des Transistors T1 mit der Vdd-Anschlußstelle verbunden ist, an die vorzugsweise eine Spannung von 3,6 Volt angelegt wird, wobei der gemeinsame Punkt zwischen den Transistoren ein als Knoten A gekennzeichneter Ausgang ist und eine Steuerelektrode eines jeden der Transistoren T1 und T2 mit der angesteuerten Leitung WSEL verbunden ist.
• Eine Matrix von Speicherzellen 22 ist durch eine erste Zelle 24 und eine zweite Zelle 26 angegeben. Die Zelle 24 enthält ein Übertragungsbauelement, das als P-Kanal-Feldeffekttransistor T3 gezeigt ist, der eine erste stromführende Elektrode hat, die mit einer ersten Bitleitung BL1 verbunden ist, und eine zweite stromführende Elektrode, die mit einer Seite eines Speicherkondensators C&sub1; verbunden ist, wobei die andere Seite des Kondensators C&sub1; einem Bezugspotential liegt, wie beispielsweise Masse. Eine Steuerelektrode des Transistors T3 ist mit einer ersten Wortleitung WL1 und dem Ausgang A des Treibers 20 verbunden. Die zweite Zelle 26 enthält einen P-Kanal-Feldeffekttransistor T4, der eine erste stromführende Elektrode hat, die mit einer zweiten Bitleitung BL2 verbunden ist, und eine zweite stromführende Elektrode, die mit einer Seite eines Speicherkondensators C&sub2; verbunden ist, wobei die andere Seite des Kondensators C&sub2; Masse liegt. Eine Steuerelektrode des Transistors T4 ist an einer zweiten Wortleitung WL2 angeschlossen, die mit einem Ausgang eines zweiten Wortleitungstreibers (nicht gezeigt) verbunden ist.
• Eine erste Spannungsreferenzzelle 28 enthält ein Übertragungsbauelement, das als P-Kanal-Feldeffekttransistor T5 gezeigt ist, der eine erste stromführende Elektrode hat, die mit der ersten Bitleitung BL1 verbunden ist, und eine zweite stromführende Elektrode, die mit einer Seite einer Leerzelle oder des Referenzspannungskondensators CR1 verbunden ist, wobei die andere Seite des Kondensators CR1 an Masse liegt. Eine Steuerelektrode des Transistors T5 ist mit der Referenzwortleitung RWL1 verbunden, die von der Wortdecodierschaltung 16 herrührt. Eine zweite Spannungsreferenzzelle 30 enthält einen P-Kanal-Feldeffekttransistor T6, der eine erste stromführende Elektrode hat, die mit der zweiten Bitleitung BL2 verbunden ist, und eine zweite stromführende Elektrode, die mit einer Seite einer Leerzelle oder des Referenzspannungskondensators CR2 verbunden ist, wobei die andere Seite des Kondensators CR2 an Masse liegt. Eine Steuerelektrode des Transistors T6 ist mit der Referenzwortleitung RWL2 gekoppelt. Wie vorstehend angegeben wurde, gehen die Referenzwortleitungen RWL1 und RWL2 von der Wortdecodierschaltung 16 aus, aber, wie bekannt ist, werden im allgemeinen Treiberschaltungen (nicht gezeigt) verwendet, bevor eine Spannung von RWL1 oder RWL2 an die Steuerelektroden der Transistoren T5 oder T6 gelegt wird. Ein erster Ausgleichstransistor des P-Kanal-Feldeffekttyps T7 ist zwischen der einen Seite der Kondensatoren CR1 und CR2 angeschlossen, wobei eine Steuerelektrode des Transistors T7 mit einer Ausgleichsleitung EQ verbunden ist. Eine Ausgleichs- und Bitleitungs-Spannungsladeschaltung 32 enthält einen zweiten Ausgleichstransistor T8 des P-Kanal-Feldeffekttyps, der zwischen der ersten und der zweiten Bitleitung BL1 und BL2 und den ersten und zweiten Bitleitungs-Ladetransistoren T9 und T10 des P-Kanal- Feldeffekttyps angeschlossen ist, wobei der Transistor T9 zwischen der zweiten Bitleitung BL2 und einem festen Potential, wie beispielsweise 2/3 von Vdd, angeschlossen ist, die von jeder beliebigen geeigneten, chipintegrierten Spannungsquelle bereitgestellt werden kann, und wobei der Transistor T10 zwischen der ersten Bitleitung BL1 und dem festen Potential angeschlossen ist.
• Eine Leseverstärkerschaltung 34 hat erste und zweite Eingänge, die mit der ersten beziehungsweise der zweiten Bitleitung BL1 und BL2 verbunden sind. Ein Bitschalterstromkreis 36 hat erste und zweite Eingänge, die mit ersten beziehungsweise zweiten Ausgängen der Leseverstärkerschaltung 34 verbunden sind, und einen Ausgang, der durch eine Eingangslastfaktor-Schaltung FI mit einem Datenausgangsanschluß OUT, einer Anschlußstelle oder einem Anschlußstift, verbunden ist. Obwohl dies nicht gezeigt ist, sollte es sich von selbst verstehen, daß der Ausgang des Bitschalterstromkreises 36 im allgemeinen mit dem Anschluß OUT durch beispielsweise eine Endverstärkerstufe und eine Ausgangstreiberstufe verbunden ist.
• Testmodus-Adreßsignale TMA, die von den Adreß-ADR-Anschlüssen empfangen werden, sind einer Testmodus-Adressendecodierschaltung 38 zugeführt. Im allgemeinen werden die Testmodus-Adreßsignale TMA an eine Vielzahl von Anschlußstellen oder Anschlußstiften ADR gelegt, wobei die Anzahl der Anschlußstellen oder Anschlußstifte von der Anzahl der mit einem bestimmten Speicher oder Chip verbundenen Testmodi abhängt. Wenn der Speicher beispielsweise mit vier Testmodi getestet werden soll, würden nur zwei der Anschlußstellen oder Anschlußstifte ADR erforderlich sein, da zwei Decodierschaltungs-Eingangssignale, von denen jedes Binärinformation enthält, für eine Decodierschaltung ausreichen, um einen beliebigen der vier Testmodi auszuwählen. Der Ausgang der Testmodus-Decodierschaltung 38 ist durch eine Vielzahl von Leitungen L3 angegeben, wobei eine der Leitungen, die mit DWLB gekennzeichnet ist, mit einem ersten Eingang einer Wortleitungs Erkennungsschaltung 40 verbunden ist. Die Wortleitungs-Erkennungsschaltung 40 hat auch zweite und dritte Eingänge, die mit den ersten beziehungsweise den zweiten Referenzwortleitungen RWL1 und RWL2 verbunden sind. Ein Ausgang WLB von der Wortleitungs-Erkennungsschaltung 40 ist mit einer Steuerelektrode eines Massetransistors 11 des N-Kanal-Feldeffekttyps verbunden. Eine erste stromführende Elektrode des Transistors T11 liegt an Masse, und eine zweite stromführende Elektrode des Transistors T11 ist mit einer als Wortleitungs-Pulldown-Knoten WLPD gekennzeichneten Ausgangsverzweigung verbunden, wobei eine Leitung mit der Source-Elektrode des Transistors T2 des ersten Wortleitungstreibers 20 verbunden ist.
• Der Ausgang WLB der Wortleitungs-Erkennungsschaltung 40 ist auch mit einem Eingang einer Pufferschaltung 42 verbunden, die einen ersten und einen zweiten Inverter I1 und I2 aufweist. Der erste Inverter I1 enthält einen P-Kanal-Feldeffekttransistor T12, der mit einem N-Kanal-Feldeffekttransistor T13 in Reihe geschaltet ist, wobei die Source-Elektrode des Transistors T12 mit der Versorgungsspannung Vdd und die Source-Elektrode des Transistors T13 mit Masse verbunden ist. Eine Steuerelektrode eines jeden der Transistoren T12 und T13 ist mit dem Ausgang WLB der Wortleitungs-Erkennungsschaltung 40 verbunden. Der Ausgang des Inverters I1 ist am Knoten B angeschlossen. Der zweite Inverter I2 enthält einen P-Kanal-Feldeffekttransistor T14, der mit einem N- Kanal-Feldeffekttransistor T15 in Reihe geschaltet ist, wobei die Source-Elektrode des Transistors T14 mit der Versorgungsspannung Vdd und die Source-Elektrode des Transistors T15 mit Masse verbunden ist. Eine Steuerelektrode eines jeden der Transistoren T14 und T15 ist mit dem Ausgangsknoten B des ersten Inverters I1 verbunden. Der Ausgang des zweiten Inverters I2 ist am Knoten C angeschlossen. Ein Verstärkungskondensator CB hat eine erste Elektrode P1, die mit dem Ausgangsknoten C der Pufferschaltung 42 verbunden ist, und eine zweite Elektrode P2, die mit der Ausgangsverzweigung WLPD und der zweiten stromführenden Elektrode oder Drain-Elektrode des Massetransistors Tu verbunden ist.
• Für ein besseres Verständnis der Funktionsweise des Signalspielraumprüfsystems der vorliegenden Erfindung kann sowohl auf das in Fig. 2 der Zeichnungen gezeigte Impulsschema oder -programm als auch auf das in Fig. 1 gezeigte Prinzipschaltbild Bezug genommen werden. Betrachten wir zuerst den normalen Betrieb des dynamischen Direktzugriffsspeichers, der durch die Matrix 22 in Fig. 1 der Zeichnungen angegeben ist, wenn die Spannung an den Wortleitungen WL1 oder WL2 und an den Referenzwortleitungen RWL1 oder RWL2 verstärkt oder auf eine unterhalb des Massepotentials liegende Spannung, beispielsweise auf -0,5 V, gesteuert wird, um am Eingang des Leseverstärkers 34 starke Signale bereitzustellen und eine verbesserte Leistungsfähigkeit des Speichers zu bieten.
• Bezug nehmend auf die durchgezogenen Linien in den Graphen von Fig. 2 der Zeichnungen läßt sich feststellen, daß die Spannung zum Zeitpunkt t0 an RAS, WL1, RWL1, RWL2 und an EQ High-Pegel führt, beispielsweise 3,6 Volt, und daß die Spannung an WSEL, WLPD und DWLB Low-Pegel besitzt, beispielsweise auf Massepotential liegt. Ebenfalls zum Zeitpunkt t0 liegt die Spannung am Speicherkondensator C&sub1; bei ca. 1,3 Volt, an jedem der Referenzspannungskondensatoren CR1 und CR2 bei ca. 1,8 Volt und an jeder der Bitleitungen BL1 und BL2 bei ca. 2,4 Volt.
• Wie bekannt ist, wird, um einen aktiven Zyklus entweder zum Lesen oder Beschreiben oder sowohl zum Lesen als auch Beschreiben einer Speicherzelle zu beginnen, ein Übernahmeimpuls für die Zeilenadresse RAS aktiviert. In diesem Fall fällt RAS zum Zeitpunkt t1 auf 0 Volt, um einen aktiven Zyklus zu starten, der die Adressensteuerschaltung 12 veranlaßt, das Gatter 14 zu aktivieren. Mit dem durchgeschalteten Gatter 14 gelangen die Zeilenoder Wortadressen zur Wortdecodierschaltung 16, die eine der Leitungen L1 ansteuert, in diesem Fall ist es die Wortansteuerleitung WSEL, wobei die Spannung auf 3,6 Volt ansteigt. Zu diesem Zeitpunkt steuert die Wortdecodierschaltung 16 auch eine der Referenzwortleitungen RWL1 oder RWL2 an, wobei in diesem Fall die Leitung RWL2 angesteuert wird. Kurz nach dem Zeitpunkt t1 gehen die Spalten- oder Bitadressen durch das Gatter 14 zur Bitdecodierschaltung 18, die eine Leitung aus der Vielzahl der Leitungen L2 ansteuert, wobei in diesem Fall die Leitung BS aktiviert wird.
• Mit der High-Spannung an der Wortansteuerleitung WSEL, schaltet der Transistor T2 des Wortleitungstreibers 20 durch, um die erste Wortleitung WL1 zu entladen, was bewirkt, daß der Transistor T3 der ersten Zelle 24 schaltet. In der Zwischenzeit beginnt sich auch die Spannung an der Referenzwortleitung RWL2, die auch mit einem Treiber (nicht gezeigt) verbunden ist, der ähnlich dem Wortleitungstreiber 20 ist, zu entladen. Zum Zeitpunkt t2, nachdem sich die Leitung RWL2 auf ungefähr 1 Volt entladen hat, bewirkt die Wortleitungs-Erkennungsschaltung 40, daß die Spannung an der Wortleitungsverstärkung WLB auf 0 Volt geht, was den Massetransistor T11 deaktiviert und den Transistor T12 aktiviert und den Transistor T13 des ersten Inverters der Pufferschaltung 42 deaktiviert, die dann den Transistor T15 aktiviert und den Transistor T14 des zweiten Inverters I2 deaktiviert. Mit eingeschaltetem Transistor T15, beginnt die Spannung an der Elektrode P1 des Verstärkungskondensators CB, der zuvor durch den Transistor T14 geladen worden ist, nach Masse zu fallen, was bewirkt, daß die Spannung an der zweiten Elektrode P2, die aufgrund des eingeschalteten Transistors T11 zuvor auf Massepotential lag, wie durch die Spannung am Wortleitungs-Pulldown-Knoten WLPD angegeben ist, unter das Massepotential auf eine Spannung von ungefähr -0,5 Volt fällt, wie durch den Graphen bei WLPD in Fig. 2 angegeben ist.
• Mit der Spannung von -0,5 Volt an dem Wortleitungs-Pulldown-Knoten WLPD und von 3,6 Volt an der Wortleitung WSEL wird der Transistor T2 hart eingeschaltet, um die erste Wortleitung WL1 ebenfalls auf -0,5 Volt einzustellen. Nachdem sich die erste Wortleitung WL1 auf -0,5 Volt und die erste Bitleitung BL1 auf 2,4 Volt befinden, wird der Übertragungstransistor T3 hart eingeschaltet, um die Zellenladung schnell zur ersten Bitleitung BL1 zu übertragen, wie in dem Graphen von Fig. 2 zum Zeitpunkt t2 angegeben ist. Der schnelle Spannungsanstieg am Speicherkondensator C&sub1; ist in dem Graphen von Fig. 2 ungefähr zwischen den Zeitpunkten t1 und t2 angegeben. Es sei erwähnt, daß der Transistor T6 der zweiten Spannungsreferenzzelle 30 von der Spannung an der zweiten Referenzwortleitung RWL2 eingeschaltet wird, während der Transistor T3 von der Spannung an der ersten Wortleitung WL1 eingeschaltet wird. Da die Referenzspannung am Referenzkondensator CR2 anfangs jedoch höher ist als die Spannung am ersten Speicherkondensator C&sub1;, steigt die Spannung am Referenzkondensator CR2 weiter an, bis sie aufgrund der Verstärkung des Bitleitungssignals im Leseverstärker 34, an den die Bitleitungen BL1 und BL2 angeschlossen sind, ungefähr 3,6 Volt erreicht. Nach dem Zeitpunkt t2 wird der Leseverstärker 34 durch bekannte Mittel eingeschaltet, um die in der Speicherzelle C&sub1; des ersten Speicherkondensators gespeicherte Information auszulesen. Die Spannung an der ersten Bitleitung BL1 fällt weiter ab, bis sie 0 Volt erreicht, und die Spannung der zweiten Bitleitung BL2 steigt weiter an, bis sie den Wert der Versorgungsspannung von 3,6 Volt erreicht. Diese Information wird durch den Bitschalterstromkreis 36, der von der Spannung an der Leitung BS von der Bitdecodierschaltung 18 aktiviert wird, an den Ausgangsanschluß OUT weitergeleitet. Es sei erwähnt, daß dieses Auslesen sehr zuverlässig ist und dank der durch den Verstärkungskondensator CB erreichten Verstärkungswirkung sehr schnell durchgeführt wird.
• Nachdem die Speicherzelle ausgelesen worden ist, und während die Bitleitungen BL1 uhd BL2 die zuvor gespeicherte Information weiterhin halten, wird der Speicherkondensator C&sub1; mit der ursprünglichen Information neu beschrieben. Um die Information zurückzuschreiben, wird die Spannung am Referenzkondensator CR1 und am Speicherkondensator C&sub1; zum Zeitpunkt t3 auf 1,3 Volt verringert mittels einer zweiten Verstärkung des WLPD unter Massepotential durch die Arbeitsweise der Wortdecodierschaltung 16 mit der ersten Referenzwortleitung RWL1, die aktiviert und mit der Ausgangsverzweigung WLPD verbunden (nicht gezeigt) ist. Die Spannung an der Leitung WSEL behält High-Pegel, und die Spannung an der Leitung WLB bleibt auf Low-Pegel, bis die Information auf den Bitleitungen BL1 und BL2 in die erste Zelle 24 zurückgeschrieben worden ist. Nachdem die Information zurückgeschrieben worden ist, kehren die Spannungen an WL1, RWL1 und RWL2 zum Zeitpunkt t4 auf ihre High-Pegel zurück. Die Referenzspannungen an den Referenzkondensatoren CR1 und CR2 werden abgeglichen, indem der Ausgleichstransistor T7 zum Zeitpunkt t5 mit einem Impuls EQ eingeschaltet wird. Der Impuls EQ kann erzeugt werden, wenn beide Referenzwortleitungsimpulse RWL1 und RWL2 und die Wortleitungsverstärkung WLB zum Zeitpunkt t4 einen High-Pegel annehmen, indem die Wortleitungsverstärkung WLB mit der Ausgleichsschaltung (nicht gezeigt) verbunden wird. Auch die Spannungen an den Bitleitungen BL1 und BL2 werden auf ähnliche Weise abgeglichen, indem der Ausgleichstransistor T8 der Ausgleichsund Spannungsladeschaltung 32 eingeschaltet wird. Während die Spannungen an den Bitleitungen BL1 und BL2 abgeglichen werden, werden die Bitleitungen auch auf einen Wert wie beispielsweise 2/3 der Spannung von Vdd geladen, indem eine Spannung von 2/3 Vdd, (nicht gezeigt) über die Transistoren T9 und T10, die ebenfalls von der Spannung oder dem Impuls EQ gesteuert werden, mit der Bitleitung verbunden wird. Zum Zeitpunkt t6 werden alle Leitungen, Anschlußstellen und Anschlußkontakte auf dieselben Werte zurückgeführt, wie sie zum Zeitpunkt t0 festgestellt wurden.
• Um eine Signalspielraumprüfung der im Speicherkondensator C&sub1; der ersten Speicherzelle 24 gespeicherte Information durchzuführen, werden von den Adreß-ADR-Anschlüssen empfangene Testmodus-Adreßsignale TMA an die Testmodus-Decodierschaltung 38 gelegt, um die deaktivierte Wortleitungsverstärkung DWLB aus der Vielzahl der Leitungen L3 zum Zeitpunkt t1 auszuwählen, nachdem die RAS-Spannung auf 0 Volt gefallen ist.
• Danach wird die Spannung an der DWLB-Leitung auf 3,6 Volt erhöht, um die Wortleitungs-Erkennungsschaltung 40 durch ein beliebiges geeignetes Mittel nichtansprechend auf Spannungen an beiden Referenzwortleitungen RWL1 und RWL2 zu machen. Dementsprechend, wie in dem Graphen durch eine gestrichelte Linie bei WLB zwischen den Zeitpunkten t1 und t4 angezeigt ist, bleibt die Spannung an der Leitung WLB auf High-Pegel und deshalb bleibt der Transistor T11 fortwährend eingeschaltet, um die Spannung an der Ausgangsverzweigung oder dem Wortleitungs-Pulldown-Knoten WLPD über den gesamten aktiven Zyklus hinweg auf Masse zu halten. Zwischenzeitlich hat die Wortdecodierschaltung die Leitung WSEL angesteuert, die den Transistor T2 des Wortleitungstreibers 20 einschaltet. Da die Spannung am Wortleitungs-Pulldown-Knoten WLPD nur auf Massepotential und nicht bei der verstärkten Spannung von -0,5 Volt liegt, schaltet sich der Transistor T2 während dieses Ausführungszyklus der Signalspielraumprüfung nicht so hart ein, wie er es während des normalen Betriebs mit der verstärkten Wortleitungsspannung tat. Dementsprechend fällt die Spannung an der Bitleitung BL1 nicht so schnell ab, wie durch die gestrichelte Linie bei BL1 des Graphen in Fig. 2 der Zeichnungen angegeben ist, wie sie es bei der Verstärkungsspannung an der Wortleitung WL1 tat. Folglich bewirkt der Leseverstärker 34, daß die Spannung an der zweiten Bitleitung BL2 nicht so schnell ansteigt, wie sie es während des normalen verstärkten Betriebs tat.
• Da der Unterschied zwischen den Spannungen an den Bitleitungen BL1 und BL2 zum Zeitpunkt t2, wenn der Leseverstärker 34 eingeschaltet wird, wesentlich geringer ist, als er es während des normalen verstärkten Betriebs war, wie durch die gestrichelten Linien in Fig. 2 der Zeichnungen angegeben ist, erkennt der Leseverstärker nur Signale, die von Speicherkondensatoren abgeleitet werden, wie beispielsweise Kondensator C&sub1; der ersten Speicherzelle 24, die zum Zeitpunkt t2 zumindest eine bestimmte Ladungsmenge enthalten. Dementsprechend erkennt diese Signalspielraumprütung die Zellen im Speicher, die in der Lage sind, auf den Bitleitungen BL1 und BL2 Signale zu erzeugen, die hinreichend stark sind, um vom Leseverstärker 34 zum Zeitpunkt t2 festgestellt zu werden, ohne eine Verstärkungsspannung an der Wortleitung WL1 zu verwenden. Da solche Signale stark genug sind, um während der Leseoperation ohne die Verwendung einer Wortleitungsverstärkungsspannung festgestellt zu werden, stellt dieses System ein sehr wertvolles Maß für die Signalstärke des Speichers bereit.
• Es sei erwähnt, daß dieser Test durchgeführt werden kann, nachdem der Chip als Modul gepackt worden ist, da der Zugriff auf den Speicher für Testzwecke über vorhandene, auf dem Modul befindliche Adreß-ADR-Anschlüsse erfolgt. Es sollte sich von selbst verstehen, daß die Spannung an der Speicherzelle C&sub1; 1,5 Volt beträgt, wie durch die gestrichelte Linie bei C&sub1; des Graphen in Fig. 2 der Zeichnungen angegeben ist, wenn die während des Testbetriebs ausgelesene Information in die Zellen zurückgeschrieben wird. Es sei ebenfalls erwähnt, daß die Funktionsweise des Systems mit einer in der ersten Zelle 24 gespeicherten Binärziffer "0" oder niedrigen Spannung beschrieben wurde, doch ist erkennbar, daß das System ähnliche Vorteile bietet, wenn eine Binärziffer "1" oder eine hohe Spannung in der ersten Zelle 24 gespeichert wird. Der wesentlichste Unterschied, wenn eine hohe Spannung in der ersten Zelle 24 gespeichert wird, ist der, daß die erste Bitleitung BL1 zwischen den Zeitpunkten t1 und t2 schnell aufgeladen würde, wenn die verstärkte Spannung an die erste Wortleitung WL1 gelegt wird, und durch die Rückkopplungswirkung im Leseverstärker 34 würde die Spannung an der zweiten Bitleitung BL2 schnell abfallen. Während des Testbetriebs findet eine ähnliche Wirkung statt, wobei die Spannungswerte der Bitleitungen aber durch die gestrichelten Linien in den Graphen BL1 und BL2 von Fig. 2 der Zeichnungen angegeben sind. Es sollte sich von selbst verstehen, daß, wenn die Informationen die Referenzzellenspannung an den Kondensatoren CR1 und CR2 ähnlich modifiziert worden ist, aus dem Kondensator C&sub1; gelesen wird, die Ref. um die Signalstärke auf den Bitleitungen zu verringern.
• Obwohl die Speichermatrix 22 nur mit zwei Zellen 24 und 26 gezeigt ist, sollte es sich von selbst verstehen, daß jede der Bitleitungen zahlreiche Zellen daran angeschlossen haben kann und daß die Speichermatrix 22 auf Wunsch Hunderte von Bitleitungspaaren und Hunderte von Wortleitungen enthalten kann. Darüber hinaus sollte es sich von selbst verstehen, daß P-Kanal- Feldeffekttransistoren beispielsweise für die Übertragungsbauelemente T3 bis T6 gezeigt sind, jedoch können diese auf Wunsch durch N-Kanal-Feldeffekttransistoren mit entsprechend bekannten Änderungen der Spannungspolaritäten ersetzt werden.
• Obwohl die Testmodus-Adreßimpulse verwendet wurden, um diesen Testmodus zu beginnen, sollte es sich von selbst verstehen, daß andere Spannungen zur Deaktivierung der Wortleitungsverstärkung verwendet werden können.
• Es ist erkennbar, daß ein Signalspielraumprüfsystem bereitgestellt wird, das über eine Testmodusfolge entweder beim Modul- oder Systemebenen oder sogar beim Wafertest einfach zu implementieren ist, und aufgrund des einfachen Speicherzugriffs über die Möglichkeit verfügt, Testzeit zu sparen. Außerdem sollte es sich von selbst verstehen, daß dieses Verstärkungs-Deaktivierungs- Verfahren für Testzwecke zu einem eindeutigen Signaireduktionsbetrag führt, der sich auf das Verfahren, die Temperatur und die Spannung bezieht. Dieser eindeutige Signalreduktionsbetrag bietet einen wertvollen Parameter, um die Qualität eines Speicherchips präzise zu messen. Keine zusätzlichen externen Spannungen oder Anschlußstifte sind zur Durchführung dieses Verfahrens erforderlich, und es gibt kein zusätzliches Chiprauschen.

Claims (21)

1. Signalspielraumprüfsystem zur Durchführung einer Testfolge in einem Speichersystem (22), wobei während eines Zugriffszyklus auf ausgewählte Speicherzellen (24, 26) zum Lesen oder Schreiben zugegriffen wird, jede der Speicherzellen eine Übertragungseinheit (T3, T4) umfaßt, die eine ein Zugriffssignal empfangende Steuerelektrode, eine erste, mit einer Ausgangsleitung verbundene gesteuerte Elektrode und eine zweite gesteuerte Elektrode sowie Speichermittel (C1, C2) hat, die mit der zweiten gesteuerten Elektrode der Übertragungseinheit (T3, T4) verbunden sind, und das System folgendes umfaßt:

Verstärkungsmittel (42, CB), um das Zugriffssignal mindestens einmal während des Zugriffszyklus zu verstärken, und

Erkennungsmittel (38), um festzustellen, daß sich das Speichersystem in einem Testmodus befindet;

gekennzeichnet durch

Verhinderungsmittel (T11), das auf das Erkennungsmittel (38) anspricht, um das Verstärkungsmittel (42, CB) mindestens einen ganzen Zugriffszyklus lang während des Testmodus am Betrieb zu hindern.

2. Signalspielraumprüfsystem nach Anspruch 11 dadurch gekennzeichnet, daß

das Speichersystem (22) eine Wortleitung (WL1) umfaßt und

das Verstärkungsmittel (42, CB) eine Spannungsverstärkungsschaltung (42) umfaßt, um eine erste Spannung einer bestimmten Größe an die Wortleitung (WL1) zu legen.

3. Signalspielraumprüfsystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß es des weiteren folgendes umfaßt:

Aktivierungsmittel (40), das mit dem Verhinderungsmittel (T11) verbunden ist, welches auf ein erstes Signal (RWL1, RWL2) anspricht, um das Verstärkungsmittel (42, CB) zu aktivieren, und das mit dem Erkennungsmittel (38) verbunden ist, wobei das Erkennungsmittel mit einem zweiten Signal (TMA) verbunden ist, um das Erkennungsmittel (38) während des Testmodus zu aktivieren.

4. Signalspielraumprüfsystem nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß das Erkennungsmittel (38) auf das zweite Signal (TMA) anspricht, um das Verstärkungsmittel (42, CB) während des Testmodus funktionsunfähig zu machen, wobei eine zweite Spannung mit einer geringeren Größe als die vorgegebene Größe an die wortleitung (WL1) gelegt wird.

5. Signalspielraumprüfsystem wie in Anspruch 4 dargelegt, dadurch gekennzeichnet, daß die Größe der zweiten Spannung in negativer Hinsicht geringer ist als die der ersten Spannung.

6. Signalspielraumprüfsystem wie in Anspruch 6 dargelegt, dadurch gekennzeichnet, daß die erste Spannung eine Größe von -0,5 Volt hat und die zweite Spannung eine Größe von Null Volt hat.

7. Signalspielraumprüfsystem nach jedem der obigen Ansprüche, dadurch gekennzeichnet, daß das Verstärkungsmittel (42, CB) einen Kondensator (CB) enthält.

8. Signalspielraumprüfsystem nach jedem der obigen Ansprüche 3 bis 7, dadurch gekennzeichnet, daß das Aktivierungsmittel (40) erste (DWLB) und zweite (RWL1, RWL2) Eingänge und einen Ausgang hat, wobei der Ausgang mit der Spannungsverstärkungsschaltung (42) und der erste Eingang mit einem Ausgang des Erkennungsmittels (38) verbunden ist.

9. Signalspielraumprüfsystem nach jedem der obigen Ansprüche, dadurch gekennzeichnet, daß das Speichersystem (22) des weiteren eine Referenzwortleitung (RWL1) enthält.

10. Signalspielraumprüfsystem nach Anspruch 9, dadurch gekennzeichnet, daß der zweite Eingang des Aktivierungsmitteis (40) mit der Referenzwortleitung (RWL1) verbunden ist.

11. Signalspielraumprüfsystem nach jedem der obigen Ansprüche 2 bis 10, dadurch gekennzeichnet, daß es des weiteren folgendes umfaßt:

einen mit der Wortleitung (WL1) verbundenen Treiber (20), wodurch das Verhinderungsmittel (T11) mit dem Treiber (20) verbunden ist.

12. Signalspielraumprüfsystem nach jedem der obigen Ansprüche 3 bis 11, dadurch gekennzeichnet, daß das erste Signal (RWL1, RWL2) von der Wortleitung (WL1) abgeleitet wird und das zweite Signal ein Adreßsignal (TMA) ist.

13. Signalspielraumprüfsystem nach jedem der obigen Ansprüche 3 bis 12, dadurch gekennzeichnet, daß das Aktivierungsmittel (40) eine Wortleitungs-Erkennungsschaltung (40) umfaßt.

14. Signalspielraumprüfsystem nach jedem der obigen Ansprüche 3 bis 13, dadurch gekennzeichnet, daß das erste Signal von der Referenzwortleitung (RWL1, RWL2) abgeleitet wird.

15. Signalspielraumprüfsystem nach jedem der obigen Ansprüche, dadurch gekennzeichnet, daß es des weiteren folgendes umfaßt:

eine Vielzahl von Bitleitungen (BL1, BL2) und eine Leseverstärkerschaltung (34) mit Eingängen, die mit der Vielzahl der Bitleitungen (BL1, BL2) verbunden sind;

wobei jede Speicherzelle (24, 26) mit einer der Vielzahl der Bitleitungen (BL1, BL2) verbunden ist.

16. Signalspielraumprüfsystem nach Anspruch 15, dadurch gekennzeichnet, daß es des weiteren folgendes umfaßt:

eine Spannungsreferenzzelle (30), die mit der Referenzwortleitung (RWL2) und mit einer ersten (BL2) der Vielzahl der Bitleitungen (BL1, BL2) verbunden ist.

17. Signalspielraumprüfsystem nach jedem der obigen Ansprüche, dadurch gekennzeichnet, daß es des weiteren folgendes umfaßt:

Anschlußmittel, um eine Vielzahl von Adressen zu empfangen,

Wortdecodiermittel (16), das erste und zweite Ausgänge hat, und

Mittel (12, 14), um eine erste der Vielzahl von Adressen an einen Eingang des Wortdecodiermittels (16) zu legen.

18. Signalspielraumprüfsystem nach Anspruch 17, dadurch gekennzeichnet, daß

der Treiber (20) einen Eingang und einen Ausgang hat, wobei. der Eingang mit dem ersten Ausgang des Wortdecodiermittels (16) verbunden ist,

das Erkennungsmittel (38) eine zweite der Vielzahl von Adressen empfängt,

das Aktivierungsmittel (40) mit dem zweiten Ausgang des Wortdecodiermittels (16) und mit dem Ausgang des Erkennungsmittels (38) verbunden ist,

ein wortleitungs-Pulldown-Knoten (WLPD) mit dem Ausgang des Treibers (20) verbunden ist,

das Verhinderungsmittel (T11) eine Steuerelektrode hat, die zwischen dem Wortleitungs-Pulldown-Knoten (WLPD) und einem Punkt des Referenzpotentials angeordnet ist, wobei die Steuerelektrode mit dem Ausgang des Aktivierungsmittels (40) verbunden ist,

der Kondensator (CB) erste und zweite Elektroden hat, wobei die erste Elektrode mit dem Wortleitungs-Pulldown-Knoten verbunden ist, und

die Spannungsverstärkungsschaltung (42) einen mit dem Ausgang des Aktivierungsmittels (40) verbundenen Eingang und einen mit der zweiten Elektrode des Kondensators (CB) verbundenen Ausgang hat.

19. Signalspielraumprüfsystem nach jedem der obigen Ansprüche, dadurch gekennzeichnet, daß das Verstärkungsmittel (42, CB) eine Pufferschaltung (42) umfaßt, die erste (1i) und zweite (I2) Inverter enthält, wobei jeder der Inverter einen P- Kanal-Feldeffekttransistor (T12, T14) enthält, der mit einem N-Kanal-Feldeffekttransistor (T13, T15) in Reihe geschaltet ist.

20. Signalspielraumprüfsystem nach jedem der obigen Ansprüche, dadurch gekennzeichnet, daß das Erkennungsmittel (38) eine Testmodus-Decodierschaltung (38) enthält, die auf Adreßsignale (TMA) anspricht.

21. Signalspielraumprüfsystem nach jedem der obigen Ansprüche, dadurch gekennzeichnet, daß das Verhinderungsmittel (T11) ein N-Kanal-Feldeffekttransistor ist.