JPH0338730A - テスト信号発生回路 - Google Patents
テスト信号発生回路Info
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- JPH0338730A JPH0338730A JP1174583A JP17458389A JPH0338730A JP H0338730 A JPH0338730 A JP H0338730A JP 1174583 A JP1174583 A JP 1174583A JP 17458389 A JP17458389 A JP 17458389A JP H0338730 A JPH0338730 A JP H0338730A
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- 238000001514 detection method Methods 0.000 claims description 37
- 230000007257 malfunction Effects 0.000 abstract description 8
- 101100194363 Schizosaccharomyces pombe (strain 972 / ATCC 24843) res2 gene Proteins 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト信号発生回路に関し、特にテスト信号発
生回路に関する。
生回路に関する。
従来、この種のテスト信号発生回路は、第５図に示す通
り、入力端子５２からの通常の信号ＤＴより高いレベル
の電圧Ｖ↑が印加されたときに、テスト信号ＴＥＳＴを
出力するテストレベル検出回路５３を有する構成となっ
ていた。
り、入力端子５２からの通常の信号ＤＴより高いレベル
の電圧Ｖ↑が印加されたときに、テスト信号ＴＥＳＴを
出力するテストレベル検出回路５３を有する構成となっ
ていた。
このテスト信号発生回路の動作について第６図、第７図
を参照して説明する。
を参照して説明する。
第６図はテスト信号を発生する場合の波形図である。
リセット信号ＲＥＳが解除レベルとなった後のＴ６１の
期間において、入力端子５２のレベルはテスト電圧■１
のレベルとなっているため、テストレベル検出回路５３
はテストレベル検出信号を発生しテスト信号ＴＥＳＴを
出力する。
期間において、入力端子５２のレベルはテスト電圧■１
のレベルとなっているため、テストレベル検出回路５３
はテストレベル検出信号を発生しテスト信号ＴＥＳＴを
出力する。
第７図は通常動作の場合の波形図である。
リセット信号ＲＥＳが解除レベルとなったＴ７１の期間
において、入力端子５２のレベルはパ０“レベル及び゛
′１°ルベルの範囲となっており、テストレベル検出回
路５３はテストレベル検出信号を発生せずテスト信号Ｔ
ＥＳＴは出力されないので通常動作となっている。
において、入力端子５２のレベルはパ０“レベル及び゛
′１°ルベルの範囲となっており、テストレベル検出回
路５３はテストレベル検出信号を発生せずテスト信号Ｔ
ＥＳＴは出力されないので通常動作となっている。
Ｔ７２の期間においては、入力端子５２にテスト電圧Ｖ
Ｔのレベル以上のノイズが印加された状態を示す。
Ｔのレベル以上のノイズが印加された状態を示す。
この場合、入力端子５２のレベルがテスト電圧ＶＴのレ
ベル以上になっているので、テストレベル検出回路５３
はテスト信号ＴＥＳＴを出力することになる。
ベル以上になっているので、テストレベル検出回路５３
はテスト信号ＴＥＳＴを出力することになる。
これにより通常動作をしていたマイクロコンピュータは
テスト状態となり誤動作を起すことになる。
テスト状態となり誤動作を起すことになる。
上述した従来のテスト信号発生回路は、テストレベル検
出回路５３により、入力端子５２にテスト電圧ＶＴ以上
の電圧が入力されるとこれを検出してテスト信号ＴＥＳ
Ｔを発生する構成となっているので、テスト電圧ＶＴ以
上のレベルのノイズが印加された場合にもテスト信号Ｔ
ＥＳＴを発生し通常動作において誤動作が発生するとい
う欠点がある。
出回路５３により、入力端子５２にテスト電圧ＶＴ以上
の電圧が入力されるとこれを検出してテスト信号ＴＥＳ
Ｔを発生する構成となっているので、テスト電圧ＶＴ以
上のレベルのノイズが印加された場合にもテスト信号Ｔ
ＥＳＴを発生し通常動作において誤動作が発生するとい
う欠点がある。
本発明の目的は、ノイズ誤動作耐量を向上させることが
できるテスト信号発生回路を提供することにある。
できるテスト信号発生回路を提供することにある。
本発明のテスト信号発生回路は、第１のリセット信号を
入力するリセット信号入力端子と、通常の信号及びこの
通常の信号とは、異なるレベルのテスト電圧を入力する
入力端子と、前記入力端子がらのテスト電圧を検出して
テストレベル信号を出力するテストレベル検出回路と、
前記リセット信号入力端子からの第１のリセット信号が
能動レベルの時に能動レベルとなり前記第１のリセット
信号が解除レベルとなり所定の期間経過後に解除レベル
となる第２のリセット信号と前記第′１のリセット信号
が能動レベルの時に能動レベルとなり前記第２のリセッ
ト信号が解除レベルとなりさらに所定の期間経過後に解
除レベルとなる第３のリセット信号とを出力する第１の
制御回路と、前記第１のリセット信号が解除レベルとな
ってから前記第２のリセット信号が解除レベルとなるま
での期間に前記テストレベル検出信号が入力された場合
にセットされかつ前記第２のリセット信号が解除レベル
となってから前記第３のリセット信号が解除レベルとな
るまでの期間に前記テストレベル検出信号が連続して入
力されている場合はセット状態を保ち連続して入力され
ていない場合はクリアされて前記第２のリセット信号が
解除レベルとなった後にフラグ状態を出力するテストイ
ネーブルフラグと、前記テストイネーブルフラグの出力
信号と前記テストレベル検出信号の出力信号とを入力し
前記テストイネーブルフラグの出力信号がセット状態で
ありかつテストレベル検出信号が発生している場合にの
みテスト信号を出力する第２の制御回路とを有している
。
入力するリセット信号入力端子と、通常の信号及びこの
通常の信号とは、異なるレベルのテスト電圧を入力する
入力端子と、前記入力端子がらのテスト電圧を検出して
テストレベル信号を出力するテストレベル検出回路と、
前記リセット信号入力端子からの第１のリセット信号が
能動レベルの時に能動レベルとなり前記第１のリセット
信号が解除レベルとなり所定の期間経過後に解除レベル
となる第２のリセット信号と前記第′１のリセット信号
が能動レベルの時に能動レベルとなり前記第２のリセッ
ト信号が解除レベルとなりさらに所定の期間経過後に解
除レベルとなる第３のリセット信号とを出力する第１の
制御回路と、前記第１のリセット信号が解除レベルとな
ってから前記第２のリセット信号が解除レベルとなるま
での期間に前記テストレベル検出信号が入力された場合
にセットされかつ前記第２のリセット信号が解除レベル
となってから前記第３のリセット信号が解除レベルとな
るまでの期間に前記テストレベル検出信号が連続して入
力されている場合はセット状態を保ち連続して入力され
ていない場合はクリアされて前記第２のリセット信号が
解除レベルとなった後にフラグ状態を出力するテストイ
ネーブルフラグと、前記テストイネーブルフラグの出力
信号と前記テストレベル検出信号の出力信号とを入力し
前記テストイネーブルフラグの出力信号がセット状態で
ありかつテストレベル検出信号が発生している場合にの
みテスト信号を出力する第２の制御回路とを有している
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、第１のリセット信号ＲＥＳＩを入力する
リセット信号入力端子１と、通常の信号ＤＴ及びこの通
常の信号ＤＴとは異なる高いレベルのデスｌ−電圧ＶＴ
を入力する入力端子２と、入力端子２からのテスト電圧
■、を検出してテストレベル検出信号ＴＬＤを出力する
テストレベル検出回１ｉ’８３と、リセット信号入力端
子１からの第１のリセット信号ＲＥＳＩが能動レベルの
時に能動レベルとなり第１のリセット信号ＲＥＳＩか解
除レベルとなり所定の期間経過後に解除レベルとなる第
２のリセット信号ＲＥＳ２と第１のリセット信号ＲＥＳ
Ｉが能動レベルの時に能動レベルとなり第２のリセット
信号ＲＥＳ２が解除レベルとなりさらに所定の期間経過
後に解除レベルとなる第３のリセット信号ＲＥＳ３とを
出力する第１の制御回路４と、第１のリセット信号ＲＥ
ＳＩが解除レベルとなってから第２のリセット信号ＲＥ
Ｓ２が解除レベルとなるまでの期間にテストレベル検出
値号Ｔ Ｌ Ｄが入力された場合にセラ１〜されかつ第
２のリセット信号ＲＥＳ２が解除レベルとなってから第
３のリセット信号ＲＥＳ３が解除レベルとなるまでの期
間にテストレベル検出信号ＴＬＤが連続して入力されて
いる場合はセラ）−状態を保ち連続して入力されていな
い場合はクリアされて第２のリセット信号ＲＥＳ２が解
除レベルとなった後にフラグ状態を出力するテストイネ
ーブルフラグ５と、テストイネーブルフラグ５の出力信
号とテストレベル検出回路３の出力信号とを入力しテス
トイネーブルフラグ５の出力信号がセ・ント状態てあり
かつテストレベル検出信号ＴＬＤが発生している場合に
のみテスＩ〜信号ＴＥＳＴを出力する第２の制御回路６
とを有する槽底となっている。
リセット信号入力端子１と、通常の信号ＤＴ及びこの通
常の信号ＤＴとは異なる高いレベルのデスｌ−電圧ＶＴ
を入力する入力端子２と、入力端子２からのテスト電圧
■、を検出してテストレベル検出信号ＴＬＤを出力する
テストレベル検出回１ｉ’８３と、リセット信号入力端
子１からの第１のリセット信号ＲＥＳＩが能動レベルの
時に能動レベルとなり第１のリセット信号ＲＥＳＩか解
除レベルとなり所定の期間経過後に解除レベルとなる第
２のリセット信号ＲＥＳ２と第１のリセット信号ＲＥＳ
Ｉが能動レベルの時に能動レベルとなり第２のリセット
信号ＲＥＳ２が解除レベルとなりさらに所定の期間経過
後に解除レベルとなる第３のリセット信号ＲＥＳ３とを
出力する第１の制御回路４と、第１のリセット信号ＲＥ
ＳＩが解除レベルとなってから第２のリセット信号ＲＥ
Ｓ２が解除レベルとなるまでの期間にテストレベル検出
値号Ｔ Ｌ Ｄが入力された場合にセラ１〜されかつ第
２のリセット信号ＲＥＳ２が解除レベルとなってから第
３のリセット信号ＲＥＳ３が解除レベルとなるまでの期
間にテストレベル検出信号ＴＬＤが連続して入力されて
いる場合はセラ）−状態を保ち連続して入力されていな
い場合はクリアされて第２のリセット信号ＲＥＳ２が解
除レベルとなった後にフラグ状態を出力するテストイネ
ーブルフラグ５と、テストイネーブルフラグ５の出力信
号とテストレベル検出回路３の出力信号とを入力しテス
トイネーブルフラグ５の出力信号がセ・ント状態てあり
かつテストレベル検出信号ＴＬＤが発生している場合に
のみテスＩ〜信号ＴＥＳＴを出力する第２の制御回路６
とを有する槽底となっている。
次に、この実施例の動作について説明する。
第２図、第３図、第４図はこの実施例の動作を説明する
ためのタイミングチＪ、−１である。
ためのタイミングチＪ、−１である。
第２図はテスト信号ＴＥＳＴを発生している時のタイミ
ングチャートである。
ングチャートである。
第１のリセット信号ＲＥＳＩが解除レベル“Ｏ″となっ
てから第２のリセット信号ＲＥＳ２が解除レベル゛°Ｏ
“となるまでのＴ２１の期間において、入力端子２のレ
ベルはナス１へ電圧ＶＴのレベルにあるので、テストレ
ベル検出信号Ｔ Ｌ Ｄは１″のレベルとなりテストイ
ネーブルフラグ５も１′′のレベルとなる。
てから第２のリセット信号ＲＥＳ２が解除レベル゛°Ｏ
“となるまでのＴ２１の期間において、入力端子２のレ
ベルはナス１へ電圧ＶＴのレベルにあるので、テストレ
ベル検出信号Ｔ Ｌ Ｄは１″のレベルとなりテストイ
ネーブルフラグ５も１′′のレベルとなる。
第２のリセット信号ＲＥＳ２が解除レベル゛０″となっ
てから第３のリセット信号ＲＥＳ３が解除レベル” ｏ
”となるまでの７２２の期間において、端子２のレベ
ルはナス１〜電圧■。のレベルにある為、テストイネー
ブルフラグは１″のレベルを維持し、テス）ヘイネーブ
ルフラグ５の出力は１″′のレベルを出力する。
てから第３のリセット信号ＲＥＳ３が解除レベル” ｏ
”となるまでの７２２の期間において、端子２のレベ
ルはナス１〜電圧■。のレベルにある為、テストイネー
ブルフラグは１″のレベルを維持し、テス）ヘイネーブ
ルフラグ５の出力は１″′のレベルを出力する。
テストレベル検出信号ＴＬＤ及びテストイネーブルプラ
ク５の出力信号は共に′１°°のレベルにあるので、第
２の制御回路６は’１”のレベルつよりテスト信号ＴＥ
ＳＴを発生する。
ク５の出力信号は共に′１°°のレベルにあるので、第
２の制御回路６は’１”のレベルつよりテスト信号ＴＥ
ＳＴを発生する。
第３図、第４図は入力端子２にノイズが乗った場合のタ
イミングチャートである。
イミングチャートである。
第３図において、第１のリセット信号ＲＩＥ Ｓ １が
解除レベル“Ｏ″となってから第２のリセ・ント信号Ｒ
ＥＳが解除レベル“′Ｏ゛°となるまでのＴ３１の期間
で、入力端子２のレベルは通常動作の信号ＤＴの“′Ｏ
″レベルから“１″°レベルの範囲の信号となる。
解除レベル“Ｏ″となってから第２のリセ・ント信号Ｒ
ＥＳが解除レベル“′Ｏ゛°となるまでのＴ３１の期間
で、入力端子２のレベルは通常動作の信号ＤＴの“′Ｏ
″レベルから“１″°レベルの範囲の信号となる。
ここでナス１〜電圧ＶＴのレベル以上のノイズが乗った
場合、テストレベル検出信号ＴＬＤはパ１”′のレベル
となりテストイネーブルフラグ５の状態も１′″のレベ
ルとなる。
場合、テストレベル検出信号ＴＬＤはパ１”′のレベル
となりテストイネーブルフラグ５の状態も１′″のレベ
ルとなる。
しかし、第２のリセット信号ＲＥＳ２が解除レベル゛０
″となってから第３のリセット信号ＲＥＳ３が解除レベ
ル゛′Ｏ°′となるまでの７３２の期間において、テス
トレベル検出信号ＴＬＤは０”ルベルの為ノイズによる
テストイネーブルフラグ５の状態はクリアされ、テスト
イネーブルフラグ５の出力信号はパＯ“ルベルのままと
なりテスト信号ＴＥＳＴは発生されず誤動作を防ぐ事に
なる。
″となってから第３のリセット信号ＲＥＳ３が解除レベ
ル゛′Ｏ°′となるまでの７３２の期間において、テス
トレベル検出信号ＴＬＤは０”ルベルの為ノイズによる
テストイネーブルフラグ５の状態はクリアされ、テスト
イネーブルフラグ５の出力信号はパＯ“ルベルのままと
なりテスト信号ＴＥＳＴは発生されず誤動作を防ぐ事に
なる。
第４図において、第１のリセツ１−信号ＲＥ Ｓ １が
解除レベル゛０′”となってから第２のリセ・ンｌ〜１
０ 信号ＲＥＳ２が解除レベル゛０″となるまでのＴ４１の
期間で入力端子２のレベルは通常動作の信号ＤＴの゛′
０′″レベルがら゛１″レベルの範囲の信号となり、テ
スｌ〜レベル検出信号ＴＬＤ及びテストイネーブルフラ
グ５の状態は共にＯ“ルベルとなる。
解除レベル゛０′”となってから第２のリセ・ンｌ〜１
０ 信号ＲＥＳ２が解除レベル゛０″となるまでのＴ４１の
期間で入力端子２のレベルは通常動作の信号ＤＴの゛′
０′″レベルがら゛１″レベルの範囲の信号となり、テ
スｌ〜レベル検出信号ＴＬＤ及びテストイネーブルフラ
グ５の状態は共にＯ“ルベルとなる。
ここで、第２のリセット信号ＲＥＳ２か解除レベル“′
Ｏ″′となってから第３のリセット信号ＲＥＳ３が解除
レベル゛ＯパとなるまでのＴ４２の期間及びそれ以後の
期間においてテスト電圧ＶＴのレベル以上のノイズが乗
った場合、テストレベル検出信号ＴＬＤは°゛１″１″
レベルがテストイネーブルフラグ５の状態は１゛４１の
期間が゛０″レベルであった為、Ｔ４２の期間及びそれ
以後も常に“Ｏ″レベルなり、テストイネーブルフラグ
５の出力信号は°′Ｏ″ルヘルなのでテストレベル検出
信号ＴＬＤのいかんにがかわらすテスト信号ＴＥＳＴは
発生されない為誤動作を防ぐ事ができる。
Ｏ″′となってから第３のリセット信号ＲＥＳ３が解除
レベル゛ＯパとなるまでのＴ４２の期間及びそれ以後の
期間においてテスト電圧ＶＴのレベル以上のノイズが乗
った場合、テストレベル検出信号ＴＬＤは°゛１″１″
レベルがテストイネーブルフラグ５の状態は１゛４１の
期間が゛０″レベルであった為、Ｔ４２の期間及びそれ
以後も常に“Ｏ″レベルなり、テストイネーブルフラグ
５の出力信号は°′Ｏ″ルヘルなのでテストレベル検出
信号ＴＬＤのいかんにがかわらすテスト信号ＴＥＳＴは
発生されない為誤動作を防ぐ事ができる。
以上説明したように本発明は、第１のリセット信号から
この第↑のリセット信号より能動レベルの期間が長い第
２のリセット信号及びこの第２のりセット信号より能動
レベルの期間が長い第３のリセット信号を作り、これら
第１〜第３のリセット信号とテストレベル検出回路の出
力信号のレベルを判断してテスト信号を発生する構成と
することにより、通常動作において、テスト電圧及び通
常の信号兼用の入力端子にテスト電圧のレベル以上のノ
イズか入力されてもテストモードに入らず、誤動作を防
ぐことかてきる効果がある。
この第↑のリセット信号より能動レベルの期間が長い第
２のリセット信号及びこの第２のりセット信号より能動
レベルの期間が長い第３のリセット信号を作り、これら
第１〜第３のリセット信号とテストレベル検出回路の出
力信号のレベルを判断してテスト信号を発生する構成と
することにより、通常動作において、テスト電圧及び通
常の信号兼用の入力端子にテスト電圧のレベル以上のノ
イズか入力されてもテストモードに入らず、誤動作を防
ぐことかてきる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図、
第３図及び第４図は第１図に示された実施例の動作を説
明する為のタイミングチャート、第５図は従来のナス１
〜信号発生回路の一例を示すブロック図、第６図、第７
図は第５図に示されたテスト信号発生回路の動作を説明
する為のタイミングチャートである。 １・・・リセット信号入力端子、２・・入力端子、３・
・・テストレベル検出回路、４・・・第１の制御回路、
５・・・テストイネーブルフラグ、６・・・第２の制御
回路、５１・・リセット信号入力端子、５２・・・入力
端子、５３・・・テス）〜レベル検出回路。
第３図及び第４図は第１図に示された実施例の動作を説
明する為のタイミングチャート、第５図は従来のナス１
〜信号発生回路の一例を示すブロック図、第６図、第７
図は第５図に示されたテスト信号発生回路の動作を説明
する為のタイミングチャートである。 １・・・リセット信号入力端子、２・・入力端子、３・
・・テストレベル検出回路、４・・・第１の制御回路、
５・・・テストイネーブルフラグ、６・・・第２の制御
回路、５１・・リセット信号入力端子、５２・・・入力
端子、５３・・・テス）〜レベル検出回路。
Claims (1)
- 第１のリセット信号を入力するリセット信号入力端子と
、通常の信号及びこの通常の信号とは異なるレベルのテ
スト電圧を入力する入力端子と、前記入力端子からのテ
スト電圧を検出してテストレベル信号を出力するテスト
レベル検出回路と、前記リセット信号入力端子からの第
１のリセット信号が能動レベルの時に能動レベルとなり
前記第１のリセット信号が解除レベルとなり所定の期間
経過後に解除レベルとなる第２のリセット信号と前記第
１のリセット信号が能動レベルの時に能動レベルとなり
前記第２のリセット信号が解除レベルとなりさらに所定
の期間経過後に解除レベルとなる第３のリセット信号と
を出力する第１の制御回路と、前記第１のリセット信号
が解除レベルとなってから前記第２のリセット信号が解
除レベルとなるまでの期間に前記テストレベル検出信号
が入力された場合にセットされかつ前記第２のリセット
信号が解除レベルとなってから前記第３のリセット信号
が解除レベルとなるまでの期間に前記テストレベル検出
信号が連続して入力されている場合はセット状態を保ち
連続して入力されていない場合はクリアされて前記第２
のリセット信号が解除レベルとなった後にフラグ状態を
出力するテストイネーブルフラグと、前記テストイネー
ブルフラグの出力信号と前記テストレベル検出信号の出
力信号とを入力し前記テストイネーブルフラグの出力信
号がセット状態でありかつテストレベル検出信号が発生
している場合にのみテスト信号を出力する第２の制御回
路とを有することを特徴とするテスト信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174583A JPH0338730A (ja) | 1989-07-05 | 1989-07-05 | テスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174583A JPH0338730A (ja) | 1989-07-05 | 1989-07-05 | テスト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338730A true JPH0338730A (ja) | 1991-02-19 |
Family
ID=15981096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174583A Pending JPH0338730A (ja) | 1989-07-05 | 1989-07-05 | テスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338730A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525967B1 (en) | 1995-02-10 | 2003-02-25 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| JP2008140343A (ja) * | 2006-12-05 | 2008-06-19 | Denso Corp | 電子装置 |
| JP2008204087A (ja) * | 2007-02-19 | 2008-09-04 | Nec Electronics Corp | 情報処理装置の動作モード制御回路及び情報処理装置 |
-
1989
- 1989-07-05 JP JP1174583A patent/JPH0338730A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525967B1 (en) | 1995-02-10 | 2003-02-25 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
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| US6581146B1 (en) | 1995-02-10 | 2003-06-17 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
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| US6914822B2 (en) | 1995-02-10 | 2005-07-05 | Micron Technology Inc. | Read-biasing and amplifying system |
| US6996010B2 (en) | 1995-02-10 | 2006-02-07 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| JP2008140343A (ja) * | 2006-12-05 | 2008-06-19 | Denso Corp | 電子装置 |
| JP2008204087A (ja) * | 2007-02-19 | 2008-09-04 | Nec Electronics Corp | 情報処理装置の動作モード制御回路及び情報処理装置 |
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