JPH08293768A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JPH08293768A JPH08293768A JP8069603A JP6960396A JPH08293768A JP H08293768 A JPH08293768 A JP H08293768A JP 8069603 A JP8069603 A JP 8069603A JP 6960396 A JP6960396 A JP 6960396A JP H08293768 A JPH08293768 A JP H08293768A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】ヒステリシスがわずかで、遅延が基準電圧と比
較すべき異なる信号に関して安定化され、一定している
コンパレータを有する、電子回路を提供する。 【解決手段】本発明の一実施例によれば、入力２、出力
４、および基準入力３を有する通常のコンパレータ１を
備えた電子回路が提供される。基準入力３には一定の基
準電圧Ｖrefが印加される。基準電圧Ｖrefと比較される
入力電圧Ｖinには、時間依存信号８が重畳され、結果生
じた電圧がコンパレータ１の入力２に印加される。
較すべき異なる信号に関して安定化され、一定している
コンパレータを有する、電子回路を提供する。 【解決手段】本発明の一実施例によれば、入力２、出力
４、および基準入力３を有する通常のコンパレータ１を
備えた電子回路が提供される。基準入力３には一定の基
準電圧Ｖrefが印加される。基準電圧Ｖrefと比較される
入力電圧Ｖinには、時間依存信号８が重畳され、結果生
じた電圧がコンパレータ１の入力２に印加される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的な電子コンパレ
ータの動作に関するものであり、とりわけ、集積回路
（ＩＣ）の動作テスト用コンパレータを備えた電子回路
に関するものである。
ータの動作に関するものであり、とりわけ、集積回路
（ＩＣ）の動作テスト用コンパレータを備えた電子回路
に関するものである。
【０００２】
【従来の技術】一般的な電子コンパレータ（演算増幅器
のような）は、２つの入力と１つの出力を備えている。
第１の入力には、比較すべき信号が加えられ、第２の入
力には、基準電圧が加えられる。比較すべき信号の電圧
が基準電圧を上回ると、コンパレータの出力の電圧レベ
ルは、コンパレータのタイプに基づいて、低電圧レベル
から高電圧レベルに、あるいは、この逆にその状態を変
化させる。
のような）は、２つの入力と１つの出力を備えている。
第１の入力には、比較すべき信号が加えられ、第２の入
力には、基準電圧が加えられる。比較すべき信号の電圧
が基準電圧を上回ると、コンパレータの出力の電圧レベ
ルは、コンパレータのタイプに基づいて、低電圧レベル
から高電圧レベルに、あるいは、この逆にその状態を変
化させる。
【０００３】基準電圧は、特定の電圧レベルに調整され
たＤＣ電圧である。コンパレータの大部分は、ヒステリ
シスを有している。すなわち、比較すべき信号が基準電
圧付近のヒステリシス領域内にある場合、基準電圧と比
較すべき入力電圧は、基準電圧より高いとか、低いとか
いった形では検出されない。
たＤＣ電圧である。コンパレータの大部分は、ヒステリ
シスを有している。すなわち、比較すべき信号が基準電
圧付近のヒステリシス領域内にある場合、基準電圧と比
較すべき入力電圧は、基準電圧より高いとか、低いとか
いった形では検出されない。
【０００４】さらに、全ての電子コンパレータは、遅
延、すなわち、比較すべき信号がコンパレータの第１の
入力に加えられる時間と、コンパレータが入力と基準電
圧の比較結果によって決まる出力信号を発生する時間と
の間の時間的ずれを生じる。この遅延は、特定の過励
振、すなわち、比較すべき入力電圧が基準電圧より低い
電圧レベルから基準電圧より高い電圧レベルに、また
は、この逆にその状態を変化させる前における、基準電
圧と比較すべき入力電圧との間の電圧差によって決ま
る。過励振が大きければ大きいほど、遅延は短くなり、
過励振が小さければ小さいほど、遅延は長くなる。
延、すなわち、比較すべき信号がコンパレータの第１の
入力に加えられる時間と、コンパレータが入力と基準電
圧の比較結果によって決まる出力信号を発生する時間と
の間の時間的ずれを生じる。この遅延は、特定の過励
振、すなわち、比較すべき入力電圧が基準電圧より低い
電圧レベルから基準電圧より高い電圧レベルに、また
は、この逆にその状態を変化させる前における、基準電
圧と比較すべき入力電圧との間の電圧差によって決ま
る。過励振が大きければ大きいほど、遅延は短くなり、
過励振が小さければ小さいほど、遅延は長くなる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ヒス
テリシスがわずかで、遅延が基準電圧と比較すべき異な
る信号に関して安定化され、一定しているコンパレータ
を有する、電子回路を提供することにある。
テリシスがわずかで、遅延が基準電圧と比較すべき異な
る信号に関して安定化され、一定しているコンパレータ
を有する、電子回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、ＩＣの動作テ
ストのための構成、及び、コンパレータから構成される
電子回路に関するものである。
ストのための構成、及び、コンパレータから構成される
電子回路に関するものである。
【０００７】基本的に、本発明による電子回路は、入
力、出力、及び、基準入力を備えたコンパレータと、基
準電圧として前記基準入力に加えられる定電圧を発生す
る第１の信号源と、時間依存電圧を発生する第２の信号
源と、入力電圧と前記時間依存電圧を加算し、前記コン
パレータの前記入力に加えられる時間依存電圧を発生す
る加算器と、を備えて成るか、または、入力、出力、及
び、基準入力を備えたコンパレータと、定電圧を発生す
る第１の信号源と、時間依存電圧を発生する第２の信号
源と、前記定電圧と前記時間依存電圧を加算し、前記コ
ンパレータの前記基準入力に加えられる時間依存電圧を
発生する加算器と、を備えて成る。
力、出力、及び、基準入力を備えたコンパレータと、基
準電圧として前記基準入力に加えられる定電圧を発生す
る第１の信号源と、時間依存電圧を発生する第２の信号
源と、入力電圧と前記時間依存電圧を加算し、前記コン
パレータの前記入力に加えられる時間依存電圧を発生す
る加算器と、を備えて成るか、または、入力、出力、及
び、基準入力を備えたコンパレータと、定電圧を発生す
る第１の信号源と、時間依存電圧を発生する第２の信号
源と、前記定電圧と前記時間依存電圧を加算し、前記コ
ンパレータの前記基準入力に加えられる時間依存電圧を
発生する加算器と、を備えて成る。
【０００８】本発明によれば、基準入力とコンパレータ
の入力との電圧差は時間に依存することになる。時間依
存電圧は、比較すべき入力電圧またはコンパレータに加
えられる一定の基準電圧に重畳される。時間依存電圧
は、方形波信号のような強い周期的昇降信号が望まし
い。時間依存信号の電圧レベルが周期的であって、基準
電圧を大幅に上回る場合、コンパレータの時間遅延は、
比較すべき入力信号とはほぼ無関係である。さらに、過
励振が大きければ大きいほど、遅延が短くなるので、コ
ンパレータの遅延は極めて短い。入力電圧がコンパレー
タのヒステリシス電圧領域内の場合、さらに詳細に後述
するように、時間依存信号を入力電圧に重畳することに
より、コンパレータの伝達特性によってヒステリシス領
域が生じることがなくなるか、あるいは、ほぼなくなる
ようにすることができる。
の入力との電圧差は時間に依存することになる。時間依
存電圧は、比較すべき入力電圧またはコンパレータに加
えられる一定の基準電圧に重畳される。時間依存電圧
は、方形波信号のような強い周期的昇降信号が望まし
い。時間依存信号の電圧レベルが周期的であって、基準
電圧を大幅に上回る場合、コンパレータの時間遅延は、
比較すべき入力信号とはほぼ無関係である。さらに、過
励振が大きければ大きいほど、遅延が短くなるので、コ
ンパレータの遅延は極めて短い。入力電圧がコンパレー
タのヒステリシス電圧領域内の場合、さらに詳細に後述
するように、時間依存信号を入力電圧に重畳することに
より、コンパレータの伝達特性によってヒステリシス領
域が生じることがなくなるか、あるいは、ほぼなくなる
ようにすることができる。
【０００９】比較すべき入力電圧または基準電圧を時間
依存電圧と重畳する代わりに、他方を同時に印加しない
ようにして、第１の時間期間に入力電圧をコンパレータ
の入力に、第２の時間期間に時間依存電圧をコンパレー
タの入力に周期的に加えることが可能である。コンパレ
ータの基準入力に印加される基準電圧及び時間依存電圧
に関して、同じスイッチングを実施することが可能であ
る。
依存電圧と重畳する代わりに、他方を同時に印加しない
ようにして、第１の時間期間に入力電圧をコンパレータ
の入力に、第２の時間期間に時間依存電圧をコンパレー
タの入力に周期的に加えることが可能である。コンパレ
ータの基準入力に印加される基準電圧及び時間依存電圧
に関して、同じスイッチングを実施することが可能であ
る。
【００１０】本発明の第１の実施例によれば、時間依存
電圧は、第１と第２の電圧レベルから構成される。両方
のレベル間の差は、少なくとも、前記コンパレータの基
準電圧付近におけるヒステリシス電圧領域と同じ大きさ
になるように選択される。入力電圧が上昇して、ヒステ
リシス電圧領域の下部ラインに達し、時間依存電圧が入
力電圧に重畳されると、得られる電圧のレベルはヒステ
リシス電圧領域の上部ラインを超えることになる。コン
パレータの出力は、第１の状態から第２の状態にスイッ
チし、時間依存電圧がその下方電圧レベルまで降下した
としても、第２の状態にとどまる。コンパレータのヒス
テリシス電圧領域の上部ラインを超える入力信号が降下
して、ヒステリシス電圧領域の上部ラインに入り込む
と、コンパレータ出力は、入力信号がさらに降下して、
ヒステリシス電圧領域の下部ラインに達するまでその第
２の状態にとどまる（時間依存電圧が低レベルすなわち
ゼロ電圧レベルにある場合）。
電圧は、第１と第２の電圧レベルから構成される。両方
のレベル間の差は、少なくとも、前記コンパレータの基
準電圧付近におけるヒステリシス電圧領域と同じ大きさ
になるように選択される。入力電圧が上昇して、ヒステ
リシス電圧領域の下部ラインに達し、時間依存電圧が入
力電圧に重畳されると、得られる電圧のレベルはヒステ
リシス電圧領域の上部ラインを超えることになる。コン
パレータの出力は、第１の状態から第２の状態にスイッ
チし、時間依存電圧がその下方電圧レベルまで降下した
としても、第２の状態にとどまる。コンパレータのヒス
テリシス電圧領域の上部ラインを超える入力信号が降下
して、ヒステリシス電圧領域の上部ラインに入り込む
と、コンパレータ出力は、入力信号がさらに降下して、
ヒステリシス電圧領域の下部ラインに達するまでその第
２の状態にとどまる（時間依存電圧が低レベルすなわち
ゼロ電圧レベルにある場合）。
【００１１】コンパレータの伝送特性によってヒステリ
シス領域が生じることはないか、あるいは、ほとんどな
い。
シス領域が生じることはないか、あるいは、ほとんどな
い。
【００１２】本発明の第２の実施例によれば、時間依存
電圧は、一般的な方形波発生器によって簡単に発生させ
ることが可能な昇降信号フランクを有する周期的方形波
信号である。
電圧は、一般的な方形波発生器によって簡単に発生させ
ることが可能な昇降信号フランクを有する周期的方形波
信号である。
【００１３】本発明の第３の実施例によれば、コンパレ
ータの出力は、サンプラの入力に加えられ、一方、時間
依存信号は、サンプラのクロック入力に加えられる。時
間依存信号の信号フランクを利用して、サンプラをトリ
ガすることが可能である。時間遅延回路が時間依存信号
とサンプラのクロック入力の間に接続される場合、時間
遅延回路に調整を施して、サンプラが信号フランク直後
にサンプリングを行うようにするのが望ましい。
ータの出力は、サンプラの入力に加えられ、一方、時間
依存信号は、サンプラのクロック入力に加えられる。時
間依存信号の信号フランクを利用して、サンプラをトリ
ガすることが可能である。時間遅延回路が時間依存信号
とサンプラのクロック入力の間に接続される場合、時間
遅延回路に調整を施して、サンプラが信号フランク直後
にサンプリングを行うようにするのが望ましい。
【００１４】本発明の第４の実施例においては、既述の
回路のいくつかに関する構成が利用される。各コンパレ
ータの基準電圧レベルは異なっており、比較すべき信号
は、コンパレータの各入力に加えられる。基準電圧のレ
ベルは、１つのコンパレータから次のコンパレータに、
また、入力信号の予測される最低電圧レベルから最高電
圧レベルにステップ式に上昇する。従って、本発明によ
る構成は、アナログ・デジタル変換器と同様の働きを
し、比較すべき信号の極めて精確な測定を可能にする。
これは、テストを受ける集積回路（ＩＣ）の動作を分析
する場合には特に重要である。
回路のいくつかに関する構成が利用される。各コンパレ
ータの基準電圧レベルは異なっており、比較すべき信号
は、コンパレータの各入力に加えられる。基準電圧のレ
ベルは、１つのコンパレータから次のコンパレータに、
また、入力信号の予測される最低電圧レベルから最高電
圧レベルにステップ式に上昇する。従って、本発明によ
る構成は、アナログ・デジタル変換器と同様の働きを
し、比較すべき信号の極めて精確な測定を可能にする。
これは、テストを受ける集積回路（ＩＣ）の動作を分析
する場合には特に重要である。
【００１５】本発明は、単独であろうと、あるいは、他
の任意の組み合わせによるものであろうと、上記に開示
の特徴に関する有用かつ新規の組み合わせの全てに関連
していることは明らかであり、特に言及しておくことに
する。さらに、列挙された全ての利点は、そっくりその
まま本発明によって解決される目的とみなすことができ
る。
の任意の組み合わせによるものであろうと、上記に開示
の特徴に関する有用かつ新規の組み合わせの全てに関連
していることは明らかであり、特に言及しておくことに
する。さらに、列挙された全ての利点は、そっくりその
まま本発明によって解決される目的とみなすことができ
る。
【００１６】
【実施例】図１は入力２、出力４、および、基準入力３
を有する通常のコンパレータ1を示す。基準電圧Ｖrefと
比較される入力電圧Ｖinは、入力２に印加され、基準電
圧Ｖrefは基準入力３に印加される。基準電圧ＶrefはＤ
Ｃ信号源５ａによって発生される。ＶinとＶrefとの電
圧差は、Ｖcompによって示される。図２は図１のコンパ
レータの伝達特性（コンパレータの出力電圧対入力電
圧）を示す。さらに、図２は、基準電圧Ｖrefおよび、
基準電圧Ｖref近辺の、コンパレータ１のヒステリシス
電圧領域ΔＶhystを示す。入力信号３０が図１のコンパ
レータ１の入力２に加えられる。入力信号３０の電圧
が、入力電圧Ｖ2において、基準電圧Ｖrefより上に位置
するヒステリシス電圧領域の上部ラインに達すると、コ
ンパレータ１の出力電圧は、その状態を高電圧レベルに
変化させる。電圧が降下する入力信号３１が、電圧Ｖ1
において、基準電圧Ｖrefより下に位置するコンパレー
タ１のヒステリシス電圧領域の下部ラインに達すると、
コンパレータ１の出力電圧は、その高レベル電圧からそ
の低電圧レベルにスイッチする。Ｖ1とＶ2の間の電圧領
域は、ヒステリシス電圧領域△Ｖhystである。
を有する通常のコンパレータ1を示す。基準電圧Ｖrefと
比較される入力電圧Ｖinは、入力２に印加され、基準電
圧Ｖrefは基準入力３に印加される。基準電圧ＶrefはＤ
Ｃ信号源５ａによって発生される。ＶinとＶrefとの電
圧差は、Ｖcompによって示される。図２は図１のコンパ
レータの伝達特性（コンパレータの出力電圧対入力電
圧）を示す。さらに、図２は、基準電圧Ｖrefおよび、
基準電圧Ｖref近辺の、コンパレータ１のヒステリシス
電圧領域ΔＶhystを示す。入力信号３０が図１のコンパ
レータ１の入力２に加えられる。入力信号３０の電圧
が、入力電圧Ｖ2において、基準電圧Ｖrefより上に位置
するヒステリシス電圧領域の上部ラインに達すると、コ
ンパレータ１の出力電圧は、その状態を高電圧レベルに
変化させる。電圧が降下する入力信号３１が、電圧Ｖ1
において、基準電圧Ｖrefより下に位置するコンパレー
タ１のヒステリシス電圧領域の下部ラインに達すると、
コンパレータ１の出力電圧は、その高レベル電圧からそ
の低電圧レベルにスイッチする。Ｖ1とＶ2の間の電圧領
域は、ヒステリシス電圧領域△Ｖhystである。
【００１７】図３ａ及び３ｂは、それぞれ、コンパレー
タ１の同じ基準電圧Ｖref、異なる入力電圧Ｖin1、Ｖ
in2、及び、対応する出力電圧Ｖout1、Ｖout2を示す、
電圧対時間の図である。図３ａ及び３ｂを比較すること
によって明らかなように、図３ｂの遅延ｔ2は図３ａの
遅延ｔ1より短く、図３ｂの過励振電圧Ｖover2が図３ａ
の過励振電圧Ｖover1を上回るという状態に対応してい
る。基準電圧Ｖrefと入力電圧Ｖinとの電圧差は、過励
振電圧と呼ばれる。
タ１の同じ基準電圧Ｖref、異なる入力電圧Ｖin1、Ｖ
in2、及び、対応する出力電圧Ｖout1、Ｖout2を示す、
電圧対時間の図である。図３ａ及び３ｂを比較すること
によって明らかなように、図３ｂの遅延ｔ2は図３ａの
遅延ｔ1より短く、図３ｂの過励振電圧Ｖover2が図３ａ
の過励振電圧Ｖover1を上回るという状態に対応してい
る。基準電圧Ｖrefと入力電圧Ｖinとの電圧差は、過励
振電圧と呼ばれる。
【００１８】図４には、入力２、基準入力３、及び、出
力４を備えたコンパレータ１が示されている。基準入力
３は、定電圧Ｖrefを発生する第１の信号源５ａに接続
されている。コンパレータ１の入力２は、基準電圧と比
較すべき入力電圧Ｖin及び第２の信号源５ｂによって発
生する周期的方形波信号を加算する、積分演算増幅器の
ような一般的な加算器に接続されている。
力４を備えたコンパレータ１が示されている。基準入力
３は、定電圧Ｖrefを発生する第１の信号源５ａに接続
されている。コンパレータ１の入力２は、基準電圧と比
較すべき入力電圧Ｖin及び第２の信号源５ｂによって発
生する周期的方形波信号を加算する、積分演算増幅器の
ような一般的な加算器に接続されている。
【００１９】図５ａは、時間依存入力電圧Ｖinが周期的
方形波信号８と共に加えられた入力信号の例に関する電
圧対時間の図である。さらに、この図には、定基準電圧
Ｖref及びコンパレータ１の基準電圧付近の電圧ヒステ
リシス領域△Ｖhystが示されている。
方形波信号８と共に加えられた入力信号の例に関する電
圧対時間の図である。さらに、この図には、定基準電圧
Ｖref及びコンパレータ１の基準電圧付近の電圧ヒステ
リシス領域△Ｖhystが示されている。
【００２０】入力信号の電圧Ｖinは、ｔ0からｔswitch
まで緩やかに上昇し、ヒステリシス電圧領域の下部ライ
ン（図５ａの点線）より下にある。周期的方形波信号８
が、比較すべき時間依存入力信号に加えられる。ｔ
switchにおいて、周期的方形波信号の上昇フランク１８
に入力電圧が加えられ、結果生じる電圧が、ヒステリシ
ス電圧領域△Ｖhystの上部ラインを超える。コンパレー
タ１の出力電圧Ｖout対入力電圧Ｖinを示す図５ｂから
明らかなように、ｔswitch及びＶswitchにおいて、コン
パレータ１は、その状態を変化させ、コンパレータの出
力電圧は、その低レベルからその高レベルに上昇する。
周期的方形波信号８は、信号幅ｔ3を形成する。時間ｔ
switch＋ｔ3の後、周期的方形波信号８の電圧レベル
は、ｔ4におけるようにゼロになる。ｔswitchからｔxま
で、入力電圧Ｖinはやはり上昇する。
まで緩やかに上昇し、ヒステリシス電圧領域の下部ライ
ン（図５ａの点線）より下にある。周期的方形波信号８
が、比較すべき時間依存入力信号に加えられる。ｔ
switchにおいて、周期的方形波信号の上昇フランク１８
に入力電圧が加えられ、結果生じる電圧が、ヒステリシ
ス電圧領域△Ｖhystの上部ラインを超える。コンパレー
タ１の出力電圧Ｖout対入力電圧Ｖinを示す図５ｂから
明らかなように、ｔswitch及びＶswitchにおいて、コン
パレータ１は、その状態を変化させ、コンパレータの出
力電圧は、その低レベルからその高レベルに上昇する。
周期的方形波信号８は、信号幅ｔ3を形成する。時間ｔ
switch＋ｔ3の後、周期的方形波信号８の電圧レベル
は、ｔ4におけるようにゼロになる。ｔswitchからｔxま
で、入力電圧Ｖinはやはり上昇する。
【００２１】ｔ4において、入力信号の電圧は、ヒステ
リシス電圧領域△Ｖhyst内にあり、一般的なコンパレー
タ１は、時間ｔxまで依然として高レベル状態のままで
ある。
リシス電圧領域△Ｖhyst内にあり、一般的なコンパレー
タ１は、時間ｔxまで依然として高レベル状態のままで
ある。
【００２２】図５ｂの点線から明らかなように、入力信
号が前述のところと同じであるが、ｔxから信号の降下
が始まる場合、一般的なコンパレータ１の出力電圧は、
ｔswi tch及びＶswitchにおいて、その高レベル状態から
その低レベル状態にスイッチする。
号が前述のところと同じであるが、ｔxから信号の降下
が始まる場合、一般的なコンパレータ１の出力電圧は、
ｔswi tch及びＶswitchにおいて、その高レベル状態から
その低レベル状態にスイッチする。
【００２３】図２（先行技術）と図５ｂを比較すること
によって明らかなように、本発明による電子回路が用い
られる場合、ヒステリシス電圧領域△Ｖhystは存在しな
いか、あるいは、ほとんど存在しない。
によって明らかなように、本発明による電子回路が用い
られる場合、ヒステリシス電圧領域△Ｖhystは存在しな
いか、あるいは、ほとんど存在しない。
【００２４】留意しておくべきは、第２の信号源５ｂに
よって発生する時間依存追加入力電圧は、第１の電圧レ
ベル１６と第２の電圧レベル１７との電圧差が図５ａに
示すよりもかなり大きくなるように選択することが可能
である。過励振、すなわち、加えられるコンパレータ１
の入力信号とその基準電圧の電圧差が大きければ大きい
ほど、遅延依存性は弱くなる。同じことが、比較すべき
入力信号のさまざまな緩速の遅延依存性にも当てはま
る。時間依存電圧８の第１の電圧レベル１６と第２の電
圧レベル１７との電圧差は、少なくとも、ヒステリシス
電圧領域△Ｖhystと同じ大きさである。これによって、
図５ｂに示すように、一般的なコンパレータ１の伝達特
性にヒステリシス電圧領域が存在しないか、あるいは、
ほとんど存在しないという保証が得られる。図５ａに示
す周波数より高い周波数の時間依存追加入力電圧を選択
することによって、伝達特性を向上させることができる
のは明らかである。
よって発生する時間依存追加入力電圧は、第１の電圧レ
ベル１６と第２の電圧レベル１７との電圧差が図５ａに
示すよりもかなり大きくなるように選択することが可能
である。過励振、すなわち、加えられるコンパレータ１
の入力信号とその基準電圧の電圧差が大きければ大きい
ほど、遅延依存性は弱くなる。同じことが、比較すべき
入力信号のさまざまな緩速の遅延依存性にも当てはま
る。時間依存電圧８の第１の電圧レベル１６と第２の電
圧レベル１７との電圧差は、少なくとも、ヒステリシス
電圧領域△Ｖhystと同じ大きさである。これによって、
図５ｂに示すように、一般的なコンパレータ１の伝達特
性にヒステリシス電圧領域が存在しないか、あるいは、
ほとんど存在しないという保証が得られる。図５ａに示
す周波数より高い周波数の時間依存追加入力電圧を選択
することによって、伝達特性を向上させることができる
のは明らかである。
【００２５】図６には、図４の電子回路、さらには、時
間遅延回路１３、及び、エッジ・トリガ式フリップ・フ
ロップのようなサンプラ９が示されている。サンプラ９
のサンプラ入力１０は、コンパレータ１の出力４と接続
されている。サンプラ９のクロック入力１１は、時間遅
延回路１３の出力１５と接続されている。時間遅延回路
１３の入力１４は、周期的方形波信号８のような時間依
存追加入力電圧を発生する第２の信号源５ｂと接続され
ている。サンプラ９の出力は、１２で表示されている。
間遅延回路１３、及び、エッジ・トリガ式フリップ・フ
ロップのようなサンプラ９が示されている。サンプラ９
のサンプラ入力１０は、コンパレータ１の出力４と接続
されている。サンプラ９のクロック入力１１は、時間遅
延回路１３の出力１５と接続されている。時間遅延回路
１３の入力１４は、周期的方形波信号８のような時間依
存追加入力電圧を発生する第２の信号源５ｂと接続され
ている。サンプラ９の出力は、１２で表示されている。
【００２６】サンプラ９は、周期的方形波信号８の第１
の信号フランク１８によってトリガされる。第２の信号
フランク１９を用いて、サンプラ９をトリガすることも
可能である。時間遅延回路１３に調整を加えることによ
って、サンプラが第１または第２の信号フランクの後で
サンプリングを行うことになるように、時間遅延を生じ
させる。方形波信号８の幅は、ｔ3によって表示され
る。基準電圧Ｖrefと比較すべき入力電圧Ｖinのサンプ
リングだけしか行われないことを保証するため、時間遅
延は、時間遅延ｔ3＋方形波信号の減衰時間になるよう
に調整される。一般的なサンプラ９は、トリガリング信
号フランクがサンプラ９のクロック入力に達する時点に
おいて、コンパレータ１の出力電圧Ｖoutが低と高のい
ずれであるかを検出する。コンパレータ１の出力電圧Ｖ
outが低と高のいずれであるかに従って、サンプラ出力
１２は、その電圧レベルを変化させる。
の信号フランク１８によってトリガされる。第２の信号
フランク１９を用いて、サンプラ９をトリガすることも
可能である。時間遅延回路１３に調整を加えることによ
って、サンプラが第１または第２の信号フランクの後で
サンプリングを行うことになるように、時間遅延を生じ
させる。方形波信号８の幅は、ｔ3によって表示され
る。基準電圧Ｖrefと比較すべき入力電圧Ｖinのサンプ
リングだけしか行われないことを保証するため、時間遅
延は、時間遅延ｔ3＋方形波信号の減衰時間になるよう
に調整される。一般的なサンプラ９は、トリガリング信
号フランクがサンプラ９のクロック入力に達する時点に
おいて、コンパレータ１の出力電圧Ｖoutが低と高のい
ずれであるかを検出する。コンパレータ１の出力電圧Ｖ
outが低と高のいずれであるかに従って、サンプラ出力
１２は、その電圧レベルを変化させる。
【００２７】第２の信号フランク１９を利用して、サン
プラ９をトリガする場合、時間遅延回路１３の時間遅延
は、相応に選択しなければならない。
プラ９をトリガする場合、時間遅延回路１３の時間遅延
は、相応に選択しなければならない。
【００２８】図６に示す電子回路は、さらに、電子回路
の入力電圧を遅延させるもう１つの時間遅延回路のよう
な、もう１つの時間遅延回路から構成することが可能で
ある。
の入力電圧を遅延させるもう１つの時間遅延回路のよう
な、もう１つの時間遅延回路から構成することが可能で
ある。
【００２９】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００３０】[実施態様１]入力（２）、出力（４）、及
び、基準入力（３）を備えたコンパレータと、基準電圧
（Ｖref）として前記基準入力（３）に加えられる定電
圧を発生する第１の信号源（５ａ）と、時間依存電圧
（８）を発生する第２の信号源（５ｂ）と、入力電圧
（Ｖin）と前記時間依存電圧（８）を加算し、前記コン
パレータ（１）の前記入力（２）に加えられる時間依存
電圧を発生する加算器（２０）と、を備えて成る電子回
路。
び、基準入力（３）を備えたコンパレータと、基準電圧
（Ｖref）として前記基準入力（３）に加えられる定電
圧を発生する第１の信号源（５ａ）と、時間依存電圧
（８）を発生する第２の信号源（５ｂ）と、入力電圧
（Ｖin）と前記時間依存電圧（８）を加算し、前記コン
パレータ（１）の前記入力（２）に加えられる時間依存
電圧を発生する加算器（２０）と、を備えて成る電子回
路。
【００３１】[実施態様２]入力（２）、出力（４）、及
び、基準入力（３）を備えたコンパレータと、定電圧を
発生する第１の信号源（５ａ）と、時間依存電圧（８）
を発生する第２の信号源（５ｂ）と、前記定電圧と前記
時間依存電圧（８）を加算し、前記コンパレータ（１）
の前記基準入力（３）に加えられる時間依存電圧を発生
する加算器（２０）と、を備えて成る電子回路。
び、基準入力（３）を備えたコンパレータと、定電圧を
発生する第１の信号源（５ａ）と、時間依存電圧（８）
を発生する第２の信号源（５ｂ）と、前記定電圧と前記
時間依存電圧（８）を加算し、前記コンパレータ（１）
の前記基準入力（３）に加えられる時間依存電圧を発生
する加算器（２０）と、を備えて成る電子回路。
【００３２】[実施態様３]前記時間依存電圧（８）が、
第１の電圧レベル（１６）と第２の電圧レベル（１７）
から構成され、前記第１の電圧レベル（１６）と第２の
電圧レベル（１７）との差が、少なくとも、前記コンパ
レータ（１）のヒステリシス電圧領域（△Ｖhyst）と同
じ大きさであることを特徴とする、実施態様１または２
に記載の電子回路。
第１の電圧レベル（１６）と第２の電圧レベル（１７）
から構成され、前記第１の電圧レベル（１６）と第２の
電圧レベル（１７）との差が、少なくとも、前記コンパ
レータ（１）のヒステリシス電圧領域（△Ｖhyst）と同
じ大きさであることを特徴とする、実施態様１または２
に記載の電子回路。
【００３３】[実施態様４]前記第２の信号源（５ｂ）
が、信号フランク（１８、１９）を有する時間依存電圧
（８）を発生することを特徴とする、実施態様１〜３に
記載の電子回路。
が、信号フランク（１８、１９）を有する時間依存電圧
（８）を発生することを特徴とする、実施態様１〜３に
記載の電子回路。
【００３４】[実施態様５]前記時間依存電圧が周期的信
号（８）であることを特徴とする、実施態様１〜４に記
載の電子回路。
号（８）であることを特徴とする、実施態様１〜４に記
載の電子回路。
【００３５】[実施態様６]前記第２の信号源（５ｂ）が
方形波信号（８）を発生することを特徴とする、実施態
様１〜５に記載の電子回路。
方形波信号（８）を発生することを特徴とする、実施態
様１〜５に記載の電子回路。
【００３６】[実施態様７］サンプラ入力（１０）、ク
ロック入力（１１）、及び、サンプラ出力（１２）を備
えた、エッジ・トリガ式フリップ・フロップのようなサ
ンプラ（９）を備えて成ることと、前記サンプラ入力
（１０）が前記コンパレータ（１）の前記出力（４）に
接続されており、前記クロック入力（１１）が、前記時
間依存電圧（８）を発生する前記第２の信号源（５ｂ）
に接続されていることと、前記時間依存電圧（８）によ
って、前記サンプラ（９）がトリガされることを特徴と
する、実施態様１〜６に記載の電子回路。
ロック入力（１１）、及び、サンプラ出力（１２）を備
えた、エッジ・トリガ式フリップ・フロップのようなサ
ンプラ（９）を備えて成ることと、前記サンプラ入力
（１０）が前記コンパレータ（１）の前記出力（４）に
接続されており、前記クロック入力（１１）が、前記時
間依存電圧（８）を発生する前記第２の信号源（５ｂ）
に接続されていることと、前記時間依存電圧（８）によ
って、前記サンプラ（９）がトリガされることを特徴と
する、実施態様１〜６に記載の電子回路。
【００３７】［実施態様８]前記時間依存電圧（８）の
前記信号フランク（１８、１９）によって、前記サンプ
ラ（９）がトリガされることを特徴とする、実施態様７
に記載の電子回路。
前記信号フランク（１８、１９）によって、前記サンプ
ラ（９）がトリガされることを特徴とする、実施態様７
に記載の電子回路。
【００３８】[実施態様９]前記時間依存電圧（８）の正
の信号フランク及び／または負の信号フランク（１９）
によって、前記サンプラ（９）がトリガされることを特
徴とする、実施態様８に記載の電子回路。
の信号フランク及び／または負の信号フランク（１９）
によって、前記サンプラ（９）がトリガされることを特
徴とする、実施態様８に記載の電子回路。
【００３９】[実施態様１０]入力（１４）及び出力（１
５）を有する、別個に調整可能な時間遅延回路（１３）
のような時間遅延回路（１３）を備えて成ることと、前
記時間遅延回路の前記入力（１４）が、時間依存電圧を
発生する前記第２の信号源（５ｂ）の出力に接続され、
前記時間遅延回路の前記出力（１５）が、前記サンプラ
（９）の前記クロック入力に接続されていることを特徴
とする、実施態様７〜９に記載の電子回路。
５）を有する、別個に調整可能な時間遅延回路（１３）
のような時間遅延回路（１３）を備えて成ることと、前
記時間遅延回路の前記入力（１４）が、時間依存電圧を
発生する前記第２の信号源（５ｂ）の出力に接続され、
前記時間遅延回路の前記出力（１５）が、前記サンプラ
（９）の前記クロック入力に接続されていることを特徴
とする、実施態様７〜９に記載の電子回路。
【００４０】[実施態様１１]前記時間遅延回路によっ
て、第１または第２の信号フランク（１８、１９）の
後、サンプラ（９）がサンプリングを行う時間遅延が生
じることを特徴とする、実施態様１０に記載の電子回
路。
て、第１または第２の信号フランク（１８、１９）の
後、サンプラ（９）がサンプリングを行う時間遅延が生
じることを特徴とする、実施態様１０に記載の電子回
路。
【００４１】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、ヒステリシスがわずかで、遅延が基準電圧と
比較すべき異なる信号に関して安定化され、一定してい
るコンパレータを有する、電子回路を提供することがで
きる。
とにより、ヒステリシスがわずかで、遅延が基準電圧と
比較すべき異なる信号に関して安定化され、一定してい
るコンパレータを有する、電子回路を提供することがで
きる。
【図１】先行技術によるコンパレータ及びＤＣ基準電圧
源を備えた電子回路のブロック図である。
源を備えた電子回路のブロック図である。
【図２】図１のコンパレータの伝達特性（出力電圧対入
力電圧）を示す図である。
力電圧）を示す図である。
【図３ａ】第１の過励振電圧に関する図１のコンパレー
タの入力信号と対応する出力信号との間における遅延を
示す図である。
タの入力信号と対応する出力信号との間における遅延を
示す図である。
【図３ｂ】第２の過励振電圧が第１の過励振電圧を上回
る場合の遅延を示す図である。
る場合の遅延を示す図である。
【図４】コンパレータと、入力信号と時間依存信号を加
算する加算器を備え、結果生じる信号が図１のコンパレ
ータの入力に加えられるようになっている、本発明によ
る電子回路を示す図である。
算する加算器を備え、結果生じる信号が図１のコンパレ
ータの入力に加えられるようになっている、本発明によ
る電子回路を示す図である。
【図５ａ】入力信号、入力信号に加えられる時間依存信
号、基準電圧、及び、図１のコンパレータのヒステリシ
ス領域に関する電圧対時間の図である。
号、基準電圧、及び、図１のコンパレータのヒステリシ
ス領域に関する電圧対時間の図である。
【図５ｂ】図４のコンパレータの伝達特性（出力電圧対
入力電圧）を示す図である。
入力電圧）を示す図である。
【図６】さらに時間遅延回路及びサンプリング回路から
構成される図４の電子回路のブロック図である。
構成される図４の電子回路のブロック図である。
１：コンパレータ ２：コンパレータ入力 ３：コンパレータ基準入力 ４：コンパレータ出力 ５ａ：第１の信号源 ５ｂ：第２の信号源 ８：方形波信号 ９：サンプラ １０：サンプラ入力 １１：クロック入力 １３：時間遅延回路 １４：時間遅延回路入力 １５：時間遅延回路出力 １６：第１の電圧レベル １７：第２の電圧レベル １８：第１の信号フランク １９：第２の信号フランク
Claims (1)
- 【請求項１】入力、出力、及び、基準入力を有するコン
パレータと、 基準電圧として前記基準入力に加えられる定電圧を発生
する第１の信号源と、 時間依存電圧を発生する第２の信号源と、 入力電圧と前記時間依存電圧を加算し、前記コンパレー
タの前記入力に加えられる時間依存電圧を発生する加算
器と、 を備えて成る電子回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE95105675.3 | 1995-04-13 | ||
| EP95105675 | 1995-04-13 | ||
| DE95107236.2 | 1995-04-13 | ||
| EP95107236A EP0738041B1 (en) | 1995-04-13 | 1995-05-12 | Electronic circuit comprising a comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293768A true JPH08293768A (ja) | 1996-11-05 |
Family
ID=26138560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8069603A Pending JPH08293768A (ja) | 1995-04-13 | 1996-03-26 | コンパレータ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5666075A (ja) |
| EP (1) | EP0738041B1 (ja) |
| JP (1) | JPH08293768A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4443862A1 (de) * | 1994-12-09 | 1996-06-27 | Pilz Gmbh & Co | Sichere Spannungsüberwachung |
| US5812626A (en) * | 1995-06-13 | 1998-09-22 | Matsushita Electric Industrial Co., Ltd. | Time counting circuit sampling circuit skew adjusting circuit and logic analyzing circuit |
| JP3341607B2 (ja) * | 1996-12-16 | 2002-11-05 | ヤマハ株式会社 | 信号識別装置および情報識別回路 |
| JPH11355122A (ja) * | 1998-06-09 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
| US6822485B2 (en) * | 2002-08-14 | 2004-11-23 | Guide Technology | Method for calibrating threshold levels on comparators with dithered DC signals |
| US7201736B2 (en) * | 2003-08-28 | 2007-04-10 | Smiths Medical Asd, Inc. | Needle protection assembly |
| US7307571B2 (en) * | 2005-04-27 | 2007-12-11 | Hewlett-Packard Development Company, L.P. | Binary signal converters for distinguishing direct signals carried by nanowires |
| JP2007174598A (ja) * | 2005-12-26 | 2007-07-05 | Fujitsu Ltd | コンパレータ回路およびその制御方法 |
| JP5202738B2 (ja) * | 2010-07-12 | 2013-06-05 | 株式会社アドバンテスト | 測定回路および試験装置 |
| US11218138B1 (en) * | 2021-04-15 | 2022-01-04 | Pixart Imaging (Penang) Sdn. Bhd. | Multi-interval sensing circuit and sensing method having multi-hysteresis |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3890575A (en) * | 1969-07-17 | 1975-06-17 | Bendix Corp | Window trip monitor and comparator circuit |
| US3679982A (en) * | 1970-11-13 | 1972-07-25 | Rca Corp | Synchronous demodulator employing transistor base-emitter clamping action |
| DE2739192A1 (de) * | 1977-08-31 | 1979-03-08 | Bayer Ag | Indan-4-yl-n-alkyl-carbaminsaeureester, verfahren zu ihrer herstellung sowie ihre verwendung als pflanzenschutzmittel |
| JPS5726922A (en) * | 1980-07-24 | 1982-02-13 | Nec Corp | Voltage comparator |
| JPS57109969A (en) * | 1980-12-26 | 1982-07-08 | Fuji Xerox Co Ltd | Automatic setting device of fixing temperature |
| US4384219A (en) * | 1980-12-29 | 1983-05-17 | Motorola, Inc. | Voltage comparator hysteresis control circuit |
| US4546403A (en) * | 1984-03-02 | 1985-10-08 | Ford Motor Company | Solenoid switching driver with solenoid current proportional to an analog voltage |
| JPH0276317A (ja) * | 1988-09-13 | 1990-03-15 | Nec Eng Ltd | 電圧比較回路 |
| US5068552A (en) * | 1990-09-10 | 1991-11-26 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| JP2533201B2 (ja) * | 1989-09-25 | 1996-09-11 | 富士通株式会社 | Ａｍ検波回路 |
| JPH03201818A (ja) * | 1989-12-28 | 1991-09-03 | Fujitsu Ltd | 比較回路 |
| US5264740A (en) * | 1991-05-17 | 1993-11-23 | Advanced Micro Devices, Inc. | Programmable voltage hysteresis on a voltage comparator |
| KR930008554A (ko) * | 1991-10-25 | 1993-05-21 | 김광호 | 콤페레이터 |
-
1995
- 1995-05-12 EP EP95107236A patent/EP0738041B1/en not_active Expired - Lifetime
-
1996
- 1996-03-26 JP JP8069603A patent/JPH08293768A/ja active Pending
- 1996-03-28 US US08/623,437 patent/US5666075A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0738041A1 (en) | 1996-10-16 |
| US5666075A (en) | 1997-09-09 |
| EP0738041B1 (en) | 1998-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050407 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050414 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050922 |