JP3341607B2 - 信号識別装置および情報識別回路 - Google Patents
信号識別装置および情報識別回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
- H04L25/062—Setting decision thresholds using feedforward techniques only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＳＤＮのインタ
ーフェースとして好適な信号識別装置に関する。
ーフェースとして好適な信号識別装置に関する。
【０００２】
【従来の技術】高度情報化社会の進展に伴い、大容量の
情報を伝送することが求められている。ＩＳＤＮ（Inte
grated Services Digital Network）はこのような要求
に応えるものであり、加入者宅には６４ｋｂｐｓのチャ
ンネルが２本と１６ｋｂｐｓのチャンネルが１本配設さ
れるのが標準である。この場合、情報は電話回線等の通
信回線を介して加入者宅へ伝送される。そして、各加入
者宅では外部からの情報を一旦受信した後、さらに、３
値の信号で情報をファクシミリ装置等の端末に伝送す
る。したがって、加入者宅の端末では、３値の信号から
情報を識別するために情報識別回路を備える必要があ
る。
情報を伝送することが求められている。ＩＳＤＮ（Inte
grated Services Digital Network）はこのような要求
に応えるものであり、加入者宅には６４ｋｂｐｓのチャ
ンネルが２本と１６ｋｂｐｓのチャンネルが１本配設さ
れるのが標準である。この場合、情報は電話回線等の通
信回線を介して加入者宅へ伝送される。そして、各加入
者宅では外部からの情報を一旦受信した後、さらに、３
値の信号で情報をファクシミリ装置等の端末に伝送す
る。したがって、加入者宅の端末では、３値の信号から
情報を識別するために情報識別回路を備える必要があ
る。
【０００３】ところで、端末に供給される３値の信号
は、各種の伝送路を介して伝送される。このため、伝送
経路の特性によって、入力信号の振幅が相違する。この
ような場合、入力信号を固定の閾値と比較して情報を識
別したのでは、ノイズマージンを最良にすることができ
ず誤り率が増加してしまう。そこで、情報識別回路で
は、入力信号の振幅に応じて閾値を切り換えることが行
われる。
は、各種の伝送路を介して伝送される。このため、伝送
経路の特性によって、入力信号の振幅が相違する。この
ような場合、入力信号を固定の閾値と比較して情報を識
別したのでは、ノイズマージンを最良にすることができ
ず誤り率が増加してしまう。そこで、情報識別回路で
は、入力信号の振幅に応じて閾値を切り換えることが行
われる。
【０００４】ここで、従来の情報識別回路を図面を参照
しつつ説明する。図４は従来の情報識別回路の回路図で
ある。図において、トランスＴの２次側の出力端子ｔ３
は、抵抗１３と抵抗１４の接続点Ｐ３と接続されてい
る。また、抵抗１１〜１６は、電源とグランドとの間に
設けられており、電源電圧を分圧している。この場合、
抵抗１１〜１６の抵抗値は、抵抗１３と抵抗１４の接続
点Ｐ３を中心として上下対称となるように設定される。
具体的には、抵抗１１，１６の抵抗値はＲ１、抵抗１
２，１５の抵抗値はＲ２、抵抗１３，１４の抵抗値はＲ
３に選ばれている。なお、コンデンサＣは交流成分を除
去し電圧の安定化を図るバイパスコンデンサとして機能
する。この場合、セレクタ２１のＡ入力端子の電圧はＶ
ｃ＋Ｖ２、セレクタ２２のＡ入力端子の電圧はＶｃ−Ｖ
２となる。一方、セレクタ２１のＢ入力端子の電圧はＶ
ｃ＋Ｖ３、セレクタ２２のＢ入力端子の電圧はＶｃ−Ｖ
３となる。
しつつ説明する。図４は従来の情報識別回路の回路図で
ある。図において、トランスＴの２次側の出力端子ｔ３
は、抵抗１３と抵抗１４の接続点Ｐ３と接続されてい
る。また、抵抗１１〜１６は、電源とグランドとの間に
設けられており、電源電圧を分圧している。この場合、
抵抗１１〜１６の抵抗値は、抵抗１３と抵抗１４の接続
点Ｐ３を中心として上下対称となるように設定される。
具体的には、抵抗１１，１６の抵抗値はＲ１、抵抗１
２，１５の抵抗値はＲ２、抵抗１３，１４の抵抗値はＲ
３に選ばれている。なお、コンデンサＣは交流成分を除
去し電圧の安定化を図るバイパスコンデンサとして機能
する。この場合、セレクタ２１のＡ入力端子の電圧はＶ
ｃ＋Ｖ２、セレクタ２２のＡ入力端子の電圧はＶｃ−Ｖ
２となる。一方、セレクタ２１のＢ入力端子の電圧はＶ
ｃ＋Ｖ３、セレクタ２２のＢ入力端子の電圧はＶｃ−Ｖ
３となる。
【０００５】いまトランスＴの入力端子ｔ１，ｔ２に入
力信号Ｖinが供給されると、トランスＴによって直流成
分が除去された後、トランスＴの出力端子ｔ４から入力
信号Ｖinが入力レベル検出回路３０に供給される。入力
レベル検出回路３０は入力信号Ｖinの振幅値（以下、入
力レベルと称する）を検出し、その検出結果を予め定め
られた所定値と比較して制御信号を生成する。この制御
信号によってセレクタ２１，２２は制御される。この例
にあっては、入力レベルが所定値を上回る場合にはセレ
クタ２１，２２のＡ入力端子が選択され、入力レベルが
所定値を下回る場合にはそれらのＢ入力端子が各々選択
されるようになっている。また、セレクタ２１の出力電
圧はコンパレータ４１の負入力端子に、セレクタ２２の
出力電圧はコンパレータ４２の正入力端子に各々供給さ
れ、情報を識別するための閾値として用いられる。
力信号Ｖinが供給されると、トランスＴによって直流成
分が除去された後、トランスＴの出力端子ｔ４から入力
信号Ｖinが入力レベル検出回路３０に供給される。入力
レベル検出回路３０は入力信号Ｖinの振幅値（以下、入
力レベルと称する）を検出し、その検出結果を予め定め
られた所定値と比較して制御信号を生成する。この制御
信号によってセレクタ２１，２２は制御される。この例
にあっては、入力レベルが所定値を上回る場合にはセレ
クタ２１，２２のＡ入力端子が選択され、入力レベルが
所定値を下回る場合にはそれらのＢ入力端子が各々選択
されるようになっている。また、セレクタ２１の出力電
圧はコンパレータ４１の負入力端子に、セレクタ２２の
出力電圧はコンパレータ４２の正入力端子に各々供給さ
れ、情報を識別するための閾値として用いられる。
【０００６】次に、入力レベルが小さく所定値を下回る
場合の識別動作を図５に示すタイミングチャートを用い
て説明する。図５（ａ）は、コンパレータ４１，４２に
供給される入力信号Ｖinの波形であり、電圧Ｖｃを中心
として上下に振れている。この場合、コンパレータ４
１，４２はＶｃ＋Ｖ３とＶｃ−Ｖ３を閾値として各々用
いる。この結果、コンパレータ４１，４２の出力電圧Ｖ
(+)，Ｖ(-)は、図５（ｂ），（ｃ）に示すものとなる。
場合の識別動作を図５に示すタイミングチャートを用い
て説明する。図５（ａ）は、コンパレータ４１，４２に
供給される入力信号Ｖinの波形であり、電圧Ｖｃを中心
として上下に振れている。この場合、コンパレータ４
１，４２はＶｃ＋Ｖ３とＶｃ−Ｖ３を閾値として各々用
いる。この結果、コンパレータ４１，４２の出力電圧Ｖ
(+)，Ｖ(-)は、図５（ｂ），（ｃ）に示すものとなる。
【０００７】また、入力レベルが大きく所定値を上回る
場合の識別動作を図６に示すタイミングチャートを用い
て説明する。図６（ａ）は、コンパレータ４１，４２に
供給される入力信号Ｖinの波形であり、電圧Ｖｃを中心
として上下に振れている。この場合、コンパレータ４
１，４２はＶｃ＋Ｖ２とＶｃ−Ｖ２を閾値として各々用
いる。この結果、コンパレータ４１，４２の出力電圧Ｖ
(+)，Ｖ(-)は、図６（ｂ），（ｃ）に示すものとなる。
場合の識別動作を図６に示すタイミングチャートを用い
て説明する。図６（ａ）は、コンパレータ４１，４２に
供給される入力信号Ｖinの波形であり、電圧Ｖｃを中心
として上下に振れている。この場合、コンパレータ４
１，４２はＶｃ＋Ｖ２とＶｃ−Ｖ２を閾値として各々用
いる。この結果、コンパレータ４１，４２の出力電圧Ｖ
(+)，Ｖ(-)は、図６（ｂ），（ｃ）に示すものとなる。
【０００８】このように、従来の情報識別回路にあって
は、入力レベルに応じて閾値をステップ的に切り換える
ことによって、ノイズマージンを改善している。
は、入力レベルに応じて閾値をステップ的に切り換える
ことによって、ノイズマージンを改善している。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来の情報識別回路では、コンパレータ４１，４２の閾値
は抵抗１１〜１６で設定される。このため、抵抗の数を
増やしても閾値はステップ的にしか設定できない。した
がって、従来の情報識別回路には、原理的にノイズマー
ジンを最良の状態にすることができないという問題があ
る。また、ノイズマージンをより改善するには、閾値の
数を増やす必要がある。この場合には、入力レベル検出
回路３０の制御信号を生成する処理が複雑となり、か
つ、セレクタ２１，２２の入力端子を増加させなければ
ならず、部品点数が増大するという問題がある。
来の情報識別回路では、コンパレータ４１，４２の閾値
は抵抗１１〜１６で設定される。このため、抵抗の数を
増やしても閾値はステップ的にしか設定できない。した
がって、従来の情報識別回路には、原理的にノイズマー
ジンを最良の状態にすることができないという問題があ
る。また、ノイズマージンをより改善するには、閾値の
数を増やす必要がある。この場合には、入力レベル検出
回路３０の制御信号を生成する処理が複雑となり、か
つ、セレクタ２１，２２の入力端子を増加させなければ
ならず、部品点数が増大するという問題がある。
【００１０】本発明は上述した事情に鑑みてなされたも
のであり、簡易な構成でノイズマージンを最良の状態に
する情報識別回路を提供することを目的とする。
のであり、簡易な構成でノイズマージンを最良の状態に
する情報識別回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載の発明にあっては、入力信号にバイ
アス電圧を重畳させるバイアス手段と、前記バイアス手
段の出力信号を閾値と比較して情報を識別する比較手段
と、前記入力信号の振幅が変動すると、ノイズマージン
が大きくなるように前記バイアス電圧と前記閾値との差
分を連続的に調整する制御手段とを備えた信号識別装置
であって、前記制御手段は、前記バイアス手段の出力信
号のピークレベルを検出し、当該ピークレベルの立上り
に対しては短い時定数で、その立下がりに対しては長い
時定数で当該ピークレベルをホールドするピークホール
ド回路と、前記ピークホールド回路によってホールドさ
れた前記ピークレベルと予め定められた前記閾値との差
に応じて前記バイアス電圧を連続的に可変する制御回路
とを備えたことを特徴とする。
め、請求項１に記載の発明にあっては、入力信号にバイ
アス電圧を重畳させるバイアス手段と、前記バイアス手
段の出力信号を閾値と比較して情報を識別する比較手段
と、前記入力信号の振幅が変動すると、ノイズマージン
が大きくなるように前記バイアス電圧と前記閾値との差
分を連続的に調整する制御手段とを備えた信号識別装置
であって、前記制御手段は、前記バイアス手段の出力信
号のピークレベルを検出し、当該ピークレベルの立上り
に対しては短い時定数で、その立下がりに対しては長い
時定数で当該ピークレベルをホールドするピークホール
ド回路と、前記ピークホールド回路によってホールドさ
れた前記ピークレベルと予め定められた前記閾値との差
に応じて前記バイアス電圧を連続的に可変する制御回路
とを備えたことを特徴とする。
【００１２】また、請求項２に記載の発明にあっては、
前記ピークホールド回路は、前記バイアス手段の出力信
号のピークレベルが予め定められた所定値を上回った場
合に当該ピークレベルをホールドすることを特徴とす
る。
前記ピークホールド回路は、前記バイアス手段の出力信
号のピークレベルが予め定められた所定値を上回った場
合に当該ピークレベルをホールドすることを特徴とす
る。
【００１３】また、請求項３に記載の発明にあっては、
３値の入力信号から情報を識別する情報識別回路であっ
て、入力信号が１次側に供給され、２次側に一対の出力
端子と中間端子を備えた入力トランスと、前記入力トラ
ンスの中間端子にバイアス電圧を給電するバイアス手段
と、前記入力トランスの一方の出力端子から出力される
前記入力信号を予め定められた閾値と比較して情報を識
別する第１の比較回路と、前記入力トランスの他方の出
力端子から出力される反転された前記入力信号を前記閾
値と比較して情報を識別する第２の比較回路と、前記バ
イアス回路の出力信号のピークレベルを検出し、当該ピ
ークレベルの立上りに対しては短い時定数で、その立下
がりに対しては長い時定数で当該ピークレベルをホール
ドするピークホールド回路と、前記ピークホールド回路
によってホールドされた前記ピークレベルと前記閾値と
の差に応じて前記バイアス電圧を制御する制御回路とを
備えたことを特徴とする。
３値の入力信号から情報を識別する情報識別回路であっ
て、入力信号が１次側に供給され、２次側に一対の出力
端子と中間端子を備えた入力トランスと、前記入力トラ
ンスの中間端子にバイアス電圧を給電するバイアス手段
と、前記入力トランスの一方の出力端子から出力される
前記入力信号を予め定められた閾値と比較して情報を識
別する第１の比較回路と、前記入力トランスの他方の出
力端子から出力される反転された前記入力信号を前記閾
値と比較して情報を識別する第２の比較回路と、前記バ
イアス回路の出力信号のピークレベルを検出し、当該ピ
ークレベルの立上りに対しては短い時定数で、その立下
がりに対しては長い時定数で当該ピークレベルをホール
ドするピークホールド回路と、前記ピークホールド回路
によってホールドされた前記ピークレベルと前記閾値と
の差に応じて前記バイアス電圧を制御する制御回路とを
備えたことを特徴とする。
【００１４】
１．実施形態の構成 以下、図面を参照して本発明の一実施形態に係わる情報
識別回路の構成を説明する。図１は、本実施形態に係わ
る情報識別回路の回路図である。図において、Ｔはトラ
ンスであって、その一次側には入力端子ｔ１，ｔ２を備
えており、また、その２次側には出力端子ｔ３，ｔ４と
中間端子ｔ５を備えている。ここで、出力端子ｔ３と中
間端子ｔ５の巻線数をＫ１、出力端子ｔ４と中間端子ｔ
５の巻線数をＫ２とすれば、Ｋ１：Ｋ２＝１：１になる
ように中間端子ｔ５の引き出し位置が選ばれる。このト
ランスＴによって同相ノイズが除去される。また、Ｍは
入力レベルに応じて制御を行う制御回路であって、Ｐ型
のＦＥＴｍ１〜ｍ４とＮ型のＦＥＴｍ５〜ｍ７、および
定電流源ｍ８から構成される。この制御回路Ｍにおい
て、ＦＥＴｍ１，ｍ２と定電流源ｍ８はカレントミラー
回路として機能する。このため、定電流源ｍ８の電流値
とＦＥＴｍ２の電流値は一致する。また、ＦＥＴｍ５，
ｍ６は、ＦＥＴｍ３，ｍ４の能動負荷であり、ＦＥＴｍ
３，ｍ４は差動入力素子として機能する。さらにＦＥＴ
ｍ７は出力回路であって、そのゲート電圧Ｖｂに応じて
電流を吸引する。
識別回路の構成を説明する。図１は、本実施形態に係わ
る情報識別回路の回路図である。図において、Ｔはトラ
ンスであって、その一次側には入力端子ｔ１，ｔ２を備
えており、また、その２次側には出力端子ｔ３，ｔ４と
中間端子ｔ５を備えている。ここで、出力端子ｔ３と中
間端子ｔ５の巻線数をＫ１、出力端子ｔ４と中間端子ｔ
５の巻線数をＫ２とすれば、Ｋ１：Ｋ２＝１：１になる
ように中間端子ｔ５の引き出し位置が選ばれる。このト
ランスＴによって同相ノイズが除去される。また、Ｍは
入力レベルに応じて制御を行う制御回路であって、Ｐ型
のＦＥＴｍ１〜ｍ４とＮ型のＦＥＴｍ５〜ｍ７、および
定電流源ｍ８から構成される。この制御回路Ｍにおい
て、ＦＥＴｍ１，ｍ２と定電流源ｍ８はカレントミラー
回路として機能する。このため、定電流源ｍ８の電流値
とＦＥＴｍ２の電流値は一致する。また、ＦＥＴｍ５，
ｍ６は、ＦＥＴｍ３，ｍ４の能動負荷であり、ＦＥＴｍ
３，ｍ４は差動入力素子として機能する。さらにＦＥＴ
ｍ７は出力回路であって、そのゲート電圧Ｖｂに応じて
電流を吸引する。
【００１５】また、制御回路Ｍは、抵抗５１を介して抵
抗５２，５３およびコンデンサＣ１の接続点Ａと接続さ
れる。なお、接続点Ａの電圧をＶａで表すことにする。
コンデンサＣ１はホールドコンデンサであって、抵抗５
２，５３とともに時定数回路を構成する。
抗５２，５３およびコンデンサＣ１の接続点Ａと接続さ
れる。なお、接続点Ａの電圧をＶａで表すことにする。
コンデンサＣ１はホールドコンデンサであって、抵抗５
２，５３とともに時定数回路を構成する。
【００１６】また、６０はオペアンプであって、その出
力端子と負入力端子との間にはフィードバック抵抗とし
て抵抗５４が介挿される。また、その正入力端子は、抵
抗５５と抵抗５６の接続点Ｒに接続される。接続点Ｒの
電圧をＶｒで表すと、電圧Ｖｒは電源とグランド間に設
けられる抵抗５５と抵抗５６の抵抗値の比によって定ま
る。また、接続点Ｒとグランドの間にはコンデンサＣ２
が設けられているので、接続点Ｒにノイズが混入したと
してもコンデンサＣ２によって除去される。このため、
電圧Ｖｒは安定したものになる。
力端子と負入力端子との間にはフィードバック抵抗とし
て抵抗５４が介挿される。また、その正入力端子は、抵
抗５５と抵抗５６の接続点Ｒに接続される。接続点Ｒの
電圧をＶｒで表すと、電圧Ｖｒは電源とグランド間に設
けられる抵抗５５と抵抗５６の抵抗値の比によって定ま
る。また、接続点Ｒとグランドの間にはコンデンサＣ２
が設けられているので、接続点Ｒにノイズが混入したと
してもコンデンサＣ２によって除去される。このため、
電圧Ｖｒは安定したものになる。
【００１７】また、７０，７１はコンパレータであっ
て、それらの負入力端子には電圧Ｖｒが供給され、ま
た、それらの正入力端子には出力端子ｔ３，ｔ４を介し
て入力信号Ｖinが各々供給される。この場合、コンパレ
ータ７０，７１は、電圧Ｖｒを閾値として入力信号Ｖin
と各々比較する。そして、コンパレータ７０，７１の出
力電圧はインバータ７２，７３によって反転された後、
出力電圧Ｖ(-)，Ｖ(+)として後段の回路（図示せず）に
供給される。
て、それらの負入力端子には電圧Ｖｒが供給され、ま
た、それらの正入力端子には出力端子ｔ３，ｔ４を介し
て入力信号Ｖinが各々供給される。この場合、コンパレ
ータ７０，７１は、電圧Ｖｒを閾値として入力信号Ｖin
と各々比較する。そして、コンパレータ７０，７１の出
力電圧はインバータ７２，７３によって反転された後、
出力電圧Ｖ(-)，Ｖ(+)として後段の回路（図示せず）に
供給される。
【００１８】２．実施形態の動作 次に、図面を参照しつつ、本実施形態の動作を説明す
る。まず、入力信号Ｖinが比較的小振幅であって、Ｖin
(-)＞Ｖａの場合を考える。この場合における入力信号
Ｖinと出力電圧Ｖ(+)，Ｖ(-)の関係を図２に示す。同図
（ａ）にはＶin(+)の波形を、同図（ｂ）にはＶin(-)の
波形を、同図（ｃ）にはＶ(+)の波形を、また同図
（ｄ）にはＶ(-)の波形を各々図示する。
る。まず、入力信号Ｖinが比較的小振幅であって、Ｖin
(-)＞Ｖａの場合を考える。この場合における入力信号
Ｖinと出力電圧Ｖ(+)，Ｖ(-)の関係を図２に示す。同図
（ａ）にはＶin(+)の波形を、同図（ｂ）にはＶin(-)の
波形を、同図（ｃ）にはＶ(+)の波形を、また同図
（ｄ）にはＶ(-)の波形を各々図示する。
【００１９】この場合には、Ｖin(-)がＶａよりも常に
大きいので、ＦＥＴｍ７のゲート電圧Ｖｂは低電圧とな
り、ＦＥＴｍ７はオフ状態となる。したがって、制御回
路Ｍの出力側はハイインピーダンス状態となり、制御回
路Ｍは、電圧Ｖａに影響を与えない。
大きいので、ＦＥＴｍ７のゲート電圧Ｖｂは低電圧とな
り、ＦＥＴｍ７はオフ状態となる。したがって、制御回
路Ｍの出力側はハイインピーダンス状態となり、制御回
路Ｍは、電圧Ｖａに影響を与えない。
【００２０】ところで、オペアンプ６０の正入力端子と
負入力端子との間にはイマジナリーショートが成立する
ため、負入力端子の電圧は電圧Ｖｒと一致する。また、
電圧Ｖｒは上述したように安定したものである。このた
め、この例における電圧Ｖａは、抵抗５２と抵抗５３の
抵抗値の比によって定まる。また、オペアンプ６０の出
力電圧Ｖｃは、抵抗５４、抵抗５３および抵抗５２の抵
抗値の比によって定まる。
負入力端子との間にはイマジナリーショートが成立する
ため、負入力端子の電圧は電圧Ｖｒと一致する。また、
電圧Ｖｒは上述したように安定したものである。このた
め、この例における電圧Ｖａは、抵抗５２と抵抗５３の
抵抗値の比によって定まる。また、オペアンプ６０の出
力電圧Ｖｃは、抵抗５４、抵抗５３および抵抗５２の抵
抗値の比によって定まる。
【００２１】したがって、Ｖin(-)＞Ｖａの場合には、
電圧Ｖａおよび電圧Ｖｃは固定となる。このため、Ｖin
(+)およびＶin(-)は、図２（ａ），（ｂ）に示すよう
に、固定の電圧Ｖｃを中心として上下に振れる。このよ
うなＶin(+)およびＶin(-)がコンパレータ７０，７１に
供給されると、図に示す電圧Ｖｒを閾値として比較が各
々行われ、最終的に図２（ｃ），（ｄ）に示す出力電圧
Ｖ(+)，Ｖ(-)が各々生成される。
電圧Ｖａおよび電圧Ｖｃは固定となる。このため、Ｖin
(+)およびＶin(-)は、図２（ａ），（ｂ）に示すよう
に、固定の電圧Ｖｃを中心として上下に振れる。このよ
うなＶin(+)およびＶin(-)がコンパレータ７０，７１に
供給されると、図に示す電圧Ｖｒを閾値として比較が各
々行われ、最終的に図２（ｃ），（ｄ）に示す出力電圧
Ｖ(+)，Ｖ(-)が各々生成される。
【００２２】次に、入力信号Ｖinが比較的大振幅であっ
て、Ｖin(-)＜Ｖａの場合を考える。この場合における
入力信号Ｖinと出力電圧Ｖ(+)，Ｖ(-)の関係を図３に示
す。同図（ａ）にはＶin(+)の波形を、同図（ｂ）には
Ｖin(-)の波形を、同図（ｃ）にはＶ(+)の波形を、また
同図（ｄ）にはＶ(-)の波形を各々図示する。
て、Ｖin(-)＜Ｖａの場合を考える。この場合における
入力信号Ｖinと出力電圧Ｖ(+)，Ｖ(-)の関係を図３に示
す。同図（ａ）にはＶin(+)の波形を、同図（ｂ）には
Ｖin(-)の波形を、同図（ｃ）にはＶ(+)の波形を、また
同図（ｄ）にはＶ(-)の波形を各々図示する。
【００２３】Ｖin(-)＜Ｖａとなるような入力信号Ｖin
が供給されると、同図（ｂ）に示す期間Ｘ１，Ｘ３，Ｘ
５においてＶin(-)がＶａを下回る。まず、期間Ｘ１の
動作を考える。Ｖin(-)，Ｖａは各々ＦＥＴｍ３，ｍ４
のゲート電圧であるから、当該期間においてＦＥＴｍ７
のゲート電圧Ｖｂが上昇してＦＥＴｍ７がオン状態とな
る。このとき、ＦＥＴｍ７は、抵抗５１を介して電流を
吸い込むため、電圧Ｖａは、Ｖａ１からＶａ２に下降す
る。この場合、電圧Ｖｒは一定であるから、電圧Ｖａが
下降するとオペアンプ６０の出力電圧Ｖｃは上昇する。
また、出力電圧Ｖｃは、Ｖin(+)およびＶin(-)のバイア
ス電圧として作用するので、電圧Ｖｃの上昇に伴ってＶ
in(+)およびＶin(-)が上昇する。
が供給されると、同図（ｂ）に示す期間Ｘ１，Ｘ３，Ｘ
５においてＶin(-)がＶａを下回る。まず、期間Ｘ１の
動作を考える。Ｖin(-)，Ｖａは各々ＦＥＴｍ３，ｍ４
のゲート電圧であるから、当該期間においてＦＥＴｍ７
のゲート電圧Ｖｂが上昇してＦＥＴｍ７がオン状態とな
る。このとき、ＦＥＴｍ７は、抵抗５１を介して電流を
吸い込むため、電圧Ｖａは、Ｖａ１からＶａ２に下降す
る。この場合、電圧Ｖｒは一定であるから、電圧Ｖａが
下降するとオペアンプ６０の出力電圧Ｖｃは上昇する。
また、出力電圧Ｖｃは、Ｖin(+)およびＶin(-)のバイア
ス電圧として作用するので、電圧Ｖｃの上昇に伴ってＶ
in(+)およびＶin(-)が上昇する。
【００２４】次に、期間Ｘ２においては、上述したＶin
(-)＞Ｖａの場合と同様に、電圧Ｖｂが下降してＦＥＴ
ｍ７がオフ状態となるので、制御回路Ｍは電圧Ｖａに影
響を与えない。この際、ホールドコンデンサＣ１には、
抵抗５３を介して電荷が所定の時定数に従って充電され
る。時定数は抵抗５２，５３およびホールドコンデンサ
Ｃ１の値によって定まるが、この例における時定数は、
入力信号Ｖinの１周期で電圧Ｖａが上昇しないように十
分長い時間に設定される。したがって、期間Ｘ２におい
て電圧ＶａはＶａ２を維持する。
(-)＞Ｖａの場合と同様に、電圧Ｖｂが下降してＦＥＴ
ｍ７がオフ状態となるので、制御回路Ｍは電圧Ｖａに影
響を与えない。この際、ホールドコンデンサＣ１には、
抵抗５３を介して電荷が所定の時定数に従って充電され
る。時定数は抵抗５２，５３およびホールドコンデンサ
Ｃ１の値によって定まるが、この例における時定数は、
入力信号Ｖinの１周期で電圧Ｖａが上昇しないように十
分長い時間に設定される。したがって、期間Ｘ２におい
て電圧ＶａはＶａ２を維持する。
【００２５】そして、期間Ｘ２に続く期間Ｘ３，Ｘ４，
Ｘ５…においては、上述した期間Ｘ１および期間Ｘ２の
動作が同様に繰り返される。この結果、電圧Ｖａが次第
に下降する共に電圧Ｖｃが次第に上昇する。そして、電
圧ＶａがＶin(-)の下側のピーク電圧と一致すると、電
圧Ｖａの下降および電圧Ｖｃの上昇が停止する。これに
よって、電圧Ｖｒと電圧Ｖｃの電位差および電圧Ｖｒと
Ｖin(-)の下側のピーク電圧（電圧Ｖａ）の電位差が大
きくなり、ノイズマージンが改善される。
Ｘ５…においては、上述した期間Ｘ１および期間Ｘ２の
動作が同様に繰り返される。この結果、電圧Ｖａが次第
に下降する共に電圧Ｖｃが次第に上昇する。そして、電
圧ＶａがＶin(-)の下側のピーク電圧と一致すると、電
圧Ｖａの下降および電圧Ｖｃの上昇が停止する。これに
よって、電圧Ｖｒと電圧Ｖｃの電位差および電圧Ｖｒと
Ｖin(-)の下側のピーク電圧（電圧Ｖａ）の電位差が大
きくなり、ノイズマージンが改善される。
【００２６】
【００２７】３．まとめ 上述したように本実施形態によれば、入力レベルに応じ
て入力信号Ｖinに重畳させる電圧Ｖｃを連続して可変す
るようにしたので、電圧Ｖｃ（バイアス電圧）と電圧Ｖ
ｒ（閾値）の関係を相対的に調整してノイズマージンを
大きくすることができる。
て入力信号Ｖinに重畳させる電圧Ｖｃを連続して可変す
るようにしたので、電圧Ｖｃ（バイアス電圧）と電圧Ｖ
ｒ（閾値）の関係を相対的に調整してノイズマージンを
大きくすることができる。
【００２８】また、制御回路Ｍは、Ｖin(-)が電圧Ｖａ
を下回る場合、すなわちピークレベルの立上り時に抵抗
５１を介して電流を吸い込み、Ｖin(-)が電圧Ｖａを上
回る場合には、すなわちピークレベルの立下がり時には
電流を出力しないようにしたので、ピークレベルの立上
り時とその立下がり時において時定数を異ならせること
ができる。この例では、ピークレベルの立下がり時の時
定数を十分大きくしたので、あるピークから次のピーク
までの期間中、ピークレベルをホールドコンデンサＣ１
に保持することができる。この結果、簡易な構成で入力
レベルに応じて電圧Ｖａ，Ｖｃを調整することができ
る。
を下回る場合、すなわちピークレベルの立上り時に抵抗
５１を介して電流を吸い込み、Ｖin(-)が電圧Ｖａを上
回る場合には、すなわちピークレベルの立下がり時には
電流を出力しないようにしたので、ピークレベルの立上
り時とその立下がり時において時定数を異ならせること
ができる。この例では、ピークレベルの立下がり時の時
定数を十分大きくしたので、あるピークから次のピーク
までの期間中、ピークレベルをホールドコンデンサＣ１
に保持することができる。この結果、簡易な構成で入力
レベルに応じて電圧Ｖａ，Ｖｃを調整することができ
る。
【００２９】また、ホールドコンデンサＣ１を、電圧Ｖ
ｒの分割抵抗として作用する抵抗５３と抵抗５２の接続
点Ａに設けたので、Ｖin(-)が比較的小振幅でＶin(-)＞
Ｖａとなる場合に電圧Ｖｃを一定とすることができる。
すなわち、入力信号Ｖinの振幅がある値を越えた場合に
のみ電圧Ｖｃの可変動作を行うことができる。これによ
り、小振幅のノイズによって電圧Ｖｃが変動することが
なくなり、有効な入力信号Ｖinからのみ情報を検出する
ことができる。
ｒの分割抵抗として作用する抵抗５３と抵抗５２の接続
点Ａに設けたので、Ｖin(-)が比較的小振幅でＶin(-)＞
Ｖａとなる場合に電圧Ｖｃを一定とすることができる。
すなわち、入力信号Ｖinの振幅がある値を越えた場合に
のみ電圧Ｖｃの可変動作を行うことができる。これによ
り、小振幅のノイズによって電圧Ｖｃが変動することが
なくなり、有効な入力信号Ｖinからのみ情報を検出する
ことができる。
【００３０】４．変形例 本発明は上述した実施形態に限定されるものではなく、
例えば、以下に述べる各種の変形が可能である。 上述した実施形態において、制御回路ＭはＶin(-)に
基づいて電圧Ｖａを制御したが、Ｖin(-)の波形はＶin
(+)の波形を反転したものであるから、Ｖin(-)の替わり
にＶin(+)に基づいて電圧Ｖａを制御してもよいことは
勿論である。
例えば、以下に述べる各種の変形が可能である。 上述した実施形態において、制御回路ＭはＶin(-)に
基づいて電圧Ｖａを制御したが、Ｖin(-)の波形はＶin
(+)の波形を反転したものであるから、Ｖin(-)の替わり
にＶin(+)に基づいて電圧Ｖａを制御してもよいことは
勿論である。
【００３１】上述した実施形態においては、入力レベ
ルに応じて電圧Ｖｃ（バイアス電圧）と電圧Ｖｒ（閾
値）の関係を相対的に調整する回路の一例として、電圧
Ｖｃを可変する場合を説明したが、本発明はこれに限定
されるものではなく、入力レベルに応じてコンパレータ
７０，７１の閾値を各々可変するようにしても良い。ま
た、前記閾値と電圧Ｖｃを同時に可変してもよい。
ルに応じて電圧Ｖｃ（バイアス電圧）と電圧Ｖｒ（閾
値）の関係を相対的に調整する回路の一例として、電圧
Ｖｃを可変する場合を説明したが、本発明はこれに限定
されるものではなく、入力レベルに応じてコンパレータ
７０，７１の閾値を各々可変するようにしても良い。ま
た、前記閾値と電圧Ｖｃを同時に可変してもよい。
【００３２】また、上述した実施形態から以下の発明
が把握される。３値の入力信号から情報を識別する情報
識別回路であって、入力信号が１次側に供給され、２次
側に一対の出力端子と中間端子を備えた入力トランス
と、前記入力トランスの中間端子にバイアス電圧を給電
するバイアス手段と、前記入力トランスの一方の出力端
子から出力される前記入力信号を予め定められた閾値と
比較して情報を識別する第１の比較回路と、前記入力ト
ランスの他方の出力端子から出力される反転された前記
入力信号を前記閾値と比較して情報を識別する第２の比
較回路と、前記バイアス手段の出力信号のピークレベル
を検出し、当該ピークレベルの立上りに対しては短い時
定数で、その立下がりに対しては長い時定数で当該ピー
クレベルをホールドするピークホールド回路と、前記ピ
ークホールド回路によってホールドされた前記ピークレ
ベルと前記閾値との差に応じて前記バイアス電圧を制御
する制御回路とを備えたことを特徴とする信号識別装
置。
が把握される。３値の入力信号から情報を識別する情報
識別回路であって、入力信号が１次側に供給され、２次
側に一対の出力端子と中間端子を備えた入力トランス
と、前記入力トランスの中間端子にバイアス電圧を給電
するバイアス手段と、前記入力トランスの一方の出力端
子から出力される前記入力信号を予め定められた閾値と
比較して情報を識別する第１の比較回路と、前記入力ト
ランスの他方の出力端子から出力される反転された前記
入力信号を前記閾値と比較して情報を識別する第２の比
較回路と、前記バイアス手段の出力信号のピークレベル
を検出し、当該ピークレベルの立上りに対しては短い時
定数で、その立下がりに対しては長い時定数で当該ピー
クレベルをホールドするピークホールド回路と、前記ピ
ークホールド回路によってホールドされた前記ピークレ
ベルと前記閾値との差に応じて前記バイアス電圧を制御
する制御回路とを備えたことを特徴とする信号識別装
置。
【００３３】
【発明の効果】以上説明したように本発明の発明特定事
項によれば、入力レベルに応じてバイアス電圧と閾値の
関係を調整したので、入力レベルに追従して制御を行い
ノイズマージンを改善することができる。
項によれば、入力レベルに応じてバイアス電圧と閾値の
関係を調整したので、入力レベルに追従して制御を行い
ノイズマージンを改善することができる。
【図１】 本発明の一実施形態に係わる情報識別回路の
回路図である。
回路図である。
【図２】 同実施形態において、Ｖin(-)＞Ｖａの場合
の入力信号Ｖinと出力電圧Ｖ(+)，Ｖ(-)の関係を示した
タイミングチャートである。
の入力信号Ｖinと出力電圧Ｖ(+)，Ｖ(-)の関係を示した
タイミングチャートである。
【図３】 同実施形態において、Ｖin(-)＜Ｖａの場合
の入力信号Ｖinと出力電圧Ｖ(+)，Ｖ(-)の関係を示した
タイミングチャートである。
の入力信号Ｖinと出力電圧Ｖ(+)，Ｖ(-)の関係を示した
タイミングチャートである。
【図４】 従来の情報識別回路の回路図である。
【図５】 従来の情報識別回路において、入力レベルが
小さく所定値を下回る場合の識別動作を説明するための
タイミングチャートである。
小さく所定値を下回る場合の識別動作を説明するための
タイミングチャートである。
【図６】 従来の情報識別回路において、入力レベルが
大きく所定値を上回る場合の識別動作を説明するための
タイミングチャートである。
大きく所定値を上回る場合の識別動作を説明するための
タイミングチャートである。
５２〜５６…抵抗（制御手段、ピークホールド回路）６
０…オペアンプ（制御手段、ピークホールド回路）、７
０，７１…コンパレータ（比較手段）、Ｃ２…ホールド
コンデンサ（制御手段、ピークホールド回路）、Ｖin…
入力信号、Ｖｂ…バイアス電圧、Ｔ…トランス（バイア
ス手段）、Ｖｒ…閾値、Ｍ…制御回路（制御手段、ピー
クホールド回路）。
０…オペアンプ（制御手段、ピークホールド回路）、７
０，７１…コンパレータ（比較手段）、Ｃ２…ホールド
コンデンサ（制御手段、ピークホールド回路）、Ｖin…
入力信号、Ｖｂ…バイアス電圧、Ｔ…トランス（バイア
ス手段）、Ｖｒ…閾値、Ｍ…制御回路（制御手段、ピー
クホールド回路）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/03 H04L 25/49 H03K 5/08
Claims (3)
- 【請求項１】 入力信号にバイアス電圧を重畳させるバ
イアス手段と、 前記バイアス手段の出力信号を閾値と比較して情報を識
別する比較手段と、 前記入力信号の振幅が変動すると、ノイズマージンが大
きくなるように前記バイアス電圧と前記閾値との差分を
連続的に調整する制御手段とを備えた信号識別装置であ
って、 前記制御手段は、前記バイアス手段の出力信号のピーク
レベルを検出し、当該ピークレベルの立上りに対しては
短い時定数で、その立下がりに対しては長い時定数で当
該ピークレベルをホールドするピークホールド回路と、
前記ピークホールド回路によってホールドされた前記ピ
ークレベルと予め定められた前記閾値との差に応じて前
記バイアス電圧を連続的に可変する制御回路とを備えた
ことを特徴とする 信号識別装置。 - 【請求項２】 前記ピークホールド回路は、前記バイア
ス手段の出力信号のピークレベルが予め定められた所定
値を上回った場合に当該ピークレベルをホールドするこ
とを特徴とする請求項１に記載の信号識別装置。 - 【請求項３】 ３値の入力信号から情報を識別する情報
識別回路であって、 入力信号が１次側に供給され、２次側に一対の出力端子
と中間端子を備えた入力トランスと、 前記入力トランスの中間端子にバイアス電圧を給電する
バイアス回路と、 前記入力トランスの一方の出力端子から出力される前記
入力信号を予め定められた閾値と比較して情報を識別す
る第１の比較回路と、 前記入力トランスの他方の出力端子から出力される反転
された前記入力信号を前記閾値と比較して情報を識別す
る第２の比較回路と、 前記バイアス回路の出力信号のピークレベルを検出し、
当該ピークレベルの立上りに対しては短い時定数で、そ
の立下がりに対しては長い時定数で当該ピークレベルを
ホールドするピークホールド回路と、 前記ピークホールド回路によってホールドされた前記ピ
ークレベルと前記閾値との差に応じて前記バイアス電圧
を制御する制御回路と を備えたことを特徴とする情報識別回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33606496A JP3341607B2 (ja) | 1996-12-16 | 1996-12-16 | 信号識別装置および情報識別回路 |
| US08/989,572 US5982204A (en) | 1996-12-16 | 1997-12-12 | Information-discriminating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33606496A JP3341607B2 (ja) | 1996-12-16 | 1996-12-16 | 信号識別装置および情報識別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178456A JPH10178456A (ja) | 1998-06-30 |
| JP3341607B2 true JP3341607B2 (ja) | 2002-11-05 |
Family
ID=18295327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33606496A Expired - Fee Related JP3341607B2 (ja) | 1996-12-16 | 1996-12-16 | 信号識別装置および情報識別回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5982204A (ja) |
| JP (1) | JP3341607B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1203290A (en) * | 1982-04-28 | 1986-04-15 | Yoshio Shimizu | Signal comparing circuit |
| EP0738041B1 (en) * | 1995-04-13 | 1998-06-24 | Hewlett-Packard GmbH | Electronic circuit comprising a comparator |
| US5844439A (en) * | 1996-03-13 | 1998-12-01 | Integrated Circuit Systems, Inc. | DC restoration circuit for multi-level transmission signals |
| US5821790A (en) * | 1996-04-24 | 1998-10-13 | Paragon Electric Company, Inc. | Power line synchronization conditioner |
-
1996
- 1996-12-16 JP JP33606496A patent/JP3341607B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-12 US US08/989,572 patent/US5982204A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5982204A (en) | 1999-11-09 |
| JPH10178456A (ja) | 1998-06-30 |
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