JP2008204087A - 情報処理装置の動作モード制御回路及び情報処理装置 - Google Patents

Abstract

【課題】動作モードを制御する動作モード制御回路が外部ノイズなどの影響により、誤った動作モードに遷移するという問題があった。
【解決手段】情報処理装置の動作モード制御回路４は、動作モード指定端子信号をリセット信号に基づいてラッチして、第一保持値を保持するラッチＡ２３と、前記動作モード指定端子信号をフィルタ処理したリセット信号に基づいてラッチして、第二保持値を保持するラッチＢ２４と、前記第一保持値、前記第二保持値、及び前記動作モード指定端子信号に基づいて、動作モード判定信号を出力する判定部４２とを備える。
【選択図】図３

Description

本発明は、動作モードを制御する動作モード制御回路の誤動作を防止する技術に関する。

近年、複数の動作モードを有するマイクロコンピュータの利用が増えている。例えば、家電製品や自動車などに利用されている。動作モードは、消費電力を抑えるために、通常動作モードに加え、低消費電力モードなどが設定される。複数の動作モードを持ったマイクロコンピュータにおいて、通常の使用時には、通常動作モードを使用することになるが、誤って他のモードへ遷移することは重大な問題を招く。

最近の車両機器制御は、ほとんどマイクロコンピュータ制御により行われている。このため、複数の動作モードがある車載用のマイクロコンピュータにおいて、ユーザ使用時に通常動作モードによる動作の安全性を保障する必要がある。自動車に搭載されるマイクロコンピュータは、高ノイズ環境下に置かれることになり、好ましくない動作モードに遷移してしまう可能性が無視できない。このため、誤遷移により重大な問題が発生する可能性がある。また、誤遷移から復旧する場合、モードを確定する時にリセットが必要であり、リセット（強制リセット）時にデータ消失などの重大な問題を招く。このため、自動車搭載用マイクロコンピュータは、使用時の信頼性を確保する為に誤モードへの遷移を防ぐ必要がある。

例えば、特許文献１には、ノイズなどにより動作モード保持レジスタの書き込み内容が変化して予定していない動作モードへ遷移する問題を解決する発明が記載されている。ノイズなどにより動作モード保持レジスタの書き込み内容が変化して予定していない動作モード（低消費電力動作モード）に陥る場合、リセットして回復するしかなかった。強制リセットはデータ消失などの問題を招く。このため、特許文献１では、動作モードの誤選択を防止可能な、複数の低消費電力動作モードを有するマイクロコンピュータを提供する技術を開示している。

特許文献１の図１には、上記課題を解決するマイクロコンピュータ装置のブロック図が開示され、次のように動作することが説明されている。複数の動作モードの一つが動作モード保持レジスタＢにセットされる。また、低消費電力動作モードが切り替えスイッチ２から動作モード固定レジスタＣに書き込まれる。両レジスタＢ、Ｃの保持内容が不一致だった場合、動作モード保持レジスタＡとＢの保持内容にかかわらずレジスタＡ書き込み回路は、通常動作モードを意味する信号ＮをレジスタＡに書き込む。また、レジスタＡ書き込み回路は、レジスタＢがＬＰ１又はＬＰ２を保持しかつ、それがレジスタＣの保持回路と一致する場合にレジスタＡにレジスタＢの保持内容を書き込む。プログラムにより必要な条件が満足されたことを確認するとＣＰＵ（Central Processing Unit）は、ＬＰ１またはＬＰ２をレジスタＢへ出力する。

また、図１５に従来の動作モード制御回路の構成例のブロック図を示す。図１５に示す動作モード制御回路では、通常使用時は、通常動作モードのみ使用し、通常動作モードから外れないことが重要になる。動作モードを選択する端子や動作モード決定に使用するリセット信号にノイズ影響があり、動作モードが誤遷移した場合、動作モード復旧の為にリセットが必要である。しかし、リセットは、データ消失などの問題を招く。このため、動作モードの誤遷移防止可能な、複数の動作モードを有するマイクロコンピュータを提供する技術を示している。

複数の動作モードがあるマイクロコンピュータでは、通常動作モードと各部の機能をテストするための各種テストモードなどがあり、それらを切り替えて使用する。このとき、複数の動作モードを選択するために入力端子（複数本）を利用する。各モードは、パワーオンリセットまたはリセット時に、動作モード端子のデータをデコードし、選択されたモード毎に内部の機能を切り替える。

図１５に示した動作モード制御回路２は、一つの動作モード端子（動作モード指定用端子）１１１から入力される信号を制御する構成である。従って、マイクロコンピュータは、動作モード端子１１１毎に図１５に示す動作モード制御回路２を備える。動作モード制御回路２は、次のように動作する。動作モード制御回路２は、ノイズフィルタ２０２後の動作モード指定端子信号２０６を、リセット信号１９のノイズフィルタ２０３前後の信号によってラッチする。動作モード制御回路２は、ラッチＡ２３の出力信号２０７とラッチＢ２４の出力信号２０８をＡＮＤ回路２５により論理積にしたものを動作モード判定信号１３０として確定する。この構成により、誤遷移の低減を行っている。従って、ラッチＡ２３、ラッチＢ２４両方の出力信号値が"１"とならない限り、動作モード判定信号１３０は、"０"になる。また、複数の動作モード端子１１１を備えるマイクロコンピュータにおいて、複数の動作モード端子がすべて"０"の時、マイクロコンピュータは、通常動作モードを選ぶ。

また、動作モード制御回路２は、チップ外部と内部にそれぞれプルダウン抵抗２１、２７及びグランド（ＧＮＤ）２２、２８を挿入している。プルダウン抵抗２７は動作モード信号外部ライン用であり、プルダウン抵抗２１は動作モード信号内部ライン用である。どちらの抵抗も誤投入要因の低減目的に配置されている。動作モード指定端子信号２０４にノイズフィルタ２０２を挿入し、また、リセット信号１９にノイズフィルタ２０３を挿入し、いずれも誤投入要因の低減を行っている。

図１６、図１７に動作モード制御回路２のタイミングチャートを示す。図１６は、リセット解除時にノイズフィルタ２０２後の動作モード指定端子信号２０６へノイズが発生した場合、誤モードに遷移すること（動作モード判定信号１３０が"１"）を示している。また、図１７は、リセット解除による動作モード確定後、ノイズフィルタ２０２後の動作モード指定端子信号２０６へノイズが発生した場合、誤モード遷移を防ぐこと（動作モード判定信号１３０が"０"）を示している。しかし、ラッチＡ２３及びラッチＢ２４の値が反転した場合（ノイズが発生した場合）は、誤モードに遷移すること（動作モード判定信号１３０が"１"）を示している。

特許文献１に開示されたマイクロコンピュータ装置では、動作モード出力レジスタＡまたは動作モード保持レジスタＢへノイズの影響があった場合、動作モードが遷移する問題を有している。また、動作モード信号線へノイズの影響があった場合も同じく動作モードが遷移する問題を有している。このように、使用者が意図しない誤モードに遷移することによって通常動作できなくなることが問題であった。例えば、動作モード保持レジスタＢがノイズなどの影響により通常動作モードを意味する信号Ｎから低消費電力動作モードＬＰ１またはＬＰ２に変わり、動作モード固定レジスタＣと一致する場合が発生する。この場合、動作モード出力レジスタＡにＬＰ１またはＬＰ２が書き込まれ、通常動作モードから低消費電力動作モードへ遷移してしまう。あるいは、直接動作モード出力レジスタＡがノイズなどの影響によりＮからＬＰ１またはＬＰ２に変わった場合が発生する。この場合、通常動作モードから低消費電力動作モードへ遷移してしまう。

また、図１５に示す動作モード制御回路２は、ラッチＡ２３及びＢ２４へノイズの影響があった場合、動作モードが遷移する問題を有している。また、ラッチの出力信号２０７及び２０８へノイズの影響があった場合も同じく動作モードが遷移する問題を有している。さらに、リセット解除時に、ノイズフィルタ後の動作モード指定端子信号２０６へノイズの影響があった場合も同じく動作モードが遷移する問題を有している。例えば、ラッチＡ２３及びラッチＢ２４がノイズなどの影響により"０"から"１"へ書き換わる場合が発生する。この場合、デコーダへ通知する動作モード判定信号１３０が"１"になり、通常動作モードから他モードへ遷移してしまう。あるいは、ラッチＡ２３及びラッチＢ２４がノイズなどにより書き換わる場合が発生する。この場合、リセット有無に関係なく誤モードへ遷移することになる。

図１８に、図１５に示す動作モード制御回路における状態遷移を表す。図１８では、動作モード端子１１１の値（"０"または"１"）をリセット信号に基づいてラッチすることよって決まるマイクロコンピュータの動作状態を示している。状態ブロック３は、「端子」と表示した領域に動作モード端子１１１の値、「ラッチ」と表示した領域にラッチの値、矢印で指した領域にマイクロコンピュータの動作状態を示している。ここで図１５の構成において、ラッチの値は、ラッチＡ２３及びラッチＢ２４の論理積の値、すなわち、ＡＮＤ回路２５の出力値となる。また、マイクロコンピュータが複数の動作モード端子を備える場合、マイクロコンピュータの動作状態がすべての動作モード端子で"０"の時、マイクロコンピュータは、通常動作モードを選ぶ。

状態ブロック３１は、動作モード端子１１１に"０"が入った状態を示す。リセット解除前（リセット中）は動作モード端子１１１の状態は、マイクロコンピュータの動作に関係しない。リセット解除３０１することによって、ラッチが"０"になり、マイクロコンピュータの動作状態も"０"になる。状態ブロック３２は、状態ブロック３１の状態からリセット解除３０１の後、動作モード端子１１１とラッチの値が同じであり、安定した状態と言える。状態ブロック３６は、動作モード端子１１１へ端子ノイズ３１１の影響があり、動作モード端子１１１の値が"１"の状態である。状態ブロック３６の状態では、マイクロコンピュータの動作状態が"１"へ遷移しない。また、端子安定３１０することで状態ブロック３２へ戻る。

状態ブロック３４は、ラッチへラッチノイズ３１３の影響があり、ラッチの値が"１"の状態となっている。状態ブロック３４の状態では、マイクロコンピュータの動作状態が"１"へ誤遷移する。状態ブロック３３は、状態ブロック３１の状態からリセット解除３０２と同時にモード端子へノイズ影響３０３があり、動作モード端子１１１とラッチの値が"１"の状態である。あるいは、状態ブロック３４の状態から動作モード端子１１１へ端子ノイズ３１２の影響があり、動作モード端子１１１とラッチの値が"１"の状態である。状態ブロック３３の状態では、マイクロコンピュータの動作状態が"１"へ誤遷移する。

状態ブロック３５は、状態ブロック３３の状態から動作モード端子１１１が安定し、動作モード端子１１１の値が"０"の状態である。動作モード端子１１１が安定してもラッチの値が"１"の状態であるため、マイクロコンピュータの動作状態は、誤遷移された状態の"１"となっている。

従来、マイクロコンピュータでは、ＷＤＴ（Watchdog Timer）機能で外部監視してリセットしていたが、リセット時にデータ消失などの重大な問題を招いていた。またＷＤＴが発生するまでの時間や復旧までの初期ルーチンなどが必要になっていた。
特開２００１−６７３３７号公報

しかしながら、ユーザが動作モード制御回路を備える情報処理装置（例えば、動作モード制御回路を搭載したマイクロコンピュータを備える装置）を通常動作モード使用中に、外部ノイズなどにより誤った動作モードに遷移すると、データの消失等の重大な影響を及ぼす。また、動作モード制御回路を搭載する装置の安全性、安定性を確保できない。

このように、動作モードを制御する動作モード制御回路が外部ノイズなどの影響により、誤った動作モードに遷移するという問題があった。

本発明に係る情報処理装置の動作モード制御回路の一態様は、動作モード指定端子信号をリセット信号に基づいてラッチして、第一保持値を保持する第一ラッチ（例えば、図３のラッチＡ２３）と、前記動作モード指定端子信号をフィルタ処理したリセット信号に基づいてラッチして、第二保持値を保持する第二ラッチ（例えば、図３のラッチＢ２４）と、前記第一保持値、前記第二保持値、及び前記動作モード指定端子信号に基づいて、動作モード判定信号を出力する判定部（例えば、図３の判定部４２）と、を備える。

また、本発明に係る情報処理装置（マイクロコンピュータなど）は、動作モード制御回路（例えば、図３、図７、図１２のいずれかの動作モード制御回路）を備える。

本発明によれば、動作モードを制御する動作モード制御回路が外部ノイズなどの影響により、誤った動作モードに遷移することを防止することが可能となる。これにより、外部ノイズなどの影響を軽減し、システムの安全性・安定性を向上させることができる。

以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。

（実施形態１）
まず、本発明に係る動作モード制御回路が搭載されるマイクロコンピュータの一例を示す。図１は、本発明に係るマイクロコンピュータの構成例を示すブロック図である。図１に示すマイクロコンピュータ１は、動作モード制御部１１、ＣＰＵ（Central Processing Unit）１２、ＲＯＭ（Read Only Memory）１３、ＲＡＭ（Random Access Memory）１４、Ｉ／Ｏ（Input / Output）１５、及びマクロ１２５を備え、動作モード端子１１１〜１１３から動作モード指定端子信号、リセット端子１１６からリセット信号１９を入力する。また、動作モード制御部１１は、デコーダ１１４と三つの動作モード制御回路１２７〜１２９を備える。ＣＰＵ１２は、レジスタセット１２１、制御部１２２、演算部１２３、及びバスインターフェース１２４を備える。また、マイクロコンピュータ１は、ＣＰＵ−ＲＯＭ配線１６、ＣＰＵ−ＲＡＭ配線１７、ＣＰＵ−Ｉ／Ｏ配線１８、及びＣＰＵ−マクロ配線１２６を有する。

マイクロコンピュータ１は、動作モード制御部１１により、ＣＰＵ１２、Ｉ／Ｏ１５等の動作を制御する。動作モード制御部１１において、動作モード制御回路１２７〜１２９それぞれは、動作モード端子１１１〜１１３からの入力信号（動作モード指定端子信号）をリセット解除時に判定して動作モード判定信号１３０〜１３２をデコーダに入力する。動作モード判定信号１３０〜１３２それぞれは、第一動作モードと第二動作モードとの二つの動作モードのいずれかを指定する。これにより、動作モード制御部１１は、マイクロコンピュータ１全体の動作モードを決定し、動作モード信号１１５を各構成要素へ出力する。マイクロコンピュータ１は、決定された動作モード基づいて動作する。すなわち、図１では、三つの動作モード端子１１１〜１１３から入力される動作モード指定端子信号に基づいて、三つの動作モード判定信号１３０〜１３２が出力され、デコーダ１１４において、一つの動作モードを決定して動作モード信号１１５を出力する例を示している。

動作モードには、通常動作モードと各部の機能をテストするための各種テストモードがあり、それらを切り替えて使用する。複数の動作モードを選択するために入力端子を複数本利用する。動作モードが２つの場合は、動作モード端子は１本でも構わない。また、動作モード制御回路は、端子の数に応じて備えていればよい。通常使用時は、通常動作モードのみ使用する。

ここで、各動作モードについて説明する。図２に動作モードの一例を示す。図２では、動作モード端子の電圧レベルがＬｏｗの場合"０"、動作モード端子の電圧レベルがＨｉｇｈの場合"１"を示し、"Ｘ"は、どちらの値も選択される場合を示している。通常動作モードは、マイクロコンピュータに内蔵されたＣＰＵがＲＯＭやフラッシュメモリに書き込まれているアプリケーション用プログラムに基づいて命令を実行する動作モードである。通常動作モードは、ユーザプログラム（アプリケーション）に基づき分岐し、命令処理を開始する。また、通常動作モード以外のモードの一例として、内蔵機能をテストするテストモード、フラッシュメモリなどへの書き換え用モードであるプログラミングモード、アプリケーションプログラム開発時のプログラムデバッグ用のデバッグモード、デバッグ用のチップとして機能するエミュレータモードなどがある。例えばプログラミングモードでは、ＦＬＡＳＨライタを用いて通信を行い、ＦＬＡＳＨを書き換える。また、テストモードは、マイクロコンピュータをテストするモードであり、テスト用の命令を外部から与え、内部の信号状態を読み出すこともできる。

図２に示すように、いずれかの端子が"１"のとき、マイクロコンピュータ１は、通常動作モード以外を選択する。通常使用時は、通常動作モードのみ使用し、通常動作モードから外れないことが重要となる。通常動作モードから外れると、通常使用時は、プログラムが動かなくなりユーザシステムが停止し故障につながる重要な問題を招く。動作モードを選択する動作モード端子や、動作モード決定に使用するリセット信号にノイズ影響があり、動作モードが誤遷移した場合、動作モード復旧のためにリセットが必要であり、リセットは、データ消失などの問題を招く。

以下に、動作モード制御部１１へ外部ノイズ影響があった場合に動作モードの誤遷移を防止する動作モード制御部１１の機構について説明する。図３は、本発明の実施形態１に係る動作モード制御回路の構成例を示すブロック図である。図３に示す動作モード制御回路４は、図１に示す動作モード制御回路１２７に配置される構成例を示したものである。なお、動作モード制御回路１２８、１２９についても動作モード制御回路１２７と同様の回路を配置することができる。動作モード制御回路４は、ラッチ（第一ラッチ）Ａ２３、ラッチＢ（第二ラッチ）２４、ＡＮＤ回路２５、４１、プルダウン抵抗２１、２７、ノイズフィルタ（Noise Filter）２０２、２０３、グランド（ＧＮＤ）２２、２８を備える。

図３に示す動作モード制御回路４は、図１５に示した動作モード制御回路２へノイズフィルタ２０２後の動作モード指定端子信号２０６とＡＮＤ回路２５の出力信号４０１との論理積を出力するＡＮＤ回路４１を追加した回路である。ここで、ＡＮＤ回路２５とＡＮＤ回路４１とを判定部４２とする。判定部は、動作モード指定端子信号２０６とラッチＡ２３の出力信号２０７、ラッチＢ２４の出力信号２０８とに基づいて動作モード判定信号１３０を出力する。

動作モード端子１１１は、動作モード信号外部ライン２０１によりプルダウン抵抗２７とつながっている。動作モード制御回路４は、動作モード端子１１１から動作モード指定端子信号２０４を入力する。なお、本明細書の各実施形態では、信号ライン（信号内部ライン、信号外部ライン）を通過する信号へ符号を付して（例えば、動作モード指定端子信号２０６）説明を行う。

リセット信号１９は、図１に示すリセット端子１１６から入力された信号である。リセット信号２１０は、リセット信号１９がノイズフィルタ２０３を通過した信号である。リセット信号１９、２１０それぞれは、反転回路２０５、２０９で反転され、ラッチＡ２３、ラッチＢ２４へ入力される。

動作モード指定端子信号２０４は、動作モード端子１１１から入力され、ノイズフィルタ２０２を通過し、ノイズフィルタ通過後の動作モード指定端子信号２０６としてラッチＡ２３及びラッチＢ２４へ入力される。ラッチＡ２３は、リセット信号１９がリセット中の場合、動作モード指定端子信号２０６が示す値（第一保持値）を出力信号２０７から出力し、リセット信号１９がリセット解除中の場合、リセット解除のタイミングで動作モード指定端子信号２０６が示した値（第一保持値）を出力信号２０８から出力し、第一保持値を示すラッチＡ２３の出力信号２０７を出力する。ラッチＢ２４は、リセット信号２１０がリセット中の場合、動作モード指定端子信号２０６が示す値（第二保持値）を保持し、リセット信号２１０がリセット解除中の場合、リセット解除のタイミングで動作モード指定端子信号２０６が示した値（第二保持値）を保持し、第二保持値を示すラッチＢ２４の出力信号２０８を出力する。

ＡＮＤ回路２５は、第一保持値と第二保持値（ラッチＡ２３の出力信号２０７、ラッチＢ２４の出力信号２０８）の論理積をＡＮＤ回路２５の出力信号４０１として出力する。ＡＮＤ回路４１は、ＡＮＤ回路２５の出力信号４０１と動作モード指定端子信号２０６の論理積を動作モード判定信号１３０として出力する。すなわち、判定部４２は、ラッチＡ２３の出力信号２０７、ラッチＢ２４の出力信号２０８及び動作モード指定端子信号２０６に基づいて動作モードを判定して動作モード判定信号１３０を出力することになる。動作モード判定信号１３０は、図１のデコーダ１１４へ出力される。

図４及び図５に、図３に示す動作モード制御回路４のタイミングチャートを示す。図４は、リセット解除時に動作モード指定端子信号２０６（動作モード指定端子信号２０６の信号線）へノイズが発生した場合、ノイズ発生中は誤モード（動作モード判定信号１３０が"１"）に遷移するが、その後、動作モード指定端子信号２０６へのノイズが無くなると動作モードが元に戻る事（動作モード判定信号１３０が"０"）を示している。しかし、動作モード確定後、動作モード指定端子信号２０６へノイズが発生した場合、ノイズ発生中は誤モードに遷移する欠点がある。図５は、動作モード確定後、ラッチＡ２３及びラッチＢ２４へノイズが発生しラッチＡ２３及びラッチＢ２４の値が反転した場合、誤モード遷移を防ぐことができる事を示し、加えて動作モード指定端子信号２０６へノイズが発生した場合は、ノイズ発生中は誤モード遷移する事を示している。

図６に、図３に示す動作モード制御回路４における状態遷移を表す。図１８では、ラッチへノイズ影響があった場合、マイクロコンピュータの動作状態が誤遷移していた（図１８の状態ブロック３４、３５）。本実施形態では、動作モード指定端子信号２０６とＡＮＤ回路２５の出力信号４０１のＡＮＤ回路４１を動作モード制御回路４に配置した。これにより、ラッチＡ２３及びラッチＢ２４へノイズ影響があった場合でも、状態ブロック５１に示すように、マイクロコンピュータ１の動作状態は誤遷移しない。図１８の状態ブロック３４では、マイクロコンピュータ１の動作状態が"１"であったが、図６の状態ブロック５１では"０"になる。また、図６の状態ブロック５２の状態でも同じである。マイクロコンピュータ１は、動作状態がすべての動作モード端子１１１〜１１３で"０"の時、通常動作モードを選ぶ。

以上説明したとおり、本実施形態では、ＡＮＤ回路４１を追加し、ノイズフィルタ後の動作モード指定端子信号２０６とＡＮＤ回路２５の出力信号４０１の論理積を算出する。これにより、ラッチまたはラッチの出力信号へノイズ影響があった場合に動作モードの誤遷移を防止することができる。

なお、図３では、判定部４２は、二つのＡＮＤ回路２５，４１から構成される例を示したが、一つのＡＮＤ回路で実現してもよい。一つのＡＮＤ回路へ出力信号２０７、２０８及び動作モーと端子信号２０６を入力し、論理積を動作モード判定信号１３０として出力してもよい。

（実施形態２）
実施形態１では、ラッチまたはラッチの出力信号へノイズ影響があった場合に動作モードが誤遷移することを防止する一態様を説明したが、実施形態２では、動作モード端子１１１がノイズの影響を受けた場合に動作モードが誤遷移することを防止する一態様を説明する。図７は、本発明の実施形態２に係る動作モード制御回路の構成例を示すブロック図である。図７に示す動作モード制御回路６は、図３に示した動作モード制御回路４へラッチの値を再ラッチする構成を追加したものである。動作モード制御回路６は、動作モードの誤遷移防止に加えて、動作モード制御部１１を安定した状態にし、動作モード制御回路１２７を安定化させる。

図７では、ラッチＡ２３は、動作モード指定端子信号２０６が第一動作モードを示す値であり、かつラッチＡ２３の出力信号２０７（第一保持値）が第一動作モードでない場合に、動作モード指定端子信号２０６を再度ラッチする。また、同様にラッチＢ２４は、動作モード指定端子信号２０６が第一動作モードを示す値であり、かつラッチＢ２４の出力信号２０８（第二保持値）が第一動作モードでない場合に、動作モード指定端子信号２０６を再度ラッチする。ラッチの値を再ラッチすることによって、ラッチに外部ノイズが入った場合でも正常な端子の値に修正することができる。また、モード端子とラッチの値を同じにすることで、ノイズに対して安定状態にすることが可能となる。

図７に示すように、ラッチＡ２３または、ラッチＢ２４へ回路を追加することで、ラッチＡ２３または、ラッチＢ２４の再ラッチが可能になる。ＡＮＤ回路６１は、ノイズフィルタ後の動作モード指定端子信号２０６を反転回路６０７で反転させた値とラッチＡ２３が保持する第一保持値（ラッチＡ２３の出力信号２０７）の論理積をＡＮＤ信号６０１として出力する。ＡＮＤ回路６３は、ＡＮＤ信号６０１を反転回路６０３で反転させた値とリセット信号１９との論理積をＡＮＤ信号６０５として出力する。ＡＮＤ回路６２は、ノイズフィルタ後の動作モード指定端子信号２０６を反転回路６０８で反転させた値とラッチＢ２４が保持する第二保持値の論理積をＡＮＤ信号６０２として出力する。ＡＮＤ回路６４は、ＡＮＤ信号６０２を反転回路６０４で反転させた値とフィルタ後のリセット信号２１０との論理積をＡＮＤ信号６０６として出力する。

具体的には、ラッチＡ２３にノイズ発生時、例えば動作モード指定端子信号２０６が"０"、ラッチＡ２３の出力信号２０７が"１"の時、ＡＮＤ信号６０１は、"１"となり、ＡＮＤ信号６０５は、リセット信号１９とＡＮＤ信号６０１を反転回路６０３で反転させた値とのＡＮＤ回路６３の出力信号６０５は"０"となり、ラッチＡ２３の出力信号２０７が第一動作モードを示す値"０"となる。ラッチＡ２３には、ＡＮＤ信号６０５を反転回路２０５で反転した値"０"が入力されるので、再ラッチが行われることになる（動作モード指定端子信号２０６がスルーされ出力信号２０７から出力される）。ラッチＢ２４についても同様である。

図８〜図１０に、図７に示す動作モード制御回路６のタイミングチャートを示す。
図８は、リセット解除時に動作モード指定端子信号２０６へノイズが発生した場合、誤モードに一時的に遷移するが、その後、動作モード指定端子信号２０６へのノイズが無くなると動作モードが元に戻る事を示し、動作モード指定端子信号２０６へのノイズが無くなると同時にラッチＡ２３及びラッチＢ２４を再ラッチし、ラッチＡ２３及びラッチＢ２４から出力されるラッチＡ２３の出力信号２０７，ラッチＢ２４の出力信号２０８を動作モード端子１１１（動作モード指定端子信号２０６）と同じ値にすることを示している。加えてこの時、動作モード制御回路１２７を安定した状態にできている。ラッチＡ２３及びラッチＢ２４を再ラッチすることで、モード確定後、動作モード指定端子信号２０６へノイズが発生した場合、誤モード遷移を防ぐ事ができる事を示している。

図９は、モード確定後、ラッチＡ２３及びラッチＢ２４の値が反転した場合、誤モード遷移を防ぐことができる事を示している。加えて動作モード指定端子信号２０６へノイズが発生した場合、誤モード遷移を防ぐことができる事を示している。具体的には、ラッチにノイズが発生した場合でも、動作モード指定端子信号２０６、ＡＮＤ回路６１及びＡＮＤ回路６３等（ラッチＢ２４は、ＡＮＤ回路６２及びＡＮＤ回路６４等）に基づいて再ラッチすることにより、ラッチが保持する第一保持値及び第二保持値への影響が直ちになくなっている。また、動作モード指定端子信号２０６へノイズが発生した場合にも、再ラッチによりラッチＡ２３及びラッチＢ２４の値が第一動作モードを示す値であり、動作モード判定信号１３０へ影響することはない。

図１０は、図７に示す動作モード制御回路６における再ラッチ時のタイミングチャートを示す。図１０に示すように、ラッチＡ２３へノイズが発生した場合、ＡＮＤ回路６１及び６３等によりＡＮＤ回路６１の出力信号６０１は"１"になり、ＡＮＤ回路６３の出力信号６０５は"０"になる。出力信号６０５が"０"の時、ラッチＡ２３の出力信号２０７は、モード端子信号２０６を転送し"０"になる。ＡＮＤ回路６１及び６３等による再ラッチにより、動作モード回路１２７を安定した状態にすることができる。

図１１に、図７に示す動作モード制御回路６における状態遷移を表す。実施形態１との違いは、マイクロコンピュータが状態ブロック５１または状態ブロック５２から再ラッチ７１、７２することによって、状態ブロック３２になることである。例えば状態ブロック５１は、動作モード端子１１１へノイズの影響を受けると状態ブロック３３になり誤モードへ遷移します。しかしながら、再ラッチ７１することで状態ブロック３２になり、マイクロコンピュータ１は安定した状態になる。

このように、本実施形態によれば、ラッチ（ラッチＡ２３及びラッチＢ２４）と動作モード端子１１１の情報が異なる不安定な状態を防ぐことができる。これにより、ラッチへ外部ノイズ影響があり、その後、動作モード端子１１１に外部ノイズ影響が発生しても誤モードへ遷移することを防ぐことができる。また、動作モード制御回路１２７を安定した状態にすることができる。

（実施形態３）
実施形態３では、実施形態１に加えて、リセット解除時に、ノイズフィルタ後の動作モード指定端子信号２０６へノイズの影響があった場合に、動作モードの誤遷移を防止する一態様を説明する。図１２は、本発明の実施形態３に係る動作モード制御回路の構成例を示すブロック図である。図１２に示す動作モード制御回路８は、図３に示した動作モード制御回路４へＦ／Ｆ回路８１等と、ＡＮＤ回路８３を追加したものである。

Ｆ／Ｆ回路８１は、リセット信号がリセット解除中を示すときに、動作モード指定端子信号２０６が第一動作モード（通常動作モード）に変化するタイミングを検出し、検出したタイミングでラッチする。Ｆ／Ｆ回路８１は、動作モード指定端子信号２０６の立下がりを検出することによりラッチを行う（立下りをトリガーにラッチする）。また、動作モード指定端子信号２０６をＡＮＤ回路８３へ出力する構成（Ｆ／Ｆ回路８１、反転回路８２）を、検出部８５とする。

ＡＮＤ回路８３は、ＡＮＤ回路４１から出力される信号８０４（ＡＮＤ回路２５の出力信号４０１と動作モード指定端子信号２０６との論理積）と検出部８５による出力信号８０１との論理積を動作モード判定信号１３０として出力するものであり、動作モード指定端子信号の立下がりを検出したときに、動作モード判定信号を第一動作モード（通常動作モード）を示す値に変更する。

このような構成により、動作モード制御回路８は、動作モード指定端子信号２０６へノイズの影響があった場合に誤遷移を防止する。従って、動作モード制御回路８は、リセット解除時に、動作モード指定端子信号２０６へノイズの影響があった場合の誤遷移を防止する。

リセット解除時に、動作モード指定端子信号２０６へノイズの影響があった場合、ノイズによる信号の立下りが必ず発生する。Ｆ／Ｆ回路８１において、動作モード指定端子信号２０６の立下りによりラッチされた信号８０２をＦ／Ｆ回路８１の出力信号８０２の反転信号８０１は、"０"（通常動作モード）になる。これにより、動作モード判定信号１３０も"０"になり、動作モード誤遷移を防止する。すなわち、検出部８５は、リセット信号がリセット解除中のときは、動作モード指定端子信号の立下りを検出したとき、信号８０１が第一動作モード（通常動作モード）を示すように構成される。

また、動作モード指定端子信号２０６でのノイズによる立下りが無い場合は、検出部８５の出力信号８０１は"１"になり、動作モード判定信号１３０は、ＡＮＤ回路４１の出力信号８０４で決定され、動作モード遷移が実行可能な回路構成になっている。

図１３に、図１２に示す動作モード制御回路のタイミングチャートを示す。図１３は、リセット解除時に動作モード指定端子信号２０６へノイズが発生した場合、誤モードに一時的に遷移するが、Ｆ／Ｆ回路８１により、動作モード指定端子信号２０６へのノイズが無くなると動作モードが元に戻る事を示している。Ｆ／Ｆ回路８１を加えることで、モード確定後、動作モード指定端子信号２０６へノイズが発生した場合、誤モード遷移を防ぐことができることになる。

図１４に、図１２に示す動作モード制御回路における状態遷移を表す。実施形態１との違いは、ノイズフィルタ後の信号線へノイズ影響があった場合９０１、状態ブロック９１においてマイクロコンピュータの動作状態をＦ／Ｆ回路８１の再ラッチにより"０"（符号９２で示す部分）にすることができる。

このように、実施形態３では、ラッチへのノイズ影響に加えて、リセット解除時にノイズフィルタ後の動作モード指定端子信号２０６へノイズの影響があった場合の動作モードの誤遷移を防止できる。実施形態１に比べて、動作モード指定端子信号２０６へノイズ影響に対するマイクロコンピュータの安定性を高めることができる。
なお、実施形態２と実施形態３とを組み合わせた動作モード制御回路用いることも可能である。

以上のように、本発明に係る好適な実施形態によれば、リセット解除時及び動作モード確定後、複数の動作モードを有するマイクロコンピュータで、動作モード制御回路１２７へ外部ノイズ影響があった場合、動作モードの誤遷移を防止することができる。加えて、ノイズ発生後の動作モード制御部を安定化させることができる。具体的には、二つのラッチＡ、Ｂの出力信号とラッチ入力前の信号のＡＮＤ論理を形成する。これにより、ラッチとラッチ後の信号線へ外部ノイズ影響があった場合、動作モードの誤遷移を防止すること、及び、マイクロコンピュータを安定化されることができる。
また、二つのラッチＡ、Ｂにおいて、ラッチした後、再ラッチすることにより、ラッチへのノイズ影響に対して動作モード制御回路１２７を安定化させることができる。さらに、動作モード指定端子信号２０６がノイズの影響を受けた場合にノイズの影響がなくなったタイミング（動作モード指定端子信号２０６の立下り）を検出することにより、動作モード指定端子信号２０６へのノイズの影響に基づく誤遷移を防止することができる。また、上記で説明した各実施形態を組み合わせることにより、外部ノイズによる動作モード誤遷移を従来技術より大きく防止することができるとともに、情報処理装置全体を安定化させることができる。

上記各実施形態で説明した動作モード制御回路は、半導体回路装置、ＲＯＭを内蔵しないプロセッサ、フラッシュ内蔵マイクロコンピュータ、複数動作モードを持ったマイクロコンピュータなど情報処理装置に適用することが可能である。

なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。

本発明に係るマイクロコンピュータの構成例を示すブロック図である。 マイクロコンピュータの動作モードの一例を示す図である。 本発明の実施形態１に係る動作モード制御回路の構成例を示すブロック図である。 図３に示す動作モード制御回路のタイミングチャートである。 図３に示す動作モード制御回路の別のタイミングチャートである。 図３に示す動作モード制御回路における状態遷移を表す図である。 本発明の実施形態２に係る動作モード制御回路の構成例を示すブロック図である。 図７に示す動作モード制御回路のタイミングチャートである。 図７に示す動作モード制御回路の別のタイミングチャートである。 図７に示す動作モード制御回路の再ラッチ時のタイミングチャートである。 図７に示す動作モード制御回路における状態遷移を表す図である。 本発明の実施形態３に係る動作モード制御回路の構成例を示すブロック図である。 図１２に示す動作モード制御回路のタイミングチャートである。 図１２に示す動作モード制御回路における状態遷移を表す図である。 従来の動作モード制御回路の構成例のブロック図を示す図である。 図１５に示す動作モード制御回路のタイミングチャートである。 図１５に示す動作モード制御回路の別のタイミングチャートである。 図１５に示す動作モード制御回路における状態遷移を表す図である。

符号の説明

１ マイクロコンピュータ
２、４、６、８ 動作モード制御回路
３、３１〜３６、５１、５２、７１、７２、９１ 状態ブロック
１１ 動作モード制御部
１２ ＣＰＵ、１３ ＲＯＭ、１４ ＲＡＭ、１５ Ｉ／Ｏ
１６ ＣＰＵ−ＲＯＭ配線、１７ ＣＰＵ−ＲＡＭ配線、１８ ＣＰＵ−Ｉ／Ｏ配線
１９、２１０ リセット信号
２１、２７ プルダウン抵抗
２２、２８ グランド（ＧＮＤ）
２３ ラッチＡ
２４ ラッチＢ
２５、４１、６１〜６４、８３、 ＡＮＤ回路
４２ 判定部
７１、７２ 再ラッチによる状態遷移
８１ Ｆ／Ｆ回路（フリップフロップ回路）
８２、２０５、２０９、６０３、６０４、６０７、６０８、８０３ 反転回路（インバータ）
８４ Ｈｉｇｈクランプ
８５ 検出部
１１１〜１１３ 動作モード端子
１１４ デコーダ
１１５ 動作モード信号
１１６ リセット端子
１２１ レジスタセット、１２２ 制御部、１２３ 演算部、１２４ バスインターフェース
１２５ マクロ、
１２６ ＣＰＵ−マクロ配線
１２７〜１２９ 動作モード制御回路
１３０〜１３２ 動作モード判定信号
２０１ 動作モード指定端子信号外部ライン
２０２、２０３ ノイズフィルタ
２０４、２０６、動作モード指定端子信号
２０７ ラッチＡ２３の出力信号
２０８ ラッチＢ２４の出力信号
３０１、３０２ リセット解除による状態遷移
３０３、３１１、３１２ 端子ノイズ
３０４、３０６ 端子ノイズによる状態遷移
３０５ ラッチノイズによる状態遷移
３０７、３１０ 端子安定による状態遷移
３１３ ラッチノイズ
４０１ ＡＮＤ回路２５の出力信号
６０１ ＡＮＤ回路６１の出力信号
６０２ ＡＮＤ回路６２の出力信号
６０５ ＡＮＤ回路６３の出力信号
６０６ ＡＮＤ回路６４の出力信号
４０１ ＡＮＤ回路２５の出力信号
８０１ 信号８０２の反転信号
８０２ Ｆ／Ｆ回路の出力信号
８０４ ＡＮＤ回路４１の出力信号
９０１ ノイズフィルタ後の信号線ノイズ
９０２ ノイズフィルタ後の信号線ノイズによる状態遷移

Claims (7)

1. 動作モード指定端子信号をリセット信号に基づいてラッチして、第一保持値を保持する第一ラッチと、
   前記動作モード指定端子信号をフィルタ処理したリセット信号に基づいてラッチして、第二保持値を保持する第二ラッチと、
   前記第一保持値、前記第二保持値、及び前記動作モード指定端子信号に基づいて、動作モード判定信号を出力する判定部と、を備える情報処理装置の動作モード制御回路。
2. 前記判定部は、前記動作モード判定信号を、前記第一保持値、前記第二保持値、及び前記動作モード指定端子信号が示す値が同じでない場合に第一動作モードにし、同じ場合に第二動作モードにすることを特徴とする請求項１記載の動作モード制御回路。
3. 前記第一ラッチは、前記動作モード指定端子信号が第一動作モードを示す値であり、かつ前記第一保持値が第一動作モードでない場合に、前記動作モード指定端子信号を再度ラッチし、
   前記第二ラッチは、前記動作モード指定端子信号が第一動作モードを示す値であり、かつ前記第二保持値が第一動作モードでない場合に、前記動作モード指定端子信号を再度ラッチすることを特徴とする請求項１または２記載の情報処理装置の動作モード制御回路。
4. 前記第一ラッチは、前記動作モード指定端子信号、前記第一保持値、及び前記リセット信号に基づいて再度ラッチし、
   前記第二ラッチは、前記動作モード指定端子信号、前記第二保持値、及び前記フィルタ処理したリセット信号に基づいて再度ラッチすることを特徴とする請求項３記載の情報処理装置の動作モード制御回路。
5. 前記リセット信号がリセット解除中を示すときに、前記動作モード指定端子信号が第一動作モードを示す値へ変化するタイミングを検出する検出部を更に備え、
   前記判定部は、前記検出部が前記タイミングを検出したときに、前記動作モード判定信号を第一動作モードを示す値に変更することを特徴とする請求項1乃至４のいずれかに記載の情報処理装置の動作モード制御回路。
6. 前記第一動作モードは、通常動作モードであり、前記第二動作モードは、テストモード、プログラミングモード、エミュレータモード、及びデバッグモードのうちのいずれかであることを特徴とする請求項１乃至５のいずれかに記載の情報処理装置の動作モード制御回路。
7. 前記請求項１乃至６のいずれかに記載の動作モード制御回路を備える情報処理装置。

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