JP4162846B2 - マイクロコンピュータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デバッグ用の試験ポートを備え、デバッグ終了後にこの試験ポートによるアクセスを禁止するためのセキュリティビットを有するマイクロコンピュータ（以下、「マイコン」という）に関するものである。
【０００２】
【従来の技術】
図２は、従来のセキュリティビットを有するマイコンの構成図である。
このマイコンは、デバッグ時にデバッグ装置等を接続するためのインタフェースであるＪＴＡＧ（Joint Test Action Group)ポート１１を有している。ＪＴＡＧポート１１は、試験用のクロック信号ＴＣＫ、入力データＴＤＩ、モード選択信号ＴＭＳ、リセット信号ＴＲＳＴ、及び出力データＴＤＯ等の信号やシリアルデータを入出力するものである。
【０００３】
ＪＴＡＧポート１１は、スイッチ部１２を介してＴＡＰ（Test Access Port）１３，１４に接続されている。スイッチ部１２は、制御端子に後述するセキュリティ信号ＳＥＱが与えられていないときにはオン状態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間を接続し、セキュリティ信号ＳＥＱが与えられたときにはオフ状態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間を切り離すものである。
【０００４】
ＴＡＰ１３は、制御線１５を介して中央処理装置（以下、「ＣＰＵ」という）１６に接続され、ＴＡＰ１４は、制御線１７を介してフラッシュＲＯＭ（書き換え可能な不揮発性メモリ）１８に接続されている。ＴＡＰ１３は、デバッグ時にデバッグ装置からＪＴＡＧポート１１を介して与えられる試験信号を解読してＣＰＵ１６を制御すると共に、このＣＰＵ１６の状態等をデバッグ装置側へ出力するものである。また、ＴＡＰ１４は、試験信号を解読してフラッシュＲＯＭ１８のデータを読み書きするものである。
【０００５】
ＣＰＵ１６とフラッシュＲＯＭ１８は、アドレスバス１９、制御バス２０及びデータバス２１で接続されている。フラッシュＲＯＭ１８は、セキュリティビットと呼ばれる書き換え可能な不揮発性の独立したレジスタを有しており、このレジスタがセットされたときに、前記セキュリティ信号ＳＥＱがスイッチ部１２の制御端子に与えられるようになっている。
【０００６】
このようなマイコンでは、フラッシュＲＯＭ１８にデータが書き込まれていないときには、セキュリティビットはリセット状態となっており、セキュリティ信号ＳＥＱは出力されていない。従って、ＪＴＡＧポート１１は、スイッチ部１２を介してＴＡＰ１３，１４に接続されている。
【０００７】
この状態で、ＪＴＡＧポート１１にデバッグ装置を接続し、フラッシュＲＯＭ１８にデータやプログラムを書き込むと共に、ＣＰＵ１６の動作チェック及びプログラム・デバッグ等を行う。そして、デバッグが完了した時点で、デバッグ装置からのコマンドによって、セキュリティビットをセットする。
【０００８】
セキュリティビットがセットされると、フラッシュＲＯＭ１８からセキュリティ信号ＳＥＱが出力され、スイッチ部１２がオフ状態となる。これにより、ＪＴＡＧポート１１がＴＡＰ１３，１４から切り離され、外部からこのＪＴＡＧポート１１を介してＣＰＵ１６やフラッシュＲＯＭ１８にアクセスすることができなくなる。このようにして、マイコンのＣＰＵ１６やフラッシュＲＯＭ１８内のデータ等のセキュリティが保護されるようになっている。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のマイコンでは、次のような課題があった。
例えば、完成したプログラムをフラッシュＲＯＭ１８に書き込んで製品として出荷した後に、プログラムのバグが発見されたり、仕様変更によって固定データを変更する必要が生じることがある。このような場合、ＪＴＡＧポート１１が使用できないので、このマイコンを廃棄しなければならない。また、場合によっては、このマイコンを組み込んだ装置全体を取り替える必要が生じることもある。
【００１０】
本発明は、前記従来技術が持っていた課題を解決し、セキュリティビットをセットした後でも、特定の操作によりＪＴＡＧポート１１が使用できるマイコンを提供するものである。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明は、制御処理用のプログラム及びデータを記憶する記憶装置と、前記プログラムに従って所定の制御処理を行うＣＰＵと、試験信号の入出力を行う試験ポートと、不揮発性のレジスタに設定されたセキュリティビットに従って前記試験ポートと記憶装置及び／またはＣＰＵとの間をオン／オフ制御するスイッチとを有するマイコンにおいて、前記試験ポートから入力されるタイミング信号をカウントする第１のカウンタと、前記試験ポートから与えられる制御コマンドに従って、前記ＣＰＵから出力されるアドレス信号または前記第１のカウンタのカウント値を選択して前記記憶装置に対するアドレス信号として出力するセレクタと、前記タイミング信号に従って前記試験ポートから順次入力されるデータを保持するデータレジスタと、前記アドレス信号に従って前記記憶装置から読み出されたデータと前記データレジスタに保持されたデータを比較する比較器と、前記比較器の比較結果が一致した回数をカウントしてそのカウント値が所定の値に達したときに解除信号を出力する第２のカウンタと、前記解除信号が与えられたときに前記セキュリティビットの状態に拘らず前記スイッチをオン状態に設定する論理ゲートを設けている。
【００１５】
本発明によれば、以上のようにマイコンを構成したので、次のような作用が行われる。
【００１６】
試験ポートからタイミング信号に従って記憶装置の記憶内容と同一のデータが順番に入力されると、第１のカウンタによってこのタイミング信号がカウントされてアドレス信号が生成され、このアドレス信号に従って記憶装置からその記憶内容が読み出される。一方、データレジスタには、前記タイミング信号に従って入力されるデータが順次保持される。記憶装置から読み出されたデータと、データレジスタに保持されたデータは、比較器に与えられて一致しているか否かが判定される。比較器で一致していると判定された比較結果の回数が、第２のカウンタでカウントされ、そのカウント値が所定の値に達したときに解除信号が出力される。解除信号が出力されると、セキュリティビットの状態に拘らず、論理ゲートによってスイッチがオン状態に設定される。これにより、試験ポートとＣＰＵや記憶装置との間が接続され、試験信号の入出力が可能になる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すマイコンの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このマイコンは、デバッグ時にデバッグ装置等を接続するためのインタフェースであるＪＴＡＧポート１１を有している。ＪＴＡＧポート１１は、試験用のクロック信号ＴＣＫ、入力データＴＤＩ、モード選択信号ＴＭＳ、リセット信号ＴＲＳＴ、及び出力データＴＤＯ等の信号やシリアルデータを入出力するものである。
【００２０】
ＪＴＡＧポート１１は、スイッチ部１２を介してＴＡＰ１３，１４に接続されている。スイッチ部１２は、例えば制御端子がレベル“Ｌ”のときはオン状態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間を接続し、レベル“Ｈ”のときにはオフ状態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間を切り離すものである。
【００２１】
ＴＡＰ１３は、制御線１５を介してＣＰＵ１６に接続され、ＴＡＰ１４は、制御線１７を介してフラッシュＲＯＭ１８に接続されている。ＴＡＰ１３は、デバッグ時に、デバッグ装置からＪＴＡＧポート１１を介して与えられる試験信号を解読してＣＰＵ１６を制御すると共に、このＣＰＵ１６の状態等をデバッグ装置側へ出力するものである。また、ＴＡＰ１４は、デバッグ時に試験信号を解読して、フラッシュＲＯＭ１８のデータを読み書きするものである。
【００２２】
ＣＰＵ１６とフラッシュＲＯＭ１８は、制御バス２０及びデータバス２１で接続され、このＣＰＵ１６から出力されるアドレス信号ＡＤ１は、アドレスバス１９からセレクタ（ＳＥＬ）２２を介してフラッシュＲＯＭ１８に与えられるようになっている。また、フラッシュＲＯＭ１８は、セキュリティビットと呼ばれる書き換え可能な不揮発性の独立したレジスタを有しており、このレジスタの出力信号が、ＡＮＤ（論理積ゲート）２３を介してスイッチ部１２の制御端子に与えられるようになっている。
【００２３】
更に、このマイコンは、ＪＴＡＧポート１１にスイッチを介さずに接続されたＴＡＰ２４を有している。ＴＡＰ２４は、ＪＴＡＧポート１１から与えられたクロック信号ＴＣＫと入力データＴＤＩに従って、シリアルデータＳＤを出力するものである。また、ＴＡＰ２４は、スイッチ部１２とＪＴＡＧポート１１との間の出力データＴＤＯを中継する機能を有している。
【００２４】
ＴＡＰ２４から出力されるシリアルデータＳＤは、データ用のシフトレジスタ２５に入力され、更にこのシフトレジスタ２５の直列出力側が、アドレス用のシフトレジスタ２６に与えられるようになっている。シフトレジスタ２５，２６は、直列に入力されたデータを順次シフトして保持し、並列データとして出力するものである。
【００２５】
シフトレジスタ２５，２６の並列出力側は、それぞれ比較器（ＣＭＰ）２７及びセレクタ２２の第２の入力側に接続されている。比較器２７の第１の入力側は、データバス２１に接続されている。比較器２７は、第１及び第２の入力側に与えられるデータを比較し、一致した時に“Ｈ”の出力信号を出力するものであり、この比較器２７の出力側が、インバータ２８を介してＡＮＤ２３の第２の入力側に接続されている。
【００２６】
次に、動作を説明する。
図１のマイコンにおいて、フラッシュＲＯＭ１８のセキュリティビットがセットされていないときの動作は、図２のマイコンと同様である。即ち、フラッシュＲＯＭ１８から出力されるセキュリティ信号ＳＥＱは“Ｌ”であり、スイッチ部１２はオン状態となり、ＪＴＡＧポート１１は、このスイッチ部１２を介してＴＡＰ１３，１４に接続される。また、セレクタ２２は、図示しない制御信号によって第１の入力側が選択され、ＣＰＵ１６のアドレス信号ＡＤ１がフラッシュＲＯＭ１８に与えられる。
【００２７】
この状態で、ＪＴＡＧポート１１にデバッグ装置を接続し、フラッシュＲＯＭ１８にデータやプログラムを書き込むと共に、ＣＰＵ１６の動作チェック及びプログラム・デバッグ等を行う。そして、デバッグが完了した時点で、デバッグ装置からのコマンドによって、セキュリティビットをセットする。
【００２８】
セキュリティビットがセットされると、フラッシュＲＯＭ１８から出力されるセキュリティ信号ＳＥＱが“Ｈ”となる。また、比較器２７の出力信号は通常“Ｌ”であるので、ＡＮＤ２３の出力信号は“Ｈ”となり、スイッチ部１２がオフ状態となる。これにより、ＪＴＡＧポート１１がＴＡＰ１３，１４から切り離され、外部からこのＪＴＡＧポート１１を介してＣＰＵ１６やフラッシュＲＯＭ１８へのアクセスが禁止され、マイコンのセキュリティが保護される。一方、ＣＰＵ１６は、アドレスバス１９、制御バス２０及びデータバス２１を介してフラッシュＲＯＭ１８と接続され、このフラッシュＲＯＭ１８に書き込まれたプログラムに基づいて所定の制御処理が行われる。
【００２９】
ここで、例えば、マイコンの誤動作を解析するためのデバッグや、フラッシュＲＯＭ１８中のプログラム等を修正するために、セキュリティビットを解除する場合の動作について説明する。
【００３０】
まず、デバッグ装置をＪＴＡＧポート１１に接続し、セレクタ２２が第２の入力側を選択するようなコマンドを入力する。これにより、アドレスバス１９が切り離され、シフトレジスタ２６の並列出力側がセレクタ２２を介してフラッシュＲＯＭ１８のアドレス端子に接続される。
【００３１】
次に、フラッシュＲＯＭ１８の記憶内容は、デバッグする人にとっては既知であるので、任意のアドレスＡＤ２とそのアドレスＡＤ２に対応するデータＤＴ２を、連続してデバッグ装置からＪＴＡＧポート１１に与える。アドレスＡＤ２とデータＤＴ２は順次ＴＡＰ２４に送られ、このＴＡＰ２４から直列データＳＤとしてシフトレジスタ２５，２６に出力される。直列データＳＤは、シフトレジスタ２５，２６によって順次シフトして保持される。これにより、シフトレジスタ２６，２５には、それぞれアドレスＡＤ２及びデータＤＴ２が保持される。
【００３２】
シフトレジスタ２６に保持されたアドレスＡＤ２は、セレクタ２２を介してフラッシュＲＯＭ１８のアドレス端子に与えられ、このフラッシュＲＯＭ１８のアドレスＡＤ２の内容、即ちデータＤＴ１がデータバス２１に出力される。また、シフトレジスタ２５に保持されたデータＤＴ２は、比較器２７の第２の入力側に与えられる。そして、比較器２７において、フラッシュＲＯＭ１８から読み出されたデータＤＴ１とデバッグ装置から与えられたデータＤＴ２が比較される。データＤＴ１，ＤＴ２は当然等しいので、比較器２７の出力信号は“Ｈ”となり、ＡＮＤ２３の出力信号は“Ｌ”となって、スイッチ部１２はオン状態となる。
【００３３】
これにより、ＪＴＡＧポート１１はＴＡＰ１３，１４に接続され、デバッグ装置からＣＰＵ１６及びフラッシュＲＯＭ１８にアクセスすることができるようになる。ここで、デバッグ装置からフラッシュＲＯＭ１８のセキュリティビットをリセットすれば、セキュリティ信号ＳＥＱが“Ｌ”となり、マイコンはデバッグ可能な状態に戻される。
【００３４】
以上のように、この第１の実施形態のマイコンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２４と、このＴＡＰ２４を介して与えられたアドレスＡＤ２とデータＤＴ２をシフトして保持するシフトレジスタ２６，２５と、このシフトレジスタ２５の保持内容によってフラッシュＲＯＭ１８をアクセスし、読み出したデータＤＴ１とシフトレジスタ２６のデータＤＴ２が一致しているか否かを比較する比較器２７を有している。これにより、フラッシュＲＯＭ１８の記憶データを知っている人のみが、セキュリティビットを解除することができるという利点がある。
【００３５】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すマイコンの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３６】
このマイコンは、図１中のシフトレジスタ２６に代えて、ＴＡＰ２４から与えられるクロック信号ＣＫをカウントするカウンタ２９を設けると共に、比較器２７の比較結果をカウントするカウンタ３０を設けている。カウンタ２９の出力信号は、アドレスＡＤ２としてセレクタ２２を介してフラッシュＲＯＭ１８に与えられるようになっている。また、カウンタ３０は、カウント値が一定値を超えた時に、オーバーフロー信号ＯＶＦを“Ｈ”にして出力するものであり、このオーバーフロー信号ＯＶＦがインバータ２８を介してＡＮＤ２３の第２の入力側に与えられるようになっている。その他の構成は、図１と同様である。
【００３７】
このようなマイコンにおいて、一旦セットしたセキュリティビットの解除は、次のように行われる。
【００３８】
まず、デバッグ装置をＪＴＡＧポート１１に接続し、セレクタ２２が第２の入力側を選択するようなコマンドを入力する。これにより、アドレスバス１９が切り離され、カウンタ２９の出力側がセレクタ２２を介してフラッシュＲＯＭ１８のアドレス端子に接続される。また、カウンタ２９，３０の値を０にクリアするコマンドを入力する。
【００３９】
次に、デバッグ装置からＪＴＡＧポート１１に、フラッシュＲＯＭ１８の０番地のデータＤＴ２を与える。データＤＴ２は、ＪＴＡＧポート１１からＴＡＰ２４を介してシフトレジスタ２５に与えられて保持される。シフトレジスタ２５に保持されたデータＤＴ２は、比較器２７の第２の入力側に与えられる。一方、カウンタ２９の値は０であるので、フラッシュＲＯＭ１８から０番地の内容が読み出され、データＤＴ１として比較器２７の第１の入力側に与えられる。データＤＴ１，ＤＴ２は当然等しいので、比較器２７の出力信号は“Ｈ”となり、カウンタ３０の値は増加して１となる。
【００４０】
引き続いて、デバッグ装置からＪＴＡＧポート１１に、フラッシュＲＯＭ１８の１番地のデータＤＴ２を与えると共に、クロック信号ＣＫによってカウンタ２９の値を１だけ増加させる。これにより、デバッグ装置から与えられたデータＤＴ２と、フラッシュＲＯＭ１８の１番地から読み出されたデータＤＴ１が比較される。当然両者は等しいので、カウンタ３０の値は増加して２となる。
【００４１】
同様に、フラッシュＲＯＭ１８の全番地のデータを順次入力し、すべてのデータが一致していれば、カウンタ３０からオーバーフロー信号ＯＶＦが出力される。これにより、ＡＮＤ２３の出力信号は“Ｌ”となって、スイッチ部１２はオン状態となる。以降の動作は、第１の実施形態と同様である。
【００４２】
以上のように、この第２の実施形態のマイコンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２４と、このＴＡＰ２４を介して与えられたデータＤＴ２を保持するシフトレジスタ２５と、アドレス信号ＡＤ２を順次カウントアップしてフラッシュＲＯＭ１８へ与えるカウンタ２９と、このフラッシュＲＯＭ１８から読み出されたデータＤＴ１とデバッグ装置から与えられたデータＤＴ２を比較して一致回数をカウントするカウンタ３０を有している。これにより、フラッシュＲＯＭ１８の全記憶データを知っている人のみが、セキュリティビットを解除することが可能であり、第１の実施形態よりも更に厳密なセキュリティ管理が可能になる。
【００４３】
（第３の実施形態）
図４は、本発明の第３の実施形態を示すマイコンの構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００４４】
このマイコンは、図３中のカウンタ２９に代えて、初期値設定機能付きのカウンタ２９Ａを設けると共に、このカウンタ２９Ａの初期値入力側に、図１と同様のシフトレジスタ２６を接続している。その他の構成は、図３と同様である。
【００４５】
このようなマイコンにおいて、一旦セットしたセキュリティビットの解除は、次のように行われる。
【００４６】
まず、デバッグ装置をＪＴＡＧポート１１に接続し、セレクタ２２が第２の入力側を選択するようなコマンドを入力する。これにより、カウンタ２９Ａの出力側が、セレクタ２２を介してフラッシュＲＯＭ１８のアドレス端子に接続される。また、カウンタ３０の値を０にクリアするコマンドを入力する。
【００４７】
次に、デバッグ装置からＪＴＡＧポート１１に、任意のアドレスＡＤ２（ここではｎ番地とする）と、フラッシュＲＯＭ１８のｎ番地のデータＤＴ２を与える。アドレスＡＤ２とデータＤＴ２は、ＪＴＡＧポート１１からＴＡＰ２４を介して、シフトレジスタ２６，２５にそれぞれ保持される。
【００４８】
更に、デバッグ装置から、シフトレジスタ２６の保持内容をカウンタ２９Ａに初期値として設定するためのコマンドを入力する。これにより、カウンタ２９Ａの値がｎに設定され、フラッシュＲＯＭ１８からｎ番地の内容が読み出され、データＤＴ１として比較器２７の第１の入力側に与えられる。一方、比較器２７の第２の入力側には、シフトレジスタ２５に保持されたデータＤＴ２が与えられる。データＤＴ１，ＤＴ２は当然等しいので、比較器２７の出力信号は“Ｈ”となり、カウンタ３０の値は増加して１となる。
【００４９】
引き続いて、デバッグ装置からＪＴＡＧポート１１に、フラッシュＲＯＭ１８のｎ＋１番地のデータＤＴ２を与えると共に、クロック信号ＣＫによってカウンタ２９Ａの値を１だけ増加させる。これにより、デバッグ装置から与えられたデータＤＴ２と、フラッシュＲＯＭ１８のｎ＋１番地から読み出されたデータＤＴ１が比較される。当然両者は等しいので、カウンタ３０の値は増加して２となる。以降の動作は、第２の実施形態と同様である。
【００５０】
以上のように、この第３の実施形態のマイコンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２４と、このＴＡＰ２４を介して与えられたデータＤＴ２を保持するシフトレジスタ２５と、比較対象の開始アドレスを保持するシフトレジスタ２６と、アドレス信号ＡＤ２を順次カウントアップしてフラッシュＲＯＭ１８へ与えるカウンタ２９Ａと、このフラッシュＲＯＭ１８から読み出されたデータＤＴ１とデバッグ装置から与えられたデータＤＴ２を比較して一致回数をカウントするカウンタ３０を有している。これにより、フラッシュＲＯＭ１８の任意の番地以降の記憶データを知っている人のみが、セキュリティビットを解除することが可能であり、第１の実施形態よりも厳密なセキュリティ管理が可能になる。また、フラッシュＲＯＭ１８の一部の記憶データをチェックするようにしているので、第２の実施形態よりも短時間でセキュリティビットを解除することができる。
【００５１】
（第４の実施形態）
図５は、本発明の第４の実施形態を示すマイコンの構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
【００５２】
このマイコンは、図４中のフラッシュＲＯＭ１８に代えて、マスクＲＯＭ（書き換え不可能な読出専用メモリ）３１を設けている。これに伴い、ＴＡＰ１４とＡＮＤ２３を削除し、インバータ２８の出力側をスイッチ部１２の制御端子に接続している。その他の構成は、図４と同様である。
【００５３】
このようなマスクＲＯＭ３１を使用した製品の場合、セキュリティの関係から常にＣＰＵ１６のデバッグは禁止状態であることが望ましい。しかし、第１〜第３の実施形態と同様に、テストの問題からＣＰＵ１６のデバッグを可能にする機能が必要である。本実施形態では、ＣＰＵ１６に対応するＴＡＰ１３の機能を、図４と同様にカウンタ３０のオーバーフロー信号ＯＶＦに基づいて可能にするように構成している。
【００５４】
従って、このマイコンにおいてセキュリティ機能を解除するための動作は、第３の実施形態と同様であり、同様の利点がある。
【００５５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
【００５６】
（ａ） ＪＴＡＧポート１１の入出力信号は一例であり、どのようなインタフェースに対しても同様に適用可能である。
【００５７】
（ｂ） セキュリティ信号ＳＥＱやスイッチ部１２に対する制御信号は正論理で説明したが、論理レベルは任意である。
【００５８】
【発明の効果】
以上詳細に説明したように、本発明によれば、試験ポートに順次入力されるタイミング信号とデータに従って記憶装置に対するアドレス信号を生成する第１のカウンタと、比較用のデータを保持するデータレジスタを有すると共に、記憶装置から読み出されたデータとデータレジスタに保持されたデータの一致回数をカウントしてそのカウント値が所定の値に達したときに解除信号を出力する第２のカウンタを設けている。これにより、セキュリティビットがセットされていても、記憶装置の内容を知っていれば試験ポートを介してＣＰＵや記憶装置にアクセスすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すマイコンの構成図である。
【図２】従来のセキュリティビットを有するマイコンの構成図である。
【図３】本発明の第２の実施形態を示すマイコンの構成図である。
【図４】本発明の第３の実施形態を示すマイコンの構成図である。
【図５】本発明の第４の実施形態を示すマイコンの構成図である。
【符号の説明】
１１ ＪＴＡＧポート
１２ スイッチ部
１３，１４，２４ ＴＡＰ
１６ ＣＰＵ
１８ フラッシュＲＯＭ
２５，２６ シフトレジスタ
２７ 比較器
２９，２９Ａ，３０ カウンタ
３１ マスクＲＯＭ
【発明の属する技術分野】
本発明は、デバッグ用の試験ポートを備え、デバッグ終了後にこの試験ポートによるアクセスを禁止するためのセキュリティビットを有するマイクロコンピュータ（以下、「マイコン」という）に関するものである。
【０００２】
【従来の技術】
図２は、従来のセキュリティビットを有するマイコンの構成図である。
このマイコンは、デバッグ時にデバッグ装置等を接続するためのインタフェースであるＪＴＡＧ（Joint Test Action Group)ポート１１を有している。ＪＴＡＧポート１１は、試験用のクロック信号ＴＣＫ、入力データＴＤＩ、モード選択信号ＴＭＳ、リセット信号ＴＲＳＴ、及び出力データＴＤＯ等の信号やシリアルデータを入出力するものである。
【０００３】
ＪＴＡＧポート１１は、スイッチ部１２を介してＴＡＰ（Test Access Port）１３，１４に接続されている。スイッチ部１２は、制御端子に後述するセキュリティ信号ＳＥＱが与えられていないときにはオン状態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間を接続し、セキュリティ信号ＳＥＱが与えられたときにはオフ状態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間を切り離すものである。
【０００４】
ＴＡＰ１３は、制御線１５を介して中央処理装置（以下、「ＣＰＵ」という）１６に接続され、ＴＡＰ１４は、制御線１７を介してフラッシュＲＯＭ（書き換え可能な不揮発性メモリ）１８に接続されている。ＴＡＰ１３は、デバッグ時にデバッグ装置からＪＴＡＧポート１１を介して与えられる試験信号を解読してＣＰＵ１６を制御すると共に、このＣＰＵ１６の状態等をデバッグ装置側へ出力するものである。また、ＴＡＰ１４は、試験信号を解読してフラッシュＲＯＭ１８のデータを読み書きするものである。
【０００５】
ＣＰＵ１６とフラッシュＲＯＭ１８は、アドレスバス１９、制御バス２０及びデータバス２１で接続されている。フラッシュＲＯＭ１８は、セキュリティビットと呼ばれる書き換え可能な不揮発性の独立したレジスタを有しており、このレジスタがセットされたときに、前記セキュリティ信号ＳＥＱがスイッチ部１２の制御端子に与えられるようになっている。
【０００６】
このようなマイコンでは、フラッシュＲＯＭ１８にデータが書き込まれていないときには、セキュリティビットはリセット状態となっており、セキュリティ信号ＳＥＱは出力されていない。従って、ＪＴＡＧポート１１は、スイッチ部１２を介してＴＡＰ１３，１４に接続されている。
【０００７】
この状態で、ＪＴＡＧポート１１にデバッグ装置を接続し、フラッシュＲＯＭ１８にデータやプログラムを書き込むと共に、ＣＰＵ１６の動作チェック及びプログラム・デバッグ等を行う。そして、デバッグが完了した時点で、デバッグ装置からのコマンドによって、セキュリティビットをセットする。
【０００８】
セキュリティビットがセットされると、フラッシュＲＯＭ１８からセキュリティ信号ＳＥＱが出力され、スイッチ部１２がオフ状態となる。これにより、ＪＴＡＧポート１１がＴＡＰ１３，１４から切り離され、外部からこのＪＴＡＧポート１１を介してＣＰＵ１６やフラッシュＲＯＭ１８にアクセスすることができなくなる。このようにして、マイコンのＣＰＵ１６やフラッシュＲＯＭ１８内のデータ等のセキュリティが保護されるようになっている。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のマイコンでは、次のような課題があった。
例えば、完成したプログラムをフラッシュＲＯＭ１８に書き込んで製品として出荷した後に、プログラムのバグが発見されたり、仕様変更によって固定データを変更する必要が生じることがある。このような場合、ＪＴＡＧポート１１が使用できないので、このマイコンを廃棄しなければならない。また、場合によっては、このマイコンを組み込んだ装置全体を取り替える必要が生じることもある。
【００１０】
本発明は、前記従来技術が持っていた課題を解決し、セキュリティビットをセットした後でも、特定の操作によりＪＴＡＧポート１１が使用できるマイコンを提供するものである。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明は、制御処理用のプログラム及びデータを記憶する記憶装置と、前記プログラムに従って所定の制御処理を行うＣＰＵと、試験信号の入出力を行う試験ポートと、不揮発性のレジスタに設定されたセキュリティビットに従って前記試験ポートと記憶装置及び／またはＣＰＵとの間をオン／オフ制御するスイッチとを有するマイコンにおいて、前記試験ポートから入力されるタイミング信号をカウントする第１のカウンタと、前記試験ポートから与えられる制御コマンドに従って、前記ＣＰＵから出力されるアドレス信号または前記第１のカウンタのカウント値を選択して前記記憶装置に対するアドレス信号として出力するセレクタと、前記タイミング信号に従って前記試験ポートから順次入力されるデータを保持するデータレジスタと、前記アドレス信号に従って前記記憶装置から読み出されたデータと前記データレジスタに保持されたデータを比較する比較器と、前記比較器の比較結果が一致した回数をカウントしてそのカウント値が所定の値に達したときに解除信号を出力する第２のカウンタと、前記解除信号が与えられたときに前記セキュリティビットの状態に拘らず前記スイッチをオン状態に設定する論理ゲートを設けている。
【００１５】
本発明によれば、以上のようにマイコンを構成したので、次のような作用が行われる。
【００１６】
試験ポートからタイミング信号に従って記憶装置の記憶内容と同一のデータが順番に入力されると、第１のカウンタによってこのタイミング信号がカウントされてアドレス信号が生成され、このアドレス信号に従って記憶装置からその記憶内容が読み出される。一方、データレジスタには、前記タイミング信号に従って入力されるデータが順次保持される。記憶装置から読み出されたデータと、データレジスタに保持されたデータは、比較器に与えられて一致しているか否かが判定される。比較器で一致していると判定された比較結果の回数が、第２のカウンタでカウントされ、そのカウント値が所定の値に達したときに解除信号が出力される。解除信号が出力されると、セキュリティビットの状態に拘らず、論理ゲートによってスイッチがオン状態に設定される。これにより、試験ポートとＣＰＵや記憶装置との間が接続され、試験信号の入出力が可能になる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すマイコンの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このマイコンは、デバッグ時にデバッグ装置等を接続するためのインタフェースであるＪＴＡＧポート１１を有している。ＪＴＡＧポート１１は、試験用のクロック信号ＴＣＫ、入力データＴＤＩ、モード選択信号ＴＭＳ、リセット信号ＴＲＳＴ、及び出力データＴＤＯ等の信号やシリアルデータを入出力するものである。
【００２０】
ＪＴＡＧポート１１は、スイッチ部１２を介してＴＡＰ１３，１４に接続されている。スイッチ部１２は、例えば制御端子がレベル“Ｌ”のときはオン状態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間を接続し、レベル“Ｈ”のときにはオフ状態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間を切り離すものである。
【００２１】
ＴＡＰ１３は、制御線１５を介してＣＰＵ１６に接続され、ＴＡＰ１４は、制御線１７を介してフラッシュＲＯＭ１８に接続されている。ＴＡＰ１３は、デバッグ時に、デバッグ装置からＪＴＡＧポート１１を介して与えられる試験信号を解読してＣＰＵ１６を制御すると共に、このＣＰＵ１６の状態等をデバッグ装置側へ出力するものである。また、ＴＡＰ１４は、デバッグ時に試験信号を解読して、フラッシュＲＯＭ１８のデータを読み書きするものである。
【００２２】
ＣＰＵ１６とフラッシュＲＯＭ１８は、制御バス２０及びデータバス２１で接続され、このＣＰＵ１６から出力されるアドレス信号ＡＤ１は、アドレスバス１９からセレクタ（ＳＥＬ）２２を介してフラッシュＲＯＭ１８に与えられるようになっている。また、フラッシュＲＯＭ１８は、セキュリティビットと呼ばれる書き換え可能な不揮発性の独立したレジスタを有しており、このレジスタの出力信号が、ＡＮＤ（論理積ゲート）２３を介してスイッチ部１２の制御端子に与えられるようになっている。
【００２３】
更に、このマイコンは、ＪＴＡＧポート１１にスイッチを介さずに接続されたＴＡＰ２４を有している。ＴＡＰ２４は、ＪＴＡＧポート１１から与えられたクロック信号ＴＣＫと入力データＴＤＩに従って、シリアルデータＳＤを出力するものである。また、ＴＡＰ２４は、スイッチ部１２とＪＴＡＧポート１１との間の出力データＴＤＯを中継する機能を有している。
【００２４】
ＴＡＰ２４から出力されるシリアルデータＳＤは、データ用のシフトレジスタ２５に入力され、更にこのシフトレジスタ２５の直列出力側が、アドレス用のシフトレジスタ２６に与えられるようになっている。シフトレジスタ２５，２６は、直列に入力されたデータを順次シフトして保持し、並列データとして出力するものである。
【００２５】
シフトレジスタ２５，２６の並列出力側は、それぞれ比較器（ＣＭＰ）２７及びセレクタ２２の第２の入力側に接続されている。比較器２７の第１の入力側は、データバス２１に接続されている。比較器２７は、第１及び第２の入力側に与えられるデータを比較し、一致した時に“Ｈ”の出力信号を出力するものであり、この比較器２７の出力側が、インバータ２８を介してＡＮＤ２３の第２の入力側に接続されている。
【００２６】
次に、動作を説明する。
図１のマイコンにおいて、フラッシュＲＯＭ１８のセキュリティビットがセットされていないときの動作は、図２のマイコンと同様である。即ち、フラッシュＲＯＭ１８から出力されるセキュリティ信号ＳＥＱは“Ｌ”であり、スイッチ部１２はオン状態となり、ＪＴＡＧポート１１は、このスイッチ部１２を介してＴＡＰ１３，１４に接続される。また、セレクタ２２は、図示しない制御信号によって第１の入力側が選択され、ＣＰＵ１６のアドレス信号ＡＤ１がフラッシュＲＯＭ１８に与えられる。
【００２７】
この状態で、ＪＴＡＧポート１１にデバッグ装置を接続し、フラッシュＲＯＭ１８にデータやプログラムを書き込むと共に、ＣＰＵ１６の動作チェック及びプログラム・デバッグ等を行う。そして、デバッグが完了した時点で、デバッグ装置からのコマンドによって、セキュリティビットをセットする。
【００２８】
セキュリティビットがセットされると、フラッシュＲＯＭ１８から出力されるセキュリティ信号ＳＥＱが“Ｈ”となる。また、比較器２７の出力信号は通常“Ｌ”であるので、ＡＮＤ２３の出力信号は“Ｈ”となり、スイッチ部１２がオフ状態となる。これにより、ＪＴＡＧポート１１がＴＡＰ１３，１４から切り離され、外部からこのＪＴＡＧポート１１を介してＣＰＵ１６やフラッシュＲＯＭ１８へのアクセスが禁止され、マイコンのセキュリティが保護される。一方、ＣＰＵ１６は、アドレスバス１９、制御バス２０及びデータバス２１を介してフラッシュＲＯＭ１８と接続され、このフラッシュＲＯＭ１８に書き込まれたプログラムに基づいて所定の制御処理が行われる。
【００２９】
ここで、例えば、マイコンの誤動作を解析するためのデバッグや、フラッシュＲＯＭ１８中のプログラム等を修正するために、セキュリティビットを解除する場合の動作について説明する。
【００３０】
まず、デバッグ装置をＪＴＡＧポート１１に接続し、セレクタ２２が第２の入力側を選択するようなコマンドを入力する。これにより、アドレスバス１９が切り離され、シフトレジスタ２６の並列出力側がセレクタ２２を介してフラッシュＲＯＭ１８のアドレス端子に接続される。
【００３１】
次に、フラッシュＲＯＭ１８の記憶内容は、デバッグする人にとっては既知であるので、任意のアドレスＡＤ２とそのアドレスＡＤ２に対応するデータＤＴ２を、連続してデバッグ装置からＪＴＡＧポート１１に与える。アドレスＡＤ２とデータＤＴ２は順次ＴＡＰ２４に送られ、このＴＡＰ２４から直列データＳＤとしてシフトレジスタ２５，２６に出力される。直列データＳＤは、シフトレジスタ２５，２６によって順次シフトして保持される。これにより、シフトレジスタ２６，２５には、それぞれアドレスＡＤ２及びデータＤＴ２が保持される。
【００３２】
シフトレジスタ２６に保持されたアドレスＡＤ２は、セレクタ２２を介してフラッシュＲＯＭ１８のアドレス端子に与えられ、このフラッシュＲＯＭ１８のアドレスＡＤ２の内容、即ちデータＤＴ１がデータバス２１に出力される。また、シフトレジスタ２５に保持されたデータＤＴ２は、比較器２７の第２の入力側に与えられる。そして、比較器２７において、フラッシュＲＯＭ１８から読み出されたデータＤＴ１とデバッグ装置から与えられたデータＤＴ２が比較される。データＤＴ１，ＤＴ２は当然等しいので、比較器２７の出力信号は“Ｈ”となり、ＡＮＤ２３の出力信号は“Ｌ”となって、スイッチ部１２はオン状態となる。
【００３３】
これにより、ＪＴＡＧポート１１はＴＡＰ１３，１４に接続され、デバッグ装置からＣＰＵ１６及びフラッシュＲＯＭ１８にアクセスすることができるようになる。ここで、デバッグ装置からフラッシュＲＯＭ１８のセキュリティビットをリセットすれば、セキュリティ信号ＳＥＱが“Ｌ”となり、マイコンはデバッグ可能な状態に戻される。
【００３４】
以上のように、この第１の実施形態のマイコンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２４と、このＴＡＰ２４を介して与えられたアドレスＡＤ２とデータＤＴ２をシフトして保持するシフトレジスタ２６，２５と、このシフトレジスタ２５の保持内容によってフラッシュＲＯＭ１８をアクセスし、読み出したデータＤＴ１とシフトレジスタ２６のデータＤＴ２が一致しているか否かを比較する比較器２７を有している。これにより、フラッシュＲＯＭ１８の記憶データを知っている人のみが、セキュリティビットを解除することができるという利点がある。
【００３５】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すマイコンの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３６】
このマイコンは、図１中のシフトレジスタ２６に代えて、ＴＡＰ２４から与えられるクロック信号ＣＫをカウントするカウンタ２９を設けると共に、比較器２７の比較結果をカウントするカウンタ３０を設けている。カウンタ２９の出力信号は、アドレスＡＤ２としてセレクタ２２を介してフラッシュＲＯＭ１８に与えられるようになっている。また、カウンタ３０は、カウント値が一定値を超えた時に、オーバーフロー信号ＯＶＦを“Ｈ”にして出力するものであり、このオーバーフロー信号ＯＶＦがインバータ２８を介してＡＮＤ２３の第２の入力側に与えられるようになっている。その他の構成は、図１と同様である。
【００３７】
このようなマイコンにおいて、一旦セットしたセキュリティビットの解除は、次のように行われる。
【００３８】
まず、デバッグ装置をＪＴＡＧポート１１に接続し、セレクタ２２が第２の入力側を選択するようなコマンドを入力する。これにより、アドレスバス１９が切り離され、カウンタ２９の出力側がセレクタ２２を介してフラッシュＲＯＭ１８のアドレス端子に接続される。また、カウンタ２９，３０の値を０にクリアするコマンドを入力する。
【００３９】
次に、デバッグ装置からＪＴＡＧポート１１に、フラッシュＲＯＭ１８の０番地のデータＤＴ２を与える。データＤＴ２は、ＪＴＡＧポート１１からＴＡＰ２４を介してシフトレジスタ２５に与えられて保持される。シフトレジスタ２５に保持されたデータＤＴ２は、比較器２７の第２の入力側に与えられる。一方、カウンタ２９の値は０であるので、フラッシュＲＯＭ１８から０番地の内容が読み出され、データＤＴ１として比較器２７の第１の入力側に与えられる。データＤＴ１，ＤＴ２は当然等しいので、比較器２７の出力信号は“Ｈ”となり、カウンタ３０の値は増加して１となる。
【００４０】
引き続いて、デバッグ装置からＪＴＡＧポート１１に、フラッシュＲＯＭ１８の１番地のデータＤＴ２を与えると共に、クロック信号ＣＫによってカウンタ２９の値を１だけ増加させる。これにより、デバッグ装置から与えられたデータＤＴ２と、フラッシュＲＯＭ１８の１番地から読み出されたデータＤＴ１が比較される。当然両者は等しいので、カウンタ３０の値は増加して２となる。
【００４１】
同様に、フラッシュＲＯＭ１８の全番地のデータを順次入力し、すべてのデータが一致していれば、カウンタ３０からオーバーフロー信号ＯＶＦが出力される。これにより、ＡＮＤ２３の出力信号は“Ｌ”となって、スイッチ部１２はオン状態となる。以降の動作は、第１の実施形態と同様である。
【００４２】
以上のように、この第２の実施形態のマイコンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２４と、このＴＡＰ２４を介して与えられたデータＤＴ２を保持するシフトレジスタ２５と、アドレス信号ＡＤ２を順次カウントアップしてフラッシュＲＯＭ１８へ与えるカウンタ２９と、このフラッシュＲＯＭ１８から読み出されたデータＤＴ１とデバッグ装置から与えられたデータＤＴ２を比較して一致回数をカウントするカウンタ３０を有している。これにより、フラッシュＲＯＭ１８の全記憶データを知っている人のみが、セキュリティビットを解除することが可能であり、第１の実施形態よりも更に厳密なセキュリティ管理が可能になる。
【００４３】
（第３の実施形態）
図４は、本発明の第３の実施形態を示すマイコンの構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００４４】
このマイコンは、図３中のカウンタ２９に代えて、初期値設定機能付きのカウンタ２９Ａを設けると共に、このカウンタ２９Ａの初期値入力側に、図１と同様のシフトレジスタ２６を接続している。その他の構成は、図３と同様である。
【００４５】
このようなマイコンにおいて、一旦セットしたセキュリティビットの解除は、次のように行われる。
【００４６】
まず、デバッグ装置をＪＴＡＧポート１１に接続し、セレクタ２２が第２の入力側を選択するようなコマンドを入力する。これにより、カウンタ２９Ａの出力側が、セレクタ２２を介してフラッシュＲＯＭ１８のアドレス端子に接続される。また、カウンタ３０の値を０にクリアするコマンドを入力する。
【００４７】
次に、デバッグ装置からＪＴＡＧポート１１に、任意のアドレスＡＤ２（ここではｎ番地とする）と、フラッシュＲＯＭ１８のｎ番地のデータＤＴ２を与える。アドレスＡＤ２とデータＤＴ２は、ＪＴＡＧポート１１からＴＡＰ２４を介して、シフトレジスタ２６，２５にそれぞれ保持される。
【００４８】
更に、デバッグ装置から、シフトレジスタ２６の保持内容をカウンタ２９Ａに初期値として設定するためのコマンドを入力する。これにより、カウンタ２９Ａの値がｎに設定され、フラッシュＲＯＭ１８からｎ番地の内容が読み出され、データＤＴ１として比較器２７の第１の入力側に与えられる。一方、比較器２７の第２の入力側には、シフトレジスタ２５に保持されたデータＤＴ２が与えられる。データＤＴ１，ＤＴ２は当然等しいので、比較器２７の出力信号は“Ｈ”となり、カウンタ３０の値は増加して１となる。
【００４９】
引き続いて、デバッグ装置からＪＴＡＧポート１１に、フラッシュＲＯＭ１８のｎ＋１番地のデータＤＴ２を与えると共に、クロック信号ＣＫによってカウンタ２９Ａの値を１だけ増加させる。これにより、デバッグ装置から与えられたデータＤＴ２と、フラッシュＲＯＭ１８のｎ＋１番地から読み出されたデータＤＴ１が比較される。当然両者は等しいので、カウンタ３０の値は増加して２となる。以降の動作は、第２の実施形態と同様である。
【００５０】
以上のように、この第３の実施形態のマイコンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２４と、このＴＡＰ２４を介して与えられたデータＤＴ２を保持するシフトレジスタ２５と、比較対象の開始アドレスを保持するシフトレジスタ２６と、アドレス信号ＡＤ２を順次カウントアップしてフラッシュＲＯＭ１８へ与えるカウンタ２９Ａと、このフラッシュＲＯＭ１８から読み出されたデータＤＴ１とデバッグ装置から与えられたデータＤＴ２を比較して一致回数をカウントするカウンタ３０を有している。これにより、フラッシュＲＯＭ１８の任意の番地以降の記憶データを知っている人のみが、セキュリティビットを解除することが可能であり、第１の実施形態よりも厳密なセキュリティ管理が可能になる。また、フラッシュＲＯＭ１８の一部の記憶データをチェックするようにしているので、第２の実施形態よりも短時間でセキュリティビットを解除することができる。
【００５１】
（第４の実施形態）
図５は、本発明の第４の実施形態を示すマイコンの構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
【００５２】
このマイコンは、図４中のフラッシュＲＯＭ１８に代えて、マスクＲＯＭ（書き換え不可能な読出専用メモリ）３１を設けている。これに伴い、ＴＡＰ１４とＡＮＤ２３を削除し、インバータ２８の出力側をスイッチ部１２の制御端子に接続している。その他の構成は、図４と同様である。
【００５３】
このようなマスクＲＯＭ３１を使用した製品の場合、セキュリティの関係から常にＣＰＵ１６のデバッグは禁止状態であることが望ましい。しかし、第１〜第３の実施形態と同様に、テストの問題からＣＰＵ１６のデバッグを可能にする機能が必要である。本実施形態では、ＣＰＵ１６に対応するＴＡＰ１３の機能を、図４と同様にカウンタ３０のオーバーフロー信号ＯＶＦに基づいて可能にするように構成している。
【００５４】
従って、このマイコンにおいてセキュリティ機能を解除するための動作は、第３の実施形態と同様であり、同様の利点がある。
【００５５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
【００５６】
（ａ） ＪＴＡＧポート１１の入出力信号は一例であり、どのようなインタフェースに対しても同様に適用可能である。
【００５７】
（ｂ） セキュリティ信号ＳＥＱやスイッチ部１２に対する制御信号は正論理で説明したが、論理レベルは任意である。
【００５８】
【発明の効果】
以上詳細に説明したように、本発明によれば、試験ポートに順次入力されるタイミング信号とデータに従って記憶装置に対するアドレス信号を生成する第１のカウンタと、比較用のデータを保持するデータレジスタを有すると共に、記憶装置から読み出されたデータとデータレジスタに保持されたデータの一致回数をカウントしてそのカウント値が所定の値に達したときに解除信号を出力する第２のカウンタを設けている。これにより、セキュリティビットがセットされていても、記憶装置の内容を知っていれば試験ポートを介してＣＰＵや記憶装置にアクセスすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すマイコンの構成図である。
【図２】従来のセキュリティビットを有するマイコンの構成図である。
【図３】本発明の第２の実施形態を示すマイコンの構成図である。
【図４】本発明の第３の実施形態を示すマイコンの構成図である。
【図５】本発明の第４の実施形態を示すマイコンの構成図である。
【符号の説明】
１１ ＪＴＡＧポート
１２ スイッチ部
１３，１４，２４ ＴＡＰ
１６ ＣＰＵ
１８ フラッシュＲＯＭ
２５，２６ シフトレジスタ
２７ 比較器
２９，２９Ａ，３０ カウンタ
３１ マスクＲＯＭ
Claims (2)
- 制御処理用のプログラム及びデータを記憶する記憶装置と、前記プログラムに従って所定の制御処理を行う中央処理装置と、試験信号の入出力を行う試験ポートと、不揮発性のレジスタに設定されたセキュリティビットに従って前記試験ポートと記憶装置及び／または中央処理装置との間をオン／オフ制御するスイッチとを有するマイクロコンピュータにおいて、
前記試験ポートから入力されるタイミング信号をカウントする第１のカウンタと、
前記試験ポートから与えられる制御コマンドに従って、前記中央処理装置から出力されるアドレス信号または前記第１のカウンタのカウント値を選択して前記記憶装置に対するアドレス信号として出力するセレクタと、
前記タイミング信号に従って前記試験ポートから順次入力されるデータを保持するデータレジスタと、
前記アドレス信号に従って前記記憶装置から読み出されたデータと前記データレジスタに保持されたデータを比較する比較器と、
前記比較器の比較結果が一致した回数をカウントしてそのカウント値が所定の値に達したときに解除信号を出力する第２のカウンタと、
前記解除信号が与えられたときに前記セキュリティビットの状態に拘らず前記スイッチをオン状態に設定する論理ゲートとを、
設けたことを特徴とするマイクロコンピュータ。 - 前記試験ポートから前記データに先立って与えられるアドレス情報を保持して前記第１のカウンタの初期値を設定するアドレスレジスタを設けたことを特徴とする請求項１記載のマイクロコンピュータ。
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