JP2002183108A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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Abstract
(57)【要約】
【課題】 セキュリティビットをセットした後でも、特
定の操作によりＪＴＡＧポートが使用できるマイコンを
提供する。 【解決手段】 ＪＴＡＧポート１１からアドレスＡＤ２
とデータＤＴ２が入力されると、これらのアドレスＡＤ
２とデータＤＴ２は、ＴＡＰ２４を介してそれぞれシフ
トレジスタ２６，２５に保持される。アドレスＡＤ２は
フラッシュＲＯＭに与えられ、このアドレスＡＤ２で指
定される番地のデータＤＴ１が読み出されて比較器２７
に出力される。シフトレジスタ２５に保持されたデータ
ＤＴ２も比較器２７に出力される。データＤＴ１，ＤＴ
２が一致すると、比較器２７の出力が“Ｈ”となり、Ａ
ＮＤ２３の出力はセキュリティ信号ＳＥＱに拘らず
“Ｌ”となる。これによりスイッチ部１２がオン状態と
なり、ＪＴＡＧポート１１がスイッチ部１２を介してＴ
ＡＰ１３，１４に接続される。
定の操作によりＪＴＡＧポートが使用できるマイコンを
提供する。 【解決手段】 ＪＴＡＧポート１１からアドレスＡＤ２
とデータＤＴ２が入力されると、これらのアドレスＡＤ
２とデータＤＴ２は、ＴＡＰ２４を介してそれぞれシフ
トレジスタ２６，２５に保持される。アドレスＡＤ２は
フラッシュＲＯＭに与えられ、このアドレスＡＤ２で指
定される番地のデータＤＴ１が読み出されて比較器２７
に出力される。シフトレジスタ２５に保持されたデータ
ＤＴ２も比較器２７に出力される。データＤＴ１，ＤＴ
２が一致すると、比較器２７の出力が“Ｈ”となり、Ａ
ＮＤ２３の出力はセキュリティ信号ＳＥＱに拘らず
“Ｌ”となる。これによりスイッチ部１２がオン状態と
なり、ＪＴＡＧポート１１がスイッチ部１２を介してＴ
ＡＰ１３，１４に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、デバッグ用の試験
ポートを備え、デバッグ終了後にこの試験ポートによる
アクセスを禁止するためのセキュリティビットを有する
マイクロコンピュータ（以下、「マイコン」という）に
関するものである。
ポートを備え、デバッグ終了後にこの試験ポートによる
アクセスを禁止するためのセキュリティビットを有する
マイクロコンピュータ（以下、「マイコン」という）に
関するものである。
【０００２】
【従来の技術】図２は、従来のセキュリティビットを有
するマイコンの構成図である。このマイコンは、デバッ
グ時にデバッグ装置等を接続するためのインタフェース
であるＪＴＡＧ（Joint Test Action Group)ポート１１
を有している。ＪＴＡＧポート１１は、試験用のクロッ
ク信号ＴＣＫ、入力データＴＤＩ、モード選択信号ＴＭ
Ｓ、リセット信号ＴＲＳＴ、及び出力データＴＤＯ等の
信号やシリアルデータを入出力するものである。
するマイコンの構成図である。このマイコンは、デバッ
グ時にデバッグ装置等を接続するためのインタフェース
であるＪＴＡＧ（Joint Test Action Group)ポート１１
を有している。ＪＴＡＧポート１１は、試験用のクロッ
ク信号ＴＣＫ、入力データＴＤＩ、モード選択信号ＴＭ
Ｓ、リセット信号ＴＲＳＴ、及び出力データＴＤＯ等の
信号やシリアルデータを入出力するものである。
【０００３】ＪＴＡＧポート１１は、スイッチ部１２を
介してＴＡＰ（Test Access Port）１３，１４に接続さ
れている。スイッチ部１２は、制御端子に後述するセキ
ュリティ信号ＳＥＱが与えられていないときにはオン状
態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間
を接続し、セキュリティ信号ＳＥＱが与えられたときに
はオフ状態となってＪＴＡＧポート１１とＴＡＰ１３，
１４の間を切り離すものである。
介してＴＡＰ（Test Access Port）１３，１４に接続さ
れている。スイッチ部１２は、制御端子に後述するセキ
ュリティ信号ＳＥＱが与えられていないときにはオン状
態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間
を接続し、セキュリティ信号ＳＥＱが与えられたときに
はオフ状態となってＪＴＡＧポート１１とＴＡＰ１３，
１４の間を切り離すものである。
【０００４】ＴＡＰ１３は、制御線１５を介して中央処
理装置（以下、「ＣＰＵ」という）１６に接続され、Ｔ
ＡＰ１４は、制御線１７を介してフラッシュＲＯＭ（書
き換え可能な不揮発性メモリ）１８に接続されている。
ＴＡＰ１３は、デバッグ時にデバッグ装置からＪＴＡＧ
ポート１１を介して与えられる試験信号を解読してＣＰ
Ｕ１６を制御すると共に、このＣＰＵ１６の状態等をデ
バッグ装置側へ出力するものである。また、ＴＡＰ１４
は、試験信号を解読してフラッシュＲＯＭ１８のデータ
を読み書きするものである。
理装置（以下、「ＣＰＵ」という）１６に接続され、Ｔ
ＡＰ１４は、制御線１７を介してフラッシュＲＯＭ（書
き換え可能な不揮発性メモリ）１８に接続されている。
ＴＡＰ１３は、デバッグ時にデバッグ装置からＪＴＡＧ
ポート１１を介して与えられる試験信号を解読してＣＰ
Ｕ１６を制御すると共に、このＣＰＵ１６の状態等をデ
バッグ装置側へ出力するものである。また、ＴＡＰ１４
は、試験信号を解読してフラッシュＲＯＭ１８のデータ
を読み書きするものである。
【０００５】ＣＰＵ１６とフラッシュＲＯＭ１８は、ア
ドレスバス１９、制御バス２０及びデータバス２１で接
続されている。フラッシュＲＯＭ１８は、セキュリティ
ビットと呼ばれる書き換え可能な不揮発性の独立したレ
ジスタを有しており、このレジスタがセットされたとき
に、前記セキュリティ信号ＳＥＱがスイッチ部１２の制
御端子に与えられるようになっている。
ドレスバス１９、制御バス２０及びデータバス２１で接
続されている。フラッシュＲＯＭ１８は、セキュリティ
ビットと呼ばれる書き換え可能な不揮発性の独立したレ
ジスタを有しており、このレジスタがセットされたとき
に、前記セキュリティ信号ＳＥＱがスイッチ部１２の制
御端子に与えられるようになっている。
【０００６】このようなマイコンでは、フラッシュＲＯ
Ｍ１８にデータが書き込まれていないときには、セキュ
リティビットはリセット状態となっており、セキュリテ
ィ信号ＳＥＱは出力されていない。従って、ＪＴＡＧポ
ート１１は、スイッチ部１２を介してＴＡＰ１３，１４
に接続されている。
Ｍ１８にデータが書き込まれていないときには、セキュ
リティビットはリセット状態となっており、セキュリテ
ィ信号ＳＥＱは出力されていない。従って、ＪＴＡＧポ
ート１１は、スイッチ部１２を介してＴＡＰ１３，１４
に接続されている。
【０００７】この状態で、ＪＴＡＧポート１１にデバッ
グ装置を接続し、フラッシュＲＯＭ１８にデータやプロ
グラムを書き込むと共に、ＣＰＵ１６の動作チェック及
びプログラム・デバッグ等を行う。そして、デバッグが
完了した時点で、デバッグ装置からのコマンドによっ
て、セキュリティビットをセットする。
グ装置を接続し、フラッシュＲＯＭ１８にデータやプロ
グラムを書き込むと共に、ＣＰＵ１６の動作チェック及
びプログラム・デバッグ等を行う。そして、デバッグが
完了した時点で、デバッグ装置からのコマンドによっ
て、セキュリティビットをセットする。
【０００８】セキュリティビットがセットされると、フ
ラッシュＲＯＭ１８からセキュリティ信号ＳＥＱが出力
され、スイッチ部１２がオフ状態となる。これにより、
ＪＴＡＧポート１１がＴＡＰ１３，１４から切り離さ
れ、外部からこのＪＴＡＧポート１１を介してＣＰＵ１
６やフラッシュＲＯＭ１８にアクセスすることができな
くなる。このようにして、マイコンのＣＰＵ１６やフラ
ッシュＲＯＭ１８内のデータ等のセキュリティが保護さ
れるようになっている。
ラッシュＲＯＭ１８からセキュリティ信号ＳＥＱが出力
され、スイッチ部１２がオフ状態となる。これにより、
ＪＴＡＧポート１１がＴＡＰ１３，１４から切り離さ
れ、外部からこのＪＴＡＧポート１１を介してＣＰＵ１
６やフラッシュＲＯＭ１８にアクセスすることができな
くなる。このようにして、マイコンのＣＰＵ１６やフラ
ッシュＲＯＭ１８内のデータ等のセキュリティが保護さ
れるようになっている。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
マイコンでは、次のような課題があった。例えば、完成
したプログラムをフラッシュＲＯＭ１８に書き込んで製
品として出荷した後に、プログラムのバグが発見された
り、仕様変更によって固定データを変更する必要が生じ
ることがある。このような場合、ＪＴＡＧポート１１が
使用できないので、このマイコンを廃棄しなければなら
ない。また、場合によっては、このマイコンを組み込ん
だ装置全体を取り替える必要が生じることもある。
マイコンでは、次のような課題があった。例えば、完成
したプログラムをフラッシュＲＯＭ１８に書き込んで製
品として出荷した後に、プログラムのバグが発見された
り、仕様変更によって固定データを変更する必要が生じ
ることがある。このような場合、ＪＴＡＧポート１１が
使用できないので、このマイコンを廃棄しなければなら
ない。また、場合によっては、このマイコンを組み込ん
だ装置全体を取り替える必要が生じることもある。
【００１０】本発明は、前記従来技術が持っていた課題
を解決し、セキュリティビットをセットした後でも、特
定の操作によりＪＴＡＧポート１１が使用できるマイコ
ンを提供するものである。
を解決し、セキュリティビットをセットした後でも、特
定の操作によりＪＴＡＧポート１１が使用できるマイコ
ンを提供するものである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、制御処理用のプログラ
ム及びデータを記憶する記憶装置と、前記プログラムに
従って所定の制御処理を行うＣＰＵと、試験信号の入出
力を行う試験ポートと、不揮発性のレジスタに設定され
たセキュリティビットに従って前記試験ポートと記憶装
置及び／またはＣＰＵと間をオン／オフ制御するスイッ
チとを有するマイコンにおいて、前記試験ポートに入力
されたデータと前記記憶装置に記憶されたデータを比較
し、両者が一致したときに前記スイッチをオン状態にす
るセキュリティ解除手段を設けている。
に、本発明の内の第１の発明は、制御処理用のプログラ
ム及びデータを記憶する記憶装置と、前記プログラムに
従って所定の制御処理を行うＣＰＵと、試験信号の入出
力を行う試験ポートと、不揮発性のレジスタに設定され
たセキュリティビットに従って前記試験ポートと記憶装
置及び／またはＣＰＵと間をオン／オフ制御するスイッ
チとを有するマイコンにおいて、前記試験ポートに入力
されたデータと前記記憶装置に記憶されたデータを比較
し、両者が一致したときに前記スイッチをオン状態にす
るセキュリティ解除手段を設けている。
【００１２】第２の発明は、第１の発明におけるセキュ
リティ解除手段を、試験ポートから入力されるアドレス
情報を保持して記憶装置の記憶領域を指定するアドレス
レジスタと、前記試験ポートから入力されるデータ情報
を保持するデータレジスタと、前記アドレス情報に従っ
て前記記憶装置から読み出されたデータを前記データレ
ジスタに保持されたデータと比較する比較器と、前記比
較器の比較結果が一致のときに前記セキュリティビット
の状態に拘らず前記スイッチをオン状態に設定する論理
ゲートとで構成している。
リティ解除手段を、試験ポートから入力されるアドレス
情報を保持して記憶装置の記憶領域を指定するアドレス
レジスタと、前記試験ポートから入力されるデータ情報
を保持するデータレジスタと、前記アドレス情報に従っ
て前記記憶装置から読み出されたデータを前記データレ
ジスタに保持されたデータと比較する比較器と、前記比
較器の比較結果が一致のときに前記セキュリティビット
の状態に拘らず前記スイッチをオン状態に設定する論理
ゲートとで構成している。
【００１３】第３の発明は、第１の発明におけるセキュ
リティ解除手段を、試験ポートから順次入力されるタイ
ミング情報をカウントして記憶装置の記憶領域を指定す
るアドレスカウンタと、前記タイミング情報に対応して
前記試験ポートから入力されるデータ情報を保持するデ
ータレジスタと、前記アドレスカウンタの指定に従って
前記記憶装置から読み出されたデータを前記データレジ
スタに保持されたデータと比較する比較器と、前記比較
器の比較結果が一致した回数をカウントしてその結果が
所定の値に達したときに解除信号を出力する一致回数カ
ウンタと、前記解除信号が与えられたときに前記セキュ
リティビットの状態に拘らず前記スイッチをオン状態に
設定する論理ゲートとで構成している。
リティ解除手段を、試験ポートから順次入力されるタイ
ミング情報をカウントして記憶装置の記憶領域を指定す
るアドレスカウンタと、前記タイミング情報に対応して
前記試験ポートから入力されるデータ情報を保持するデ
ータレジスタと、前記アドレスカウンタの指定に従って
前記記憶装置から読み出されたデータを前記データレジ
スタに保持されたデータと比較する比較器と、前記比較
器の比較結果が一致した回数をカウントしてその結果が
所定の値に達したときに解除信号を出力する一致回数カ
ウンタと、前記解除信号が与えられたときに前記セキュ
リティビットの状態に拘らず前記スイッチをオン状態に
設定する論理ゲートとで構成している。
【００１４】第４の発明は、第３の発明のマイコンに、
試験ポートから入力されるアドレス情報を保持してアド
レスカウンタの初期値を設定するアドレスレジスタを設
けている。
試験ポートから入力されるアドレス情報を保持してアド
レスカウンタの初期値を設定するアドレスレジスタを設
けている。
【００１５】第１〜第４の発明によれば、以上のように
マイコンを構成したので、次のような作用が行われる。
マイコンを構成したので、次のような作用が行われる。
【００１６】試験ポートから記憶装置のアドレス情報と
そのアドレスに記憶されたデータ情報が入力されると、
これらのアドレス情報とデータ情報は、例えば、アドレ
スレジスタとデータレジスタにそれぞれ保持される。ア
ドレスレジスタに保持されたアドレス情報によって、記
憶装置の記憶領域が指定され、この記憶装置から記憶さ
れたデータが読み出される。記憶装置から読み出された
データは、比較器に与えられ、データレジスタに保持さ
れたデータと比較される。比較器の比較結果は論理ゲー
トに与えられ、この比較結果が一致のときには、セキュ
リティビットの状態に拘らずスイッチがオン状態に設定
される。
そのアドレスに記憶されたデータ情報が入力されると、
これらのアドレス情報とデータ情報は、例えば、アドレ
スレジスタとデータレジスタにそれぞれ保持される。ア
ドレスレジスタに保持されたアドレス情報によって、記
憶装置の記憶領域が指定され、この記憶装置から記憶さ
れたデータが読み出される。記憶装置から読み出された
データは、比較器に与えられ、データレジスタに保持さ
れたデータと比較される。比較器の比較結果は論理ゲー
トに与えられ、この比較結果が一致のときには、セキュ
リティビットの状態に拘らずスイッチがオン状態に設定
される。
【００１７】第５の発明は、マイコンにおいて、制御処
理用のプログラム及びデータを記憶する記憶装置と、前
記プログラムに従って所定の制御処理を行うＣＰＵと、
試験信号の入出力を行う試験ポートと、前記試験ポート
と前記ＣＰＵと間をオン／オフ制御するスイッチと、前
記試験ポートに入力されたデータと前記記憶装置に記憶
されたデータを比較して両者が一致したときに前記スイ
ッチをオン状態にするセキュリティ解除手段とを備えて
いる。
理用のプログラム及びデータを記憶する記憶装置と、前
記プログラムに従って所定の制御処理を行うＣＰＵと、
試験信号の入出力を行う試験ポートと、前記試験ポート
と前記ＣＰＵと間をオン／オフ制御するスイッチと、前
記試験ポートに入力されたデータと前記記憶装置に記憶
されたデータを比較して両者が一致したときに前記スイ
ッチをオン状態にするセキュリティ解除手段とを備えて
いる。
【００１８】第５の発明によれば、次のような作用が行
われる。試験ポートにデータが入力されると、このデー
タはセキュリティ解除手段に与えられ、記憶装置に記憶
されたデータと比較される。そして、両者が一致する
と、セキュリティ解除手段によってスイッチがオン状態
にされ、試験ポートとＣＰＵの間が接続されてこのＣＰ
Ｕに対する試験信号の入出力が可能になる。
われる。試験ポートにデータが入力されると、このデー
タはセキュリティ解除手段に与えられ、記憶装置に記憶
されたデータと比較される。そして、両者が一致する
と、セキュリティ解除手段によってスイッチがオン状態
にされ、試験ポートとＣＰＵの間が接続されてこのＣＰ
Ｕに対する試験信号の入出力が可能になる。
【００１９】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すマイコンの構成図であり、図
２中の要素と共通の要素には共通の符号が付されてい
る。このマイコンは、デバッグ時にデバッグ装置等を接
続するためのインタフェースであるＪＴＡＧポート１１
を有している。ＪＴＡＧポート１１は、試験用のクロッ
ク信号ＴＣＫ、入力データＴＤＩ、モード選択信号ＴＭ
Ｓ、リセット信号ＴＲＳＴ、及び出力データＴＤＯ等の
信号やシリアルデータを入出力するものである。
明の第１の実施形態を示すマイコンの構成図であり、図
２中の要素と共通の要素には共通の符号が付されてい
る。このマイコンは、デバッグ時にデバッグ装置等を接
続するためのインタフェースであるＪＴＡＧポート１１
を有している。ＪＴＡＧポート１１は、試験用のクロッ
ク信号ＴＣＫ、入力データＴＤＩ、モード選択信号ＴＭ
Ｓ、リセット信号ＴＲＳＴ、及び出力データＴＤＯ等の
信号やシリアルデータを入出力するものである。
【００２０】ＪＴＡＧポート１１は、スイッチ部１２を
介してＴＡＰ１３，１４に接続されている。スイッチ部
１２は、例えば制御端子がレベル“Ｌ”のときはオン状
態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間
を接続し、レベル“Ｈ”のときにはオフ状態となってＪ
ＴＡＧポート１１とＴＡＰ１３，１４の間を切り離すも
のである。
介してＴＡＰ１３，１４に接続されている。スイッチ部
１２は、例えば制御端子がレベル“Ｌ”のときはオン状
態となってＪＴＡＧポート１１とＴＡＰ１３，１４の間
を接続し、レベル“Ｈ”のときにはオフ状態となってＪ
ＴＡＧポート１１とＴＡＰ１３，１４の間を切り離すも
のである。
【００２１】ＴＡＰ１３は、制御線１５を介してＣＰＵ
１６に接続され、ＴＡＰ１４は、制御線１７を介してフ
ラッシュＲＯＭ１８に接続されている。ＴＡＰ１３は、
デバッグ時に、デバッグ装置からＪＴＡＧポート１１を
介して与えられる試験信号を解読してＣＰＵ１６を制御
すると共に、このＣＰＵ１６の状態等をデバッグ装置側
へ出力するものである。また、ＴＡＰ１４は、デバッグ
時に試験信号を解読して、フラッシュＲＯＭ１８のデー
タを読み書きするものである。
１６に接続され、ＴＡＰ１４は、制御線１７を介してフ
ラッシュＲＯＭ１８に接続されている。ＴＡＰ１３は、
デバッグ時に、デバッグ装置からＪＴＡＧポート１１を
介して与えられる試験信号を解読してＣＰＵ１６を制御
すると共に、このＣＰＵ１６の状態等をデバッグ装置側
へ出力するものである。また、ＴＡＰ１４は、デバッグ
時に試験信号を解読して、フラッシュＲＯＭ１８のデー
タを読み書きするものである。
【００２２】ＣＰＵ１６とフラッシュＲＯＭ１８は、制
御バス２０及びデータバス２１で接続され、このＣＰＵ
１６から出力されるアドレス信号ＡＤ１は、アドレスバ
ス１９からセレクタ（ＳＥＬ）２２を介してフラッシュ
ＲＯＭ１８に与えられるようになっている。また、フラ
ッシュＲＯＭ１８は、セキュリティビットと呼ばれる書
き換え可能な不揮発性の独立したレジスタを有してお
り、このレジスタの出力信号が、ＡＮＤ（論理積ゲー
ト）２３を介してスイッチ部１２の制御端子に与えられ
るようになっている。
御バス２０及びデータバス２１で接続され、このＣＰＵ
１６から出力されるアドレス信号ＡＤ１は、アドレスバ
ス１９からセレクタ（ＳＥＬ）２２を介してフラッシュ
ＲＯＭ１８に与えられるようになっている。また、フラ
ッシュＲＯＭ１８は、セキュリティビットと呼ばれる書
き換え可能な不揮発性の独立したレジスタを有してお
り、このレジスタの出力信号が、ＡＮＤ（論理積ゲー
ト）２３を介してスイッチ部１２の制御端子に与えられ
るようになっている。
【００２３】更に、このマイコンは、ＪＴＡＧポート１
１にスイッチを介さずに接続されたＴＡＰ２４を有して
いる。ＴＡＰ２４は、ＪＴＡＧポート１１から与えられ
たクロック信号ＴＣＫと入力データＴＤＩに従って、シ
リアルデータＳＤを出力するものである。また、ＴＡＰ
２４は、スイッチ部１２とＪＴＡＧポート１１との間の
出力データＴＤＯを中継する機能を有している。
１にスイッチを介さずに接続されたＴＡＰ２４を有して
いる。ＴＡＰ２４は、ＪＴＡＧポート１１から与えられ
たクロック信号ＴＣＫと入力データＴＤＩに従って、シ
リアルデータＳＤを出力するものである。また、ＴＡＰ
２４は、スイッチ部１２とＪＴＡＧポート１１との間の
出力データＴＤＯを中継する機能を有している。
【００２４】ＴＡＰ２４から出力されるシリアルデータ
ＳＤは、データ用のシフトレジスタ２５に入力され、更
にこのシフトレジスタ２５の直列出力側が、アドレス用
のシフトレジスタ２６に与えられるようになっている。
シフトレジスタ２５，２６は、直列に入力されたデータ
を順次シフトして保持し、並列データとして出力するも
のである。
ＳＤは、データ用のシフトレジスタ２５に入力され、更
にこのシフトレジスタ２５の直列出力側が、アドレス用
のシフトレジスタ２６に与えられるようになっている。
シフトレジスタ２５，２６は、直列に入力されたデータ
を順次シフトして保持し、並列データとして出力するも
のである。
【００２５】シフトレジスタ２５，２６の並列出力側
は、それぞれ比較器（ＣＭＰ）２７及びセレクタ２２の
第２の入力側に接続されている。比較器２７の第１の入
力側は、データバス２１に接続されている。比較器２７
は、第１及び第２の入力側に与えられるデータを比較
し、一致した時に“Ｈ”の出力信号を出力するものであ
り、この比較器２７の出力側が、インバータ２８を介し
てＡＮＤ２３の第２の入力側に接続されている。
は、それぞれ比較器（ＣＭＰ）２７及びセレクタ２２の
第２の入力側に接続されている。比較器２７の第１の入
力側は、データバス２１に接続されている。比較器２７
は、第１及び第２の入力側に与えられるデータを比較
し、一致した時に“Ｈ”の出力信号を出力するものであ
り、この比較器２７の出力側が、インバータ２８を介し
てＡＮＤ２３の第２の入力側に接続されている。
【００２６】次に、動作を説明する。図１のマイコンに
おいて、フラッシュＲＯＭ１８のセキュリティビットが
セットされていないときの動作は、図２のマイコンと同
様である。即ち、フラッシュＲＯＭ１８から出力される
セキュリティ信号ＳＥＱは“Ｌ”であり、スイッチ部１
２はオン状態となり、ＪＴＡＧポート１１は、このスイ
ッチ部１２を介してＴＡＰ１３，１４に接続される。ま
た、セレクタ２２は、図示しない制御信号によって第１
の入力側が選択され、ＣＰＵ１６のアドレス信号ＡＤ１
がフラッシュＲＯＭ１８に与えられる。
おいて、フラッシュＲＯＭ１８のセキュリティビットが
セットされていないときの動作は、図２のマイコンと同
様である。即ち、フラッシュＲＯＭ１８から出力される
セキュリティ信号ＳＥＱは“Ｌ”であり、スイッチ部１
２はオン状態となり、ＪＴＡＧポート１１は、このスイ
ッチ部１２を介してＴＡＰ１３，１４に接続される。ま
た、セレクタ２２は、図示しない制御信号によって第１
の入力側が選択され、ＣＰＵ１６のアドレス信号ＡＤ１
がフラッシュＲＯＭ１８に与えられる。
【００２７】この状態で、ＪＴＡＧポート１１にデバッ
グ装置を接続し、フラッシュＲＯＭ１８にデータやプロ
グラムを書き込むと共に、ＣＰＵ１６の動作チェック及
びプログラム・デバッグ等を行う。そして、デバッグが
完了した時点で、デバッグ装置からのコマンドによっ
て、セキュリティビットをセットする。
グ装置を接続し、フラッシュＲＯＭ１８にデータやプロ
グラムを書き込むと共に、ＣＰＵ１６の動作チェック及
びプログラム・デバッグ等を行う。そして、デバッグが
完了した時点で、デバッグ装置からのコマンドによっ
て、セキュリティビットをセットする。
【００２８】セキュリティビットがセットされると、フ
ラッシュＲＯＭ１８から出力されるセキュリティ信号Ｓ
ＥＱが“Ｈ”となる。また、比較器２７の出力信号は通
常“Ｌ”であるので、ＡＮＤ２３の出力信号は“Ｈ”と
なり、スイッチ部１２がオフ状態となる。これにより、
ＪＴＡＧポート１１がＴＡＰ１３，１４から切り離さ
れ、外部からこのＪＴＡＧポート１１を介してＣＰＵ１
６やフラッシュＲＯＭ１８へのアクセスが禁止され、マ
イコンのセキュリティが保護される。一方、ＣＰＵ１６
は、アドレスバス１９、制御バス２０及びデータバス２
１を介してフラッシュＲＯＭ１８と接続され、このフラ
ッシュＲＯＭ１８に書き込まれたプログラムに基づいて
所定の制御処理が行われる。
ラッシュＲＯＭ１８から出力されるセキュリティ信号Ｓ
ＥＱが“Ｈ”となる。また、比較器２７の出力信号は通
常“Ｌ”であるので、ＡＮＤ２３の出力信号は“Ｈ”と
なり、スイッチ部１２がオフ状態となる。これにより、
ＪＴＡＧポート１１がＴＡＰ１３，１４から切り離さ
れ、外部からこのＪＴＡＧポート１１を介してＣＰＵ１
６やフラッシュＲＯＭ１８へのアクセスが禁止され、マ
イコンのセキュリティが保護される。一方、ＣＰＵ１６
は、アドレスバス１９、制御バス２０及びデータバス２
１を介してフラッシュＲＯＭ１８と接続され、このフラ
ッシュＲＯＭ１８に書き込まれたプログラムに基づいて
所定の制御処理が行われる。
【００２９】ここで、例えば、マイコンの誤動作を解析
するためのデバッグや、フラッシュＲＯＭ１８中のプロ
グラム等を修正するために、セキュリティビットを解除
する場合の動作について説明する。
するためのデバッグや、フラッシュＲＯＭ１８中のプロ
グラム等を修正するために、セキュリティビットを解除
する場合の動作について説明する。
【００３０】まず、デバッグ装置をＪＴＡＧポート１１
に接続し、セレクタ２２が第２の入力側を選択するよう
なコマンドを入力する。これにより、アドレスバス１９
が切り離され、シフトレジスタ２６の並列出力側がセレ
クタ２２を介してフラッシュＲＯＭ１８のアドレス端子
に接続される。
に接続し、セレクタ２２が第２の入力側を選択するよう
なコマンドを入力する。これにより、アドレスバス１９
が切り離され、シフトレジスタ２６の並列出力側がセレ
クタ２２を介してフラッシュＲＯＭ１８のアドレス端子
に接続される。
【００３１】次に、フラッシュＲＯＭ１８の記憶内容
は、デバッグする人にとっては既知であるので、任意の
アドレスＡＤ２とそのアドレスＡＤ２に対応するデータ
ＤＴ２を、連続してデバッグ装置からＪＴＡＧポート１
１に与える。アドレスＡＤ２とデータＤＴ２は順次ＴＡ
Ｐ２４に送られ、このＴＡＰ２４から直列データＳＤと
してシフトレジスタ２５，２６に出力される。直列デー
タＳＤは、シフトレジスタ２５，２６によって順次シフ
トして保持される。これにより、シフトレジスタ２６，
２５には、それぞれアドレスＡＤ２及びデータＤＴ２が
保持される。
は、デバッグする人にとっては既知であるので、任意の
アドレスＡＤ２とそのアドレスＡＤ２に対応するデータ
ＤＴ２を、連続してデバッグ装置からＪＴＡＧポート１
１に与える。アドレスＡＤ２とデータＤＴ２は順次ＴＡ
Ｐ２４に送られ、このＴＡＰ２４から直列データＳＤと
してシフトレジスタ２５，２６に出力される。直列デー
タＳＤは、シフトレジスタ２５，２６によって順次シフ
トして保持される。これにより、シフトレジスタ２６，
２５には、それぞれアドレスＡＤ２及びデータＤＴ２が
保持される。
【００３２】シフトレジスタ２６に保持されたアドレス
ＡＤ２は、セレクタ２２を介してフラッシュＲＯＭ１８
のアドレス端子に与えられ、このフラッシュＲＯＭ１８
のアドレスＡＤ２の内容、即ちデータＤＴ１がデータバ
ス２１に出力される。また、シフトレジスタ２５に保持
されたデータＤＴ２は、比較器２７の第２の入力側に与
えられる。そして、比較器２７において、フラッシュＲ
ＯＭ１８から読み出されたデータＤＴ１とデバッグ装置
から与えられたデータＤＴ２が比較される。データＤＴ
１，ＤＴ２は当然等しいので、比較器２７の出力信号は
“Ｈ”となり、ＡＮＤ２３の出力信号は“Ｌ”となっ
て、スイッチ部１２はオン状態となる。
ＡＤ２は、セレクタ２２を介してフラッシュＲＯＭ１８
のアドレス端子に与えられ、このフラッシュＲＯＭ１８
のアドレスＡＤ２の内容、即ちデータＤＴ１がデータバ
ス２１に出力される。また、シフトレジスタ２５に保持
されたデータＤＴ２は、比較器２７の第２の入力側に与
えられる。そして、比較器２７において、フラッシュＲ
ＯＭ１８から読み出されたデータＤＴ１とデバッグ装置
から与えられたデータＤＴ２が比較される。データＤＴ
１，ＤＴ２は当然等しいので、比較器２７の出力信号は
“Ｈ”となり、ＡＮＤ２３の出力信号は“Ｌ”となっ
て、スイッチ部１２はオン状態となる。
【００３３】これにより、ＪＴＡＧポート１１はＴＡＰ
１３，１４に接続され、デバッグ装置からＣＰＵ１６及
びフラッシュＲＯＭ１８にアクセスすることができるよ
うになる。ここで、デバッグ装置からフラッシュＲＯＭ
１８のセキュリティビットをリセットすれば、セキュリ
ティ信号ＳＥＱが“Ｌ”となり、マイコンはデバッグ可
能な状態に戻される。
１３，１４に接続され、デバッグ装置からＣＰＵ１６及
びフラッシュＲＯＭ１８にアクセスすることができるよ
うになる。ここで、デバッグ装置からフラッシュＲＯＭ
１８のセキュリティビットをリセットすれば、セキュリ
ティ信号ＳＥＱが“Ｌ”となり、マイコンはデバッグ可
能な状態に戻される。
【００３４】以上のように、この第１の実施形態のマイ
コンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２
４と、このＴＡＰ２４を介して与えられたアドレスＡＤ
２とデータＤＴ２をシフトして保持するシフトレジスタ
２６，２５と、このシフトレジスタ２５の保持内容によ
ってフラッシュＲＯＭ１８をアクセスし、読み出したデ
ータＤＴ１とシフトレジスタ２６のデータＤＴ２が一致
しているか否かを比較する比較器２７を有している。こ
れにより、フラッシュＲＯＭ１８の記憶データを知って
いる人のみが、セキュリティビットを解除することがで
きるという利点がある。
コンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２
４と、このＴＡＰ２４を介して与えられたアドレスＡＤ
２とデータＤＴ２をシフトして保持するシフトレジスタ
２６，２５と、このシフトレジスタ２５の保持内容によ
ってフラッシュＲＯＭ１８をアクセスし、読み出したデ
ータＤＴ１とシフトレジスタ２６のデータＤＴ２が一致
しているか否かを比較する比較器２７を有している。こ
れにより、フラッシュＲＯＭ１８の記憶データを知って
いる人のみが、セキュリティビットを解除することがで
きるという利点がある。
【００３５】（第２の実施形態）図３は、本発明の第２
の実施形態を示すマイコンの構成図であり、図１中の要
素と共通の要素には共通の符号が付されている。
の実施形態を示すマイコンの構成図であり、図１中の要
素と共通の要素には共通の符号が付されている。
【００３６】このマイコンは、図１中のシフトレジスタ
２６に代えて、ＴＡＰ２４から与えられるクロック信号
ＣＫをカウントするカウンタ２９を設けると共に、比較
器２７の比較結果をカウントするカウンタ３０を設けて
いる。カウンタ２９の出力信号は、アドレスＡＤ２とし
てセレクタ２２を介してフラッシュＲＯＭ１８に与えら
れるようになっている。また、カウンタ３０は、カウン
ト値が一定値を超えた時に、オーバーフロー信号ＯＶＦ
を“Ｈ”にして出力するものであり、このオーバーフロ
ー信号ＯＶＦがインバータ２８を介してＡＮＤ２３の第
２の入力側に与えられるようになっている。その他の構
成は、図１と同様である。
２６に代えて、ＴＡＰ２４から与えられるクロック信号
ＣＫをカウントするカウンタ２９を設けると共に、比較
器２７の比較結果をカウントするカウンタ３０を設けて
いる。カウンタ２９の出力信号は、アドレスＡＤ２とし
てセレクタ２２を介してフラッシュＲＯＭ１８に与えら
れるようになっている。また、カウンタ３０は、カウン
ト値が一定値を超えた時に、オーバーフロー信号ＯＶＦ
を“Ｈ”にして出力するものであり、このオーバーフロ
ー信号ＯＶＦがインバータ２８を介してＡＮＤ２３の第
２の入力側に与えられるようになっている。その他の構
成は、図１と同様である。
【００３７】このようなマイコンにおいて、一旦セット
したセキュリティビットの解除は、次のように行われ
る。
したセキュリティビットの解除は、次のように行われ
る。
【００３８】まず、デバッグ装置をＪＴＡＧポート１１
に接続し、セレクタ２２が第２の入力側を選択するよう
なコマンドを入力する。これにより、アドレスバス１９
が切り離され、カウンタ２９の出力側がセレクタ２２を
介してフラッシュＲＯＭ１８のアドレス端子に接続され
る。また、カウンタ２９，３０の値を０にクリアするコ
マンドを入力する。
に接続し、セレクタ２２が第２の入力側を選択するよう
なコマンドを入力する。これにより、アドレスバス１９
が切り離され、カウンタ２９の出力側がセレクタ２２を
介してフラッシュＲＯＭ１８のアドレス端子に接続され
る。また、カウンタ２９，３０の値を０にクリアするコ
マンドを入力する。
【００３９】次に、デバッグ装置からＪＴＡＧポート１
１に、フラッシュＲＯＭ１８の０番地のデータＤＴ２を
与える。データＤＴ２は、ＪＴＡＧポート１１からＴＡ
Ｐ２４を介してシフトレジスタ２５に与えられて保持さ
れる。シフトレジスタ２５に保持されたデータＤＴ２
は、比較器２７の第２の入力側に与えられる。一方、カ
ウンタ２９の値は０であるので、フラッシュＲＯＭ１８
から０番地の内容が読み出され、データＤＴ１として比
較器２７の第１の入力側に与えられる。データＤＴ１，
ＤＴ２は当然等しいので、比較器２７の出力信号は
“Ｈ”となり、カウンタ３０の値は増加して１となる。
１に、フラッシュＲＯＭ１８の０番地のデータＤＴ２を
与える。データＤＴ２は、ＪＴＡＧポート１１からＴＡ
Ｐ２４を介してシフトレジスタ２５に与えられて保持さ
れる。シフトレジスタ２５に保持されたデータＤＴ２
は、比較器２７の第２の入力側に与えられる。一方、カ
ウンタ２９の値は０であるので、フラッシュＲＯＭ１８
から０番地の内容が読み出され、データＤＴ１として比
較器２７の第１の入力側に与えられる。データＤＴ１，
ＤＴ２は当然等しいので、比較器２７の出力信号は
“Ｈ”となり、カウンタ３０の値は増加して１となる。
【００４０】引き続いて、デバッグ装置からＪＴＡＧポ
ート１１に、フラッシュＲＯＭ１８の１番地のデータＤ
Ｔ２を与えると共に、クロック信号ＣＫによってカウン
タ２９の値を１だけ増加させる。これにより、デバッグ
装置から与えられたデータＤＴ２と、フラッシュＲＯＭ
１８の１番地から読み出されたデータＤＴ１が比較され
る。当然両者は等しいので、カウンタ３０の値は増加し
て２となる。
ート１１に、フラッシュＲＯＭ１８の１番地のデータＤ
Ｔ２を与えると共に、クロック信号ＣＫによってカウン
タ２９の値を１だけ増加させる。これにより、デバッグ
装置から与えられたデータＤＴ２と、フラッシュＲＯＭ
１８の１番地から読み出されたデータＤＴ１が比較され
る。当然両者は等しいので、カウンタ３０の値は増加し
て２となる。
【００４１】同様に、フラッシュＲＯＭ１８の全番地の
データを順次入力し、すべてのデータが一致していれ
ば、カウンタ３０からオーバーフロー信号ＯＶＦが出力
される。これにより、ＡＮＤ２３の出力信号は“Ｌ”と
なって、スイッチ部１２はオン状態となる。以降の動作
は、第１の実施形態と同様である。
データを順次入力し、すべてのデータが一致していれ
ば、カウンタ３０からオーバーフロー信号ＯＶＦが出力
される。これにより、ＡＮＤ２３の出力信号は“Ｌ”と
なって、スイッチ部１２はオン状態となる。以降の動作
は、第１の実施形態と同様である。
【００４２】以上のように、この第２の実施形態のマイ
コンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２
４と、このＴＡＰ２４を介して与えられたデータＤＴ２
を保持するシフトレジスタ２５と、アドレス信号ＡＤ２
を順次カウントアップしてフラッシュＲＯＭ１８へ与え
るカウンタ２９と、このフラッシュＲＯＭ１８から読み
出されたデータＤＴ１とデバッグ装置から与えられたデ
ータＤＴ２を比較して一致回数をカウントするカウンタ
３０を有している。これにより、フラッシュＲＯＭ１８
の全記憶データを知っている人のみが、セキュリティビ
ットを解除することが可能であり、第１の実施形態より
も更に厳密なセキュリティ管理が可能になる。
コンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２
４と、このＴＡＰ２４を介して与えられたデータＤＴ２
を保持するシフトレジスタ２５と、アドレス信号ＡＤ２
を順次カウントアップしてフラッシュＲＯＭ１８へ与え
るカウンタ２９と、このフラッシュＲＯＭ１８から読み
出されたデータＤＴ１とデバッグ装置から与えられたデ
ータＤＴ２を比較して一致回数をカウントするカウンタ
３０を有している。これにより、フラッシュＲＯＭ１８
の全記憶データを知っている人のみが、セキュリティビ
ットを解除することが可能であり、第１の実施形態より
も更に厳密なセキュリティ管理が可能になる。
【００４３】（第３の実施形態）図４は、本発明の第３
の実施形態を示すマイコンの構成図であり、図３中の要
素と共通の要素には共通の符号が付されている。
の実施形態を示すマイコンの構成図であり、図３中の要
素と共通の要素には共通の符号が付されている。
【００４４】このマイコンは、図３中のカウンタ２９に
代えて、初期値設定機能付きのカウンタ２９Ａを設ける
と共に、このカウンタ２９Ａの初期値入力側に、図１と
同様のシフトレジスタ２６を接続している。その他の構
成は、図３と同様である。
代えて、初期値設定機能付きのカウンタ２９Ａを設ける
と共に、このカウンタ２９Ａの初期値入力側に、図１と
同様のシフトレジスタ２６を接続している。その他の構
成は、図３と同様である。
【００４５】このようなマイコンにおいて、一旦セット
したセキュリティビットの解除は、次のように行われ
る。
したセキュリティビットの解除は、次のように行われ
る。
【００４６】まず、デバッグ装置をＪＴＡＧポート１１
に接続し、セレクタ２２が第２の入力側を選択するよう
なコマンドを入力する。これにより、カウンタ２９Ａの
出力側が、セレクタ２２を介してフラッシュＲＯＭ１８
のアドレス端子に接続される。また、カウンタ３０の値
を０にクリアするコマンドを入力する。
に接続し、セレクタ２２が第２の入力側を選択するよう
なコマンドを入力する。これにより、カウンタ２９Ａの
出力側が、セレクタ２２を介してフラッシュＲＯＭ１８
のアドレス端子に接続される。また、カウンタ３０の値
を０にクリアするコマンドを入力する。
【００４７】次に、デバッグ装置からＪＴＡＧポート１
１に、任意のアドレスＡＤ２（ここではｎ番地とする）
と、フラッシュＲＯＭ１８のｎ番地のデータＤＴ２を与
える。アドレスＡＤ２とデータＤＴ２は、ＪＴＡＧポー
ト１１からＴＡＰ２４を介して、シフトレジスタ２６，
２５にそれぞれ保持される。
１に、任意のアドレスＡＤ２（ここではｎ番地とする）
と、フラッシュＲＯＭ１８のｎ番地のデータＤＴ２を与
える。アドレスＡＤ２とデータＤＴ２は、ＪＴＡＧポー
ト１１からＴＡＰ２４を介して、シフトレジスタ２６，
２５にそれぞれ保持される。
【００４８】更に、デバッグ装置から、シフトレジスタ
２６の保持内容をカウンタ２９Ａに初期値として設定す
るためのコマンドを入力する。これにより、カウンタ２
９Ａの値がｎに設定され、フラッシュＲＯＭ１８からｎ
番地の内容が読み出され、データＤＴ１として比較器２
７の第１の入力側に与えられる。一方、比較器２７の第
２の入力側には、シフトレジスタ２５に保持されたデー
タＤＴ２が与えられる。データＤＴ１，ＤＴ２は当然等
しいので、比較器２７の出力信号は“Ｈ”となり、カウ
ンタ３０の値は増加して１となる。
２６の保持内容をカウンタ２９Ａに初期値として設定す
るためのコマンドを入力する。これにより、カウンタ２
９Ａの値がｎに設定され、フラッシュＲＯＭ１８からｎ
番地の内容が読み出され、データＤＴ１として比較器２
７の第１の入力側に与えられる。一方、比較器２７の第
２の入力側には、シフトレジスタ２５に保持されたデー
タＤＴ２が与えられる。データＤＴ１，ＤＴ２は当然等
しいので、比較器２７の出力信号は“Ｈ”となり、カウ
ンタ３０の値は増加して１となる。
【００４９】引き続いて、デバッグ装置からＪＴＡＧポ
ート１１に、フラッシュＲＯＭ１８のｎ＋１番地のデー
タＤＴ２を与えると共に、クロック信号ＣＫによってカ
ウンタ２９Ａの値を１だけ増加させる。これにより、デ
バッグ装置から与えられたデータＤＴ２と、フラッシュ
ＲＯＭ１８のｎ＋１番地から読み出されたデータＤＴ１
が比較される。当然両者は等しいので、カウンタ３０の
値は増加して２となる。以降の動作は、第２の実施形態
と同様である。
ート１１に、フラッシュＲＯＭ１８のｎ＋１番地のデー
タＤＴ２を与えると共に、クロック信号ＣＫによってカ
ウンタ２９Ａの値を１だけ増加させる。これにより、デ
バッグ装置から与えられたデータＤＴ２と、フラッシュ
ＲＯＭ１８のｎ＋１番地から読み出されたデータＤＴ１
が比較される。当然両者は等しいので、カウンタ３０の
値は増加して２となる。以降の動作は、第２の実施形態
と同様である。
【００５０】以上のように、この第３の実施形態のマイ
コンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２
４と、このＴＡＰ２４を介して与えられたデータＤＴ２
を保持するシフトレジスタ２５と、比較対象の開始アド
レスを保持するシフトレジスタ２６と、アドレス信号Ａ
Ｄ２を順次カウントアップしてフラッシュＲＯＭ１８へ
与えるカウンタ２９Ａと、このフラッシュＲＯＭ１８か
ら読み出されたデータＤＴ１とデバッグ装置から与えら
れたデータＤＴ２を比較して一致回数をカウントするカ
ウンタ３０を有している。これにより、フラッシュＲＯ
Ｍ１８の任意の番地以降の記憶データを知っている人の
みが、セキュリティビットを解除することが可能であ
り、第１の実施形態よりも厳密なセキュリティ管理が可
能になる。また、フラッシュＲＯＭ１８の一部の記憶デ
ータをチェックするようにしているので、第２の実施形
態よりも短時間でセキュリティビットを解除することが
できる。
コンは、ＪＴＡＧポート１１に直接接続されるＴＡＰ２
４と、このＴＡＰ２４を介して与えられたデータＤＴ２
を保持するシフトレジスタ２５と、比較対象の開始アド
レスを保持するシフトレジスタ２６と、アドレス信号Ａ
Ｄ２を順次カウントアップしてフラッシュＲＯＭ１８へ
与えるカウンタ２９Ａと、このフラッシュＲＯＭ１８か
ら読み出されたデータＤＴ１とデバッグ装置から与えら
れたデータＤＴ２を比較して一致回数をカウントするカ
ウンタ３０を有している。これにより、フラッシュＲＯ
Ｍ１８の任意の番地以降の記憶データを知っている人の
みが、セキュリティビットを解除することが可能であ
り、第１の実施形態よりも厳密なセキュリティ管理が可
能になる。また、フラッシュＲＯＭ１８の一部の記憶デ
ータをチェックするようにしているので、第２の実施形
態よりも短時間でセキュリティビットを解除することが
できる。
【００５１】（第４の実施形態）図５は、本発明の第４
の実施形態を示すマイコンの構成図であり、図４中の要
素と共通の要素には共通の符号が付されている。
の実施形態を示すマイコンの構成図であり、図４中の要
素と共通の要素には共通の符号が付されている。
【００５２】このマイコンは、図４中のフラッシュＲＯ
Ｍ１８に代えて、マスクＲＯＭ（書き換え不可能な読出
専用メモリ）３１を設けている。これに伴い、ＴＡＰ１
４とＡＮＤ２３を削除し、インバータ２８の出力側をス
イッチ部１２の制御端子に接続している。その他の構成
は、図４と同様である。
Ｍ１８に代えて、マスクＲＯＭ（書き換え不可能な読出
専用メモリ）３１を設けている。これに伴い、ＴＡＰ１
４とＡＮＤ２３を削除し、インバータ２８の出力側をス
イッチ部１２の制御端子に接続している。その他の構成
は、図４と同様である。
【００５３】このようなマスクＲＯＭ３１を使用した製
品の場合、セキュリティの関係から常にＣＰＵ１６のデ
バッグは禁止状態であることが望ましい。しかし、第１
〜第３の実施形態と同様に、テストの問題からＣＰＵ１
６のデバッグを可能にする機能が必要である。本実施形
態では、ＣＰＵ１６に対応するＴＡＰ１３の機能を、図
４と同様にカウンタ３０のオーバーフロー信号ＯＶＦに
基づいて可能にするように構成している。
品の場合、セキュリティの関係から常にＣＰＵ１６のデ
バッグは禁止状態であることが望ましい。しかし、第１
〜第３の実施形態と同様に、テストの問題からＣＰＵ１
６のデバッグを可能にする機能が必要である。本実施形
態では、ＣＰＵ１６に対応するＴＡＰ１３の機能を、図
４と同様にカウンタ３０のオーバーフロー信号ＯＶＦに
基づいて可能にするように構成している。
【００５４】従って、このマイコンにおいてセキュリテ
ィ機能を解除するための動作は、第３の実施形態と同様
であり、同様の利点がある。
ィ機能を解除するための動作は、第３の実施形態と同様
であり、同様の利点がある。
【００５５】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ），（ｂ）のようなものがある。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ），（ｂ）のようなものがある。
【００５６】（ａ） ＪＴＡＧポート１１の入出力信号
は一例であり、どのようなインタフェースに対しても同
様に適用可能である。
は一例であり、どのようなインタフェースに対しても同
様に適用可能である。
【００５７】（ｂ） セキュリティ信号ＳＥＱやスイッ
チ部１２に対する制御信号は正論理で説明したが、論理
レベルは任意である。
チ部１２に対する制御信号は正論理で説明したが、論理
レベルは任意である。
【００５８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、試験ポートに入力されたデータが記憶装置に
記憶されたデータと一致したときに、スイッチをオン状
態にするセキュリティ解除手段を設けている。これによ
り、セキュリティビットがセットされていても、記憶装
置の内容を知っていれば試験ポートを介してＣＰＵや記
憶装置にアクセスすることができる。
によれば、試験ポートに入力されたデータが記憶装置に
記憶されたデータと一致したときに、スイッチをオン状
態にするセキュリティ解除手段を設けている。これによ
り、セキュリティビットがセットされていても、記憶装
置の内容を知っていれば試験ポートを介してＣＰＵや記
憶装置にアクセスすることができる。
【００５９】第２の発明によれば、セキュリティ解除手
段は、試験ポートから入力されたアドレス情報とデータ
情報をそれぞれ保持するアドレスレジスタとデータレジ
スタを有している。更に、アドレス情報に基づいて記憶
装置から読み出されたデータと、データレジスタに保持
されたデータを比較する比較器を有している。これによ
り、任意のアドレスとそのアドレスに対応したデータを
入力するだけで、セキュリティを解除することができ
る。
段は、試験ポートから入力されたアドレス情報とデータ
情報をそれぞれ保持するアドレスレジスタとデータレジ
スタを有している。更に、アドレス情報に基づいて記憶
装置から読み出されたデータと、データレジスタに保持
されたデータを比較する比較器を有している。これによ
り、任意のアドレスとそのアドレスに対応したデータを
入力するだけで、セキュリティを解除することができ
る。
【００６０】第３の発明によれば、セキュリティ解除手
段は、タイミング情報をカウントして記憶領域を指定す
るアドレスカウンタと、試験ポートから入力されたデー
タ情報を保持するデータレジスタを有している。更に、
データの一致回数が所定の値に達したときに解除信号を
出力する一致回数カウンタを有している。これにより、
記憶装置の一定数の内容が一致した段階で解除信号が出
力されるので、より厳密なセキュリティ管理が可能にな
る。
段は、タイミング情報をカウントして記憶領域を指定す
るアドレスカウンタと、試験ポートから入力されたデー
タ情報を保持するデータレジスタを有している。更に、
データの一致回数が所定の値に達したときに解除信号を
出力する一致回数カウンタを有している。これにより、
記憶装置の一定数の内容が一致した段階で解除信号が出
力されるので、より厳密なセキュリティ管理が可能にな
る。
【００６１】第４の発明によれば、セキュリティ解除手
段は、試験ポートから入力されるアドレス情報に従っ
て、アドレスカウンタの初期値を設定するためのアドレ
スレジスタを有している。これにより、任意の番地以降
のデータを入力し、このデータが一致していれば解除信
号が出力されるようになり、セキュリティ解除のための
時間を短縮することができる。
段は、試験ポートから入力されるアドレス情報に従っ
て、アドレスカウンタの初期値を設定するためのアドレ
スレジスタを有している。これにより、任意の番地以降
のデータを入力し、このデータが一致していれば解除信
号が出力されるようになり、セキュリティ解除のための
時間を短縮することができる。
【００６２】第５の発明によれば、試験ポートに入力さ
れたデータと記憶装置に記憶されたデータを比較して両
者が一致したときにスイッチをオン状態にするセキュリ
ティ解除手段を有している。これにより、記憶装置の記
憶内容を知らない人は、試験ポートを使用することがで
きず、ＣＰＵのセキュリティを保護することができる。
れたデータと記憶装置に記憶されたデータを比較して両
者が一致したときにスイッチをオン状態にするセキュリ
ティ解除手段を有している。これにより、記憶装置の記
憶内容を知らない人は、試験ポートを使用することがで
きず、ＣＰＵのセキュリティを保護することができる。
【図１】本発明の第１の実施形態を示すマイコンの構成
図である。
図である。
【図２】従来のセキュリティビットを有するマイコンの
構成図である。
構成図である。
【図３】本発明の第２の実施形態を示すマイコンの構成
図である。
図である。
【図４】本発明の第３の実施形態を示すマイコンの構成
図である。
図である。
【図５】本発明の第４の実施形態を示すマイコンの構成
図である。
図である。
１１ ＪＴＡＧポート １２ スイッチ部 １３，１４，２４ ＴＡＰ １６ ＣＰＵ １８ フラッシュＲＯＭ ２５，２６ シフトレジスタ ２７ 比較器 ２９，２９Ａ，３０ カウンタ ３１ マスクＲＯＭ
Claims (5)
- 【請求項１】 制御処理用のプログラム及びデータを記
憶する記憶装置と、前記プログラムに従って所定の制御
処理を行う中央処理装置と、試験信号の入出力を行う試
験ポートと、不揮発性のレジスタに設定されたセキュリ
ティビットに従って前記試験ポートと記憶装置及び／ま
たは中央処理装置と間をオン／オフ制御するスイッチと
を有するマイクロコンピュータにおいて、 前記試験ポートに入力されたデータと前記記憶装置に記
憶されたデータを比較し、両者が一致したときに前記ス
イッチをオン状態にするセキュリティ解除手段を設けた
ことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記セキュリティ解除手段は、 前記試験ポートから入力されるアドレス情報を保持して
前記記憶装置の記憶領域を指定するアドレスレジスタ
と、 前記試験ポートから入力されるデータ情報を保持するデ
ータレジスタと、 前記アドレス情報に従って前記記憶装置から読み出され
たデータを前記データレジスタに保持されたデータと比
較する比較器と、 前記比較器の比較結果が一致のときに前記セキュリティ
ビットの状態に拘らず前記スイッチをオン状態に設定す
る論理ゲートとを、 備えたことを特徴とする請求項１記載のマイクロコンピ
ュータ。 - 【請求項３】 前記セキュリティ解除手段は、 前記試験ポートから順次入力されるタイミング情報をカ
ウントして前記記憶装置の記憶領域を指定するアドレス
カウンタと、 前記タイミング情報に対応して前記試験ポートから入力
されるデータ情報を保持するデータレジスタと、 前記アドレスカウンタの指定に従って前記記憶装置から
読み出されたデータを前記データレジスタに保持された
データと比較する比較器と、 前記比較器の比較結果が一致した回数をカウントしてそ
の結果が所定の値に達したときに解除信号を出力する一
致回数カウンタと、 前記解除信号が与えられたときに前記セキュリティビッ
トの状態に拘らず前記スイッチをオン状態に設定する論
理ゲートとを、 備えたことを特徴とする請求項１記載のマイクロコンピ
ュータ。 - 【請求項４】 前記試験ポートから入力されるアドレス
情報を保持して前記アドレスカウンタの初期値を設定す
るアドレスレジスタを設けたことを特徴とする請求項３
記載のマイクロコンピュータ。 - 【請求項５】 制御処理用のプログラム及びデータを記
憶する記憶装置と、 前記プログラムに従って所定の制御処理を行う中央処理
装置と、 試験信号の入出力を行う試験ポートと、 前記試験ポートと前記中央処理装置と間をオン／オフ制
御するスイッチと、 前記試験ポートに入力されたデータと前記記憶装置に記
憶されたデータを比較して両者が一致したときに前記ス
イッチをオン状態にするセキュリティ解除手段とを、 備えたことを特徴とするマイクロコンピュータ。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535050A (ja) * | 2004-04-29 | 2007-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置 |
| JP2008123106A (ja) * | 2006-11-09 | 2008-05-29 | Nec Electronics Corp | マイクロコンピュータ及びマイクロコンピュータのデバッグ方法 |
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2000
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Cited By (5)
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|---|---|---|---|---|
| JP2007535050A (ja) * | 2004-04-29 | 2007-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置 |
| JP4771550B2 (ja) * | 2004-04-29 | 2011-09-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置 |
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