JP4771550B2 - 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置 - Google Patents

Description

本発明は、一般に、集積回路（ＩＣ）デバイスに関し、より具体的には、ＩＣデバイスの内部レジスタへの不正アクセスを防止する方法及びシステムに関する。

チップ上のシステム（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ、ＳＯＣ）及び他のタイプの超大規模集積（ＶＬＳＩ）デバイスといった多くの集積回路（ＩＣ）デバイスは、内部レジスタへのアクセスを提供し、製造プロセス中に効率的な方法でデバイスを試験することを可能にするインターフェースを含む。こうしたインターフェースの例には、レベル・センシティブ走査設計（ｌｅｖｅｌ−ｓｅｎｓｉｔｉｖｅ ｓｃａｎ ｄｅｓｉｇｎ、ＬＳＳＤ）走査チェーンと、ＩＥＥＥ規格１１４９に規定される試験アクセス・ポート（ｔｅｓｔ ａｃｃｅｓｓ ｐｏｒｔ、ＴＡＰ）及び境界走査アーキテクチャ（ｂｏｕｎｄａｒｙ−ｓｃａｎ ａｒｃｈｉｔｅｃｔｕｒｅ）を確立したＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ Ｃｏｍｍｉｔｔｅｅにちなんで名付けられたＪＴＡＧインターフェースが含まれる。こうしたインターフェースを使用し、デバイスの内部レジスタを読み取る／書き込むことによって該デバイスの内部の仕組みを修正し、検査する試験アルゴリズムがよく知られている。

しかしながら、残念なことに、これらの同じインターフェースは、ハードウェア・ハッカーが、該デバイスにアクセスするためのインターフェース又は「バックドア」を提供することもある。これらのチップに侵入する経済的利得又は感情的利得はほとんどないので、ハッキングは、マーケット上の多くのデバイスにとって問題にはなり得ない。しかしながら、ビデオゲーム・コンソール、衛星デコーダ等に用いられるもののような他のデバイスの場合は、より多くの利得となることがある。こうしたシステムにおいて、機密データ（例えば、著作権で保護されているゲーム・データ又は加入者専用の媒体信号等）を保護するために、暗号化を用いることが多い。ＬＳＳＤインターフェース又はＪＴＡＧインターフェースを介して内部レジスタにアクセスすることは、ハッカーが、暗号化されていない形式でこうしたデータに質問する、及び／又は、修正することを可能にし、よってセキュリティが回避される。

内部レジスタへの不正アクセスを防止する１つの解決法は、例えば、製造試験の完了後にチップ上のヒューズを飛ばすことによって、インターフェースを使用不可にするというものである。このことにより、インターフェースを介する、ハードウェア・ハッカーによる次の内部レジスタへのアクセスが確実に防止される。しかしながら、この手法に関連する問題は、製造後にインターフェースを永久に使用不可にすることにより、製造者に戻す現場での故障試験（例えば、故障の分析）も防止されることである。

したがって、これらの同じ内部レジスタにアクセスする権限を与えることを可能にしながら、内部レジスタへの不正アクセスを防止する方法及び装置に対する必要性がある。

本発明は、一般に、内部レジスタに制限されたアクセスを提供する方法及び装置に関する。

一実施形態が、一般に、複数の内部レジスタと、１つ又は複数の内部アクセス・コードを格納するための不揮発性ストレージと、インターフェースとを含む集積回路（ＩＣ）デバイスを提供する。このインターフェースは、一般に、デバイスが制限されたアクセス・モードにあるとき、外部デバイスから与えられる１つ又は複数のアクセス・コードが、内部アクセス・コードの１つ又は複数と合致する場合に限り、外部デバイスに、内部レジスタへのアクセスを提供するように構成されている。

別の実施形態は、集積回路（ＩＣ）デバイスの内部レジスタへのアクセスを制限する方法を提供する。この方法は、一般に、デバイスの内部にある不揮発性記憶素子内の１つ又は複数の内部アクセス・コードを提供するステップと、該デバイスを制限されたアクセス・モードに置くステップとを含む。制限されたアクセス・モードにおいて、外部デバイスが内部アクセス・コードの１つ又は複数と合致する１つ又は複数のアクセス・コードを与える場合に限り、内部レジスタの１つ又は複数が外部レジスタに対して提供される。

別の実施形態は、集積回路（ＩＣ）デバイスの内部レジスタに制限されたアクセスを提供する方法を提供する。この方法は、一般に、外部デバイスから与えられる１つ又は複数のアクセス・コードを受信するステップと、外部デバイスから与えられる１つ又は複数のアクセス・コードをデバイス上に格納された１つ又は複数のアクセス・コードと比較するステップと、外部デバイスから与えられる１つ又は複数のアクセス・コードがデバイス上に格納された１つ又は複数のアクセス・コードと合致する場合に限り、内部レジスタの１つ又は複数へのアクセスを認めるステップとを含む。

したがって、本発明の上述の特徴、利点、及び目的を詳細に獲得し、理解できるように、添付図面に示される本発明の実施形態を参照することによって、上記に簡潔に要約された本発明をより詳細に説明することができる。

しかしながら、添付図面は、本発明の典型的な実施形態を示すものにすぎず、よって、これらは本発明の範囲の制限と考えるべきではなく、本発明は、等しく有効な他の実施形態を認め得ることに留意すべきである。

本発明の実施形態は、インターフェースを介する集積回路（ＩＣ）デバイスの内部レジスタへの制限されたアクセスを可能にする。デバイスの試験を可能にするために、製造プロセスの際に、インターフェースを介する内部レジスタへの制限されていないアクセスを可能にすることができる。こうした試験の完了後、マスター「ロック」ヒューズを飛ばし、インターフェースを介する、内部レジスタの１つ又は複数への制限されていないアクセスを防止することができる。しかしながら、アクセス・コード又は「組み合わせロック」を介して、内部レジスタへの完全なアクセス又は部分的なアクセスを依然として提供することができ、事実上、マスターヒューズ・ロックを回避することが可能になる。この方法で内部レジスタへのアクセスを制限することにより、不正アクセス又はハードウェア・ハッキングを依然として防止しながら、製造プロセス後にデバイスを試験することが可能になる。

図１は、テスター１１０が、本発明の一実施形態による集積回路デバイス１２０において試験を実行する、従来の製造環境１００を示す。示されるように、デバイス１２０は、ウェハ１１１上の多くのこうしたデバイスの１つとすることができ、これらの全てを試験することができる。テスター１１０は、一般に、デバイス１２０において試験シーケンスを開始するように構成されたハードウェア及び試験実行ソフトウェア１１２のいずれかの適切な組み合わせを含む。図２は、例えば、製造プロセス中にデバイス１２０を試験するために、テスター１１０によって実行できる例示的な作動２００のフロー図である。

ステップ２０２において、作動２００は、デバイス１２０の内部レジスタ１３０へのアクセスを提供するインターフェース１４０を用いて該デバイス１２０を試験することで始まる。インターフェース１４０は、標準的なインターフェース（例えば、ＬＳＳＤ又はＪＴＡＧ）、或いは、内部レジスタ１３０にアクセスすることができ、試験の際に修正及び／又は点検することができる専用のインターフェースの任意の組み合わせを含むことができる。よく知られているように、幾つかの実施形態の場合には、デバイス１２０は、内蔵型試験（ｂｕｉｌｔ ｉｎ ｔｅｓｔ、ＢＩＳＴ）回路（図示せず）を含むことができ、内部レジスタ１３０は、こうしたＢＩＳＴ回路を構成する、及び／又は、実行された試験の結果を読み取るためのレジスタを含むことができる。幾つかの実施形態の場合には、製造試験の際に１つのインターフェース（例えば、ＬＳＳＤ）を使用し、そのインターフェースのために用いられる比較的多数のアクセス・ピンに容易にアクセス可能にすることができ（例えば、ウェハ・レベルにおいて）、より少ないピンが利用可能であるとき（例えば、デバイス・レベルにおいて）、別のインターフェース（例えば、ＪＴＡＧ）を用いることができる。

内部レジスタへのアクセスを制限する
ステップ２０４において決定されるように、デバイスが試験に通らない場合には、ステップ２０６において、デバイスが廃棄される。他方では、デバイスが試験に通った場合には、デバイス１２０上の１つ又は複数のヒューズ１４６を飛ばし、アクセス・コードを用いずに内部レジスタ１３０へのアクセスを制限することができる。例えば、ステップ２０８において、マスターヒューズを飛ばし、インターフェース１４０を介して最初にアクセス・コード（例えば、値の文字列）を入力することなく、事実上、内部レジスタ１３０の一部又は全てへのアクセスを防止することができる制限されたアクセス・モードに、デバイスを置くことができる。

幾つかの実施形態の場合には、マスターヒューズが飛ばされると、アクセス・コードが最初に入力されない場合には、内部レジスタ１３０の一部又は全てのアクセスが完全に防止されることがある。他の実施形態の場合には、アクセス・コードが最初に入力されなかった場合には、内部レジスタに書き込まれた、又は、内部レジスタから読み取られたデータ・パターンを何らかの方法で壊すことができる（例えば、下記に述べられる「ロック」信号を用いて、レジスタの走査出力を選択的に排他的論理和演算することによって）。この後者の手法の利点は、チップがロックされているため、不正侵入する必要性が、ハッカーに明らかでないことである。さらに、アクセス・コードを入力すべきであることをハッカーが認識した場合でさえ、いつ正しいアクセス・コードが入力されたかも、ハッカーには明らかでないことがある。いずれにせよ、ヒューズ１４６は、インターフェース１４０を介する内部レジスタ１３０へのアクセスに影響を及ぼすユニットとして働き、適切なアクセス・コードの入力がヒューズを回避するように働く。幾つかの実施形態の場合には、マスターヒューズを用いることができないが、寧ろ、デバイスを常に制限されたアクセス・モードにし、製造試験中でさえも、使用されるべきアクセス・コードを要求することが可能である。

図１に示されるように、１つ又は複数のアクセス・コード１５４を、デバイス１２０上の不揮発性ストレージ内に格納することができる。不揮発性ストレージ１５０は、いずれかのタイプの読み出し専用メモリ（ＲＯＭ）素子を含むいずれかのタイプの不揮発性記憶素子、或いは、電気的にプログラム可能なヒューズ又はレーザ・ヒューズのようないずれかのタイプのヒューズを含むことができる。幾つかの実施形態の場合には、アクセス・コードを製造プロセスの一部として不揮発性ストレージ１５０内に格納することができる（例えば、試験の完了時に、テスター１１０が、アクセス・コードを該不揮発性ストレージに「書き込む」ことができる）。他の実施形態の場合には、デバイス１２０の製造時にアクセス・コードを格納することができる。いずれにせよ、製造者によって、対応する組のアクセス・コード１１４を維持し（例えば、テスター１１０において）、例えば、デバイス１２０の内部レジスタ１３０への完全なアクセスを可能にし、現場で故障したデバイス１２０の分析を可能にすることができる。

幾つかの実施形態の場合には、マスターヒューズを焼き切ることに加えて、１つ又は複数のヒューズを焼き切り、内部レジスタ１３０にアクセスするため必要とされる１組のアクセス・コードを選択することもできる（ステップ２１０）。例えば、多数の組のアクセス・コード１５４を不揮発性ストレージ１５０内に格納することができ、異なるヒューズ１４６を焼き切ることによって用いるために、異なる組を選択することができる。このことは、例えば、異なるバージョンのデバイス１２０について異なるアクセス・コードを選択することが可能にし、そのことは、セキュリティを改善する助けとなる。例えば、ハッカーが、１組のアクセス・コード１５４を獲得したことが分かった場合、異なるヒューズ１４６を焼き切ることによって、デバイス１２０の次のバージョンについて、異なる組のアクセス・コード１５４を選択することができる。さらに、場合によっては、例えば、付加的なヒューズ１４６を飛ばすことによって（例えば、電気的にプログラム可能なヒューズを想定する）、特定のデバイス１２０によって用いられるアクセス・コード１５４の組を変更することができる。

いずれにせよ、デバイス１２０は、外部デバイスから与えられるアクセス・コードに基づいて、インターフェース１４０を介して内部レジスタ１３０へのアクセスを制限するように構成されたアクセス制御回路１４２を含むことができる。したがって、アクセス制御回路１４２は、事実上、アクセス・コードの適切な「組み合わせ」が入力されるまで、インターフェース１４０をロックするように働く「組み合わせロック」として働く。上述のように、アクセス制御回路１４２の作動は、ヒューズ１４６の状態に基づいて、少なくとも部分的に制御することができる。例えば、マスターヒューズを飛ばす前に、アクセス制御回路を効果的に回避することができる。多数の組のアクセス・コードを用いる実施形態の場合には、マスターヒューズが飛ばされると、アクセス制御回路１４２は、他のヒューズ１４６の状態を調べ、どの組のアクセス・コードを用いるかを決定することができる。

示されるように、アクセス制御回路１４２は、外部から与えられたアクセス・コードを受け取るための１つ又は複数のロック・レジスタ１４４を含むことができる。幾つかの実施形態の場合には、ロック・レジスタ１４４は、シフト・レジスタとして働く直列文字列のレジスタ（例えば、下記に述べられる図４に示されるようなレジスタ１４４_１〜１４４_Ｎ）から構成することができる。いずれにせよ、ロック・レジスタ１４４は、事実上、インターフェース１４０を介して常にアクセス可能な内部レジスタと考えることができる。外部デバイスが内部レジスタ１３０とアクセスしようとするとき、アクセス制御回路１４２は、ロック・レジスタ１４４において受信したアクセス・コードを、不揮発性メモリ１５０に格納された１つ又は複数のアクセス・コード１５４とを比較することができる。

図３は、デバイス１２０が制限されたアクセス・モードにあるとき（例えば、マスターヒューズが飛ばされた状態で）、アクセス制御回路１４２によって実行できる例示的な作動３００のフロー図である。ステップ３０２において、作動３００は、内部レジスタ１４４内に格納することができる、外部デバイスから与えられる１つ又は複数のアクセス・コードを受信することで開始する。ステップ３０４において、外部から与えられるアクセス・コードを、（不揮発性ストレージ１５０内の）内部アクセス・コード１５４と比較する。ステップ３０６において決定されるように合致がない場合には、ステップ３０８において、外部デバイスが内部レジスタにアクセスすることが防止される。他方、合致がある場合には、ステップ３１０において、外部デバイスが、内部レジスタ１３０にアクセスすることが許容される。

幾つかの実施形態の場合には、デバイス１２０のパワーオン・リセット（ＰＯＲ）又は他の何らかのタイプの時間のかかるリセットが行われるまで、比較の結果が、内部レジスタ１３０へのアクセスを制御することができる。言い換えれば、正しいアクセス・コードを入力する外部デバイスは、そのようなリセットが行われるまで、内部レジスタ１３０にアクセスできる状態にある。同様に、正しくないアクセス・コードを入力する外部デバイスは、リセットが行われるまで、内部レジスタへのアクセスが防止される。いずれにせよ、こうした機能は、ハッカーが、例えば、各々の試みにより新しく生成したアクセス・コードを用いて、内部レジスタ１３０に連続的にアクセスしようと試みる自動プログラムを実行することによって、アクセス・コードを突き止めることを防止する。各々の試みの後にＰＯＲのような時間のかかるリセットを必要とすることは、相当な時間を付加するものであり、こうしたプログラムを用いるアクセス・コードの探索を実行不可能にする。

図４に示されるように、幾つかの実施形態の場合には、ロック・レジスタ１４４は、制限されていないアクセスが常に認められる、境界走査チェーンのような、直列走査チェーンの一部であるレジスタ１４４_１−１４４_Ｎの直列チェーンから構成することができる（例えば、境界走査チェーンへのアクセスに影響を及ぼさないように、マスターヒューズを配置することができる）。こうした実施形態において、外部デバイスから与えられるアクセス・コードは、スキャンイン・ローディング手続きの際に、ロック・レジスタ１４４にロードされる。外部から与えられるアクセス・コードを用いて、ロック・レジスタ１４４がいつロードされるかを判断するために、種々の手法を用いることができる（例えば、直列文字列内の第１のビットを論理「１」とするよう命令することができ、シフト・レジスタの最後に又は該シフト・レジスタからこの第１の論理「１」の出現を検知するための論理が、信号を生成し、又は、制御ビットを設定することができる）。

代替として、アクセス制御回路１４２は、シフト・クロック信号を監視し、所定のクロック・サイクル数の後（例えば、リセット・イベントの後）、ロック・レジスタ１４４が外部から与えられるアクセス・コードを含むであろうことを示す信号を比較ブロック１４８に提供する、カウンタ制御回路１４９を含むこともできる。信号に応答して、比較ブロック１４８は、ロック・レジスタ１４４内のアクセス・コードを内部アクセス・コード１５４と比較し、合致がある場合には、アンロック信号を生成することができる。このように、カウンタ制御回路１４９は、アクセス制御回路１４２が、最初の直列文字列に応答するにすぎず、進行中の直列文字列に応答しないことを保証することができる。前に説明したように、アクセス制御回路はまた、アクセス・コードが再入力される前にデバイス１２０のリセットを必要とすることもある（例えば、生成されたロック／アンロック信号は、リセットされるまで維持することができる）。

内部レジスタへの部分的又は選択的アクセス
幾つかの実施形態の場合には、異なるアクセス・コードを用いて、異なる組の内部レジスタにアクセスすることができる。例えば、第１のアクセス・コードを用いて、第１の組の内部レジスタにアクセスすることができ、第２のアクセス・コードを用いて、第２の組の内部レジスタにアクセスすることができる。場合によっては、独立して、第１の組の内部レジスタ及び第２の組の内部レジスタにアクセスすることができる。他の場合には、第１の組及び第２の組のアクセス・コードの両方が、可能な限りその順番で入力された場合には、第２の組の内部レジスタだけを選択することができる。しかしながら、前に説明したように、一部のレジスタは（例えば、第３の組の内部レジスタ）、アクセス・コードを必要としないこともある。

図５に示されるように、異なるアクセス・コードを用いて、異なる組の内部レジスタにアクセスする実施形態の場合には、アクセス制御回路１４２は、各々が異なるアクセス・コード１５４_１〜１５４_Ｍと関連した多数の（Ｍ個の）比較ブロック１４８_１−１４８_Ｍを含むことができる。各々の比較ブロック１４８は、異なるロック／アンロック信号を生成し、関連したアクセス・コード１５４が入力されたかどうかを示すことができる。インターフェースは、これらの異なるロック／アンロック信号の状態に基づいて、異なる組の内部レジスタへのアクセスを提供／防止することができる。１組の内部レジスタにアクセスするために、多数のアクセス・コードを入力しなければならない実施形態の場合には、例えば、多数のロック／アンロック信号の状態を監視し、必要であれば、アクセス・コードが入力された順番を判断するために、付加的な論理（図示せず）を含ませることができる。

デバイスの内部レジスタへのアクセスを制限することによって、デバイスの不正なハードウェア・ハッキングを防止し、及び／又は、阻止することができる。しかしながら、適切なアクセス・コードを使用するものに対する内部レジスタへのアクセスを可能にすることによって、製造後の試験又は故障モードの解析といった正当な目的のために、内部レジスタに依然としてアクセスすることが可能である。

上記は、本発明の実施形態に向けられるが、本発明の基本的な範囲から逸脱することなく、本発明の他の及び更に別の実施形態を考えることができ、本発明の範囲は、上記の特許請求の範囲によって決定される。

本発明の一実施形態による、例示的なシステムを示す。 本発明の一実施形態による、デバイスを試験するための例示的な作動のフローチャート図である。 本発明の一実施形態による、デバイスの内部レジスタにアクセスするための例示的な作動のフロー図である。 本発明の一実施形態による、アクセス制御回路のブロック図である。 本発明の別の実施形態による、アクセス制御回路のブロック図である。

Claims (19)

1. 集積回路（ＩＣ）デバイスであって、
   複数の内部レジスタと、
   １つ又は複数の内部アクセス・コードを格納するための不揮発性記憶素子と、
   レベル・センシティブ走査設計（ＬＳＳＤ）インターフェース及びＩＥＥＥ規格１１４９準拠インターフェースの少なくとも１つを備えるインターフェースと
   を備え、
   前記インターフェースは、
   前記レベル・センシティブ走査設計（ＬＳＳＤ）インターフェースまたは前記ＩＥＥＥ規格１１４９準拠インターフェースを介してアクセス可能な直列走査チェーンの一部であるシフト・レジスタに外部デバイスから与えられる１つ又は複数のアクセス・コードを保持するように構成され、
   前記デバイスが試験終了後の制限されたアクセス・モードにあるとき、前記外部デバイスから与えられる前記１つ又は複数のアクセス・コードが、前記内部アクセス・コードのうちの１つ又は複数と合致する場合に限り、前記外部デバイスに、前記内部レジスタへのアクセスを提供する、
   デバイス。
2. 前記デバイスを前記制限されたアクセス・モードに置くためのマスターヒューズをさらに備える、請求項１に記載のデバイス。
3. 前記不揮発性記憶素子がヒューズを備える、請求項１に記載のデバイス。
4. 前記１つ又は複数のアクセス・コードは、少なくとも２組の１つ又は複数の内部アクセス・コードを備え、前記デバイスは、前記内部アクセス・コードの前記組の１つを選択するための１つ又は複数のヒューズをさらに備える、請求項１に記載のデバイス。
5. 前記１つ又は複数のアクセス・コードは、前記内部レジスタの１つ又は複数の第１組と関連した第１のアクセス・コードと、該内部アクセス・コードの１つ又は複数の第２組と関連した第２のアクセス・コードとを備える、請求項１に記載のデバイス。
6. 前記インターフェースは、外部デバイスから与えられるアクセス・コードが、前記第１のアクセス・コード及び第２のアクセス・コードと合致した場合に限り、前記外部デバイスに、前記内部レジスタの第２組へのアクセスを提供するように構成されている、請求項５に記載のデバイス。
7. レベル・センシティブ走査設計（ＬＳＳＤ）インターフェースまたはＩＥＥＥ規格１１４９準拠インターフェースを介してアクセス可能な直列走査チェーンを備える集積回路（ＩＣ）デバイスの内部レジスタへのアクセスを制限する方法であって、
   前記デバイスを試験するためのテスターによりデバイスの内部にある不揮発性記憶素子内に１つ又は複数の内部アクセス・コードを準備するステップと、
   前記テスターによる試験に通った場合試験終了後に前記デバイスを制限されたアクセス・モードに置くステップと
   を含み、
   外部デバイスが前記内部アクセス・コードの１つ又は複数と合致する１つ又は複数のアクセス・コードを前記直列走査チェーンの一部であるシフト・レジスタに与える場合に限り、前記内部レジスタの１つ又は複数へのアクセスが外部デバイスに対して提供されるようにする方法。
8. 前記デバイスを前記制限されたアクセス・モードに置くステップは、１つ又は複数のヒューズを焼き切るステップを含む、請求項７に記載の方法。
9. 前記１つ又は複数の内部アクセス・コードを準備するステップは、複数のアクセス・コードを準備するステップを含む、請求項７に記載の方法。
10. 前記複数のアクセス・コードは、各々が１つ又は複数の組の内部レジスタと関連した、複数の組のアクセス・コードを備える、請求項９に記載の方法。
11. 前記複数のアクセス・コードが多数組のアクセス・コードを備え、前記デバイスを前記制限されたアクセス・モードに置くステップは、第１の１つ又は複数のヒューズを焼き切り、前記内部レジスタの１つ又は複数へのアクセスを制限するのに用いるために、前記多数組のアクセス・コードの第１のものを選択するステップを含む、請求項８に記載の方法。
12. 前記第１の１つ又は複数のヒューズを焼き切った後、第２の１つ又は複数のヒューズを焼き切り、前記内部レジスタの１つ又は複数へのアクセスを制限するのに用いるために、前記多数組のアクセス・コードの第２のものを選択するステップをさらに含む、請求項１１に記載の方法。
13. 外部デバイスから与えられる１つ又は複数のアクセス・コードを受信するステップと、
    前記外部デバイスから与えられる前記１つ又は複数のアクセス・コードを、前記デバイス上に格納された１つ又は複数のアクセス・コードと比較するステップと、
    前記外部デバイスから与えられる前記１つ又は複数のアクセス・コードが、前記デバイス上に格納された１つ又は複数のアクセス・コードと合致する場合に限り、前記内部レジスタの１つ又は複数へのアクセスを認めるステップと
    をさらに含む、請求項７に記載の方法。
14. 外部デバイスから与えられる前記１つ又は複数のアクセス・コードを前記デバイス上に格納された１つ又は複数のアクセス・コードと比較するステップは、
    前記外部デバイスから与えられる第１及び第２のアクセス・コードを前記デバイス上に格納された第１及び第２のアクセス・コードと比較するステップと、
    前記外部デバイスから与えられる前記第１のアクセス・コードが前記デバイス上に格納された前記第１のアクセス・コードと合致する場合に限り、内部レジスタの第１組へのアクセスを認めるステップと、
    前記外部デバイスから与えられる前記第２のアクセス・コードが前記デバイス上に格納された前記第２のアクセス・コードと合致する場合に限り、内部レジスタの第２組へのアクセスを認めるステップと
    をさらに含む、請求項１３に記載の方法。
15. 外部デバイスから与えられる前記第１のアクセス・コードが前記デバイス上に格納された前記第１のアクセス・コードと合致する場合に限り、前記内部レジスタの第２組へのアクセスを認めるステップをさらに含む、請求項１４に記載の方法。
16. 外部デバイスから与えられる前記１つ又は複数のアクセス・コードが前記デバイス上に格納された前記１つ又は複数のアクセス・コードと合致しないことを検知するステップに応答して、前記外部デバイスから与えられるアクセス・コードに関係なく、リセット状態が生じるまで前記内部レジスタの１つ又は複数へのアクセスを防止するステップをさらに含む、請求項１３に記載の方法。
17. 外部デバイスから与えられる１つ又は複数のアクセス・コードを受信するステップは、
    前記１つ又は複数のアクセス・コードを１つ又は複数の直列シフト・レジスタ内にシフトさせるステップを含む、請求項１３に記載の方法。
18. リセット・イベントの後、前記シフト中の所定のクロック・サイクル数を監視するステップと、
    前記リセット・イベントの後、前記所定のクロック・サイクル数を検知することに応答して、外部デバイスから与えられる１つ又は複数のアクセス・コードを前記デバイス上に格納された１つ又は複数のアクセス・コードと比較するステップと
    をさらに含む、請求項１７に記載の方法。
19. 外部デバイスから与えられる前記１つ又は複数のアクセス・コードを前記デバイス上に格納された１つ又は複数のアクセス・コードと比較するステップは、１つ又は複数のヒューズの状態を検査し、前記デバイス上に格納された複数組の１つ又は複数のアクセス・コードから、前記比較のために用いるための１つ又は複数のアクセス・コードの組を選択するステップを含む、請求項１３に記載の方法。

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