JPH11272560A - 集積回路 - Google Patents

集積回路

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JPH11272560A
JPH11272560A JP10070837A JP7083798A JPH11272560A JP H11272560 A JPH11272560 A JP H11272560A JP 10070837 A JP10070837 A JP 10070837A JP 7083798 A JP7083798 A JP 7083798A JP H11272560 A JPH11272560 A JP H11272560A
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Atsuo Namekawa
敦夫 滑川
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Sony Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
    • G06F12/1466—Key-lock mechanism

Abstract

(57)【要約】 【課題】 所定のプロトコルで外部にデータを読出すこ
とができる集積回路において、秘匿化したいデータの読
出しを制限できるようにする。 【解決手段】 メモリ１０７に記憶されたデータの読出
しが、アクセスポート１０１を使用した制御データの供
給で可能な集積回路において、アクセスポート１０１を
使用したアクセスがあることを検出するアクセス検出手
段１１１と、このアクセス検出手段１１１がアクセスを
検出したとき、メモリ１０７に記憶された所定のデータ
を出力させるのを禁止する出力禁止手段１２０とを備え
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリを内蔵した
集積回路に関し、特に所定の規格のアクセスポートを備
えた集積回路に関する。
【０００２】
【従来の技術】集積回路として、ロジック部に加えてマ
イクロプロセッサ（ＣＰＵ，ＤＳＰなど）やメモリを内
蔵したものが各種開発，製造されている。このような集
積回路において、マイクロプロセッサで実行されるソフ
トウェアを開発する際に、そのソフトウェアに誤りがな
いか検査して修正するデバッギング作業が必要不可欠で
ある。このデバッギング作業を行うためには、集積回路
内のメモリに記憶されたソフトウェアを読出してチェッ
クする作業が行われる。
【０００３】このデバッギング作業などのために、集積
回路内のメモリに記憶されたソフトウェアの読出しが比
較的容易に行えるようなプロトコルが規定されている。
例えば、ＩＥＥＥ１１４９．１規格に規定されたＪＴＡ
Ｇ（Joint Test Action Group ）規格のアクセスポート
を集積回路に設けて、このＪＴＡＧ規格で規定されたプ
ロトコル（以下ＪＴＡＧプロトコルと称する）を使用し
て、集積回路内部の情報を外部とやりとりできるように
したものが開発されている。
【０００４】図５は、このような集積回路の一例を示す
図で、集積回路１０は、マイクロプロセッサ１１を備え
る。このマイクロプロセッサ１１の制御でデータ処理が
行われる回路として、ソフトウェアとしてのプログラム
データなどを記憶するＲＯＭ１２と、演算処理時などに
データを一時記憶するＲＡＭ１３と、演算処理を実行す
るロジック部１４などを備え、これらのＲＯＭ１２，Ｒ
ＡＭ１３，ロジック部１４やマイクロプロセッサ１１に
は、バスライン１５が接続してある。また、この集積回
路１０には、集積回路１０で処理されたデータの出力
や、集積回路１０へのデータ入力などを行うデータ入出
力ポート１６を備え、このデータ入出力ポート１６に接
続された外部メモリ（外部ＲＯＭ，外部ＲＡＭなど）２
０がバスライン１５を介して、集積回路１０内の各部と
データ転送できる状態になる。
【０００５】ここで、上述したＪＴＡＧ規格に適合した
集積回路の場合には、データ入出力用のポート１６とは
別に、ＪＴＡＧ規格で規定されたアクセスポート１７を
備える。このアクセスポート１７に接続したデバッキン
グ作業などを行うための装置と、マイクロプロセッサ１
１とが、ＪＴＡＧ用インターフェース部１８を介してデ
ータ転送できる構成としてある。ＪＴＡＧ規格で規定さ
れたアクセスポート１７としては、最低限の構成とし
て、入力用の４本のポート（テストクロック信号用ポー
ト：ＴＣＫ，テストモードセレクト信号用ポート：ＴＭ
Ｓ，テストリセット信号用ポート：ＴＲＳＴ，テストデ
ータインプット信号用ポート：ＴＤＩ）と、出力用の１
本のポート（テストデータアウトプット信号用ポート：
ＴＤＯ）を持つ。ＪＴＡＧ用インターフェース部１８と
マイクロプロセッサ１１との間は、ＪＴＡＧプロトコル
の制御信号で情報がやり取りされる。マイクロプロセッ
サ１１内には、ＪＴＡＧプロトコルの制御信号を解釈す
る部分が構成されている。
【０００６】このような構成の集積回路の場合には、外
部からアクセスポート１７に、ＲＯＭ１２に記憶された
データを読出させるＪＴＡＧプロトコルの制御信号を供
給することで、ＲＯＭ１２に記憶された全てのデータ
を、入出力ポート１６に接続された機器などに読出すこ
とが可能であり、集積回路に組み込まれたソフトウェア
のデバッキング作業などを容易に行うことができる。
【０００７】
【発明が解決しようとする課題】ところが、このように
ＪＴＡＧなどのプロトコルで集積回路に内蔵されたメモ
リからデータを読出すことができると、本来は第三者に
知られることが好ましくないデータについても、簡単に
外部に出力させることができてしまう。例えば、通信用
の処理を行う集積回路で、通信データを暗号化する処理
を行うプログラムが、簡単に読出せるのは好ましくな
い。特に、上述したＪＴＡＧなどのように規格化された
プロトコルの場合には、制御プロトコルが公開されてい
るので、それほど高度な知識がなくても、集積回路内の
メモリからデータを読出すことが可能であり、データの
秘匿性と言う観点からは好ましくなかった。
【０００８】本発明の目的は、所定のプロトコルで外部
にデータを読出すことができる集積回路において、秘匿
化したいデータの読出しを制限できるようにすることに
ある。
【０００９】
【課題を解決するための手段】この目的を解決するため
に本発明は、メモリに記憶されたデータの読出しが、ア
クセスポートを使用した制御データの供給で可能な集積
回路において、アクセスポートを使用したアクセスがあ
ることを検出するアクセス検出手段と、このアクセス検
出手段がアクセスを検出したとき、メモリに記憶された
所定のデータを出力させるのを禁止する出力禁止手段と
を備えたものである。
【００１０】本発明の構成としたことで、アクセスポー
トを使用してメモリの記憶データの読出しを指示する制
御データを外部から供給しても、出力禁止手段で禁止処
理が行われる所定のデータについては、その出力処理が
禁止され、外部に出力されない。
【００１１】
【発明の実施の形態】以下、本発明の第１の実施の形態
を、図１〜図３を参照して説明する。
【００１２】本例においては、所定の規格のプロトコル
（ここではＪＴＡＧプロトコル）で外部機器と内部との
データ転送ができるように構成した集積回路に適用した
ものである。図１は本例の集積回路の全体構成を示すブ
ロック図で、以下図１に従って構成を説明すると、本例
の集積回路１００は、ＪＴＡＧプロトコルで通信を行う
ためのアクセスポート１０１を備え、このアクセスポー
ト１０１に接続されたインターフェース部１０２を経由
して、アクセスポート１０１に接続された外部の機器と
マイクロプロセッサ１０３との間でＪＴＡＧプロトコル
に基づいた制御信号の転送処理が行われる。
【００１３】アクセスポート１０１としては、少なくと
も入力用の４本のポート（テストクロック信号用ポー
ト：ＴＣＫ，テストモードセレクト信号用ポート：ＴＭ
Ｓ，テストリセット信号用ポート：ＴＲＳＴ，テストデ
ータインプット信号用ポート：ＴＤＩ）と、出力用の１
本のポート（テストデータアウトプット信号用ポート：
ＴＤＯ）を持つ。ＪＴＡＧ用インターフェース部１０２
とマイクロプロセッサ１０３との間は、ＪＴＡＧプロト
コルの制御信号で情報がやり取りされる。マイクロプロ
セッサ１０３内には、ＪＴＡＧプロトコルの制御信号を
解釈する部分が構成されている。
【００１４】集積回路１００内でマイクロプロセッサ１
０３により制御される回路としては、ソフトウェアとし
てのプログラムデータなどを記憶するＲＯＭ１０７と、
演算処理時などにデータを一時記憶するＲＡＭ１０６
と、演算処理を実行するロジック部１０５などを備え、
これらのＲＯＭ１０７，ＲＡＭ１０６，ロジック部１０
５やマイクロプロセッサ１０３は、バスライン１０４で
相互に接続してある。ＲＯＭ１０７には、予めこの集積
回路１００を作動させるのに必要なソフトウェアとして
のプログラムデータなどが所定のアドレスに記憶させて
ある。
【００１５】また、この集積回路１００には、集積回路
１００で処理されたデータの出力や、集積回路１００へ
のデータ入力などを行うデータ入出力ポート１０８を備
え、このデータ入出力ポート１０８に接続された外部メ
モリ（外部ＲＯＭ，外部ＲＡＭなど）１９０がバスライ
ン１０４を介して、集積回路１００内の各部とデータ転
送できる状態になる。なお、外部メモリ１９０以外の回
路を入出力ポート１０８に接続することもできる。
【００１６】ここで本例においては、集積回路１００内
のＲＯＭ１０７からのデータ読出しを制御する回路とし
て、ＲＯＭ出力制御回路１２０を備え、このＲＯＭ出力
制御回路１２０を経由してＲＯＭ１０７に記憶データを
読出すための出力制御情報が供給される構成としてあ
る。ＲＯＭ出力制御回路１２０には、ロジック部１０５
から出力制御情報が供給されると共に、アクセス検出回
路１１１から出力禁止情報が供給され、また出力許可情
報生成回路１１３から出力許可情報が供給される。
【００１７】アクセス検出回路１１１は、アクセスポー
ト１０１を使用したアクセスがあることを検出する回路
で、アクセスポート１０１内の所定の入力ポート（ここ
ではテストクロック信号用ポート：ＴＣＫ）の状態か
ら、アクセスがあることを検出する。この検出回路１１
１が状態を検出する入力ポートは、ＪＴＡＧプロトコル
によるアクセス時に、必ずレベル変化があるポートを使
用する。
【００１８】アクセス検出回路１１１でアクセスがある
ことを検出する処理としては、例えばエッジ検出回路に
より信号の論理レベルがローレベル信号“０”からハイ
レベル信号“１”に変化したときの立ち上がりエッジ
や、論理レベルが逆の状態に変化したときの立ち下がり
エッジを検出する処理を行い、このエッジを検出したと
き、アクセスがあることを検出する。このアクセス検出
回路１１１がアクセスを検出したとき、出力禁止情報を
ＲＯＭ出力制御回路１２０に供給する。ＲＯＭ出力制御
回路１２０では、この出力禁止情報が供給されるとき、
ＲＯＭ１０７の所定のアドレスのデータの読出しを禁止
する処理を行う。
【００１９】出力許可情報生成回路１１３は、この集積
回路１００に設けられた読出し制御用ポート１１２に外
部から得られるデータ又はバスライン１０４を介して出
力許可情報生成回路１１３に得られるデータにより、出
力を許可する出力許可情報を生成させる回路である。出
力許可情報の生成処理としては、例えば読出し制御用ポ
ート１１２に外部から所定のデータ（単純な信号又はパ
スワードなどの複雑なデータ）が供給されることを判別
したとき、ＲＯＭ１０７からの出力を許可する出力許可
情報を生成させる。或いは、集積回路１００内のマイク
ロプロセッサ１０３などから所定のデータが供給される
とき、ＲＯＭ１０７からの出力を許可する出力許可情報
を生成させる構成としても良い。この出力許可情報生成
回路１１３から出力許可情報がＲＯＭ出力制御回路１２
０に供給されるとき、ＲＯＭ出力制御回路１２０はＲＯ
Ｍ１０７の所定のアドレスのデータの読出し処理を行
う。このとき、出力許可情報は出力禁止情報に優先して
使用される（即ち出力許可情報と出力禁止情報が同時に
供給されるとき出力は許可される）。
【００２０】次に、ＲＯＭ１０７に記憶されたデータを
読出す処理構成を、図２を参照して説明する。ＲＯＭ出
力制御回路１２０は、ロジック部１０５から端子１２１
に出力制御情報が供給され、アクセス検出回路１１１か
ら端子１２２に出力禁止情報が供給され、出力許可情報
生成回路１１３から端子１２３に出力許可情報が供給さ
れる。ここでの各情報の例を示すと、出力制御情報は、
ローレベル信号“０”であるとき出力させ、ハイレベル
信号“１”であるとき出力禁止させる情報であり、出力
禁止情報は、ハイレベル信号“１”であるとき出力禁止
させる情報であり、出力許可情報は、ハイレベル信号
“１”であるとき出力を許可する情報である。集積回路
１００がリセットされた直後には、出力禁止情報と出力
許可情報は、共にローレベル信号“０”（出力禁止や出
力許可が行われない状態）となっている。
【００２１】端子１２２に得られる出力禁止情報の信号
と、端子１２３に得られる出力許可情報を反転した信号
は、ＡＮＤゲート１２４に供給して論理積演算を行う。
この論理積演算を行うことで、ＡＮＤゲート１２４の出
力としては、出力を禁止する必要のあるときだけハイレ
ベル信号“１”になり、出力を禁止する必要のないとき
ローレベル信号“０”になる。
【００２２】そして、端子１２１に得られる出力制御情
報と、ＡＮＤゲート１２４の出力とを、ＯＲゲート１２
５に供給して論理和演算を行い、ＯＲゲート１２５の論
理和出力を端子１２６からＲＯＭ１０７の出力制御端子
ＯＥ（アウトプットイネーブル端子）に供給する。ＲＯ
Ｍ１０７の出力制御端子ＯＥにローレベル信号“０”が
供給されるときには、所定のバスライン１０７ａを介し
て供給されるアドレスデータで指定されたアドレスに記
憶されたデータが、所定のバスライン１０７ｂから出力
され、出力制御端子ＯＥにハイレベル信号“１”が供給
されるときには、アドレスデータが供給されても、その
アドレスに記憶されたデータはバスライン１０７ｂから
出力されない構成としてある。
【００２３】ここで、端子１２１に得られる出力制御情
報は、ローレベル信号“０”であるとき出力を許可する
情報であるので、ＡＮＤゲート１２４からローレベル信
号“０”がＯＲゲート１２５に供給される状態では、ロ
ーレベル信号“０”の出力制御情報がそのまま端子１２
６からＲＯＭ１０７に供給され、所定のバスライン１０
７ａを介して供給されるアドレスデータで指定されたア
ドレスに記憶されたデータがＲＯＭ１０７から読出され
る。そして、ＡＮＤゲート１２４の出力として、出力を
禁止する必要のあるときの状態であるハイレベル信号
“１”が得られるときには、ＯＲゲート１２５から出力
制御端子ＯＥに供給される情報がハイレベル信号“１”
になり、ＲＯＭ１０７に記憶されたデータの読出しが禁
止される。
【００２４】なお、アクセス検出回路１１１から供給さ
れる出力禁止情報が、ハイレベル信号“１”で出力禁止
させる状態である場合でも、出力許可情報生成回路１１
３から供給される出力許可情報が、ハイレベル信号
“１”で出力を許可する状態である場合には、ＡＮＤゲ
ート１２４の出力として、出力禁止させないローレベル
信号“０”となり、端子１２１に得られる出力制御情報
がそのままＲＯＭ１０７に供給される。
【００２５】次に、このように構成される回路でＲＯＭ
１０７の記憶データの出力制御処理が行われる状態を、
図３のフローチャートを参照して説明する。まず、集積
回路１００が作動してリセット処理が行われたときには
（ステップＳ１１）、通常動作であるＲＯＭからの出力
許可状態が設定される（ステップＳ１２）。この出力許
可状態では、出力禁止情報がローレベル信号“０”であ
り、出力許可情報もローレベル信号“０”である。
【００２６】そして、アクセス検出回路１１１でアクセ
ス検出があるか否か判断され（ステップＳ１３）、検出
回路１１１で検出する所定のポート（ここではテストク
ロック信号用ポート：ＴＣＫ）のレベル変化がないと
き、このステップでの判断を繰り返し行い、レベル変化
があったとき、次のステップＳ１４に移る。ステップＳ
１４では、集積回路１００に内蔵されたＲＯＭ１０７の
記憶データの出力禁止処理が行われる。この出力禁止処
理としては、アクセス検出回路１１１から供給される出
力禁止情報がハイレベル信号“１”に変化し、ＲＯＭ１
０７の出力制御端子ＯＥに供給される情報がハイレベル
信号“１”になり、ＲＯＭ１０７からのデータ読出しが
禁止される。
【００２７】この出力禁止処理が行われた状態で、出力
許可情報生成回路１１３では、出力許可する条件となっ
たか否か判断され（ステップＳ１５）、出力許可する条
件となったとき、出力許可情報生成回路１１３から出力
制御回路１２０に供給される出力許可情報がハイレベル
信号“１”になり、ＲＯＭ１０７の出力制御端子ＯＥに
供給される情報がローレベル信号“０”になり、ＲＯＭ
１０７からのデータ読出しが許可される（ステップＳ１
６）。なお、ステップＳ１６でデータ読出しが許可され
た状態で、元の状態に復帰させるためには、例えば集積
回路のリセット処理を行えば良い。
【００２８】このように処理されることで、本例の集積
回路１００は外部からアクセスポート１０１を介したＪ
ＴＡＧプロトコルの制御信号の供給で、マイクロプロセ
ッサ１０３が外部とアクセスでき、この集積回路１００
内の各部の動作を外部から制御できる。ここで本例にお
いては、内蔵ＲＯＭ１０７の記憶データについては、ア
クセスポート１０１の所定のポート（ここではテストク
ロック信号用ポート：ＴＣＫ）のレベル変化を検出した
とき、ＲＯＭ出力制御回路１２０により読出しが禁止さ
れる処理が行われ、例えば入出力ポート１０８に接続さ
れた装置側にＲＯＭ１０７の記憶データを読出すことが
できなくなる。従って、ＪＴＡＧプロトコルの制御信号
を外部から供給してＲＯＭ１０７の記憶データを読出す
ことが出来なくなり、ＲＯＭ１０７に記憶されたデータ
の秘匿性を確保できる。
【００２９】一方、このようにＪＴＡＧプロトコルの制
御信号の供給で、ＲＯＭ１０７の記憶データの読出しが
常時制限されると、例えばＲＯＭ１０７の記憶データを
使用したデバッキング作業などを行う場合に支障がある
が、本例においては、出力許可情報生成回路１１３で出
力を許可する情報を生成させる条件となるように、例え
ば読出し制御用ポート１１２に外部から特定のパスワー
ドなどを入力させることで、ＲＯＭ出力制御回路１２０
による読出し禁止処理が解除され、ＲＯＭ１０７に記憶
された全てのデータの読出しがＪＴＡＧプロトコルの制
御信号などで可能になり、デバッキング作業などを行う
ことができる。このＲＯＭ出力制御回路１２０による出
力禁止処理を解除させるパスワードなどを、非公開のデ
ータとすることで、ＲＯＭ１０７に記憶されたデータの
秘匿性と、デバッキング時などの作業性の向上とを両立
させることができる。
【００３０】なお、出力許可情報生成回路１１３を使用
したＪＴＡＧアクセス時の出力許可情報による出力許可
の構成は省略して、ＪＴＡＧアクセス時のメモリからの
出力禁止処理を解除できない構成としても良い。また、
この出力許可情報生成回路１１３を使用した出力禁止処
理を解除する構成として、マイクロプロセッサ１０３な
どの集積回路１００内の回路から出力許可情報生成回路
１１３に、所定の制御データなどを供給することで、出
力許可情報を生成するようにしても良い。
【００３１】なお、上述した例では、ＪＴＡＧプロトコ
ルによるアクセスの検出として、テストクロック信号用
ポートＴＣＫのレベル変化から検出するようにしたが、
他のＪＴＡＧ用のアクセスポートのレベル変化から検出
するようにしても良い。即ち、ＪＴＡＧプロトコルによ
るアクセス時に何らかのレベル変化があるポートであれ
ば、どのポートの状態からアクセスを検出しても良い。
例えばテストモードセレクト信号用ポートＴＭＳ、テス
トリセット信号用ポートＴＲＳＴ、テストデータインプ
ット信号用ポートＴＤＩのレベル変化を検出するように
しても良い。また、これらのポートの内の複数のポート
のレベル変化を検出して、より確実にアクセスを検出す
るようにしても良い。また、上述した実施の形態では、
ＪＴＡＧプロトコルで外部からアクセスが可能な集積回
路に適用したが、他の規格によるプロトコルで外部から
アクセスが可能な集積回路において、そのプロトコルで
アクセスがあったとき、内蔵メモリの記憶データの読出
しを制限する場合にも、適用できる。記憶データの読出
しを制限する回路についても、上述した例で示したＲＯ
Ｍ以外の記憶手段からの読出しを制限する構成としても
良い。
【００３２】また、上述した例では、内蔵されたメモリ
の全記憶データの読出しを、ＪＴＡＧプロトコルなどの
所定のプロトコルによるアクセス時に禁止するようにし
たが、メモリなどの記憶データの内の一部のアドレスに
記憶されたデータの読出しだけを、禁止するように処理
しても良い。
【００３３】また、上述した例では、ＲＯＭ１０７のア
ウトプットイネーブル端子に供給するデータを、出力制
御回路１２０により制御して、出力禁止処理を行うよう
にしたが、他の構成でＲＯＭなどのメモリの記憶データ
の出力禁止処理を行うようにしても良い。例えば、メモ
リに供給する読出しアドレスのデータを、出力禁止時に
無効化するようにしても良い。図４は、この場合の構成
の一例を示す図で、ＲＯＭ出力制御回路１３０は、図１
に示すロジック部１０５などから端子１３１にアドレス
データが供給され、図１に示すアクセス検出回路１１１
から端子１３２に出力禁止情報が供給され、図１に示す
出力許可情報生成回路１１３から端子１２３に出力許可
情報が供給される。この場合、アドレスデータは、ＲＯ
Ｍ１０７の記憶データを読出すアドレスを指示するデー
タである。この場合、例えば端子１３２に得られる出力
禁止情報としては、出力を禁止するときハイレベル信号
“１”になるデータとし、端子１３３に得られる出力許
可情報としては、出力を許可するときハイレベル信号
“１”になるデータとする。
【００３４】そして、端子１３２に得られる出力禁止情
報の信号と、端子１３３に得られる出力許可情報を反転
した信号を、ＡＮＤゲート１３４に供給して論理積演算
を行い、その論理積出力をアドレス無効化回路１３５に
供給する。アドレス無効化回路１３４は、端子１３１に
得られるアドレスデータを、ＡＮＤゲート１３４の出力
に基づいて制御する回路で、例えばＡＮＤゲート１３４
からローレベル信号“０”が供給されるとき、そのまま
アドレスデータを出力端子１３６に供給し、ＡＮＤゲー
ト１３４からハイレベル信号“１”が供給されるとき、
アドレスデータを無効化（例えば０アドレスなどの意味
のないデータとする）する処理を行う。そして、出力端
子１３６に得られるアドレスデータを、ＲＯＭ１０７の
読出しアドレス入力端子に供給する。なお、ＲＯＭ１０
７のアウトプットイネーブル端子には、例えば図１に示
すロジック部１０５から直接制御データが供給される。
【００３５】このように構成したことで、ＲＯＭへのア
ドレスデータの供給が制限されることになり、ＪＴＡＧ
プロトコルなどの所定の規格のプロトコルで外部からア
クセスがあったとき、ＲＯＭに記憶されたデータの読出
しが規制され、上述した実施の形態で説明した構成の場
合と同様に、記憶データの秘匿性を確保することができ
る。
【００３６】
【発明の効果】請求項１に記載した発明によると、アク
セスポートを使用して外部からメモリに記憶されたデー
タを読出そうとしても、出力禁止手段により所定のデー
タの読出しについては禁止されるので、アクセスポート
を使用して集積回路内と簡単にアクセスできる構成とし
てある場合でも、秘匿性を必要とするデータについて
は、外部に出力されるのを効果的に防止することができ
る。
【００３７】請求項２に記載した発明によると、請求項
１に記載した発明において、アクセス検出手段として、
アクセスポートに得られる入力信号としてのテストクロ
ック信号，テストモードセレクト信号，テストリセット
信号，テストデータインプット信号の少なくとも１つの
信号のレベル変化を検出する手段であることで、これら
の信号の入力によりアクセスされる方式のものにおい
て、簡単にアクセスを検出することができる。
【００３８】請求項３又は請求項４に記載した発明によ
ると、請求項１に記載した発明において、出力禁止手段
での出力禁止処理を解除する出力禁止解除手段を備えた
ことで、パスワードなどの特定のデータが判っている者
だけが、メモリの所定のデータの出力禁止処理を解除す
ることができ、デバッギング作業などを支障なくでき
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による構成例を示す
ブロック図である。
【図２】本発明の第１の実施の形態によるＲＯＭの出力
制御構成例を示すブロック図である。
【図３】本発明の第１の実施の形態によるデータ出力処
理を示すフローチャートである。
【図４】本発明の第２の実施の形態によるＲＯＭの出力
制御構成例を示すブロック図である。
【図５】従来の集積回路の構成の一例を示すブロック図
である。
【符号の説明】
１００…集積回路、１０１…アクセスポート、１０３…
マイクロプロセッサ、１０４…バスライン、１０５…ロ
ジック部、１０７…ＲＯＭ、１０８…データ入出力ポー
ト、１１１…アクセス検出回路、１１２…読出し制御用
ポート、１１３…出力許可情報生成回路、１２０，１３
０…ＲＯＭ出力制御回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 所定のデータを記憶するメモリと、 該メモリに記憶されたデータの所定の端子からの読出し
    を制御する制御手段と、 該制御手段に対して外部から制御データを供給するアク
    セスポートと、 該アクセスポートを使用したアクセスがあることを検出
    するアクセス検出手段と、 該アクセス検出手段がアクセスを検出したとき、上記メ
    モリに記憶された所定のデータを上記所定の端子から出
    力させるのを禁止する出力禁止手段とを備えた集積回
    路。
  2. 【請求項２】 請求項１記載の集積回路において、 上記アクセス検出手段として、上記アクセスポートに得
    られる入力信号としてのテストクロック信号，テストモ
    ードセレクト信号，テストリセット信号，テストデータ
    インプット信号の少なくとも１つの信号のレベル変化を
    検出する手段である集積回路。
  3. 【請求項３】 請求項１記載の集積回路において、 上記出力禁止手段での出力禁止処理を、特定のデータの
    書込みで解除する出力禁止解除手段を備えた集積回路。
  4. 【請求項４】 請求項１記載の集積回路において、 上記出力禁止手段での出力禁止処理を、所定の入力端子
    への特定のデータ入力の検出で解除する出力禁止解除手
    段を備えた集積回路。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005182434A (ja) * 2003-12-19 2005-07-07 Internatl Business Mach Corp <Ibm> マイクロコンピュータ、メモリの保護方法及びデバッグ方法
JP2006318334A (ja) * 2005-05-16 2006-11-24 Renesas Technology Corp 情報処理装置
JP2007535050A (ja) * 2004-04-29 2007-11-29 インターナショナル・ビジネス・マシーンズ・コーポレーション 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置
US7761717B2 (en) 2001-07-10 2010-07-20 Trident Microsystems (Far East) Ltd. Memory device with data security in a processor
JP2011210037A (ja) * 2010-03-30 2011-10-20 Renesas Electronics Corp 半導体装置及びデータ処理方法
US8056142B2 (en) 2008-12-17 2011-11-08 Samsung Electronics Co., Ltd. Apparatus and method of authenticating joint test action group (JTAG)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6769076B1 (en) 2000-02-07 2004-07-27 Freescale Semiconductor, Inc. Real-time processor debug system
US7058856B2 (en) * 2000-07-18 2006-06-06 Oki Electric Industry Co., Ltd. Semiconductor circuit with flash ROM and improved security for the contents thereof
JP4094977B2 (ja) * 2003-03-20 2008-06-04 沖電気工業株式会社 半導体装置
US6933772B1 (en) * 2004-02-02 2005-08-23 Freescale Semiconductor, Inc. Voltage regulator with improved load regulation using adaptive biasing
US8011005B2 (en) * 2005-04-20 2011-08-30 Honeywell International Inc. Hardware encryption key for use in anti-tamper system
US7900064B2 (en) * 2005-04-20 2011-03-01 Honeywell International Inc. Encrypted debug interface
US7961885B2 (en) * 2005-04-20 2011-06-14 Honeywell International Inc. Encrypted JTAG interface
US7844997B2 (en) * 2006-01-12 2010-11-30 Honeywell International Inc. Securing standard test access port with an independent security key interface
US8135959B2 (en) * 2006-04-07 2012-03-13 Honeywell International Inc. External key to provide protection to devices
US7788438B2 (en) 2006-10-13 2010-08-31 Macronix International Co., Ltd. Multi-input/output serial peripheral interface and method for data transmission
JP2008165534A (ja) * 2006-12-28 2008-07-17 Oki Electric Ind Co Ltd 半導体装置
DE102012000957B4 (de) 2012-01-19 2021-03-25 Airbus Operations Gmbh Drahtloses Netzwerk mit lokaler Stromversorgung in Flugzeugen
US9374219B2 (en) * 2014-11-24 2016-06-21 Advanced Micro Devices, Inc. Method and apparatus for securing access to an integrated circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4821177A (en) * 1986-09-02 1989-04-11 Honeywell Bull Inc. Apparatus for controlling system accesses having multiple command level conditional rotational multiple port servicing priority hierarchy
US5251304A (en) 1990-09-28 1993-10-05 Motorola, Inc. Integrated circuit microcontroller with on-chip memory and external bus interface and programmable mechanism for securing the contents of on-chip memory
US5465341A (en) 1992-10-23 1995-11-07 Vlsi Technology, Inc. Verifiable security circuitry for preventing unauthorized access to programmed read only memory
US5737760A (en) 1995-10-06 1998-04-07 Motorola Inc. Microcontroller with security logic circuit which prevents reading of internal memory by external program
US5784577A (en) * 1996-08-05 1998-07-21 Xilinx Inc Automated control system for programming PLDs

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7761717B2 (en) 2001-07-10 2010-07-20 Trident Microsystems (Far East) Ltd. Memory device with data security in a processor
JP2005182434A (ja) * 2003-12-19 2005-07-07 Internatl Business Mach Corp <Ibm> マイクロコンピュータ、メモリの保護方法及びデバッグ方法
JP4526111B2 (ja) * 2003-12-19 2010-08-18 インターナショナル・ビジネス・マシーンズ・コーポレーション マイクロコンピュータおよびデバッグ方法
JP2007535050A (ja) * 2004-04-29 2007-11-29 インターナショナル・ビジネス・マシーンズ・コーポレーション 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置
JP4771550B2 (ja) * 2004-04-29 2011-09-14 インターナショナル・ビジネス・マシーンズ・コーポレーション 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置
JP2006318334A (ja) * 2005-05-16 2006-11-24 Renesas Technology Corp 情報処理装置
US8056142B2 (en) 2008-12-17 2011-11-08 Samsung Electronics Co., Ltd. Apparatus and method of authenticating joint test action group (JTAG)
JP2011210037A (ja) * 2010-03-30 2011-10-20 Renesas Electronics Corp 半導体装置及びデータ処理方法

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