JPS62140152A - メモリ診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 中央処理装置と主記憶装置とを備えたシステムにおける
メモリパリティチェック機能に係るメモリ診断方式にお
いて、パリティ反転指示回路により、ＯＤＤパリティま
たはＥＶＥＮパリティのいずれかを選択できるようにし
ておき９例えば正常動作時には、ＯＤＤパリティを選択
し、擬似異常動作を生じさせる場合にＥＶＥＮパリティ
を選択・設定し、かつパリティ反転回路により強制的に
ＥＶＥＮパリティを選んだ場合には、主記憶装置におけ
る書き込み禁止を解除する手段を設けることにより、中
央処理装置の実行命令によって、パリティエラーチェッ
ク機能の正常性を確認することを可能にしている。

〔産業上の利用分野〕

本発明は、電子交換機システム等に用いられるような二
重化処理装置におけるパリティエラーチェック機能の正
常性を、擬似異常動作を生じさせた中央処理装置にて確
認できるようにしたメモリ診断方式に関するものである
。

〔従来の技術〕

第３図は従来方式の例、第４図は読み出し時におけるパ
リティチェック説明図を示す。

第３図において、１０は中央処理装置（ＣＣ）。

１１は主記憶装置（ＭＭ）、１２はデータバス。

１６Ａはアドレスパリティチェック回路、１６Ｂはデー
タパリティチェック回路、２０はアドレスバス、２３は
オア回路、２５はアンド回路、２．６はＷＥタイミング
信号線、２８はオア回路を表す。

データバス１２は１例えばデータビット用に３２本、パ
リティビット用に１本の信号線を持つ。

アドレスバス２０は、メモリ容量に応じて例えば１９本
のアドレス信号線と、１木のパリティ信号線とからなる
。

主記憶装置１１へのデータ書き込み時に、中央処理装置
１０が送出するアドレスおよびデータは。

ＯＤＤパリティが正常であるとされ、主記憶装置１１は
、アドレスパリティチェック回路１６Ａにより、アドレ
スバス２０からのアドレスのパリティチェックを行う。

また、データパリティチェ・ツク回路１６Ｂにより、デ
ータバス１２からのデータのパリティチェックを行う。

アドレスパリティチェック回路１６Ａおよびデータパリ
ティチェック回路１６Ｂの出力は、パリティが正常であ
れば。

“０”となり、オア回路２８を介して、７中央処理装置
工０側へ、　Ａ　ＳＷ　（Ａｌｌ　Ｓｅｅｍｓ　Ｗｅｌ
ｌ）信号で正常であることが伝えられる。また、このと
き。

オア回路２３の出力も１０”になるので、アンド回路２
５を介して、ＷＥタイミング信号線２６からＷＥタイミ
ングが、メモリ素子１９のＷＥ　（ライトイネーブル）
端子に伝達される。

アドレスパリティチェック回路１６Ａまたはデータパリ
ティチェック回路１６Ｂのいずれかの出力が、パリティ
エラーにより１″になると、ＷＥタイミング信号の供給
は、アンド回路２５によりストップされ、メモリ素子１
９へのデータの書き込みは禁止される。これにより１間
違ったデータの書き込みがなされないようになっている
。

主記憶装置１１からのデータ読み出し時にも。

同様にパリティエラーのチェックがなされる。第４図図
示のように、各メモリ素子１９−０ないし１９−３２か
ら、パリティピントを含む３２＋１ビツトのデータが読
み出されると、パリティチェック回路３０により、パリ
ティチェックがなされ。

チェック結果が、中央処理装置１０へ通知される。

〔発明が解決しようとする問題点〕

中央処理装置１０により、第３図で説明したようなメモ
リパリティチェック機能が、正しく働くかどうかを診断
する場合、パリティコントロール信号により、異常とし
て汲われるＥＶＥＮパリティ設定を１　自中央処理装置
１０にて行うと２次命令より、命令フェッチ時にメモリ
パリティエラーが発生し、これに対して命令の無効動作
が行われる。従って、自中央処理装置１０によるメモリ
パリティチェック機能の正常性の確認ができず、二重化
時における他の中央処理装置でしか１機能確認が行えな
いという問題がある。

また、命令フェッチ時にメモリパリティエラーが発生し
ないように、データの書き込み時にのみ。

ＥＶＥＮパリティの設定がなされ、ＥＶＥＮパリティの
データを送出するようにすると、このデータは、アンド
回路２５による書き込み禁止によって、メモリ素子１９
には書き込まれないため、第４図に示すパリティチェッ
ク回路３０のチェックができないという問題がある。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。

図中、符号１０，１１，１２．１９は第３図図示のもの
に対応する。１３はパリティ発生回路。

１４は反転指示回路、１５はパリティビットを反転させ
る反転回路、１６はパリティチェック回路。

１７は書き込み禁止回路、１８は書き込み禁止回路１７
による書き込み禁止動作を抑止する抑止回路を表す。

パリティ発生回路１３は１例えば３２ビツトのデータに
ついてＯＤＤパリティを生成する回路である。反転指示
回路１４は、中央処理装置１０が実行する命令によって
セット／リセットされるフリップフロップであって、セ
ットされている場合に、ＥＶＥＮパリティ設定のコント
ロール信号を出力する。

反転回路１５は１反転指示回路１４がＥＶＥＮパリティ
設定を指示しているとき、パリティ発生回路１３が出力
するパリティビットを反転させる回路である。パリティ
チェック回路１６は、第３図に示すデータパリティチェ
ック回路１６Ｂであって、データバス１２から送られて
くるデータについて、ＯＤＤパリティであれば、′０”
を出力し、ＥＶＥＮパリティであれば、“１”を出力す
る。

書き込み禁止回路１７は、パリティチェ、り回路１６の
出力が“１”であれば、原則として、メモリ素子１９へ
のデータ書き込みを禁止する回路である。ただし、書き
込み禁止回路１７は、抑止回路１８を備えており、抑止
回路１８により１反転指示回路１４がＥＶＥＮパリティ
を設定していることが検出されると、パリティチェック
回路１６の出力が“１”であっても、その書き込み禁止
を解除する。

〔作用〕

本発明によれば、中央処理装置１０が、擬似異常動作を
起こすために１反転指示回路１４をセット状態にすると
１反転回路１５によりパリティビットの反転がなされる
。従って、主記憶装置１１において、パリティチェック
回路１６によりパリティエラーが検出される。しかし２
反転指示回路１４により１強制的にパリティビットの反
転がなされている場合には、抑止回路１８により、書き
込み禁止動作が抑止されるので、パリティエラーを含ん
だ状態のデータを、メモリ素子１９に書き込むことがで
きる。

従って、その後２反転指示回路１４をリセットし、先に
書き込んだエラーを含むデータを読み出せば、このとき
エラーが通知されるか否かにより。

読み出し時におけるパリティチェック機能の正常性確認
も、中央処理装置１０により２行うことができる。

〔実施例〕

第２図は本発明の一実施例回路図を示す。

第２図において、第１図および第３図と同符号のものは
１第１図および第３図のものに対応する。

２０はアドレスバス、２１はフリップフロップ・グルー
プ（ＦＦＧ）、２２は排他的論理和回路。

２４はアンド回路を表す。

排他的論理和回路２２が、第１図図示反転回路１５に相
当し、アンド回路２４が、抑止回路１８に相当する。

反転指示回路１４は、ＦＦＧ２１の中の１つのフリップ
フロップで構成される。ＦＦＧ２１は。

中央処理装置１０における各種コントロール条件を設定
するために、中央処理装置１０が実行する命令によって
、セット／リセットされるフリップフロップ群である。

排他的論理和回路２２は、パリティ発生回路１３の出力
と１反転指示回路１４の出力との排他的論理和を出力し
２反転指示回路１４の出力が“１”であるとき、パリテ
ィ発生回路１３の出力を反転させる。

これにより１反転指示回路１４の出力が“０”であると
き、ＯＤＤパリティとなり、“１”であるとき、ＥＶＥ
Ｎパリティとなる。

主記憶装置１１ヘデータの書き込みがなされるとき、デ
ータパリティチェック回路１６Ｂによって、データバス
１２上のデータのパリティチェックが行われる。正常な
場合、即ち、ＯＤＤパリティになっている場合、アトレ
スパリティチェック回路１６Ａおよびデータパリティチ
ェック回路１６Ｂの出力は、Ｏ”であり、オア回路２３
の出力は“０”となるので、アンド回路２４の出力は“
０″である。従って、ＷＥタイミング信号線２６上のＷ
Ｅタイミング信号が、アンド回路２５を介して１　メモ
リ素子１９のＷＥ端子に伝達される。

反転指示回路１４の出力が、“０”であるにもかかわら
ず、実際のハードウェア障害により、アドレスパリティ
チェック回路１６Ａまたはデータパリティチェック回路
１６Ｂの出力が“１”になると、アンド回路２４の出力
が“１”になり、アンド回路２５の出力は、常に“０”
になって、メモリ素子１９への書き込みが禁止される。

パリティエラー等のチェック機能が正常に動作するか否
かを試験する場合１反転指示回路１４をセントし、擬似
異常動作を起こさせる。反転指示回路１４の出力が“１
″になると、排他的論理和回路２２によって、ＥＶＥＮ
パリティのビットが付加される。従って、データパリテ
ィチェック回路１６Ｂによって、パリティエラーが検出
され。

オア回路２３の出力が“１”になる。しかし１反転指示
回路１４からの出力により、アンド回路２４の出力は、
“０”となるため、書き込みの禁止は行われず、パリテ
ィエラーを含むデータが、メモリ素子１９に書き込まれ
る。従って、第４図に示す回路により、読み出し時にお
けるパリティエラーのチェック機能が正常に動作するか
否かについても、中央処理装置１０により、チェ’７り
できることとなる。

〔発明の効果〕

以上説明したように２本発明によれば、パリティエラー
の擬似異常動作を起こし、そのチェック機能が正常に動
作するか否かを、書き込みおよび読み出しの双方につい
て、擬似異常動作を生じさせた中央処理装置により、試
験することができるようになる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一
実施例回路図、第３図は従来方式の例。 第４図は読み出し時におけるパリティチェ’７り説明図
を示す。 図中、１０は中央処理装置、１１は主記憶装置。 １２はデータバス、１３はパリティ発生回路、１４は反
転指示回路、１５は反転回路、１６はパリティチェック
回路、１７は書き込み禁止回路、１８は抑止回路、１９
はメモリ素子を表す。

Claims (1)

1. 【特許請求の範囲】 出力するデータにパリティビットを付加するパリティ発
   生回路（１３）を有する中央処理装置（１０）と、該中
   央処理装置（１０）から送られてきたデータについてパ
   リティチェックを行うパリティチェック回路（１６）お
   よび該パリティチェック回路（１６）によりパリティエ
   ラーが検出されたとき、メモリ素子（１９）へのデータ
   の書き込みを禁止する書き込み禁止回路（１７）を有す
   る主記憶装置（１１）とを備えたシステムにおけるメモ
   リ診断方式において、 上記中央処理装置（１０）が出力するデータに関するパ
   リティビットを反転させることを指示する回路（１４）
   と、 該パリティ反転指示回路（１４）の出力により、上記パ
   リティ発生回路（１３）の出力ビットを反転させる回路
   （１５）とを備えると共に、 上記主記憶装置（１１）の書き込み禁止回路（１７）は
   、上記パリティ反転指示回路（１４）の出力により、パ
   リティエラー検出時における書き込み禁止動作を抑止す
   る回路（１８）を備えていることを特徴とするメモリ診
   断方式。