JPH08153043A - マイクロコンピュータの機密保持装置 - Google Patents
マイクロコンピュータの機密保持装置Info
- Publication number
- JPH08153043A JPH08153043A JP6293444A JP29344494A JPH08153043A JP H08153043 A JPH08153043 A JP H08153043A JP 6293444 A JP6293444 A JP 6293444A JP 29344494 A JP29344494 A JP 29344494A JP H08153043 A JPH08153043 A JP H08153043A
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- rom
- program data
- code
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 マイクロコンピュータを使用する特定の人の
み、該マイクロコンピュータのＲＯＭのプログラムを読
み出して正誤判断をすることのできるマイクロコンピュ
ータのプログラム機密保持装置を提供することを目的と
する。 【構成】 ＲＯＭ３に予め記憶された許可コードと試験
装置２からレジスタ４に出力される機密保持コードＩＤ
とが一致した場合のみ、ＲＯＭ３のプログラムデータが
マイクロコンピュータ１から試験装置２側に出力されて
プログラムデータの正誤判断が可能となる。従って、マ
イクロコンピュータ１を使用する特定のユーザに限った
機密保持コードＩＤを決定している為、他のユーザがマ
イクロコンピュータ１のプログラムデータを読み出すの
を防止できる。
み、該マイクロコンピュータのＲＯＭのプログラムを読
み出して正誤判断をすることのできるマイクロコンピュ
ータのプログラム機密保持装置を提供することを目的と
する。 【構成】 ＲＯＭ３に予め記憶された許可コードと試験
装置２からレジスタ４に出力される機密保持コードＩＤ
とが一致した場合のみ、ＲＯＭ３のプログラムデータが
マイクロコンピュータ１から試験装置２側に出力されて
プログラムデータの正誤判断が可能となる。従って、マ
イクロコンピュータ１を使用する特定のユーザに限った
機密保持コードＩＤを決定している為、他のユーザがマ
イクロコンピュータ１のプログラムデータを読み出すの
を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
内蔵ＲＯＭのプログラムデータが容易に読み出されるの
を防止するのに好適なマイクロコンピュータのプログラ
ム機密保持装置に関する。
内蔵ＲＯＭのプログラムデータが容易に読み出されるの
を防止するのに好適なマイクロコンピュータのプログラ
ム機密保持装置に関する。
【０００２】
【従来の技術】一般に、車載用の電子機器の様に、通常
の電子機器に比べて特に品質、信頼性が重視される製品
の場合、この製品にＲＯＭ内蔵型１チップマイクロコン
ピュータが使用される場合には、該マイクロコンピュー
タを電子機器に内蔵するセットメーカーが、マイクロコ
ンピュータを買い取る際に該マイクロコンピュータ内蔵
のＲＯＭのプログラムがセットメーカーの希望するプロ
グラムであって正常であるか否かを確認する所謂受け入
れ検査を行うのが通例である。この受け入れ検査は、試
験装置を用いて行われ、マイクロコンピュータに設けら
れたテスト端子のレベルをテストモードレベルに設定す
ると、試験装置から出力されるアドレスデータによりＲ
ＯＭのプログラムデータが試験装置側に取り込まれ、こ
れより、プログラムデータの正誤判断を行っている。そ
して、この受け入れ検査に合格したマイクロコンピュー
タのみがセットメーカー側に買い取られることになる。
の電子機器に比べて特に品質、信頼性が重視される製品
の場合、この製品にＲＯＭ内蔵型１チップマイクロコン
ピュータが使用される場合には、該マイクロコンピュー
タを電子機器に内蔵するセットメーカーが、マイクロコ
ンピュータを買い取る際に該マイクロコンピュータ内蔵
のＲＯＭのプログラムがセットメーカーの希望するプロ
グラムであって正常であるか否かを確認する所謂受け入
れ検査を行うのが通例である。この受け入れ検査は、試
験装置を用いて行われ、マイクロコンピュータに設けら
れたテスト端子のレベルをテストモードレベルに設定す
ると、試験装置から出力されるアドレスデータによりＲ
ＯＭのプログラムデータが試験装置側に取り込まれ、こ
れより、プログラムデータの正誤判断を行っている。そ
して、この受け入れ検査に合格したマイクロコンピュー
タのみがセットメーカー側に買い取られることになる。
【０００３】
【発明が解決しようとする課題】ここで、マイクロコン
ピュータは、基本的には、ＲＯＭに書き込まれるプログ
ラムデータ所謂ソフトウエアを変更することにより、同
一のハードウエア構成で異なる制御機能を実現できるも
のである。それが故に、該マイクロコンピュータに設け
られるテスト端子もハード的に共通に設けられており、
該マイクロコンピュータをテストモードとする為のテス
ト端子レベルも同一である。従って、上記したセットメ
ーカー等にマイクロコンピュータのＲＯＭのテストモー
ドの実現方法を公開してしまうと、この情報が他のセッ
トメーカーに不幸にも漏れてしまった場合には、前記マ
イクロコンピュータの供給者が他のセットメーカーへの
ＲＯＭプログラムの公開を許可していないにも関わら
ず、他のセットメーカーが前記マイクロコンピュータの
ＲＯＭプログラムを勝手に容易に読み出すことができ、
プログラムの機密保持をできなくなる問題があった。
ピュータは、基本的には、ＲＯＭに書き込まれるプログ
ラムデータ所謂ソフトウエアを変更することにより、同
一のハードウエア構成で異なる制御機能を実現できるも
のである。それが故に、該マイクロコンピュータに設け
られるテスト端子もハード的に共通に設けられており、
該マイクロコンピュータをテストモードとする為のテス
ト端子レベルも同一である。従って、上記したセットメ
ーカー等にマイクロコンピュータのＲＯＭのテストモー
ドの実現方法を公開してしまうと、この情報が他のセッ
トメーカーに不幸にも漏れてしまった場合には、前記マ
イクロコンピュータの供給者が他のセットメーカーへの
ＲＯＭプログラムの公開を許可していないにも関わら
ず、他のセットメーカーが前記マイクロコンピュータの
ＲＯＭプログラムを勝手に容易に読み出すことができ、
プログラムの機密保持をできなくなる問題があった。
【０００４】そこで、本発明は、マイクロコンピュータ
を使用する特定の人のみ、該マイクロコンピュータのＲ
ＯＭのプログラムを読み出して正誤判断をすることので
きるマイクロコンピュータのプログラム機密保持装置を
提供することを目的とする。
を使用する特定の人のみ、該マイクロコンピュータのＲ
ＯＭのプログラムを読み出して正誤判断をすることので
きるマイクロコンピュータのプログラム機密保持装置を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、マイクロコンピュータを動作制御する為のプログ
ラムデータが記憶されると共に所定のアドレスのみに前
記プログラムデータを外部に読み出し許可する為の許可
コードが記憶されたＲＯＭと、外部の試験装置から出力
された機密保持コードが保持されるレジスタと、前記マ
イクロコンピュータが前記外部装置から出力されたテス
ト信号に基づきテストモードとなった時、前記ＲＯＭの
所定アドレスに記憶された前記許可コード及び前記レジ
スタに保持された前記機密保持コードとを比較し、前記
許可コード及び前記機密保持コードが一致した場合に、
前記試験装置から出力されたアドレスデータで前記ＲＯ
Ｍを順次アクセスし前記ＲＯＭから読み出されたプログ
ラムデータを前記試験装置に出力可能とするプログラム
データ出力制御回路と、をマイクロコンピュータに内蔵
し、前記機密保持コードが前記許可コードと一致した時
のみ、前記ＲＯＭから読み出されたプログラムデータを
前記試験装置内部に取り込んで前記プログラムデータの
正誤判断を実行可能とした点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、マイクロコンピュータを動作制御する為のプログ
ラムデータが記憶されると共に所定のアドレスのみに前
記プログラムデータを外部に読み出し許可する為の許可
コードが記憶されたＲＯＭと、外部の試験装置から出力
された機密保持コードが保持されるレジスタと、前記マ
イクロコンピュータが前記外部装置から出力されたテス
ト信号に基づきテストモードとなった時、前記ＲＯＭの
所定アドレスに記憶された前記許可コード及び前記レジ
スタに保持された前記機密保持コードとを比較し、前記
許可コード及び前記機密保持コードが一致した場合に、
前記試験装置から出力されたアドレスデータで前記ＲＯ
Ｍを順次アクセスし前記ＲＯＭから読み出されたプログ
ラムデータを前記試験装置に出力可能とするプログラム
データ出力制御回路と、をマイクロコンピュータに内蔵
し、前記機密保持コードが前記許可コードと一致した時
のみ、前記ＲＯＭから読み出されたプログラムデータを
前記試験装置内部に取り込んで前記プログラムデータの
正誤判断を実行可能とした点である。
【０００６】
【作用】本発明によれば、ＲＯＭに予め記憶された許可
コードと試験装置からレジスタに出力される機密保持コ
ードとが一致した場合のみ、ＲＯＭのプログラムデータ
がマイクロコンピュータから試験装置側に出力されてプ
ログラムデータの正誤判断が可能となる。従って、前記
マイクロコンピュータを使用する特定のユーザに限った
機密保持コードを決定している為、他のユーザが前記マ
イクロコンピュータのプログラムデータを読み出すのを
防止できる。
コードと試験装置からレジスタに出力される機密保持コ
ードとが一致した場合のみ、ＲＯＭのプログラムデータ
がマイクロコンピュータから試験装置側に出力されてプ
ログラムデータの正誤判断が可能となる。従って、前記
マイクロコンピュータを使用する特定のユーザに限った
機密保持コードを決定している為、他のユーザが前記マ
イクロコンピュータのプログラムデータを読み出すのを
防止できる。
【０００７】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のマクロコンピュータのプログラム機
密保持装置を示す図である。図１において、一転鎖線の
（１）はマイクロコンピュータ、（２）は試験装置を示
す。まず、マイクロコンピュータ（１）内部において、
（３）はＲＯＭであり、各アドレスには、マイクロコン
ピュータ（１）の動作制御を行う為のプログラムデータ
が予めマスク等で記憶されている。また、ＲＯＭ（３）
の斜線で示す特定のアドレスには、該ＲＯＭ（３）のプ
ログラムデータの外部への読み出しを許可する為の許可
コードが記憶されている。例えば、ＲＯＭ（３）の１ワ
ード即ち各アドレスに記憶されるビット数を８ビットと
すると、プログラムデータ及び許可コード共に８ビット
となる。（４）は８ビット構成のレジスタであり、前記
試験装置（２）から出力された８ビットの機密保持コー
ドＩＤを保持するものである。ここで、前記機密保持コ
ードＩＤとは、前記マイクロコンピュータ（１）を使用
するユーザが前記マイクロコンピュータ（１）のＲＯＭ
（３）のプログラムデータを試験装置（２）側に読み出
して正誤チェックを行う場合に使用するコードであり、
この機密保持コードＩＤと同じ８ビットデータが許可コ
ードとして予めＲＯＭ（３）に記憶されている。即ち、
許可コードと同じ機密保持コードＩＤが上記したユーザ
のみに教えられており、上記ユーザのみしかＲＯＭ
（３）のプログラムデータの外部への読み出しをできな
いのである。（１１）はラッチ回路であり、ＲＯＭ
（３）の特定アドレスのビット数８に対応して８個設け
られており、特定アドレスの許可コードの各ビットを後
述する制御回路から出力されるクロックＣＫに同期して
ラッチするものである。また、（５）はＥＸＯＲゲート
であり、ＲＯＭ（３）の特定アドレスに記憶された許可
コードの８ビット及びレジスタ（４）に保持された機密
保持コードＩＤの８ビットに各々対応して８個設けられ
ており、一方の入力にはラッチ回路（１１）から出力さ
れる前記許可コードの各ビットが各々印加され、他方の
入力にはレジスタ（４）の機密保持コードＩＤの各ビッ
トが各々印加され、両入力ビットの排他的論理和が演算
される。即ち、前記許可コードと前記機密保持コードＩ
Ｄとが一致している時は、８個のＥＸＯＲゲート（５）
から「０」が出力される。（６）はＮＯＲゲートであ
り、ＥＸＯＲゲート（５）の８ビット出力の反転論理和
を演算するものである。即ち、前記許可コード及び前記
機密保持コードＩＤが一致していない限り、ＮＯＲゲー
ト（６）からは「１」が出力されることはない。（７）
はＡＮＤゲートであり、ＲＯＭ（３）の各アドレスから
読み出されたプログラムデータを試験装置（２）側へ通
過させる為に設けられており、ＲＯＭ（３）の各アドレ
スのビット数８に対応して８個設けられている。８個の
ＡＮＤゲート（７）の一方の入力にはＮＯＲゲート
（６）の出力が共通印加され、他方の入力端子にはＲＯ
Ｍ（３）から読み出された所定アドレスの８ビットのプ
ログラムデータが印加される。即ち、前記許可コード及
び前記機密保持コードＩＤが一致してＮＯＲゲート
（６）から「１」が出力されない限り、８個のＡＮＤゲ
ート（７）からＲＯＭ（３）の読み出しデータが出力さ
れることはなく禁止された状態となる。
る。図１は本発明のマクロコンピュータのプログラム機
密保持装置を示す図である。図１において、一転鎖線の
（１）はマイクロコンピュータ、（２）は試験装置を示
す。まず、マイクロコンピュータ（１）内部において、
（３）はＲＯＭであり、各アドレスには、マイクロコン
ピュータ（１）の動作制御を行う為のプログラムデータ
が予めマスク等で記憶されている。また、ＲＯＭ（３）
の斜線で示す特定のアドレスには、該ＲＯＭ（３）のプ
ログラムデータの外部への読み出しを許可する為の許可
コードが記憶されている。例えば、ＲＯＭ（３）の１ワ
ード即ち各アドレスに記憶されるビット数を８ビットと
すると、プログラムデータ及び許可コード共に８ビット
となる。（４）は８ビット構成のレジスタであり、前記
試験装置（２）から出力された８ビットの機密保持コー
ドＩＤを保持するものである。ここで、前記機密保持コ
ードＩＤとは、前記マイクロコンピュータ（１）を使用
するユーザが前記マイクロコンピュータ（１）のＲＯＭ
（３）のプログラムデータを試験装置（２）側に読み出
して正誤チェックを行う場合に使用するコードであり、
この機密保持コードＩＤと同じ８ビットデータが許可コ
ードとして予めＲＯＭ（３）に記憶されている。即ち、
許可コードと同じ機密保持コードＩＤが上記したユーザ
のみに教えられており、上記ユーザのみしかＲＯＭ
（３）のプログラムデータの外部への読み出しをできな
いのである。（１１）はラッチ回路であり、ＲＯＭ
（３）の特定アドレスのビット数８に対応して８個設け
られており、特定アドレスの許可コードの各ビットを後
述する制御回路から出力されるクロックＣＫに同期して
ラッチするものである。また、（５）はＥＸＯＲゲート
であり、ＲＯＭ（３）の特定アドレスに記憶された許可
コードの８ビット及びレジスタ（４）に保持された機密
保持コードＩＤの８ビットに各々対応して８個設けられ
ており、一方の入力にはラッチ回路（１１）から出力さ
れる前記許可コードの各ビットが各々印加され、他方の
入力にはレジスタ（４）の機密保持コードＩＤの各ビッ
トが各々印加され、両入力ビットの排他的論理和が演算
される。即ち、前記許可コードと前記機密保持コードＩ
Ｄとが一致している時は、８個のＥＸＯＲゲート（５）
から「０」が出力される。（６）はＮＯＲゲートであ
り、ＥＸＯＲゲート（５）の８ビット出力の反転論理和
を演算するものである。即ち、前記許可コード及び前記
機密保持コードＩＤが一致していない限り、ＮＯＲゲー
ト（６）からは「１」が出力されることはない。（７）
はＡＮＤゲートであり、ＲＯＭ（３）の各アドレスから
読み出されたプログラムデータを試験装置（２）側へ通
過させる為に設けられており、ＲＯＭ（３）の各アドレ
スのビット数８に対応して８個設けられている。８個の
ＡＮＤゲート（７）の一方の入力にはＮＯＲゲート
（６）の出力が共通印加され、他方の入力端子にはＲＯ
Ｍ（３）から読み出された所定アドレスの８ビットのプ
ログラムデータが印加される。即ち、前記許可コード及
び前記機密保持コードＩＤが一致してＮＯＲゲート
（６）から「１」が出力されない限り、８個のＡＮＤゲ
ート（７）からＲＯＭ（３）の読み出しデータが出力さ
れることはなく禁止された状態となる。
【０００８】一方、試験装置（２）内部において、
（８）はテストメモリであり、マイクロコンピュータ
（１）内部のＲＯＭ（３）の中で斜線の特定アドレスを
除く、同じアドレス及び同じ記憶容量を有するものとす
る。（９）は制御回路であり、マイクロコンピュータ
（１）及び試験装置（２）を制御するものである。尚、
テストメモリ（８）には、ＲＯＭ（３）のプログラムデ
ータを試験装置（２）に取り込む前段階として、ＲＯＭ
（３）に正しく記憶されているべきプログラムデータが
予め書き込まれる。具体的には、制御回路（９）から出
力されるアドレスデータＡＤＤに従って８ビットのプロ
グラムデータがテストメモリ（８）の各アドレスに順次
書き込まれる。また、前述した機密保持コードＩＤも制
御回路（９）から出力されてレジスタ（４）に保持され
る。（１０）は８個のＥＸＯＲゲートであり、各々の一
方の入力には８個のＡＮＤゲート（７）の出力が印加さ
れ、各々の他方の入力にはテストメモリ（８）から読み
出された各アドレスの８ビットのプログラムデータが印
加され、排他的論理和が演算される。即ち、ＲＯＭ
（３）及びテストメモリ（８）の読み出しプログラムが
一致している時には、８個のＥＸＯＲゲート（１０）の
出力は全て「０」になり、この８ビット情報が制御回路
（９）に印加され、ＲＯＭ（３）のプログラムデータが
正常であると判断される。反対に８個のＥＸＯＲゲート
（１０）の出力の１ビットでも「１」になると、ＲＯＭ
（３）の読み出しを行っているアドレスのプログラムデ
ータは誤っていると判断できる。また、制御回路（９）
からは、マイクロコンピュータ（１）をテストモードと
する為のテスト信号ＴＥＳＴも出力される。このテスト
信号ＴＥＳＴは、マイクロコンピュータ（１）をテスト
モードとする時に「１」になるものとする。
（８）はテストメモリであり、マイクロコンピュータ
（１）内部のＲＯＭ（３）の中で斜線の特定アドレスを
除く、同じアドレス及び同じ記憶容量を有するものとす
る。（９）は制御回路であり、マイクロコンピュータ
（１）及び試験装置（２）を制御するものである。尚、
テストメモリ（８）には、ＲＯＭ（３）のプログラムデ
ータを試験装置（２）に取り込む前段階として、ＲＯＭ
（３）に正しく記憶されているべきプログラムデータが
予め書き込まれる。具体的には、制御回路（９）から出
力されるアドレスデータＡＤＤに従って８ビットのプロ
グラムデータがテストメモリ（８）の各アドレスに順次
書き込まれる。また、前述した機密保持コードＩＤも制
御回路（９）から出力されてレジスタ（４）に保持され
る。（１０）は８個のＥＸＯＲゲートであり、各々の一
方の入力には８個のＡＮＤゲート（７）の出力が印加さ
れ、各々の他方の入力にはテストメモリ（８）から読み
出された各アドレスの８ビットのプログラムデータが印
加され、排他的論理和が演算される。即ち、ＲＯＭ
（３）及びテストメモリ（８）の読み出しプログラムが
一致している時には、８個のＥＸＯＲゲート（１０）の
出力は全て「０」になり、この８ビット情報が制御回路
（９）に印加され、ＲＯＭ（３）のプログラムデータが
正常であると判断される。反対に８個のＥＸＯＲゲート
（１０）の出力の１ビットでも「１」になると、ＲＯＭ
（３）の読み出しを行っているアドレスのプログラムデ
ータは誤っていると判断できる。また、制御回路（９）
からは、マイクロコンピュータ（１）をテストモードと
する為のテスト信号ＴＥＳＴも出力される。このテスト
信号ＴＥＳＴは、マイクロコンピュータ（１）をテスト
モードとする時に「１」になるものとする。
【０００９】以下、図１の動作について説明する。ま
ず、テストメモリ（８）にＲＯＭ（３）に正しく書き込
まれているべきプログラムデータが書き込まれた状態
で、制御回路（９）から「１」のテスト信号ＴＥＳＴを
出力する。すると、マイクロコンピュータ（１）は、そ
のテスト端子（図示せず）に印加されたテスト信号ＴＥ
ＳＴに従ってテストモードとなり、通常の動作が禁止さ
れてＲＯＭ（３）のプログラムデータを外部の試験装置
（２）に出力してもよい状態となる。次に、レジスタ
（４）に制御回路（９）から出力された機密保持データ
ＩＤが保持される。そして、制御回路（９）からＲＯＭ
（３）の特定アドレスをアクセスするアドレスデータＡ
ＤＤが出力されると、許可コードがラッチ回路（１１）
にラッチされ、ラッチ回路（１１）の出力即ち許可コー
ドとレジスタ（４）の保持内容即ち機密保持コードとが
ＥＸＯＲゲート（５）に入力されてその排他的論理和が
演算される。その結果、８個のＥＸＯＲゲート（５）の
出力が全て「０」になり、ＮＯＲゲート（６）から
「１」が出力されると、ＡＮＤゲート（８）がゲートを
開き、ＲＯＭ（３）のプログラムデータは試験装置
（２）に出力可能な状態となる。次に、制御回路（９）
から、ＲＯＭ（３）及びテストメモリ（８）の同一アド
レスを同時にアクセスするアドレスデータＡＤＤが順次
発生し、これより、ＲＯＭ（３）及びテストメモリ
（８）の同一アドレスから読み出されたプログラムデー
タがＥＸＯＲゲート（１０）で比較される。この比較結
果が全て「０」の場合はＲＯＭ（３）のプログラムデー
タを正常と判断することになる。
ず、テストメモリ（８）にＲＯＭ（３）に正しく書き込
まれているべきプログラムデータが書き込まれた状態
で、制御回路（９）から「１」のテスト信号ＴＥＳＴを
出力する。すると、マイクロコンピュータ（１）は、そ
のテスト端子（図示せず）に印加されたテスト信号ＴＥ
ＳＴに従ってテストモードとなり、通常の動作が禁止さ
れてＲＯＭ（３）のプログラムデータを外部の試験装置
（２）に出力してもよい状態となる。次に、レジスタ
（４）に制御回路（９）から出力された機密保持データ
ＩＤが保持される。そして、制御回路（９）からＲＯＭ
（３）の特定アドレスをアクセスするアドレスデータＡ
ＤＤが出力されると、許可コードがラッチ回路（１１）
にラッチされ、ラッチ回路（１１）の出力即ち許可コー
ドとレジスタ（４）の保持内容即ち機密保持コードとが
ＥＸＯＲゲート（５）に入力されてその排他的論理和が
演算される。その結果、８個のＥＸＯＲゲート（５）の
出力が全て「０」になり、ＮＯＲゲート（６）から
「１」が出力されると、ＡＮＤゲート（８）がゲートを
開き、ＲＯＭ（３）のプログラムデータは試験装置
（２）に出力可能な状態となる。次に、制御回路（９）
から、ＲＯＭ（３）及びテストメモリ（８）の同一アド
レスを同時にアクセスするアドレスデータＡＤＤが順次
発生し、これより、ＲＯＭ（３）及びテストメモリ
（８）の同一アドレスから読み出されたプログラムデー
タがＥＸＯＲゲート（１０）で比較される。この比較結
果が全て「０」の場合はＲＯＭ（３）のプログラムデー
タを正常と判断することになる。
【００１０】以上より、マイクロコンピュータ（１）の
ユーザのみに、ＲＯＭ（３）の特定アドレスに記憶され
ている許可コードと同一の機密保持コードを教えている
為、例え他のユーザが本マイクロコンピュータ（１）の
テストモードとする為のハード構成を熟知していたとし
ても、ＲＯＭ（３）のプログラムデータを外部に読み出
すことは絶対に不可能である。これより、マイクロコン
ピュータ（１）のプログラムの機密保持を確実に行える
ことになる。
ユーザのみに、ＲＯＭ（３）の特定アドレスに記憶され
ている許可コードと同一の機密保持コードを教えている
為、例え他のユーザが本マイクロコンピュータ（１）の
テストモードとする為のハード構成を熟知していたとし
ても、ＲＯＭ（３）のプログラムデータを外部に読み出
すことは絶対に不可能である。これより、マイクロコン
ピュータ（１）のプログラムの機密保持を確実に行える
ことになる。
【００１１】
【発明の効果】本発明によれば、ＲＯＭに予め記憶され
た許可コードと試験装置からレジスタに出力される機密
保持コードとが一致した場合のみ、ＲＯＭのプログラム
データがマイクロコンピュータから試験装置側に出力さ
れてプログラムデータの正誤判断が可能となる。従っ
て、前記マイクロコンピュータを使用する特定のユーザ
に限った機密保持コードを決定している為、他のユーザ
が前記マイクロコンピュータのプログラムデータを読み
出すのを防止できる利点が得られる。
た許可コードと試験装置からレジスタに出力される機密
保持コードとが一致した場合のみ、ＲＯＭのプログラム
データがマイクロコンピュータから試験装置側に出力さ
れてプログラムデータの正誤判断が可能となる。従っ
て、前記マイクロコンピュータを使用する特定のユーザ
に限った機密保持コードを決定している為、他のユーザ
が前記マイクロコンピュータのプログラムデータを読み
出すのを防止できる利点が得られる。
【図１】本発明のマイクロコンピュータの機密保持装置
を示す図である。
を示す図である。
（１） マイクロコンピュータ （３） ＲＯＭ （４） レジスタ （５） ＥＸＯＲゲート （６） ＮＯＲゲート （７） ＡＮＤゲート
Claims (2)
- 【請求項１】 マイクロコンピュータを動作制御する為
のプログラムデータが記憶されると共に所定のアドレス
のみに前記プログラムデータを外部に読み出し許可する
為の許可コードが記憶されたＲＯＭと、 外部の試験装置から出力された機密保持コードが保持さ
れるレジスタと、 前記マイクロコンピュータが前記外部装置から出力され
たテスト信号に基づきテストモードとなった時、前記Ｒ
ＯＭの所定アドレスに記憶された前記許可コード及び前
記レジスタに保持された前記機密保持コードとを比較
し、前記許可コード及び前記機密保持コードが一致した
場合に、前記試験装置から出力されたアドレスデータで
前記ＲＯＭを順次アクセスし前記ＲＯＭから読み出され
たプログラムデータを前記試験装置に出力可能とするプ
ログラムデータ出力制御回路と、をマイクロコンピュー
タに内蔵し、 前記機密保持コードが前記許可コードと一致した時の
み、前記ＲＯＭから読み出されたプログラムデータを前
記試験装置内部に取り込んで前記プログラムデータの正
誤判断を実行可能としたことを特徴とするマイクロコン
ピュータのプログラム機密保持装置。 - 【請求項２】 前記プログラムデータ出力制御回路は、
前記許可コード及び前記機密保持コードとが一致した時
に一致出力を発生する第１のゲート回路と、該第１のゲ
ート回路の一致出力に基づき前記ＲＯＭのプログラムデ
ータを前記試験装置に出力させる第２のゲート回路と、
より成ることを特徴とする請求項１記載のマイクロコン
ピュータのプログラム機密保持装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293444A JPH08153043A (ja) | 1994-11-28 | 1994-11-28 | マイクロコンピュータの機密保持装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293444A JPH08153043A (ja) | 1994-11-28 | 1994-11-28 | マイクロコンピュータの機密保持装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153043A true JPH08153043A (ja) | 1996-06-11 |
Family
ID=17794850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293444A Pending JPH08153043A (ja) | 1994-11-28 | 1994-11-28 | マイクロコンピュータの機密保持装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453781B1 (ko) * | 2001-02-16 | 2004-10-20 | 미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤 | 마이크로컴퓨터 |
| JP2007535050A (ja) * | 2004-04-29 | 2007-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置 |
-
1994
- 1994-11-28 JP JP6293444A patent/JPH08153043A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453781B1 (ko) * | 2001-02-16 | 2004-10-20 | 미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤 | 마이크로컴퓨터 |
| JP2007535050A (ja) * | 2004-04-29 | 2007-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置 |
| JP4771550B2 (ja) * | 2004-04-29 | 2011-09-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 内部レジスタ・インターフェースを通してハードウェア・ハッキングに抵抗する方法及び装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3074639B2 (ja) | システム動作の妥当性検査の方法および装置 | |
| EP1763715B1 (en) | Method and apparatus for resisting hardware hacking through internal register interface | |
| AU673900B2 (en) | Key protection for smart cards | |
| US4523271A (en) | Software protection method and apparatus | |
| US8489888B2 (en) | Processor apparatus having a security function | |
| US20060184799A1 (en) | Security circuit and method to secure information in a device | |
| US7152193B2 (en) | Embedded sequence checking | |
| US20030014643A1 (en) | Electronic apparatus and debug authorization method | |
| KR940007351B1 (ko) | 휴대가능 전자장치 | |
| KR20090024093A (ko) | 액세스 제어장치, 액세스 제어방법 및 액세스 제어 프로그램 | |
| US7496692B2 (en) | Validating chip configuration data | |
| JPH0378815B2 (ja) | ||
| JP5462453B2 (ja) | 半導体装置 | |
| JPH11272560A (ja) | 集積回路 | |
| JP2003091459A (ja) | 半導体デバイス内のコードとデータにセキュリティを与えるためのシステムと方法 | |
| JPH08153043A (ja) | マイクロコンピュータの機密保持装置 | |
| US7171563B2 (en) | Method and system for ensuring security of code in a system on a chip | |
| JP2000148594A (ja) | Ｒｏｍデータの読み出しプロテクト回路 | |
| US6081908A (en) | Test method of one chip micro-computer and one chip micro-computer for conducting the test | |
| JPH048838B2 (ja) | ||
| EP1573552B1 (en) | Method and system for alternatively activating a replaceable hardware unit | |
| US7058980B1 (en) | Device and method for protecting memory data against illicit access | |
| CA2505606C (en) | Method and system for alternatively activating a replaceable hardware unit | |
| WO2007026508A1 (ja) | 半導体装置、テストモード制御回路 | |
| US5657444A (en) | Microprocessor with secure programmable read only memory circuit |