JPH05334201A - フラッシュメモリカード書込み回路 - Google Patents
フラッシュメモリカード書込み回路Info
- Publication number
- JPH05334201A JPH05334201A JP4164129A JP16412992A JPH05334201A JP H05334201 A JPH05334201 A JP H05334201A JP 4164129 A JP4164129 A JP 4164129A JP 16412992 A JP16412992 A JP 16412992A JP H05334201 A JPH05334201 A JP H05334201A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- test data
- writing
- memory card
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 フラッシュメモリカード５にバッファＲＡＭ
２のデータを書き込む前に、フラッシュメモリの不良を
検出し、フラッシュメモリの不良による無駄な書込み時
間を少なくする。 【構成】 フラッシュメモリテストデータ書込み手段６
はＣＰＵ１の指示により、フラッシュメモリカード５の
フラッシュメモリにフラッシュメモリテストデータを書
き込み、テストデータ判定手段７はフラッシュメモリテ
ストデータ書き込み手段６の出力を入力とし、フラッシ
ュメモリ内のデータの良否を判定する。アラーム手段８
はテストデータ判定手段７の出力を入力とし、フラッシ
ュメモリ内のデータが不良のときにアラームを出す。
２のデータを書き込む前に、フラッシュメモリの不良を
検出し、フラッシュメモリの不良による無駄な書込み時
間を少なくする。 【構成】 フラッシュメモリテストデータ書込み手段６
はＣＰＵ１の指示により、フラッシュメモリカード５の
フラッシュメモリにフラッシュメモリテストデータを書
き込み、テストデータ判定手段７はフラッシュメモリテ
ストデータ書き込み手段６の出力を入力とし、フラッシ
ュメモリ内のデータの良否を判定する。アラーム手段８
はテストデータ判定手段７の出力を入力とし、フラッシ
ュメモリ内のデータが不良のときにアラームを出す。
Description
【０００１】
【産業上の利用分野】この発明は、フラッシュメモリカ
ードにデータを書き込む場合に、フラッシュメモリの不
良を検出しアラームを発生するフラッシュメモリ書込み
回路についてのものである。
ードにデータを書き込む場合に、フラッシュメモリの不
良を検出しアラームを発生するフラッシュメモリ書込み
回路についてのものである。
【０００２】
【従来の技術】次に、従来技術によるフラッシュメモリ
書込み回路の構成を図２により説明する。図２の１はＣ
ＰＵ、２はバッファＲＡＭ、３は制御部、４ＡはＶcc供
給部、４ＢはＶpp供給部、４Ｃはデータ書き込み部、４
Ｄはアドレス発生部、５はフラッシュメモリカードであ
る。
書込み回路の構成を図２により説明する。図２の１はＣ
ＰＵ、２はバッファＲＡＭ、３は制御部、４ＡはＶcc供
給部、４ＢはＶpp供給部、４Ｃはデータ書き込み部、４
Ｄはアドレス発生部、５はフラッシュメモリカードであ
る。
【０００３】ＶCC供給部４Ａはフラッシュメモリカード
５の書き込みに必要な電源電圧ＶCCを供給する。ＶPP供
給部４Ｂはフラッシュメモリカード５の書き込みに必要
なプログラム電圧ＶPPを供給する。ＣＰＵ１は制御部３
を制御し、ＶCC供給部４ＡとＶPP供給部４Ｂの出力をフ
ラッシュメモリカード５に供給し、バッファＲＡＭ２の
内容をデータ書込み部４Ｃに書き込み、アドレス発生部
４Ｄで発生するフラッシュメモリカード５のアドレスに
データ書き込み部４Ｃの出力を書き込む。
５の書き込みに必要な電源電圧ＶCCを供給する。ＶPP供
給部４Ｂはフラッシュメモリカード５の書き込みに必要
なプログラム電圧ＶPPを供給する。ＣＰＵ１は制御部３
を制御し、ＶCC供給部４ＡとＶPP供給部４Ｂの出力をフ
ラッシュメモリカード５に供給し、バッファＲＡＭ２の
内容をデータ書込み部４Ｃに書き込み、アドレス発生部
４Ｄで発生するフラッシュメモリカード５のアドレスに
データ書き込み部４Ｃの出力を書き込む。
【０００４】次に、フラッシュメモリカード５の構成を
図３により説明する。図３の５Ａはアドレスバッファ、
５Ｂはアドレスデコーダ、５Ｃは入力バッファ、５Ｄ〜
５Ｆはフラッシュメモリ、５Ｇはアドレスバス、５Ｈは
データバス、１１はフラッシュメモリの電源電圧ＶCC、
１２はプログラム電源ＶPP、１３はＰＧＭ信号、１４は
ＯＥ信号、１５はＣＥ信号である。
図３により説明する。図３の５Ａはアドレスバッファ、
５Ｂはアドレスデコーダ、５Ｃは入力バッファ、５Ｄ〜
５Ｆはフラッシュメモリ、５Ｇはアドレスバス、５Ｈは
データバス、１１はフラッシュメモリの電源電圧ＶCC、
１２はプログラム電源ＶPP、１３はＰＧＭ信号、１４は
ＯＥ信号、１５はＣＥ信号である。
【０００５】図３のアドレスバス５Ｇはアドレスバッフ
ァ５Ａからフラッシュメモリ５Ｄ〜５Ｆに入力される。
フラッシュメモリ５Ｄ〜５Ｆに書込むデータはデータバ
ス５Ｈから入力され、ＰＧＭ信号１３による書込みパル
スによって書込まれる。データが書込まれるフラッシュ
メモリは、アドレスデコーダ５Ｂで出力されるＣＥ信号
１５によって決められる。
ァ５Ａからフラッシュメモリ５Ｄ〜５Ｆに入力される。
フラッシュメモリ５Ｄ〜５Ｆに書込むデータはデータバ
ス５Ｈから入力され、ＰＧＭ信号１３による書込みパル
スによって書込まれる。データが書込まれるフラッシュ
メモリは、アドレスデコーダ５Ｂで出力されるＣＥ信号
１５によって決められる。
【０００６】例えば、１Ｍビットのフラッシュメモリ16
個を内蔵したフラッシュメモリカードで、16番目のフラ
ッシュメモリが不良の場合、図２の構成によるフラッシ
ュメモリ書込み回路によりデータを書き込むと、１アド
レスにかかる書込み時間を50μｓとして、１Ｍビットの
書込みにかかる時間は、約 6.5秒である。したがって、
16番目のフラッシュメモリの不良を判定するまでには約
１分37秒かかる。
個を内蔵したフラッシュメモリカードで、16番目のフラ
ッシュメモリが不良の場合、図２の構成によるフラッシ
ュメモリ書込み回路によりデータを書き込むと、１アド
レスにかかる書込み時間を50μｓとして、１Ｍビットの
書込みにかかる時間は、約 6.5秒である。したがって、
16番目のフラッシュメモリの不良を判定するまでには約
１分37秒かかる。
【０００７】
【発明が解決しようとする課題】図２の構成では、フラ
ッシュメモリカードにデータを書き込むときに、書込み
前にフラッシュメモリカード内のフラッシュメモリの不
良を検出しないので、不良のフラッシュメモリが混在し
ている場合、フラッシュメモリの不良検出に時間がかか
る。
ッシュメモリカードにデータを書き込むときに、書込み
前にフラッシュメモリカード内のフラッシュメモリの不
良を検出しないので、不良のフラッシュメモリが混在し
ている場合、フラッシュメモリの不良検出に時間がかか
る。
【０００８】この発明は、従来のフラッシュメモリカー
ド書込み回路にフラッシュメモリテストデータ書込み手
段と、テストデータ判定手段と、アラーム手段を追加
し、書込み前にフラッシュメモリの不良を検出すること
により、フラッシュメモリの不良による無駄な書込み時
間を少なくすることを目的とする。
ド書込み回路にフラッシュメモリテストデータ書込み手
段と、テストデータ判定手段と、アラーム手段を追加
し、書込み前にフラッシュメモリの不良を検出すること
により、フラッシュメモリの不良による無駄な書込み時
間を少なくすることを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するた
め、この発明では、ＣＰＵ１の指示により、バッファＲ
ＡＭ２のデータをフラッシュメモリカード５のフラッシ
ュメモリに書き込むフラッシュメモリカード書き込み回
路において、ＣＰＵ１の指示により、フラッシュメモリ
カード５のフラッシュメモリにフラッシュメモリテスト
データを書き込むフラッシュメモリテストデータ書込み
手段６と、フラッシュメモリテストデータ書き込み手段
６の出力を入力とし、フラッシュメモリ内のデータの良
否を判定するテストデータ判定手段７と、テストデータ
判定手段７の出力を入力とし、フラッシュメモリ内のデ
ータが不良のときにアラームを出すアラーム手段８とを
設け、フラッシュメモリカード５にバッファＲＡＭ２の
データを書き込む前に、フラッシュメモリの不良を検出
する。
め、この発明では、ＣＰＵ１の指示により、バッファＲ
ＡＭ２のデータをフラッシュメモリカード５のフラッシ
ュメモリに書き込むフラッシュメモリカード書き込み回
路において、ＣＰＵ１の指示により、フラッシュメモリ
カード５のフラッシュメモリにフラッシュメモリテスト
データを書き込むフラッシュメモリテストデータ書込み
手段６と、フラッシュメモリテストデータ書き込み手段
６の出力を入力とし、フラッシュメモリ内のデータの良
否を判定するテストデータ判定手段７と、テストデータ
判定手段７の出力を入力とし、フラッシュメモリ内のデ
ータが不良のときにアラームを出すアラーム手段８とを
設け、フラッシュメモリカード５にバッファＲＡＭ２の
データを書き込む前に、フラッシュメモリの不良を検出
する。
【００１０】
【作用】次に、この発明によるフラッシュメモリカード
書き込み回路の構成を図１により説明する。図１の６は
フラッシュメモリテストデータ書込み手段、７はテスト
データ判定手段、８はアラーム手段であり、その他は図
２と同じである。すなわち、図１は図２にフラッシュメ
モリテストデータ書込み手段６、テストデータ判定手段
７及びアラーム手段８を追加したものである。
書き込み回路の構成を図１により説明する。図１の６は
フラッシュメモリテストデータ書込み手段、７はテスト
データ判定手段、８はアラーム手段であり、その他は図
２と同じである。すなわち、図１は図２にフラッシュメ
モリテストデータ書込み手段６、テストデータ判定手段
７及びアラーム手段８を追加したものである。
【００１１】フラッシュメモリテストデータ書込み手段
６はＣＰＵ１の指示により、各フラッシュメモリに対し
て順次テストデータを書き込む。テストデータ判定手段
７は、テストデータを書き込まれたフラッシュメモリの
良否を判定し、フラッシュメモリが不良のときはアラー
ム手段によりアラームを発生する。これをすべてのフラ
ッシュメモリに対して繰り返す。
６はＣＰＵ１の指示により、各フラッシュメモリに対し
て順次テストデータを書き込む。テストデータ判定手段
７は、テストデータを書き込まれたフラッシュメモリの
良否を判定し、フラッシュメモリが不良のときはアラー
ム手段によりアラームを発生する。これをすべてのフラ
ッシュメモリに対して繰り返す。
【００１２】次に、図１の動作を図４のフローチャート
により説明する。図４のステップ２１はフラッシュメモ
リカード内の先頭のフラッシュメモリの番号Ｎを１とす
る。ステップ２２はフラッシュメモリカード内のフラッ
シュメモリの数をＭとする。ステップ２３はフラッシュ
メモリの書込み試験をするためのテストデータｘを１と
する。
により説明する。図４のステップ２１はフラッシュメモ
リカード内の先頭のフラッシュメモリの番号Ｎを１とす
る。ステップ２２はフラッシュメモリカード内のフラッ
シュメモリの数をＭとする。ステップ２３はフラッシュ
メモリの書込み試験をするためのテストデータｘを１と
する。
【００１３】ステップ２４はテストデータｘをＮ番目の
フラッシュメモリに書込む。ステップ２５はテストデー
タを書込むフラッシュメモリが最後であるか判定し、テ
ストデータが書込まれていないフラッシュメモリが存在
する場合は、ステップ３１で、Ｎを１つ加算し、ステッ
プ３２でｘを１つ加算し、ステップ２４からの処理をＮ
＝Ｍになるまで繰り返す。
フラッシュメモリに書込む。ステップ２５はテストデー
タを書込むフラッシュメモリが最後であるか判定し、テ
ストデータが書込まれていないフラッシュメモリが存在
する場合は、ステップ３１で、Ｎを１つ加算し、ステッ
プ３２でｘを１つ加算し、ステップ２４からの処理をＮ
＝Ｍになるまで繰り返す。
【００１４】ステップ２６はフラッシュメモリカード内
の先頭フラッシュメモリの番号Ｎを１とする。ステップ
２７はフラッシュメモリの書込み試験をするためのテス
トデータｘを１とする。ステップ２８はＮ番目のフラッ
シュメモリに書込まれているテストデータがテストデー
タｘであるか比較照合する。テストデータｘと一致しな
い場合は、ステップ２９でアラームを発生し、フラッシ
ュメモリカード書込みを停止する。ステップ３０ではス
テップ２５と同じ処理をする。
の先頭フラッシュメモリの番号Ｎを１とする。ステップ
２７はフラッシュメモリの書込み試験をするためのテス
トデータｘを１とする。ステップ２８はＮ番目のフラッ
シュメモリに書込まれているテストデータがテストデー
タｘであるか比較照合する。テストデータｘと一致しな
い場合は、ステップ２９でアラームを発生し、フラッシ
ュメモリカード書込みを停止する。ステップ３０ではス
テップ２５と同じ処理をする。
【００１５】テストデータｘと一致していた場合は、Ｎ
＝Ｍになるまでフラッシュメモリに書込まれているテス
トデータとテストデータｘの比較照合をする。すべての
フラッシュメモリに対し、テストデータが書込まれてい
た場合を、フラッシュメモリカードへの書込みを許可す
ることにより、無駄な書込み時間を防止する。
＝Ｍになるまでフラッシュメモリに書込まれているテス
トデータとテストデータｘの比較照合をする。すべての
フラッシュメモリに対し、テストデータが書込まれてい
た場合を、フラッシュメモリカードへの書込みを許可す
ることにより、無駄な書込み時間を防止する。
【００１６】
【実施例】例えば、１Ｍビットのフラッシュメモリ16個
を内蔵したフラッシュメモリカードで、16番目のフラッ
シュメモリが不良であった場合、図１の構成によるフラ
ッシュメモリカード書込み回路により、従来と同様にフ
ラッシュメモリカードに書込む。図４のステップ２４
で、テストデータをフラッシュメモリに書込む時間は50
μｓである。この例ではＭ＝16なので、すべてのフラッ
シュメモリにテストデータを書込む時間は、 800μｓで
ある。したがって、ステップ２８で16番目のフラッシュ
メモリが不良であると判定されるのは約 800μｓ後であ
る。
を内蔵したフラッシュメモリカードで、16番目のフラッ
シュメモリが不良であった場合、図１の構成によるフラ
ッシュメモリカード書込み回路により、従来と同様にフ
ラッシュメモリカードに書込む。図４のステップ２４
で、テストデータをフラッシュメモリに書込む時間は50
μｓである。この例ではＭ＝16なので、すべてのフラッ
シュメモリにテストデータを書込む時間は、 800μｓで
ある。したがって、ステップ２８で16番目のフラッシュ
メモリが不良であると判定されるのは約 800μｓ後であ
る。
【００１７】
【発明の効果】この発明によれば、従来のフラッシュメ
モリカード書込み回路にフラッシュメモリテストデータ
書込み手段と、テストデータ判定手段と、アラーム手段
を追加し、書込み前にフラッシュメモリの不良を検出す
るので、フラッシュメモリの不良による無駄な書込み時
間を少なくすることができる。
モリカード書込み回路にフラッシュメモリテストデータ
書込み手段と、テストデータ判定手段と、アラーム手段
を追加し、書込み前にフラッシュメモリの不良を検出す
るので、フラッシュメモリの不良による無駄な書込み時
間を少なくすることができる。
【図１】この発明によるフラッシュメモリカード書込み
回路の構成図である。
回路の構成図である。
【図２】従来技術によるフラッシュメモリカード書込み
回路の構成図である。
回路の構成図である。
【図３】フラッシュメモリカード５の構成図である。
【図４】図１のフローチャートである。
１ ＣＰＵ ２ バッファＲＡＭ ３ 制御部 ４Ａ ＶCC供給部 ４Ｂ ＶPP供給部 ４Ｃ データ書込み部 ４Ｄ アドレス発生部 ５ フラッシュメモリカード ６ フラッシュメモリテストデータ書込み手段 ７ テストデータ判定手段 ８ アラーム手段
Claims (1)
- 【請求項１】 ＣＰＵ(1) の指示により、バッファＲＡ
Ｍ(2) のデータをフラッシュメモリカード(5) のフラッ
シュメモリに書き込むフラッシュメモリカード書き込み
回路において、 ＣＰＵ(1) の指示により、フラッシュメモリカード(5)
のフラッシュメモリにフラッシュメモリテストデータを
書き込むフラッシュメモリテストデータ書込み手段(6)
と、 フラッシュメモリテストデータ書込み手段(6) の出力を
入力とし、フラッシュメモリ内のデータの良否を判定す
るテストデータ判定手段(7) と、 テストデータ判定手段(7) の出力を入力とし、フラッシ
ュメモリ内のデータが不良のときにアラームを出すアラ
ーム手段(8) とを設け、 フラッシュメモリカード(5) にバッファＲＡＭ(2) のデ
ータを書き込む前に、フラッシュメモリの不良を検出す
ることを特徴とするフラッシュメモリカード書込み回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164129A JPH05334201A (ja) | 1992-05-29 | 1992-05-29 | フラッシュメモリカード書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164129A JPH05334201A (ja) | 1992-05-29 | 1992-05-29 | フラッシュメモリカード書込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334201A true JPH05334201A (ja) | 1993-12-17 |
Family
ID=15787303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164129A Pending JPH05334201A (ja) | 1992-05-29 | 1992-05-29 | フラッシュメモリカード書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334201A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525967B1 (en) | 1995-02-10 | 2003-02-25 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
-
1992
- 1992-05-29 JP JP4164129A patent/JPH05334201A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525967B1 (en) | 1995-02-10 | 2003-02-25 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| US6581146B1 (en) | 1995-02-10 | 2003-06-17 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| US6744673B2 (en) | 1995-02-10 | 2004-06-01 | Micron Technology, Inc. | Feedback biasing integrated circuit |
| US6914822B2 (en) | 1995-02-10 | 2005-07-05 | Micron Technology Inc. | Read-biasing and amplifying system |
| US6996010B2 (en) | 1995-02-10 | 2006-02-07 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
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