JPH0580125A - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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- JPH0580125A JPH0580125A JP23987091A JP23987091A JPH0580125A JP H0580125 A JPH0580125 A JP H0580125A JP 23987091 A JP23987091 A JP 23987091A JP 23987091 A JP23987091 A JP 23987091A JP H0580125 A JPH0580125 A JP H0580125A
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Abstract
(57)【要約】
【目的】 ＲＯＭのリダンダンシにおいて、プログラム
の簡易化とテスタ処理能力の向上とを図る。 【構成】 テスタコントローラ１により制御されたパタ
ーン発生器２から出力された試験信号によりテストされ
たＤＵＴ４のアドレスごとのテスト結果がフェイルメモ
リ７に書き込まれる。リダンダンシアナライザ８はフェ
イルメモリ７のテスト結果を読み出し、置換すべき不良
の行（列）情報をプログラムアドレス発生器１０に出力
する。プログラムアドレス発生器１０はリダンダンシア
ナライザ８の結果から各置換行（列）に対して列（行）
数分のアドレス発生を行う。 【効果】 置換後の予備行（列）へのデータ書き込み用
の専用のマイクロプログラムが不要となり、高速処理が
できる。
の簡易化とテスタ処理能力の向上とを図る。 【構成】 テスタコントローラ１により制御されたパタ
ーン発生器２から出力された試験信号によりテストされ
たＤＵＴ４のアドレスごとのテスト結果がフェイルメモ
リ７に書き込まれる。リダンダンシアナライザ８はフェ
イルメモリ７のテスト結果を読み出し、置換すべき不良
の行（列）情報をプログラムアドレス発生器１０に出力
する。プログラムアドレス発生器１０はリダンダンシア
ナライザ８の結果から各置換行（列）に対して列（行）
数分のアドレス発生を行う。 【効果】 置換後の予備行（列）へのデータ書き込み用
の専用のマイクロプログラムが不要となり、高速処理が
できる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路試験装置（以
下、ＩＣテスタという。）に利用され、特に、ＲＯＭ
（リードオンリーメモリ）を測定するためのＲＯＭ測定
手段に関する。
下、ＩＣテスタという。）に利用され、特に、ＲＯＭ
（リードオンリーメモリ）を測定するためのＲＯＭ測定
手段に関する。
【０００２】
【従来の技術】一般にＲＯＭの生産工程において使用さ
れるリダンダンシ技術とは、不良セルを有するアドレス
を、行あるいは列単位にあらかじめチップ上に用意され
た予備の行あるいは列と論理的に置き換え、さらにＰＲ
ＯＭ（プログラマブルＲＯＭ）構造である置き換え後の
予備の行あるいは列に正しい情報をプログラムすること
により、限られた不良アドレス数までの不良チップを修
復し良品とする。
れるリダンダンシ技術とは、不良セルを有するアドレス
を、行あるいは列単位にあらかじめチップ上に用意され
た予備の行あるいは列と論理的に置き換え、さらにＰＲ
ＯＭ（プログラマブルＲＯＭ）構造である置き換え後の
予備の行あるいは列に正しい情報をプログラムすること
により、限られた不良アドレス数までの不良チップを修
復し良品とする。
【０００３】この目的のために、従来のＩＣテスタでは
図４に示すように、コンピュータ等により構成されたテ
スタコントローラ１により制御されたパターン発生器２
から出力された試験信号はドライバ３を経由して被テス
ト集積回路（以下、ＤＵＴという。）４に印加される。
ＤＵＴ４の出力はコンパレータ５によりデータメモリ６
に格納された期待値データと比較され、各アドレス単位
に良、不良が判定される。フェイルメモリ７にはＤＵＴ
４に印加される試験信号のうち、ＤＵＴ４と同等なアド
レス信号が印加される構造となっており、同時に、コン
パレータ５で判定された良、不良結果が前記アドレス信
号が示すアドレスに書き込まれる構造となっている。よ
ってテスト終了時においてはＤＵＴ４のアドレスに対応
した良、不良情報（以下、ビットマップという。）がフ
ェイルメモリ７に記録されていることとなる。リダンダ
ンシアナライザ８は、フェイルメモリ７のフェイルビッ
トマップを読み出し、あらかじめ定められた判定アルゴ
リズムにより、置換すべき不良の行あるいは列情報をテ
スタコントローラ１に出力する構造となっている。
図４に示すように、コンピュータ等により構成されたテ
スタコントローラ１により制御されたパターン発生器２
から出力された試験信号はドライバ３を経由して被テス
ト集積回路（以下、ＤＵＴという。）４に印加される。
ＤＵＴ４の出力はコンパレータ５によりデータメモリ６
に格納された期待値データと比較され、各アドレス単位
に良、不良が判定される。フェイルメモリ７にはＤＵＴ
４に印加される試験信号のうち、ＤＵＴ４と同等なアド
レス信号が印加される構造となっており、同時に、コン
パレータ５で判定された良、不良結果が前記アドレス信
号が示すアドレスに書き込まれる構造となっている。よ
ってテスト終了時においてはＤＵＴ４のアドレスに対応
した良、不良情報（以下、ビットマップという。）がフ
ェイルメモリ７に記録されていることとなる。リダンダ
ンシアナライザ８は、フェイルメモリ７のフェイルビッ
トマップを読み出し、あらかじめ定められた判定アルゴ
リズムにより、置換すべき不良の行あるいは列情報をテ
スタコントローラ１に出力する構造となっている。
【０００４】テスタコントローラ１ではリダンダンシア
ナライザ８から出力された置換すべき不良の行あるいは
列情報をもとにパターン発生器２に置換アドレスを発生
させる。置換はＲＯＭ内部のデコータ回路に電流を流す
ことによりプログラムヒューズを切断し行われる。この
後、置換されたアドレスに対して正しいデータのプログ
ラムが行われるが、このとき、パターン発生器から出力
されたアドレス信号はドライバ３を経由してＤＵＴ４に
印加されるとともに、ＤＵＴ４の全アドレスの正しいデ
ータをドライバ９を経由して印加する。さらに、ＤＵＴ
４にはプログラムパルスが印加され、置換後のアドレス
に正しいデータがプログラムされる。このプログラミン
グは一般的なＰＲＯＭのプログラムの手法と同等であ
る。
ナライザ８から出力された置換すべき不良の行あるいは
列情報をもとにパターン発生器２に置換アドレスを発生
させる。置換はＲＯＭ内部のデコータ回路に電流を流す
ことによりプログラムヒューズを切断し行われる。この
後、置換されたアドレスに対して正しいデータのプログ
ラムが行われるが、このとき、パターン発生器から出力
されたアドレス信号はドライバ３を経由してＤＵＴ４に
印加されるとともに、ＤＵＴ４の全アドレスの正しいデ
ータをドライバ９を経由して印加する。さらに、ＤＵＴ
４にはプログラムパルスが印加され、置換後のアドレス
に正しいデータがプログラムされる。このプログラミン
グは一般的なＰＲＯＭのプログラムの手法と同等であ
る。
【０００５】
【発明が解決しようとする課題】前述した従来のＩＣテ
スタにおいては、置換後にデータ書き込みを行う際、ま
ずパターン発生器２にアドレス発生を行わせるための、
テストプログラムに記述されたマイクロプログラムによ
りＤＵＴ４に印加されるべき置換アドレスがパターン発
生器２により発生される。通常、置換は行あるいは列単
位に実施される構造となっているため、例えば、１行の
置き換えに際しては１行が有する列アドレス数分のアド
レス発生が必要となる。通常、置換されるべき行あるい
は列は複数存在する。マイクロプログラムは１行あるい
は１列単位にプログラムされ、置換情報はパラメータ変
数としてマイクロプログラムに渡され、該当の１行ある
いは１列のプログラミングが行われる。置き換えられる
行あるいは列は通常複数存在し、マイクロプログラムは
置き換える行あるいは列の数だけ異なるパラメータ変数
により起動される。
スタにおいては、置換後にデータ書き込みを行う際、ま
ずパターン発生器２にアドレス発生を行わせるための、
テストプログラムに記述されたマイクロプログラムによ
りＤＵＴ４に印加されるべき置換アドレスがパターン発
生器２により発生される。通常、置換は行あるいは列単
位に実施される構造となっているため、例えば、１行の
置き換えに際しては１行が有する列アドレス数分のアド
レス発生が必要となる。通常、置換されるべき行あるい
は列は複数存在する。マイクロプログラムは１行あるい
は１列単位にプログラムされ、置換情報はパラメータ変
数としてマイクロプログラムに渡され、該当の１行ある
いは１列のプログラミングが行われる。置き換えられる
行あるいは列は通常複数存在し、マイクロプログラムは
置き換える行あるいは列の数だけ異なるパラメータ変数
により起動される。
【０００６】以上を遂行するテストプログラムには、前
記パラメータ変数を取り込み置換アドレス発生をパター
ン発生器２に行わせるマイクロプログラムと、アドレス
をリダンダンシアナライザ７から読み込み置き換える行
あるいは列の数だけパラメータ変数を変更しつつマイク
ロプログラムを起動させるコントロールプログラムとが
必要となり、プログラム自体が大きく、複雑になる欠点
がある。さらに、１列あるいは１行のプログラミングが
終了するごとにＣＰＵスピードで実行されるコントロー
ルプログラムに実行が移されるため、プログラミングに
要する実行時間が比較的大きくなり、量産時のテスタ処
理能力の向上が図れない欠点がある。
記パラメータ変数を取り込み置換アドレス発生をパター
ン発生器２に行わせるマイクロプログラムと、アドレス
をリダンダンシアナライザ７から読み込み置き換える行
あるいは列の数だけパラメータ変数を変更しつつマイク
ロプログラムを起動させるコントロールプログラムとが
必要となり、プログラム自体が大きく、複雑になる欠点
がある。さらに、１列あるいは１行のプログラミングが
終了するごとにＣＰＵスピードで実行されるコントロー
ルプログラムに実行が移されるため、プログラミングに
要する実行時間が比較的大きくなり、量産時のテスタ処
理能力の向上が図れない欠点がある。
【０００７】本発明の目的は、前記の欠点を除去するこ
とにより、テストプログラムの簡易化と、テスタ処理能
力の向上とを図ったＩＣテスタを提供することにある。
とにより、テストプログラムの簡易化と、テスタ処理能
力の向上とを図ったＩＣテスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、被試験集積回
路の試験信号を発生するパターン発生器と、期待値デー
タを格納するデータメモリと、前記被試験集積回路の出
力と前記期待値データとを比較する比較回路と、この比
較回路による比較結果を格納するフェイルメモリと、こ
のフェイルメモリに格納された比較結果を読み出し前記
被試験集積回路の不良の行および列を置換するための置
換情報を生成出力するリダンダンシアナライザと、全体
の制御を行うテスタコントローラとを備えた集積回路試
験装置において、前記リダンダンシアナライザの出力す
る置換情報に基づき予備行１行分あるいは予備列１列分
のアドレスデータを発生するプログラムアドレス発生器
と、不良置換時にこのプログラムアドレス発生器の出力
を選択し前記データメモリに入力するマルチプレクサと
を備えたことを特徴とする。
路の試験信号を発生するパターン発生器と、期待値デー
タを格納するデータメモリと、前記被試験集積回路の出
力と前記期待値データとを比較する比較回路と、この比
較回路による比較結果を格納するフェイルメモリと、こ
のフェイルメモリに格納された比較結果を読み出し前記
被試験集積回路の不良の行および列を置換するための置
換情報を生成出力するリダンダンシアナライザと、全体
の制御を行うテスタコントローラとを備えた集積回路試
験装置において、前記リダンダンシアナライザの出力す
る置換情報に基づき予備行１行分あるいは予備列１列分
のアドレスデータを発生するプログラムアドレス発生器
と、不良置換時にこのプログラムアドレス発生器の出力
を選択し前記データメモリに入力するマルチプレクサと
を備えたことを特徴とする。
【０００９】
【作用】プログラムアドレス発生器は、リダンダンシア
ナライザが出力する置換情報に基づき予備行１行分ある
いは予備列１列分のアドレスデータを発生する。そし
て、マルチプレクサは不良行、列の予備行、列への置換
時に、プログラムアドレス発生器が発生する予備行、列
のアドレスデータをデータメモリに入力する。
ナライザが出力する置換情報に基づき予備行１行分ある
いは予備列１列分のアドレスデータを発生する。そし
て、マルチプレクサは不良行、列の予備行、列への置換
時に、プログラムアドレス発生器が発生する予備行、列
のアドレスデータをデータメモリに入力する。
【００１０】従って、従来必要とした置換情報を取り込
み、置換行、列のアドレスをパターン発生器により発生
させるための専用のマイクロプログラムが不要となると
ともに、置換起動用のコントロールプログラムが簡単で
よくなり、同時にテスタ処理能力が向上される。
み、置換行、列のアドレスをパターン発生器により発生
させるための専用のマイクロプログラムが不要となると
ともに、置換起動用のコントロールプログラムが簡単で
よくなり、同時にテスタ処理能力が向上される。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の第一実施例を示すブロック
構成図である。
構成図である。
【００１３】本第一実施例は、ＤＵＴ４の試験信号を発
生するパターン発生器２と、前記試験信号をＤＵＴ４に
入力するドライバ３と、期待値データを格納するデータ
メモリ６と、ＤＵＴ４の出力と前記期待値データとを比
較する比較回路としてのコンパレータ５と、このコンパ
レータ５による比較結果を格納するフェイルメモリ７
と、このフェイルメモリ７に格納された比較結果を読み
出しＤＵＴ４の不良の行および列を置換するための置換
情報を生成出力するリダンダンシアナライザ８と、デー
タメモリ６の出力をＤＵＴ４に入力するドライバ９と、
全体の制御を行うテスタコントローラ１とを備えたＩＣ
テスタにおいて、本発明の特徴とするところの、リダン
ダンシアナライザ８の出力する置換情報に基づき予備行
１行分あるいは予備列１列分のアドレスデータを発生す
るプログラムアドレス発生器１０と、不良置換時にこの
プログラムアドレス発生器１０の出力を選択しＤＵＴ４
およびデータメモリ６に入力するマルチプレクサ１１と
を備えている。
生するパターン発生器２と、前記試験信号をＤＵＴ４に
入力するドライバ３と、期待値データを格納するデータ
メモリ６と、ＤＵＴ４の出力と前記期待値データとを比
較する比較回路としてのコンパレータ５と、このコンパ
レータ５による比較結果を格納するフェイルメモリ７
と、このフェイルメモリ７に格納された比較結果を読み
出しＤＵＴ４の不良の行および列を置換するための置換
情報を生成出力するリダンダンシアナライザ８と、デー
タメモリ６の出力をＤＵＴ４に入力するドライバ９と、
全体の制御を行うテスタコントローラ１とを備えたＩＣ
テスタにおいて、本発明の特徴とするところの、リダン
ダンシアナライザ８の出力する置換情報に基づき予備行
１行分あるいは予備列１列分のアドレスデータを発生す
るプログラムアドレス発生器１０と、不良置換時にこの
プログラムアドレス発生器１０の出力を選択しＤＵＴ４
およびデータメモリ６に入力するマルチプレクサ１１と
を備えている。
【００１４】次に、本発明第一実施例の動作について説
明する。ＤＵＴ４がテストされ、フェイルメモリ７に取
られたビットマップがリダンダンシアナライザ８により
解析され、置換すべき行あるいは列がリダンダンシアナ
ライザ８により出力されるのは図４の従来例と同様であ
る。リダンダンシアナライザ８より出力された置換すべ
き行あるいは列情報はプログラムアドレス発生器１０に
入力される。プログラムアドレス発生器１０では置換す
べきそれぞれの行あるいは列に対して列数分あるいは行
数分の列アドレスあるいは行アドレスを発生する。この
とき、プログラムアドレス発生器１０の出力はマルチプ
レクサ１１により選択されており、ドライバ３によりＤ
ＵＴ４に印加されるとともにデータメモリ６にも印加さ
れ、プログラムされるべきデータがドライバ９によりＤ
ＵＴ４に印加される。さらに、ＤＵＴ４に対してＰＲＯ
Ｍの書き込みと同等の書き込み信号を印加することによ
り、不良行あるいは列と置換後の予備行あるいは列に対
して正しいデータをプログラムすることが可能となる。
明する。ＤＵＴ４がテストされ、フェイルメモリ７に取
られたビットマップがリダンダンシアナライザ８により
解析され、置換すべき行あるいは列がリダンダンシアナ
ライザ８により出力されるのは図４の従来例と同様であ
る。リダンダンシアナライザ８より出力された置換すべ
き行あるいは列情報はプログラムアドレス発生器１０に
入力される。プログラムアドレス発生器１０では置換す
べきそれぞれの行あるいは列に対して列数分あるいは行
数分の列アドレスあるいは行アドレスを発生する。この
とき、プログラムアドレス発生器１０の出力はマルチプ
レクサ１１により選択されており、ドライバ３によりＤ
ＵＴ４に印加されるとともにデータメモリ６にも印加さ
れ、プログラムされるべきデータがドライバ９によりＤ
ＵＴ４に印加される。さらに、ＤＵＴ４に対してＰＲＯ
Ｍの書き込みと同等の書き込み信号を印加することによ
り、不良行あるいは列と置換後の予備行あるいは列に対
して正しいデータをプログラムすることが可能となる。
【００１５】図２はプログラムアドレス発生器１０の一
例を示すブロック構成図である。プログラムアドレス発
生器１０は、行レジスタ１２、列レジスタ１３、初期値
レジスタ１４および１５、行演算器１６、列演算器１
７、行ラッチ１８ならびに列ラッチ１９を含み、次のよ
うに動作を行う。
例を示すブロック構成図である。プログラムアドレス発
生器１０は、行レジスタ１２、列レジスタ１３、初期値
レジスタ１４および１５、行演算器１６、列演算器１
７、行ラッチ１８ならびに列ラッチ１９を含み、次のよ
うに動作を行う。
【００１６】置換すべき行あるいは列情報はマルチプレ
クサ１１により行情報であれば行レジスタ１２へ、列情
報であれば列レジスタ１３へ格納される。行レジスタ１
２および列レジスタ１３は複数のレジスタから構成され
ており、順次、行演算器１６および列演算器１７へ交互
に置換情報が出力される。行レジスタ１２より行演算器
１６へ置換情報が送られた場合、列演算器１７の入力は
初期値レジスタ１５が選択される。行演算器１６および
列演算器１７の演算モードには＋１のインクリメントモ
ードと、何も行わないホールドモードがあり、行演算器
１６はホールドモードに、列演算器１７はインクリメン
ドモードに設定される。また、行演算器１６および列演
算器１７の出力はそれぞれ行ラッチ１８および列ラッチ
１９を経由して、行演算器１６および列演算器１７の入
力にフィードバックされる。よって、演算実行が行われ
るに伴い行演算器１６および列演算器１７の出力におい
ては、行アドレスは固定のままであり、列演算器１７に
おいては０から＋１ずつインクリメントされてゆき、１
列分の列アドレス発生が行われると演算は停止される。
列レジスタ１３から列演算器１７へ置換情報が送られた
場合も同様にして列アドレスが固定のままで、行アドレ
スが０からインクリメントされ、１行分のアドレスが発
生される。
クサ１１により行情報であれば行レジスタ１２へ、列情
報であれば列レジスタ１３へ格納される。行レジスタ１
２および列レジスタ１３は複数のレジスタから構成され
ており、順次、行演算器１６および列演算器１７へ交互
に置換情報が出力される。行レジスタ１２より行演算器
１６へ置換情報が送られた場合、列演算器１７の入力は
初期値レジスタ１５が選択される。行演算器１６および
列演算器１７の演算モードには＋１のインクリメントモ
ードと、何も行わないホールドモードがあり、行演算器
１６はホールドモードに、列演算器１７はインクリメン
ドモードに設定される。また、行演算器１６および列演
算器１７の出力はそれぞれ行ラッチ１８および列ラッチ
１９を経由して、行演算器１６および列演算器１７の入
力にフィードバックされる。よって、演算実行が行われ
るに伴い行演算器１６および列演算器１７の出力におい
ては、行アドレスは固定のままであり、列演算器１７に
おいては０から＋１ずつインクリメントされてゆき、１
列分の列アドレス発生が行われると演算は停止される。
列レジスタ１３から列演算器１７へ置換情報が送られた
場合も同様にして列アドレスが固定のままで、行アドレ
スが０からインクリメントされ、１行分のアドレスが発
生される。
【００１７】図３は本発明の第二実施例を示すブロック
構成図である。
構成図である。
【００１８】本第二実施例は、図１の第一実施例におい
て、本発明の特徴とするところの、プログラムアドレス
発生器１０の入力として、リダンダンシアナライザ８の
出力をテスタコントローラ１を介して入力するようにし
たものである。。
て、本発明の特徴とするところの、プログラムアドレス
発生器１０の入力として、リダンダンシアナライザ８の
出力をテスタコントローラ１を介して入力するようにし
たものである。。
【００１９】本第二実施例においては、リダンダンシア
ナライザ８の出力はテスタコントローラ１に入力されて
おり、テストプログラムにより判断あるいは加工後プロ
グラムアドレス発生器１０に送出することにより、プロ
グラムアドレス発生をフレキシブル化したものであり、
将来予想される複雑な構造のデバイスに対応できる。
ナライザ８の出力はテスタコントローラ１に入力されて
おり、テストプログラムにより判断あるいは加工後プロ
グラムアドレス発生器１０に送出することにより、プロ
グラムアドレス発生をフレキシブル化したものであり、
将来予想される複雑な構造のデバイスに対応できる。
【００２０】
【発明の効果】以上説明したように本発明は、置換後の
予備行あるいは列へのデータプログラミングがプログラ
ムアドレス発生器により行われるため、従来のテストプ
ログラムに記述されるマイクロプログラムにより行われ
る方式と比較して、簡単に、高速で実行され、テストプ
ログラムの簡易化、テスタ処理能力の向上を図ることが
できる効果がある。
予備行あるいは列へのデータプログラミングがプログラ
ムアドレス発生器により行われるため、従来のテストプ
ログラムに記述されるマイクロプログラムにより行われ
る方式と比較して、簡単に、高速で実行され、テストプ
ログラムの簡易化、テスタ処理能力の向上を図ることが
できる効果がある。
【図１】本発明の第一実施例を示すブロック構成図。
【図２】そのプログラムアドレス発生器の一例を示すブ
ロック構成図。
ロック構成図。
【図３】本発明第二実施例を示すブロック構成図。
【図４】従来例を示すブロック構成図。
１ テスタコントローラ ２ パターン発生器 ３ ドライバ ４ 被試験集積回路（ＤＵＴ） ５ コンパレータ ６ データメモリ ７ フェイルメモリ ８ リダンダンシアナライザ ９ ドライバ １０ プログラムアドレス発生器 １１ マルチプレクサ １２ 行レジスタ １３ 列レジスタ １４、１５ 初期値レジスタ １６ 行演算器 １７ 列演算器 １８ 行ラッチ １９ 列ラッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ａ 9288−5Ｌ
Claims (1)
- 【請求項１】 被試験集積回路の試験信号を発生するパ
ターン発生器と、期待値データを格納するデータメモリ
と、前記被試験集積回路の出力と前記期待値データとを
比較する比較回路と、この比較回路による比較結果を格
納するフェイルメモリと、このフェイルメモリに格納さ
れた比較結果を読み出し前記被試験集積回路の不良の行
および列を置換するための置換情報を生成出力するリダ
ンダンシアナライザと、全体の制御を行うテスタコント
ローラとを備えた集積回路試験装置において、 前記リダンダンシアナライザの出力する置換情報に基づ
き予備行１行分あるいは予備列１列分のアドレスデータ
を発生するプログラムアドレス発生器と、不良置換時に
このプログラムアドレス発生器の出力を選択し前記デー
タメモリに入力するマルチプレクサとを備えたことを特
徴とする集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23987091A JP3079676B2 (ja) | 1991-09-19 | 1991-09-19 | 集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23987091A JP3079676B2 (ja) | 1991-09-19 | 1991-09-19 | 集積回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0580125A true JPH0580125A (ja) | 1993-04-02 |
| JP3079676B2 JP3079676B2 (ja) | 2000-08-21 |
Family
ID=17051108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23987091A Expired - Fee Related JP3079676B2 (ja) | 1991-09-19 | 1991-09-19 | 集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079676B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206237B2 (en) | 2004-05-22 | 2007-04-17 | Samsung Electronics Co., Ltd. | Apparatus and method for testing a memory device with multiple address generators |
-
1991
- 1991-09-19 JP JP23987091A patent/JP3079676B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206237B2 (en) | 2004-05-22 | 2007-04-17 | Samsung Electronics Co., Ltd. | Apparatus and method for testing a memory device with multiple address generators |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3079676B2 (ja) | 2000-08-21 |
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