JP3241386B2 - フラッシュ・メモリのためのフィルタリングされたシリアルイベント制御型コマンド・ポート - Google Patents

フラッシュ・メモリのためのフィルタリングされたシリアルイベント制御型コマンド・ポート

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JP3241386B2
JP3241386B2 JP52441196A JP52441196A JP3241386B2 JP 3241386 B2 JP3241386 B2 JP 3241386B2 JP 52441196 A JP52441196 A JP 52441196A JP 52441196 A JP52441196 A JP 52441196A JP 3241386 B2 JP3241386 B2 JP 3241386B2
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  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description

【発明の詳細な説明】 発明の分野 本発明は、一般的には電気的にプログラム可能で電気
的に消去可能な読み出し専用メモリに関し、具体的には
フラッシュ・メモリ装置内へ状態及びコマンドのデータ
をより効果的にラッチするためのフィルタ付き順次事象
制御型コマンド・ポートに関する。
発明の背景 パーソナル・コンピュータが市場に紹介されてから、
その能力と柔軟性は急速に発達してきた。その結果、コ
ンピュータの使用は急激に増加し、社会に非常な影響を
与えてきた。本質的には、パーソナル・コンピュータは
マイクロプロセッサ・チップ、ランダム・アクセス・メ
モリ、および不揮発性メモリから構成される。不揮発性
メモリとは、電力がもはやチップに供給されなくなって
も、過去に記憶した情報を保持するメモリである。不揮
発性メモリの１つのタイプは読み出し専用フラッシュ・
メモリであって、これは紫外線への露光によってではな
く電気的に、消去することができる。さらに、読み出し
専用フラッシュ・メモリは電気的にプログラム可能であ
る。
マイクロプロセッサに接続された不揮発性メモリから
情報を簡単に読み出したり書き込んだりするために、種
々のメモリ・コマンド・インタフェースが考え出されて
きた。そのようなインタフェースを使用すると、マイク
ロプロセッサは、メモリ・チップに接続されたデータ線
を介して「消去」または「プログラム」のようなコマン
ドを出すことができる。チップは、典型的には、これら
のコマンドを解読して実行する論理回路を含んでいる。
先行技術は、この論理回路を実施するのに種々の方法
を使用する。図１は、本願の請求項１の前提条件がその
基礎を置く米国特許第5,222,076号に開示される実施例
の１つを示す。コマンドの実行を要求するために、マイ
クロプロセッサの制御線は、線CEおよびWEを低にするこ
とによって、非同期クロック信号を外部的に生成する。
典型的には、クロック信号は約50ナノ秒（ns）の間継続
し、連続したクロック信号の間の時間はそれよりも短く
て10ナノ秒に近い。
しかしながら、そのような短い持続時間は、メモリ装
置の論理回路が所望のコマンドを正しく実行することを
妨げる可能性がある。典型的には、データは、外部的に
生成された非同期クロック信号に付随してコマンド・レ
ジスタおよび状態レジスタへラッチされる。次に、状態
デコーダ・ブロックがこれらのレジスタの出力を解読
し、適切なコマンドの実行を命令する。しかしながら、
チップに関連した寄生キャパシタンスは、典型的には、
データがデータ・バスを通ってレジスタへ移動するのを
遅延させる。データがレジスタに到達する前に、マイク
ロプロセッサは他のクロック信号を生成して、２番目の
コマンドが異なったデータに対して実行されることを要
求する可能性がある。これはデコーダ・ブロックを混乱
させ、デコーダ・ブロックは間違ったデータに対して２
番目のコマンドの実行を命令し、最初のコマンドの実行
が行われない可能性がある。
たとえば、マイクロプロセッサは最初のデータに対し
て最初のコマンドの実行を要求するものとする。状態デ
コーダ・ブロックはこのコマンドを受け取り、最初のデ
ータがデータ・バスを通って状態レジスタとコマンド・
レジスタに移動するのを待ち始める。しかしながら、デ
ータがこれらのレジスタに到着する前に、マイクロプロ
セッサは２番目のコマンドが２番目のデータに対して実
行されるのを要求するかもしれない。デコーダ・ブロッ
クは、最初のデータがレジスタに到着する前に、この２
番目のコマンドを受け取るかもしれない。最初のデータ
が到着したとき、ブロックは２番目のコマンドが最初の
データに対して実行されることを命令し、したがって間
違った命令が最初のデータに対して実行されることを命
令する。このように、先行技術のアプローチの欠点は、
この種の問題が起こるのを避けるために、不揮発性メモ
リ・チップの設計に細心の注意が必要となることであ
る。
しかしながら、注意すべきは、一度コマンドがコマン
ド・アーキテクチャによって受け取られると、そのコマ
ンドはそこにラッチされ、そのアーキテクチャによって
受け取られた次のデータは、最後に受け取られたコマン
ドがその次のデータに対して実行されることである。た
とえば、COMMAND−DATA1−DATA2のシーケンスで、DATA1
およびDATA2の双方は、それらデータに対して実行され
るCOMMANDを有する。言い換えれば、たとえば、COMMAND
をDATA1およびDATA2の双方に対して実行するのに、別個
に送られてきたデータは別個に送られるコマンドを必要
としない（コマンドをCOMMAND−DATA1−COMMAND−DATA2
とする必要はない）。さらに、コマンド・アーキテクチ
ャが最初に電源を投入され、コマンドがまだ送られてい
ないとき、デフォルトのコマンドは、典型的には読み出
しコマンドとなる。
このように、コマンド・アーキテクチャへの並行的ア
プローチは、そのようなアプローチに内在するコマンド
処理と状態処理の同時的性質のために、さらに問題を起
こす。状態レジスタは、コマンド・レジスタがバスから
コマンドを読み出し処理することと並行してバスからデ
ータを読み出し処理しなければならない。これらのレジ
スタは、ほとんど同時にそれらの処理結果を状態デコー
ダ・ブロックへ出力しなければならない。そうでない
と、状態デコーダは正しいデータに対する正しいコマン
ドの実行を命令することができない。先行技術の不揮発
性メモリをコマンド・アーキテクチャで使用する場合、
設計者はこのような状態が生じないように適切な注意を
払わなければならない。
さらに、先行技術のアプローチは、WEおよびCE線上の
雑音を非常に受けやすい。不揮発性メモリ装置の内部論
理回路は、WEおよびCE線上で生じる同時的雑音の短いバ
ーストでさえ、マイクロプロセッサによって外部的に生
成された非同期クロック信号として受け取る可能性があ
る。それによって、状態レジスタとコマンド・レジスタ
は誤ったラッチ動作を行い、状態デコーダ・ブロックは
誤った解読動作を行う。デコーダ・ブロックは装置内の
データに対してコマンドの実行を命令するが、そのよう
なことはマイクロプロセッサが実際に要求しなかったこ
とである。したがって、先行技術のアプローチの欠点
は、CEおよびWE線上に生じる雑音の影響を受けてメモリ
装置内のデータに対して誤ったコマンドが実行されやす
いことである。
この問題は、CE線が典型的に低に結合されている多く
のシステムで増強される。その場合、WE線上の雑音だけ
で十分にコマンドの誤った実行が生じる。コマンド・ア
ーキテクチャは、消去コマンドの実行を２つの部分に分
ける。すなわち、そのコマンドの発生を命令する消去設
定コマンドと、そのコマンドが実行されたことを検証す
る消去確認コマンドである。消去設定コマンドが正しく
実行されたとしても、コマンド・レジスタが消去確認コ
マンドを受け取る前のWE上の雑音は、動作の正しい実行
を妨げる。それは、消去設定コマンドを処理した後で、
状態レジスタが消去確認コマンドの受け取りを期待する
ためである。消去確認コマンドを受け取らないと、バス
上の次のコマンドが消去確認コマンドであっても、状態
レジスタはエラー信号を出す。したがって、雑音の多い
環境で動作する先行技術のメモリ装置は、パフォーマン
スの低下をもたらす。
発明の概要 本発明は、その主旨が請求項1,8,9にそれぞれ示され
ている。本発明は、WEおよびCE線上に送出された信号の
中で所定持続時間よりも短いものをフィルタリングし、
コマンド・アーキテクチャ内でコマンドと状態の処理を
連続的方式で実行する回路を提供することである。本発
明は、状態ブロック・デコーダが誤ったコマンドの実行
を命令する潜在性を除く。なぜなら、持続時間は、デー
タがデータ・バスを通ってレジスタへ移動する遅延時間
よりも長いことが必要だからである。さらに、本発明は
誤った実行の潜在性を除く。なぜなら、単一のレジスタ
がバスからデータとコマンドの情報を取得し、それを連
続的な方式で処理するからである。さらに、本発明は、
デコーダに間違ったコマンドの実行を命令させるような
雑音への感受性を除く。なぜなら、典型的に、そのよう
な雑音は、本発明が通過を許す信号よりも短い持続時間
を有するからである。
本発明の上記の利点および他の利点ならびに特徴は、
添付の特許請求の範囲と更なる記述部分に詳細に記載さ
れている。本発明およびその利点と目的を良好に理解す
るためには、本発明の実施例を示す添付の図面および記
述を参照されたい。
図面の簡単な説明 図１は、フラッシュ・メモリのための先行技術による
コマンド・インタフェース手段を示すブロック図であ
る。
図２は、本発明と両立するフィルタ付きコマンド・ポ
ート・アーキテクチャのブロック図である。
図３は、図２に示されたフィルタリングされたコマン
ド・ポート・アーキテクチャの動作を示すタイミング図
である。
図４は、本発明を組み込んでよい典型的なコンピュー
タのブロック図である。
好適な実施態様の詳細な説明 実施例の詳細な説明では図面を参照するが、その図面
には本発明が実施される詳細な例が示されている。理解
すべきは、他の実施例を使用することも可能であり、本
発明の範囲を逸脱することなく構造上の変更を加えるこ
とも可能であることである。たとえば、本発明は不揮発
性消去が可能で、プログラム可能な、読み出し専用メモ
リ（EPROM）および電気的に消去可能で、プログラム可
能な、読み出し専用メモリ（EEPROM）チップに使用でき
る。さらに、外部のマイクロプロセッサから到着するコ
マンドをフィルタリングする回路は、種々の形式の能動
回路および受動回路を使用して実施することができ、入
力および出力信号を状態デコーダに与える回路は、多く
の変更された形式で実施することができる。図２に示さ
れた好適な回路は、例としての構成を示しており本発明
によるフィルタリング手段を使用しているが、本発明の
範囲内で一般性を失うことなく他の回路も使用できるこ
とを認識されたい。
図２は、本発明で用いる典型的なフィルタリングされ
たコマンド・ポート・アーキテクチャを示す。外部信号
線WE線210およびCE線200はブロック51に結合される。WE
線210およびCE線200の信号が低であるとき、信号105が
送出され、コマンドまたはデータ・ロード命令のために
正しい条件が存在していることを示す。次に、信号105
はメイン・クロック・ジェネレータ回路52へ結合され
る。信号105の間隔が所定のフィルタ時間よりも小さい
と、その信号は継続を阻止され、メイン・クロック・ジ
ェネレータ回路52の出力が送出されることはない。
本発明は、不揮発性メモリ装置で通常使用されるコマ
ンド・サイクリングを翻訳処理するための新規なアプロ
ーチを採用する。不揮発性メモリ装置の典型的仕様は、
コマンドが50ナノ秒（ns）の間送出され、その次に「あ
き」時間が10ns続くものと定めている。先行技術は、新
しいサイクルが開始すると、直ちに状態レジスタとコマ
ンド・レジスタのラッチ動作を同時に行うが、本発明は
まず20nsだけラッチ動作を遅延させ、その間にクロック
生成回路52が、WE線210およびCE線200の送出が雑音に起
因しないことを保証する。サイクルの残りの30nsで、コ
マンド・レジスタ53はまずデータ・バスからコマンドを
読み出しそれを処理する。次に、同じレジスタがバスか
らデータを読み出しそれを処理する。したがって、本発
明は、50nsのコマンド送出時間と10nsの「あき」時間か
ら構成される60nsの典型的なクロック・サイクルを、コ
マンド送出時間の30nsと「あき」時間の30nsへ効果的に
再配分する。20nsの「あき」時間の増加は、クロック生
成回路52のフィルタ効果による遅延から生じる。
図３は、本発明で使用されるフィルタリングされたコ
マンド信号の典型的タイミング図を示す。外部から提供
されたコマンドまたはデータ信号がフィルタリングされ
るとき、クロック信号107、104、および110の上昇端は
所定のフィルタ時間（典型的には、20ns）と同じ時間量
だけ遅延される。さらに図２を参照すると、信号107は
典型的には信号103を順次生成するコマンド・クロック
・ジェネレータ55に結合される。信号103はコマンド・
レジスタ53に結合され、このコマンド・レジスタ53はデ
ータ・バス106上に位置するコマンドをコマンド・レジ
スタ53へラッチするために使用される。信号102はコマ
ンド・レジスタ53からの典型的な出力を表し、通常はコ
マンド・デコード・ロジック回路54へ結合され、さらに
信号101を介して状態ラッチ・ロジック57へ結合され
る。信号109は、コマンドを翻訳処理しメモリ・アレイ
中の命令を実行している状態マシンの現在の状態を表
す。状態ラッチ・ロジック57は、現在の状態に従って、
いくつかの正しいコマンドが順序をはずれて受け取られ
たとき、それらのコマンドを正しくないと判断する。
さらに、図２は、コマンド・デコード・ロジック54が
コマンド・レジスタ53および状態ラッチ・ロジック57へ
結合されること、および適切な正しいコード101を生成
することを示す。コマンド・デコード・ロジック54は、
現在の状態が順序はずれまたは他の理由でコマンドを禁
止しない場合にのみ、信号102として受け取られた信号
を解読する。たとえば、16進コード0x90hはインテリジ
ェント識別子コマンド読み出し命令を表す。このコード
が正常な読み出しシーケンスの間に受け取られると、コ
マンド・デコード・ロジック54の出力が送出され、コマ
ンドのために必要なタクスを実行するように線113を介
して制御回路へ信号を送る。しかし、このコードがプロ
グラム・サイクルの中途で受け取られると、コマンド・
デコード・ロジック54は、そのコードがプログラム・サ
イクル動作の間では有効でないことを検出し、コマンド
・デコード・ロジック54の出力は動作のための信号を送
出しない。
状態クロック・ジェネレータ56は、線112を介してコ
マンド・クロック・ジェネレータ55に結合される。CEま
たはWEの上昇端で、線105は典型的には送出を解かれ、
その結果、信号107、104、および110も典型的には送出
を解かれる。線107の送出解除で、線112が送出され、状
態クロック・ゲネレータ（生成器）56が活動状態とな
る。活動状態となると、状態クロック生成器56は所定の
持続時間をもったパルスを線108上に生成する。状態ラ
ッチ・ロジック57は線108を介して状態クロック生成器5
6へ結合される。線103および108の連続的なクロック特
性のために、および、線108が送出される時間までは、
線101が有効であるという事実のために、状態ラッチ・
ロジック57は先行技術の発明で説明されているようにデ
ータ・バスに結合される必要はない。その代わりに、状
態はコマンド・レジスタ53によってデータ・バス106か
ら受け取られる。状態ラッチ・ロジック57は、線108の
下降端、現在の状態、および線101上の有効な解読済み
コマンドに従って次の適切な状態へ移行する。チップの
制御ロジックは線113を介して状態ラッチ・ロジック57
に結合される。状態の移行は線113に反映され、制御ロ
ジックは必要な信号を生成して状態の変化を有効にす
る。
さらに、状態ラッチ・ロジック57は典型的には、線11
1を介してアドレス・クロック・ジェネレータ59および
データ・クロック・ジェネレータ58に結合される。さら
に、アドレス・クロック・ジェネレータ59およびデータ
・クロック・ジェネレータ58は、線110および104を介し
てメイン・クロック・ジェネレータ回路52に通常結合さ
れる。線110および104から信号を受け取ると、アドレス
・クロック・ジェネレータ59およびデータ・クロック・
ジェネレータ58は、アドレスとデータのラッチが必要で
あるかどうかを示す線111に従って、ストロボ・タイミ
ング信号をアドレス・ラッチおよびデータ・ラッチへ送
る。
本発明の好適な実施例では、20nsよりも短いパルスは
フィルタリングされる。それによって、メモリ・アレイ
は雑音の多いシステムで使用することができる。一般性
を失うことなく、本システムの20nsの代わりに他の持続
時間を使用できることに注意されたい。本発明を実施す
る特定のメモリ・アレイにおいて、メモリ・アレイは60
nsのサイクル・タイムで動作し、その中の50nsはCEまた
はWEが典型的に低に保持される時間量である。これは、
状態クロック生成器56が線108上で信号をラッチするの
に10nsを残されるのみであり、典型的に信頼性のある動
作には不十分である。しかしながら、本発明はクロック
・ジェネレータ回路52を備え、線107上の出力信号を20n
sだけ遅延させる。その20nsの遅延は、既存の10nsに加
えられると、30nsのラッチ持続時間を与え、通常、これ
は信頼性のある動作に十分である。
本発明は、図１に示されるような並行設計アプローチ
を、図２に示されるようなシリアルイベント駆動型コマ
ンド・ポート・アーキテクチャへ転換することができ
る。これは、クロック・ジェネレータ回路52内にグリッ
チ・フィルタを組み込むことによって直接的に実現され
る。本発明は、データ・バスを状態マシンに直接結合す
る必要性をなくし、さらに、正しくない動作コードまた
はコマンドが状態ラッチ・ロジック57によって受け取ら
れる前にそれらを除去する。正しくない（すなわち、無
効な）動作コードまたはコマンドが状態マシンに到着す
る前に除去されることが分かっているので、状態マシン
の設計を単純化することができる。
図４は、本発明を組み込んだ例示的なコンピュータ45
のブロック図である。コンピュータ45はマイクロプロセ
ッサ46および対応するクロック48を含む。マイクロプロ
セッサ46は中央処理装置（CPU）および関連する制御回
路を含む。マイクロプロセッサ46はマザーボード49へ接
続される。I/Oインタフェース・モジュール47はマザー
ボードに接続され、マイクロプロセッサ46をモニタやプ
リンタなどの周辺装置へ連結する。さらに、マザーボー
ド49は、SIMMs（シングル・インライン・メモリ・モジ
ュール）50A−50Nのような、データを記憶する複数のメ
モリ・モジュールを含む。マザーボード49は典型的には
プリント回路板において用いられ、SIMMs 50A−50Nは
典型的にはマザーボード49へ「プラグ・イン」される集
積回路チップで用いられる。通常、不揮発性メモリはマ
ザーボード49またはSIMMs 50A−50N以上で使用される
か、I/Oインタフェース・モジュール47を介して使用さ
れる。
実施例と論議により開示された以上の説明は、本発明
の原理を包含する好適な実施例についてなされている。
この実施例は変更することが可能であり、また種々の回
路および構成を使用して実施することができる。当業者
は、ここで説明された実施例や図示された内容に厳格に
従わなくても、特許請求の範囲に記載された発明の精神
と範囲から逸脱することなく、修正や変更が可能である
ことをすぐに認識するであろう。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−212018（ＪＰ，Ａ) 特開 平５−48410（ＪＰ，Ａ) 特開 平２−10598（ＪＰ，Ａ) 特開 平４−81118（ＪＰ，Ａ) 特開 平７−50557（ＪＰ，Ａ) 特開 昭55−1653（ＪＰ，Ａ) 特開 平２−186666（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G11C 16/02

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の選択的に順序付けされた浮動ゲート
    ・メモリ装置から成るメモリ・アレイを有する電気的に
    消去可能でプログラム可能なメモリ用のメモリ・アクセ
    ス構成体であり、符号化ディジタル信号を搬送するよう
    に構築され且つ配列されたデータ・バス（106）、コマ
    ンド・レジスタ（53）、並びに、状態レジスタ（57）を
    含むメモリ・アクセス構成体であって、 前縁状態遷移及び後縁状態遷移をそれぞれが有する第１
    クロック信号（103）及び第２クロック信号（108）を生
    成するように構築され且つ配列されたクロック生成回路
    （52,55,56）であり、前記第１クロックの前縁状態遷移
    が少なくとも１つの制御信号の起動に応じるものである
    が、該第１クロック前縁状態遷移が遅延時間だけ遅延さ
    せられ、そして該第１クロック前縁状態遷移が少なくと
    も前記遅延時間中に前記少なくとも１つの制御信号が起
    動された場合のみに生成され、前記第２クロックの前縁
    状態遷移が前記第１クロックの後縁状態遷移に応じるも
    のであることから成るクロック生成回路（52,55,56）
    と、 前記第１クロック信号に応じて、前記データ・バスから
    前記コマンド・レジスタ（53）内へメモリ・コマンド信
    号をラッチするように配列された該コマンド・レジスタ
    を含む第１ラッチ回路と、 前記第２クロック信号に応じて、前記コマンド・レジス
    タから前記状態レジスタ（57）内へメモリ状態信号をラ
    ッチするように配列された該状態レジスタを含む第２ラ
    ッチ回路と、 を備えることを特徴とするメモリ・アクセス構成体。
  2. 【請求項２】前記クロック生成回路が、前記遅延時間よ
    りも短い活動時間を有するノイズをフィルタリングす
    る、請求項１にメモリ・アクセス構成体。
  3. 【請求項３】前記メモリ・アレイが規定されたサイクル
    時間で動作し、前記遅延時間が、第１クロックの前縁状
    態遷移から後縁状態遷移までの時間を効果的に低減し
    て、前記規定サイクル時間内に、前記コマンド・レジス
    タから前記状態レジスタへ前記メモリ状態信号をラッチ
    する時間を効果的に増大する、請求項１に記載のメモリ
    ・アクセス構成体。
  4. 【請求項４】前記遅延時間が、前記規定されたサイクル
    時間の大きな部分を表している、請求項３に記載のメモ
    リ・アクセス構成体。
  5. 【請求項５】前記遅延時間が、前記規定されたサイクル
    時間の約1/3である、請求項４に記載のメモリ・アクセ
    ス構成体。
  6. 【請求項６】前記規定サイクル時間が約60ナノ秒であ
    り、前記遅延時間が略20ナノ秒以上である、請求項４に
    記載のメモリ・アクセス構成体。
  7. 【請求項７】前記第１ラッチ回路が、前記コマンド・レ
    ジスタから前記データ・バスとは独立した前記第２ラッ
    チ回路へ前記状態信号を結合するように配列された出力
    を有する、請求項１に記載のメモリ・アクセス構成体。
  8. 【請求項８】データ・バス・ポートと、複数の選択的に
    順序付けされた浮動ゲート・メモリ装置から成るメモリ
    ・アレイとを有する電気的に消去可能でプログラム可能
    なメモリにアクセスする方法であって、 前縁状態遷移及び後縁状態遷移をそれぞれが有する第１
    クロック信号（103）及び第２クロック信号（108）を時
    間に関して順次生成するステップであり、前記第１クロ
    ックの前縁状態遷移が少なくとも１つの制御信号の起動
    に応じるものであるが、該第１クロック前縁状態遷移が
    遅延時間だけ遅延させられ、そして該第１クロック前縁
    状態遷移が少なくとも前記遅延時間中に前記少なくとも
    １つの制御信号が起動された場合のみに生成され、前記
    第２クロックの前縁状態遷移が前記第１クロックの後縁
    状態遷移に応じるものであることから成るステップと、 コマンド・レジスタ（53）を含む第１ラッチ回路と、状
    態レジスタ（57）を含む第２ラッチ回路とを提供するス
    テップと、 前記第１クロック信号に応じて、前記データ・バス（10
    6）から前記コマンド・レジスタ内へメモリ・アクセス
    ・コマンド信号をラッチするステップと、 前記第２クロック信号に応じて、前記コマンド・レジス
    タから前記状態レジスタへメモリ・アクセス状態信号を
    ラッチするステップと、 の諸ステップを含む方法。
  9. 【請求項９】規定されたサイクル時間を有するマイクロ
    プロセッサ（46）と、入出力インタフェース・モジュー
    ル（47）と、複数の選択的に順序付けされた浮動ゲート
    ・メモリ装置から成るメモリ・アレイを有する電気的に
    消去可能でプログラム可能なメモリ（50A乃至50N）と、
    符号化ディジタル信号を搬送するように構築され配列さ
    れたデータ・バス（106）と、コマンド・レジスタ（5
    3）と、状態レジスタ（57）とを備えるコンピュータ回
    路であって、 前縁状態遷移及び後縁状態遷移をそれぞれが有する第１
    クロック信号（103）及び第２クロック信号（108）を生
    成するように構築され且つ配列されたクロック生成回路
    （52,55,56）であり、前記第１クロックの前縁状態遷移
    が少なくとも１つの制御信号の起動に応じるものである
    が、該第１クロック前縁状態遷移が遅延時間だけ遅延さ
    せられ、そして該第１クロック前縁状態遷移が少なくと
    も前記遅延時間中に前記少なくとも１つの制御信号が起
    動された場合のみに生成され、前記第２クロックの前縁
    状態遷移が前記第１クロックの後縁状態遷移に応じるも
    のであることから成るクロック生成回路（52,55,56）
    と、 前記第１クロック信号に応じて、前記データ・バスから
    前記コマンド・レジスタ内へメモリ・コマンド信号をラ
    ッチするように配列された前記コマンド・レジスタ（5
    3）を含む第１ラッチ回路と、 前記第２クロック信号に応じて、前記コマンド・レジス
    タから前記状態レジスタ内へメモリ状態信号をラッチす
    るように配列された前記状態レジスタ（57）を含む第２
    ラッチ回路と、 を備えることを特徴とするコンピュータ回路。
  10. 【請求項１０】前記第１ラッチ回路が、前記メモリ・コ
    マンド信号の前記コマンド・レジスタ内への誤ラッチン
    グを引き起こすノイズに対して感受性を有し、前記第１
    クロック信号の前記遅延時間が、前記クロック生成回路
    が前記遅延時間よりも短い活動時間を有するノイズをフ
    ィルタリングするように、前記誤ラッチングを禁止する
    ように選択されている、請求項９に記載のコンピュータ
    回路。
  11. 【請求項１１】前記遅延時間が、第１クロックの前縁状
    態遷移から後縁状態遷移までの時間を効果的に低減し
    て、前記マイクロプロセッサの前記規定サイクル時間内
    において、前記コマンド・レジスタから前記状態レジス
    タ内へ前記メモリ状態信号をラッチする時間を効果的に
    増大する、請求項９に記載のコンピュータ回路。
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