JP2000293995A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000293995A JP2000293995A JP11098221A JP9822199A JP2000293995A JP 2000293995 A JP2000293995 A JP 2000293995A JP 11098221 A JP11098221 A JP 11098221A JP 9822199 A JP9822199 A JP 9822199A JP 2000293995 A JP2000293995 A JP 2000293995A
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- circuit
- delay
- signal
- memory cell
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Abstract
(57)【要約】
【課題】 抵抗値のバラツキに拘わらず、一定時間のタ
イミング信号を発生することを可能としたタイミング信
号発生回路を備えた半導体装置を提供する。 【解決手段】 メモリセルアレイ、デコード回路、メモ
リセルの読み出しデータをセンスし書き込みデータをラ
ッチするセンスアンプ、メモリセルアレイのデータ読み
出し、書き込み及び消去のタイミング制御を行うタイミ
ング制御回路を備え、タイミング制御回路は、クロック
周期を設定するための制御端子を有する遅延回路２１，
２２を内蔵して基本クロックを発生するクロック発生回
路８０１を有する。遅延回路２１，２２の遅延時間を決
定するために、前記制御端子に与えられる情報を不揮発
に記憶する不揮発性記憶回路２４，２５を有する。
イミング信号を発生することを可能としたタイミング信
号発生回路を備えた半導体装置を提供する。 【解決手段】 メモリセルアレイ、デコード回路、メモ
リセルの読み出しデータをセンスし書き込みデータをラ
ッチするセンスアンプ、メモリセルアレイのデータ読み
出し、書き込み及び消去のタイミング制御を行うタイミ
ング制御回路を備え、タイミング制御回路は、クロック
周期を設定するための制御端子を有する遅延回路２１，
２２を内蔵して基本クロックを発生するクロック発生回
路８０１を有する。遅延回路２１，２２の遅延時間を決
定するために、前記制御端子に与えられる情報を不揮発
に記憶する不揮発性記憶回路２４，２５を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＥＥＰＲＯＭ等
の半導体記憶装置に代表される、タイミング信号発生回
路を内蔵する半導体装置に関する。
の半導体記憶装置に代表される、タイミング信号発生回
路を内蔵する半導体装置に関する。
【０００２】
【従来の技術】外部信号と非同期で動作するＥＥＰＲＯ
Ｍは、内部にタイミング制御回路を備えて、書き込み及
び消去の制御を行っている。タイミング制御回路は、基
本クロック発生回路を用い、この基本クロックに基づい
て各種のタイミング信号を生成する。クロック発生回路
は、その発生する基本クロックの周期を決定する遅延回
路を内蔵している。
Ｍは、内部にタイミング制御回路を備えて、書き込み及
び消去の制御を行っている。タイミング制御回路は、基
本クロック発生回路を用い、この基本クロックに基づい
て各種のタイミング信号を生成する。クロック発生回路
は、その発生する基本クロックの周期を決定する遅延回
路を内蔵している。
【０００３】遅延回路の遅延時間は、ＣＲ時定数回路の
出力が所定の基準電圧に達するまでの時間として設定さ
れる。基準電圧発生回路は電流源と抵抗により構成され
る。抵抗には通常、高抵抗配線層である多結晶シリコン
膜が用いられる。
出力が所定の基準電圧に達するまでの時間として設定さ
れる。基準電圧発生回路は電流源と抵抗により構成され
る。抵抗には通常、高抵抗配線層である多結晶シリコン
膜が用いられる。
【０００４】
【発明が解決しようとする課題】遅延回路を構成する抵
抗には、前述のように多結晶シリコン膜が用いられるた
め、加工バラツキや、不純物を注入する場合にはその不
純物濃度のバラツキにより抵抗値が大きく変動する。こ
の抵抗値の変動による基本クロックの周期の変動は、Ｅ
ＥＰＲＯＭの動作時間に影響を与える。即ち、ＥＥＰＲ
ＯＭにおいては、データ書き込みやデータ消去を行った
とき、書き込みや消去が十分であるか否かを判定するベ
リファイ読み出しを行い、書き込みや消去が不十分であ
れば、再書き込みや再消去を行う。これらの動作制御シ
ーケンスを決定するのが、基本クロックに基づいて発生
されるタイミング信号だからである。
抗には、前述のように多結晶シリコン膜が用いられるた
め、加工バラツキや、不純物を注入する場合にはその不
純物濃度のバラツキにより抵抗値が大きく変動する。こ
の抵抗値の変動による基本クロックの周期の変動は、Ｅ
ＥＰＲＯＭの動作時間に影響を与える。即ち、ＥＥＰＲ
ＯＭにおいては、データ書き込みやデータ消去を行った
とき、書き込みや消去が十分であるか否かを判定するベ
リファイ読み出しを行い、書き込みや消去が不十分であ
れば、再書き込みや再消去を行う。これらの動作制御シ
ーケンスを決定するのが、基本クロックに基づいて発生
されるタイミング信号だからである。
【０００５】従来は、タイミング信号の時間を決定する
遅延回路の抵抗値は固定であった。このため、仕様によ
り所定の動作時間が設定されたとき、遅延回路のバラツ
キは動作マージンの低下をもたらし、或いは仕様を満た
す動作時間の設定を困難にするといった問題があった。
遅延回路の抵抗値は固定であった。このため、仕様によ
り所定の動作時間が設定されたとき、遅延回路のバラツ
キは動作マージンの低下をもたらし、或いは仕様を満た
す動作時間の設定を困難にするといった問題があった。
【０００６】この発明は、抵抗値のバラツキに拘わら
ず、一定時間のタイミング信号を発生することを可能と
したタイミング信号発生回路を備えた半導体装置を提供
することを目的とする。
ず、一定時間のタイミング信号を発生することを可能と
したタイミング信号発生回路を備えた半導体装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、クロック周期を設定するための制御端子を有する
遅延回路を内蔵して基本クロックを発生するクロック発
生回路と、このクロック発生回路から発生される基本ク
ロックに基づいてタイミング信号を生成するタイミング
信号発生回路と、前記遅延回路の遅延時間を決定するた
めに前記制御端子に与えられる情報を不揮発に記憶する
不揮発性記憶回路とを有することを特徴とする。
置は、クロック周期を設定するための制御端子を有する
遅延回路を内蔵して基本クロックを発生するクロック発
生回路と、このクロック発生回路から発生される基本ク
ロックに基づいてタイミング信号を生成するタイミング
信号発生回路と、前記遅延回路の遅延時間を決定するた
めに前記制御端子に与えられる情報を不揮発に記憶する
不揮発性記憶回路とを有することを特徴とする。
【０００８】この発明に係る半導体装置はまた、メモリ
セルアレイと、このメモリセルアレイのメモリセル選択
を行うアドレスをデコードするデコード回路と、前記メ
モリセルの読み出しデータをセンスし書き込みデータを
ラッチするセンスアンプと、前記メモリセルアレイのデ
ータ書き込み及び消去のタイミング制御を行うタイミン
グ制御回路とを備え、前記タイミング制御回路は、クロ
ック周期を設定するための制御端子を有する遅延回路を
内蔵して基本クロックを発生するクロック発生回路と、
このクロック発生回路から発生される基本クロックに基
づいてタイミング信号を生成するタイミング信号発生回
路と、前記遅延回路の遅延時間を決定するために前記制
御端子に与えられる情報を不揮発に記憶する不揮発性記
憶回路とを有することを特徴とする。
セルアレイと、このメモリセルアレイのメモリセル選択
を行うアドレスをデコードするデコード回路と、前記メ
モリセルの読み出しデータをセンスし書き込みデータを
ラッチするセンスアンプと、前記メモリセルアレイのデ
ータ書き込み及び消去のタイミング制御を行うタイミン
グ制御回路とを備え、前記タイミング制御回路は、クロ
ック周期を設定するための制御端子を有する遅延回路を
内蔵して基本クロックを発生するクロック発生回路と、
このクロック発生回路から発生される基本クロックに基
づいてタイミング信号を生成するタイミング信号発生回
路と、前記遅延回路の遅延時間を決定するために前記制
御端子に与えられる情報を不揮発に記憶する不揮発性記
憶回路とを有することを特徴とする。
【０００９】この発明において、前記遅延回路は例え
ば、電流源に直列接続された複数の抵抗を有し、活性化
信号により活性状態に設定されて前記電流源と抵抗の接
続ノードに基準電圧を出力する基準電圧発生回路と、前
記制御端子に与えられる情報に基づいて前記基準電圧発
生回路の各抵抗を選択的に短絡するスイッチ回路と、遅
延すべき入力信号により活性化される時定数回路と、こ
の時定数回路の出力電圧が前記基準電圧に達したことを
検出して前記入力信号に対して遅延した出力信号を出す
比較回路とを備えて構成される。
ば、電流源に直列接続された複数の抵抗を有し、活性化
信号により活性状態に設定されて前記電流源と抵抗の接
続ノードに基準電圧を出力する基準電圧発生回路と、前
記制御端子に与えられる情報に基づいて前記基準電圧発
生回路の各抵抗を選択的に短絡するスイッチ回路と、遅
延すべき入力信号により活性化される時定数回路と、こ
の時定数回路の出力電圧が前記基準電圧に達したことを
検出して前記入力信号に対して遅延した出力信号を出す
比較回路とを備えて構成される。
【００１０】またこの発明において、前記不揮発性記憶
回路は例えば、製品テストの結果に応じて前記制御端子
に与えられる情報がフューズデータとして初期設定され
るフューズ回路と、このフューズ回路の情報を取り込む
と共に、フューズ回路の初期設定に先立って前記製品テ
ストのために前記制御端子に与えられる疑似フューズデ
ータを取り込む機能を持つラッチ回路とを備えて構成さ
れる。
回路は例えば、製品テストの結果に応じて前記制御端子
に与えられる情報がフューズデータとして初期設定され
るフューズ回路と、このフューズ回路の情報を取り込む
と共に、フューズ回路の初期設定に先立って前記製品テ
ストのために前記制御端子に与えられる疑似フューズデ
ータを取り込む機能を持つラッチ回路とを備えて構成さ
れる。
【００１１】この発明において好ましくは、前記クロッ
ク発生回路は、前記基本クロックを相補信号として発生
するための二つの遅延回路を内蔵し、これら二つの遅延
回路は、前記基準電圧発生回路が所望のタイミング信号
が得られるまでの複数クロック周期にわたって活性に保
たれ、且つ各遅延回路内の前記時定数回路及び比較回路
がクロック周期の後半で初期化される。
ク発生回路は、前記基本クロックを相補信号として発生
するための二つの遅延回路を内蔵し、これら二つの遅延
回路は、前記基準電圧発生回路が所望のタイミング信号
が得られるまでの複数クロック周期にわたって活性に保
たれ、且つ各遅延回路内の前記時定数回路及び比較回路
がクロック周期の後半で初期化される。
【００１２】この発明において、半導体装置は例えば、
メモリセルアレイが電気的書き換え可能な不揮発性メモ
リセルを配列して構成されるＥＥＰＲＯＭである。この
場合、タイミング制御回路は、メモリセルアレイがデー
タ書き込み又は消去動作にある間、ビジー信号を外部に
出力するビジー信号発生回路を有し、且つ不揮発性記憶
回路は、データ書き込み又は消去のテスト動作の時間を
前記ビジー信号により確認して、その結果に基づいてプ
ログラミングされる。
メモリセルアレイが電気的書き換え可能な不揮発性メモ
リセルを配列して構成されるＥＥＰＲＯＭである。この
場合、タイミング制御回路は、メモリセルアレイがデー
タ書き込み又は消去動作にある間、ビジー信号を外部に
出力するビジー信号発生回路を有し、且つ不揮発性記憶
回路は、データ書き込み又は消去のテスト動作の時間を
前記ビジー信号により確認して、その結果に基づいてプ
ログラミングされる。
【００１３】この発明におけるタイミング信号発生回路
では、遅延回路を構成する複数の抵抗を選択的に短絡す
るトランジスタを備え、且つそのトランジスタのオンオ
フを固定的に設定するための不揮発性記憶回路を備え
る。そして、製品テストの結果等に基づいて、不揮発性
記憶回路により、遅延回路の遅延時間を設定する。これ
により、遅延回路の製造上のバラツキに拘わらず、発生
されるタイミング信号の時間を一定に保つことができ
る。この様なタイミング信号を発生するタイミング制御
回路をＥＥＰＲＯＭ等の半導体記憶装置に内蔵すれば、
書き込みや消去の動作時間を最適設定することができ
る。
では、遅延回路を構成する複数の抵抗を選択的に短絡す
るトランジスタを備え、且つそのトランジスタのオンオ
フを固定的に設定するための不揮発性記憶回路を備え
る。そして、製品テストの結果等に基づいて、不揮発性
記憶回路により、遅延回路の遅延時間を設定する。これ
により、遅延回路の製造上のバラツキに拘わらず、発生
されるタイミング信号の時間を一定に保つことができ
る。この様なタイミング信号を発生するタイミング制御
回路をＥＥＰＲＯＭ等の半導体記憶装置に内蔵すれば、
書き込みや消去の動作時間を最適設定することができ
る。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるＥＥＰＲＯＭフラッシュメモリの等価回路構成
を示す。メモリセルアレイ１は、電気的書き換え可能な
不揮発性メモリセルを配列して構成されるＮＡＮＤ型メ
モリセルアレイである。ロウデコーダ２はメモリセルア
レイ１のワード線を選択駆動し、カラムデコーダ３はメ
モリセルアレイ１のビット線を選択する。センスアンプ
４は、ビット線データをセンスし、外部からの書き込み
データをラッチする。
の実施の形態を説明する。図１は、この発明の実施の形
態によるＥＥＰＲＯＭフラッシュメモリの等価回路構成
を示す。メモリセルアレイ１は、電気的書き換え可能な
不揮発性メモリセルを配列して構成されるＮＡＮＤ型メ
モリセルアレイである。ロウデコーダ２はメモリセルア
レイ１のワード線を選択駆動し、カラムデコーダ３はメ
モリセルアレイ１のビット線を選択する。センスアンプ
４は、ビット線データをセンスし、外部からの書き込み
データをラッチする。
【００１５】コマンドレジスタ６は、データ読み出し、
書き込み、消去等を指示するコマンドを取り込んでデコ
ードする。デコードされたコマンドは、データ読み出
し、書き込み及び消去等のタイミング制御を行う制御回
路８に送られ、必要なタイミング信号が発生される。ア
ドレスレジスタ５は、外部アドレスを取り込む。取り込
まれたアドレスのうちロウアドレス、カラムアドレスは
それぞれロウデコーダ２、カラムデコーダ３によりデコ
ードされる。
書き込み、消去等を指示するコマンドを取り込んでデコ
ードする。デコードされたコマンドは、データ読み出
し、書き込み及び消去等のタイミング制御を行う制御回
路８に送られ、必要なタイミング信号が発生される。ア
ドレスレジスタ５は、外部アドレスを取り込む。取り込
まれたアドレスのうちロウアドレス、カラムアドレスは
それぞれロウデコーダ２、カラムデコーダ３によりデコ
ードされる。
【００１６】制御回路８は、取り込まれたコマンドに基
づいて各種タイミング信号を発生するタイマ回路８１を
有する。データ書き込み時、或いは消去時には、対応す
るタイミング信号により昇圧回路７が活性化されて、昇
圧された書き込み電圧或いは消去電圧が発生され、これ
がメモリセルアレイ１やロウデコーダ２に供給される。
制御回路８はまた、ベリファイ判定回路８２を有する。
このベリファイ判定回路８２は、データ書き込み時又は
消去時に、書き込み或いは消去が十分であることを確認
するためのベリファイ読み出しの判定結果を出力する。
づいて各種タイミング信号を発生するタイマ回路８１を
有する。データ書き込み時、或いは消去時には、対応す
るタイミング信号により昇圧回路７が活性化されて、昇
圧された書き込み電圧或いは消去電圧が発生され、これ
がメモリセルアレイ１やロウデコーダ２に供給される。
制御回路８はまた、ベリファイ判定回路８２を有する。
このベリファイ判定回路８２は、データ書き込み時又は
消去時に、書き込み或いは消去が十分であることを確認
するためのベリファイ読み出しの判定結果を出力する。
【００１７】制御回路８は更に、データ読み出し、書き
込み時或いは消去時に、このＥＥＰＲＯＭがアクセス禁
止状態にあることを外部に示すビジー（ＢＵＳＹ）信号
を出力するビジー信号発生回路８３を有する。ビジー信
号発生回路８３は例えば、書き込み或いは消去のコマン
ドが入力されるとビジー信号を発生する。ビジー信号
は、ベリファイ判定回路８２によりより発生される書き
込み或いは消去の終了信号によりリセットされる。
込み時或いは消去時に、このＥＥＰＲＯＭがアクセス禁
止状態にあることを外部に示すビジー（ＢＵＳＹ）信号
を出力するビジー信号発生回路８３を有する。ビジー信
号発生回路８３は例えば、書き込み或いは消去のコマン
ドが入力されるとビジー信号を発生する。ビジー信号
は、ベリファイ判定回路８２によりより発生される書き
込み或いは消去の終了信号によりリセットされる。
【００１８】タイマ回路８１は、図２に示すクロック発
生回路８０１と、図３に示すタイミング信号発生回路８
０２を有する。クロック発生回路８０１は、遅延回路２
１，２２を内蔵して、相補的な基本クロックＴＭＯＳ
Ｃ，ＴＭＯＳＣｎを発生する。タイミング信号発生回路
８０２は、クロック発生回路８０１から発生される基本
クロックＴＭＯＳＣ，ＴＭＯＳＣｎを分周して各種タイ
ミング信号ＴＭ０，ＴＭ１，…を発生する。
生回路８０１と、図３に示すタイミング信号発生回路８
０２を有する。クロック発生回路８０１は、遅延回路２
１，２２を内蔵して、相補的な基本クロックＴＭＯＳ
Ｃ，ＴＭＯＳＣｎを発生する。タイミング信号発生回路
８０２は、クロック発生回路８０１から発生される基本
クロックＴＭＯＳＣ，ＴＭＯＳＣｎを分周して各種タイ
ミング信号ＴＭ０，ＴＭ１，…を発生する。
【００１９】クロック発生回路８０１は、リセット信号
ＴＭＲＳＴｎと帰還される基本クロックＴＭＯＳＣｎ，
ＴＭＯＳＣが入る二つのＮＡＮＤゲートＧ１，Ｇ２及
び、これらのＮＡＮＤゲートＧ１，Ｇ２の出力にそれぞ
れインバータＩ１，Ｉ２を介して接続された遅延回路２
１，２２を有する。遅延回路２１，２２は後述するよう
に、入力される信号の立ち上がりを遅延することによ
り、発生される基本クロックＴＭＯＳＣ，ＴＭＯＳＣｎ
の周期を決定するものである。遅延回路２１，２２はイ
ネーブル信号ＴＭＥＮＢにより活性化される。具体的に
この実施の形態の場合、リセット信号ＴＭＲＳＴｎ＝
“Ｈ”によりクロック回路８０１が起動されるが、遅延
回路２１，２２の活性化信号ＴＭＥＮＢは、基本クロッ
クの複数周期にわたって必要なタイミング信号が全て発
生されるまでの時間、活性状態（“Ｈ”）に保持される
ものとする。
ＴＭＲＳＴｎと帰還される基本クロックＴＭＯＳＣｎ，
ＴＭＯＳＣが入る二つのＮＡＮＤゲートＧ１，Ｇ２及
び、これらのＮＡＮＤゲートＧ１，Ｇ２の出力にそれぞ
れインバータＩ１，Ｉ２を介して接続された遅延回路２
１，２２を有する。遅延回路２１，２２は後述するよう
に、入力される信号の立ち上がりを遅延することによ
り、発生される基本クロックＴＭＯＳＣ，ＴＭＯＳＣｎ
の周期を決定するものである。遅延回路２１，２２はイ
ネーブル信号ＴＭＥＮＢにより活性化される。具体的に
この実施の形態の場合、リセット信号ＴＭＲＳＴｎ＝
“Ｈ”によりクロック回路８０１が起動されるが、遅延
回路２１，２２の活性化信号ＴＭＥＮＢは、基本クロッ
クの複数周期にわたって必要なタイミング信号が全て発
生されるまでの時間、活性状態（“Ｈ”）に保持される
ものとする。
【００２０】遅延回路２１，２２により発生されるセッ
ト信号ＳＥＴ、及びリセット信号ＲＳＥＴが入るＮＯＲ
ゲートＧ３，Ｇ４は、フリップフロップ２３を構成して
いる。このフリップフロップ２３の出力は２段のインバ
ータＩ４，Ｉ５を介して、ＮＡＮＤゲートＧ１に帰還さ
れ、１段のインバータＩ４を介してＮＡＮＤゲートＧ２
に帰還される。インバータＩ５の出力とインバータＩ４
の出力がそれぞれ、基本クロックＴＭＯＳＣ，ＴＭＯＳ
Ｃｎとなる。
ト信号ＳＥＴ、及びリセット信号ＲＳＥＴが入るＮＯＲ
ゲートＧ３，Ｇ４は、フリップフロップ２３を構成して
いる。このフリップフロップ２３の出力は２段のインバ
ータＩ４，Ｉ５を介して、ＮＡＮＤゲートＧ１に帰還さ
れ、１段のインバータＩ４を介してＮＡＮＤゲートＧ２
に帰還される。インバータＩ５の出力とインバータＩ４
の出力がそれぞれ、基本クロックＴＭＯＳＣ，ＴＭＯＳ
Ｃｎとなる。
【００２１】遅延回路２１，２２はまた、その遅延時間
を設定する制御端子ＬＴＳｍ（ｍ＝１，２，…）を有す
る。この制御端子ＬＴＳｍには、例えばフューズ回路を
用いた不揮発性記憶回路２４，２５からの制御情報が供
給されるようになっている。この不揮発性記憶回路２
４，２５の制御情報は、後述するようにＥＥＰＲＯＭの
製品テストに基づいて初期設定されて、固定的に記憶さ
れる。
を設定する制御端子ＬＴＳｍ（ｍ＝１，２，…）を有す
る。この制御端子ＬＴＳｍには、例えばフューズ回路を
用いた不揮発性記憶回路２４，２５からの制御情報が供
給されるようになっている。この不揮発性記憶回路２
４，２５の制御情報は、後述するようにＥＥＰＲＯＭの
製品テストに基づいて初期設定されて、固定的に記憶さ
れる。
【００２２】タイミング信号発生回路８０２は、Ｄタイ
プフリップフロップＦＦ１，ＦＦ２，…を直列接続して
構成されている。初段フリップフロップＦＦ１には、基
本クロックＴＭＯＳＣが入り、この基本クロックＴＭＯ
ＳＣを１／２分周したタイミング信号ＴＭ０を発生す
る。このタイミング信号ＴＭ０は、２段目フリップフロ
ップＦＦ２に入り、これによりタイミング信号ＴＭ０を
１／２分周したタイミング信号ＴＭ１を発生する。以下
同様に、前段で得られるタイミング信号をフリップフロ
ップＦＦ２，ＦＦ３…に入力することにより、１／２分
周したタイミング信号ＴＭ２，ＴＭ３，…が得られる。
プフリップフロップＦＦ１，ＦＦ２，…を直列接続して
構成されている。初段フリップフロップＦＦ１には、基
本クロックＴＭＯＳＣが入り、この基本クロックＴＭＯ
ＳＣを１／２分周したタイミング信号ＴＭ０を発生す
る。このタイミング信号ＴＭ０は、２段目フリップフロ
ップＦＦ２に入り、これによりタイミング信号ＴＭ０を
１／２分周したタイミング信号ＴＭ１を発生する。以下
同様に、前段で得られるタイミング信号をフリップフロ
ップＦＦ２，ＦＦ３…に入力することにより、１／２分
周したタイミング信号ＴＭ２，ＴＭ３，…が得られる。
【００２３】図３のタイミング信号発生回路８０２を構
成するフリップフロップＦＦｎは、図４に示すように構
成される。このフリップフロップＦＦｎは、二つのＮＡ
ＮＤゲートＧ１１，Ｇ１２と、クロック端子Ｃに入る信
号により制御されるトランスファゲートＴＧ１〜ＴＧ４
を有する。詳細な説明は省くが、トランスファゲートＴ
Ｇ１〜ＴＧ４Ｉによるデータ端子Ｄに入る信号のＮＡＮ
ＤゲートＧ１１，Ｇ１２への切り替え転送と、ＮＡＮＤ
ゲートＧ１１，Ｇ１２間の帰還接続の切り替えにより、
分周出力を得る。
成するフリップフロップＦＦｎは、図４に示すように構
成される。このフリップフロップＦＦｎは、二つのＮＡ
ＮＤゲートＧ１１，Ｇ１２と、クロック端子Ｃに入る信
号により制御されるトランスファゲートＴＧ１〜ＴＧ４
を有する。詳細な説明は省くが、トランスファゲートＴ
Ｇ１〜ＴＧ４Ｉによるデータ端子Ｄに入る信号のＮＡＮ
ＤゲートＧ１１，Ｇ１２への切り替え転送と、ＮＡＮＤ
ゲートＧ１１，Ｇ１２間の帰還接続の切り替えにより、
分周出力を得る。
【００２４】図５は、図２に示すクロック発生回路８０
１内の遅延回路２１（２２）の構成を示している。この
遅延回路は、電流源ＰＭＯＳトランジスタＱＰ２に複数
個の抵抗Ｒ１，Ｒ２，…，Ｒ１０が直列接続された基準
電圧発生回路２００を有する。この直列抵抗回路の電源
ＶCC側及び接地ＶSS側にはそれぞれ、活性化信号ＴＭＥ
ＮＢにより駆動されるＰＭＯＳトランジスタＱＰ０とＮ
ＭＯＳトランジスタＱＮ０が設けられている。即ち、活
性化信号ＴＭＥＮＢが“Ｌ”の間、ＮＭＯＳトランジス
タＱＮ０がオフ、ＰＭＯＳトランジスタＱＰ０がオンで
あり、基準電圧発生回路２００の出力ノードＮ１はＶCC
にプリチャージされる。活性化信号ＴＭＥＮＢが“Ｈ”
になると、ＮＭＯＳトランジスタＱＮ０がオン、ＰＭＯ
ＳトランジスタＱＰ０がオフになり、出力ノードＮ１
は、電流源トランジスタＱＰ２により決まる電流値と、
直列抵抗回路の合成抵抗値で決まる基準電圧に設定され
る。電流源トランジスタＱＰ２は、ゲート・ドレインが
接続されて飽和領域で動作し、定電流を供給する。
１内の遅延回路２１（２２）の構成を示している。この
遅延回路は、電流源ＰＭＯＳトランジスタＱＰ２に複数
個の抵抗Ｒ１，Ｒ２，…，Ｒ１０が直列接続された基準
電圧発生回路２００を有する。この直列抵抗回路の電源
ＶCC側及び接地ＶSS側にはそれぞれ、活性化信号ＴＭＥ
ＮＢにより駆動されるＰＭＯＳトランジスタＱＰ０とＮ
ＭＯＳトランジスタＱＮ０が設けられている。即ち、活
性化信号ＴＭＥＮＢが“Ｌ”の間、ＮＭＯＳトランジス
タＱＮ０がオフ、ＰＭＯＳトランジスタＱＰ０がオンで
あり、基準電圧発生回路２００の出力ノードＮ１はＶCC
にプリチャージされる。活性化信号ＴＭＥＮＢが“Ｈ”
になると、ＮＭＯＳトランジスタＱＮ０がオン、ＰＭＯ
ＳトランジスタＱＰ０がオフになり、出力ノードＮ１
は、電流源トランジスタＱＰ２により決まる電流値と、
直列抵抗回路の合成抵抗値で決まる基準電圧に設定され
る。電流源トランジスタＱＰ２は、ゲート・ドレインが
接続されて飽和領域で動作し、定電流を供給する。
【００２５】抵抗Ｒ１〜Ｒ７及びＲ１０にはそれぞれ、
これらを短絡するためのＮＭＯＳトランジスタＱＮ１〜
ＱＮ７及びＱＮ１０からなるスイッチ回路２０１が設け
られている。抵抗Ｒ１〜Ｒ７，Ｒ８０，Ｒ９０は同じ抵
抗値ｒ０を有し、抵抗Ｒ１０は、抵抗Ｒ１〜Ｒ７，Ｒ８
０，Ｒ９０の合成抵抗値ｒ０×９を有する。従って、Ｎ
ＭＯＳトランジスタＱＮ１０のオン又はオフにより、全
体の合成抵抗値をＲ０／２又はＲ０のいずれかに設定で
きる。抵抗Ｒ８０には、同じ抵抗値の３個の抵抗Ｒ８１
〜Ｒ８３がＮＭＯＳトランジスタＱＮ８により選択的に
並列接続できるようになっている。これにより、このＮ
ＭＯＳトランジスタＱＮ８のオフ又はオンにより、ｒ０
又はｒ０／４の抵抗値調整が可能とされている。また抵
抗Ｒ９０には、同じ抵抗値の抵抗Ｒ９１がＮＭＯＳトラ
ンジスタＱＮ９により選択的に並列接続できるようにな
っている。これにより、このＮＭＯＳトランジスタＱＮ
１０のオフ又はオンにより、ｒ０又はｒ０／２の抵抗値
調整ができるようになっている。
これらを短絡するためのＮＭＯＳトランジスタＱＮ１〜
ＱＮ７及びＱＮ１０からなるスイッチ回路２０１が設け
られている。抵抗Ｒ１〜Ｒ７，Ｒ８０，Ｒ９０は同じ抵
抗値ｒ０を有し、抵抗Ｒ１０は、抵抗Ｒ１〜Ｒ７，Ｒ８
０，Ｒ９０の合成抵抗値ｒ０×９を有する。従って、Ｎ
ＭＯＳトランジスタＱＮ１０のオン又はオフにより、全
体の合成抵抗値をＲ０／２又はＲ０のいずれかに設定で
きる。抵抗Ｒ８０には、同じ抵抗値の３個の抵抗Ｒ８１
〜Ｒ８３がＮＭＯＳトランジスタＱＮ８により選択的に
並列接続できるようになっている。これにより、このＮ
ＭＯＳトランジスタＱＮ８のオフ又はオンにより、ｒ０
又はｒ０／４の抵抗値調整が可能とされている。また抵
抗Ｒ９０には、同じ抵抗値の抵抗Ｒ９１がＮＭＯＳトラ
ンジスタＱＮ９により選択的に並列接続できるようにな
っている。これにより、このＮＭＯＳトランジスタＱＮ
１０のオフ又はオンにより、ｒ０又はｒ０／２の抵抗値
調整ができるようになっている。
【００２６】スイッチ回路２０１のＮＭＯＳトランジス
タＱＮ１〜ＱＮ７，ＱＮ８，ＱＮ９，ＱＮ１０のゲート
はそれぞれ、制御端子ＬＴＳｍに接続されている。これ
らの制御端子ＬＴＳｍが、遅延回路の遅延時間を決定
し、従って発生される基本クロックの周期を決定するた
めの制御端子となる。
タＱＮ１〜ＱＮ７，ＱＮ８，ＱＮ９，ＱＮ１０のゲート
はそれぞれ、制御端子ＬＴＳｍに接続されている。これ
らの制御端子ＬＴＳｍが、遅延回路の遅延時間を決定
し、従って発生される基本クロックの周期を決定するた
めの制御端子となる。
【００２７】基準電圧発生回路２００の出力ノードＮ１
には、電流源ＰＭＯＳトランジスタＱＰ２と共にカレン
トミラー回路を構成するＰＭＯＳトランジスタＱＰ４が
設けられ、このＰＭＯＳトランジスタＱＰ４とそのドレ
インに接続されたキャパシタＣにより時定数回路２０２
が構成されている。この時定数回路２０２のＰＭＯＳト
ランジスタＱＰ４のソースは、活性化用ＰＭＯＳトラン
ジスタＱＰ３を介して電源ＶCCに接続されている。ＰＭ
ＯＳトランジスタＱＰ３は、入力信号ＡをインバータＩ
５３により反転した信号ＩＮａにより駆動される。ま
た、時定数回路２０２の出力ノードＮ２は、入力信号Ａ
がない間（即ち、Ａ＝“Ｌ”の間）、その反転信号ＩＮ
ｎにより制御されるＮＭＯＳトランジスタＱＮ１１によ
りＶSSにリセットされている。入力信号Ａは、図２にお
けるインバータＩ１（又はＩ２）の出力である。
には、電流源ＰＭＯＳトランジスタＱＰ２と共にカレン
トミラー回路を構成するＰＭＯＳトランジスタＱＰ４が
設けられ、このＰＭＯＳトランジスタＱＰ４とそのドレ
インに接続されたキャパシタＣにより時定数回路２０２
が構成されている。この時定数回路２０２のＰＭＯＳト
ランジスタＱＰ４のソースは、活性化用ＰＭＯＳトラン
ジスタＱＰ３を介して電源ＶCCに接続されている。ＰＭ
ＯＳトランジスタＱＰ３は、入力信号ＡをインバータＩ
５３により反転した信号ＩＮａにより駆動される。ま
た、時定数回路２０２の出力ノードＮ２は、入力信号Ａ
がない間（即ち、Ａ＝“Ｌ”の間）、その反転信号ＩＮ
ｎにより制御されるＮＭＯＳトランジスタＱＮ１１によ
りＶSSにリセットされている。入力信号Ａは、図２にお
けるインバータＩ１（又はＩ２）の出力である。
【００２８】基準電圧発生回路２００の出力ノードＮ１
と、時定数回路２０２の出力ノードＮ２は、比較回路２
０３の二つの入力端子に接続されている。比較回路２０
３は、二つの出力ノードＮ１，Ｎ２の電圧が入力される
ドライバＰＭＯＳトランジスタＱＰ１０，ＱＰ１１と、
ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４からなる能動
負荷を有するカレントミラー型差動増幅回路により構成
されている。ＰＭＯＳトランジスタＱＰ１０，ＱＰ１１
のソースは、電流源ＰＭＯＳトランジスタＱＰ９を介
し、活性化用ＰＭＯＳトランジスタＱＰ９を介して電源
ＶCCに接続されている。
と、時定数回路２０２の出力ノードＮ２は、比較回路２
０３の二つの入力端子に接続されている。比較回路２０
３は、二つの出力ノードＮ１，Ｎ２の電圧が入力される
ドライバＰＭＯＳトランジスタＱＰ１０，ＱＰ１１と、
ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４からなる能動
負荷を有するカレントミラー型差動増幅回路により構成
されている。ＰＭＯＳトランジスタＱＰ１０，ＱＰ１１
のソースは、電流源ＰＭＯＳトランジスタＱＰ９を介
し、活性化用ＰＭＯＳトランジスタＱＰ９を介して電源
ＶCCに接続されている。
【００２９】比較回路２０３の出力ノードＣＭＰＯＵＴ
は、インバータ１５１，Ｉ５２を介して出力信号として
取り出される。この出力信号が図２の内部セット信号Ｓ
ＥＴ、リセット信号ＲＥＳＥＴとなる。また比較回路２
０３の出力ノードＣＭＰＯＵＴは、入力信号Ａが“Ｌ”
の間、信号ＩＮｎにより制御されるＮＭＯＳトランジス
タＱＮ１２により、“Ｌ”（＝ＶSS）にリセットされて
いる。入力信号Ａが“Ｈ”になり、比較回路２０３が反
転検出して出力ノードＣＭＰＯＵＴが“Ｈ”になると、
ＰＭＯＳトランジスタＱＰ６がオンして、これとＰＭＯ
ＳトランジスタＱＰ７を介して出力ノードＣＭＰＯＵＴ
はＶCCまで充電される。
は、インバータ１５１，Ｉ５２を介して出力信号として
取り出される。この出力信号が図２の内部セット信号Ｓ
ＥＴ、リセット信号ＲＥＳＥＴとなる。また比較回路２
０３の出力ノードＣＭＰＯＵＴは、入力信号Ａが“Ｌ”
の間、信号ＩＮｎにより制御されるＮＭＯＳトランジス
タＱＮ１２により、“Ｌ”（＝ＶSS）にリセットされて
いる。入力信号Ａが“Ｈ”になり、比較回路２０３が反
転検出して出力ノードＣＭＰＯＵＴが“Ｈ”になると、
ＰＭＯＳトランジスタＱＰ６がオンして、これとＰＭＯ
ＳトランジスタＱＰ７を介して出力ノードＣＭＰＯＵＴ
はＶCCまで充電される。
【００３０】図６は、遅延回路２１（２２）の遅延時間
を決定するために、制御端子ＬＴＳｍに与えられる情報
を記憶する不揮発性記憶回路２４（２５）の構成であ
る。不揮発性記憶回路２４（２５）は、製品テストの結
果に応じて上記各制御端子ＬＴＳｍに与えられる情報が
フューズデータとして初期設定されるフューズ回路６０
と、このフューズ回路６０のデータを保持するラッチ回
路６１とを有する。ラッチ回路６１は、フューズ回路６
０の初期設定に先立って製品テストのために上記各制御
端子に与えられる疑似フューズデータＤＩＮＩｒを取り
込むためにも用いられる。
を決定するために、制御端子ＬＴＳｍに与えられる情報
を記憶する不揮発性記憶回路２４（２５）の構成であ
る。不揮発性記憶回路２４（２５）は、製品テストの結
果に応じて上記各制御端子ＬＴＳｍに与えられる情報が
フューズデータとして初期設定されるフューズ回路６０
と、このフューズ回路６０のデータを保持するラッチ回
路６１とを有する。ラッチ回路６１は、フューズ回路６
０の初期設定に先立って製品テストのために上記各制御
端子に与えられる疑似フューズデータＤＩＮＩｒを取り
込むためにも用いられる。
【００３１】フューズ回路６０として図では一つのフュ
ーズＦｓを示し、これに対応する一つのラッチ回路６１
を示しているが、実際にはこれらが所定個数併設され
る。フーズＦｓはレーザ溶断型のフューズでも、電流溶
断型のフューズでもよい。或いは、フューズＦｓと等価
な素子として、不揮発性メモリセルを用いることもでき
る。
ーズＦｓを示し、これに対応する一つのラッチ回路６１
を示しているが、実際にはこれらが所定個数併設され
る。フーズＦｓはレーザ溶断型のフューズでも、電流溶
断型のフューズでもよい。或いは、フューズＦｓと等価
な素子として、不揮発性メモリセルを用いることもでき
る。
【００３２】ラッチ回路６１は、インバータＩ２２，Ｉ
２３の入出力をトランスファゲートＴＧ１２を介して交
差接続して構成される。即ち、コマンドＦＮＸＸにより
トランスファゲートＴＧ１１，ＴＧ１２が順次オン制御
されて、疑似フューズデータＤＩＮＩｒがラッチ回路６
１に取り込まれる。フューズＦｓはＮＭＯＳトランジス
タＱＮ２２を介してラッチ回路６１のノードＮｂに接続
されているが、このトランジスタＱＮ２２は、フューズ
回路をプログラミングするまでオフに保たれている。製
品化後、トランジスタＱＮ２２は、電源投入により
“Ｈ”となる制御信号ＦＳＥＴｐにより制御される。ノ
ードＮａに接続されたＮＭＯＳトランジスタＱＮ２１
は、ラッチ回路６１のリセット用であり、制御信号ＲＳ
ＴＥｎ＝“Ｈ”によりオンして、ラッチ回路６１がリセ
ットできるようになっている。
２３の入出力をトランスファゲートＴＧ１２を介して交
差接続して構成される。即ち、コマンドＦＮＸＸにより
トランスファゲートＴＧ１１，ＴＧ１２が順次オン制御
されて、疑似フューズデータＤＩＮＩｒがラッチ回路６
１に取り込まれる。フューズＦｓはＮＭＯＳトランジス
タＱＮ２２を介してラッチ回路６１のノードＮｂに接続
されているが、このトランジスタＱＮ２２は、フューズ
回路をプログラミングするまでオフに保たれている。製
品化後、トランジスタＱＮ２２は、電源投入により
“Ｈ”となる制御信号ＦＳＥＴｐにより制御される。ノ
ードＮａに接続されたＮＭＯＳトランジスタＱＮ２１
は、ラッチ回路６１のリセット用であり、制御信号ＲＳ
ＴＥｎ＝“Ｈ”によりオンして、ラッチ回路６１がリセ
ットできるようになっている。
【００３３】ラッチ回路６１のノードＮｂの信号は、イ
ンバータＩ２４，Ｉ２５を介して信号ＬＴＦＩｎ（ｎ＝
１，２，…）として取り出される。またこの信号ＬＴＦ
Ｉｎの組み合わせによって、制御端子ＬＴＳｍに与えら
れるデータを決定するデコード回路６２が設けられてい
る。
ンバータＩ２４，Ｉ２５を介して信号ＬＴＦＩｎ（ｎ＝
１，２，…）として取り出される。またこの信号ＬＴＦ
Ｉｎの組み合わせによって、制御端子ＬＴＳｍに与えら
れるデータを決定するデコード回路６２が設けられてい
る。
【００３４】図７は、図５に示す遅延回路２１（２２）
の動作波形を示している。活性化信号ＴＭＥＮＢが
“Ｈ”になることにより、基準電圧発生回路２００が活
性化されて、ノードＮ１に基準電圧Ｖａが得られる。こ
の活性化に遅れて入力信号Ａが“Ｈ”になると、ＶSSに
リセットされていた比較回路２０３の出力ノードＣＭＰ
ＯＵＴがフローティングになり、同時に時定数回路２０
２が活性化される。キャパシタＣの充電電流は、トラン
ジスタＱＰ２とＱＰ４からなるカレントミラー回路によ
る決まる。そして出力ノードＮ２が電位上昇し、これが
基準電圧Ｖａを超えると比較回路２０３が反転検出し、
その出力ノードＣＭＰＯＵＴに“Ｈ”出力が得られる。
入力信号Ａが“Ｌ”になると、比較回路２０３の出力ノ
ードＣＭＰＯＵＴ、及び時定数回路２０２の出力ノード
Ｎ２はそれぞれＮＭＯＳトランジスタＱＮ１２，ＱＮ１
１によりリセットされる。
の動作波形を示している。活性化信号ＴＭＥＮＢが
“Ｈ”になることにより、基準電圧発生回路２００が活
性化されて、ノードＮ１に基準電圧Ｖａが得られる。こ
の活性化に遅れて入力信号Ａが“Ｈ”になると、ＶSSに
リセットされていた比較回路２０３の出力ノードＣＭＰ
ＯＵＴがフローティングになり、同時に時定数回路２０
２が活性化される。キャパシタＣの充電電流は、トラン
ジスタＱＰ２とＱＰ４からなるカレントミラー回路によ
る決まる。そして出力ノードＮ２が電位上昇し、これが
基準電圧Ｖａを超えると比較回路２０３が反転検出し、
その出力ノードＣＭＰＯＵＴに“Ｈ”出力が得られる。
入力信号Ａが“Ｌ”になると、比較回路２０３の出力ノ
ードＣＭＰＯＵＴ、及び時定数回路２０２の出力ノード
Ｎ２はそれぞれＮＭＯＳトランジスタＱＮ１２，ＱＮ１
１によりリセットされる。
【００３５】これにより、入力信号Ａに対して、時間τ
だけ遅延して立ち上がりが遅延した出力信号ＳＥＴ（Ｒ
ＥＳＥＴ）が得られる。入力信号Ａが立ち下がることに
より、図５のＮＭＯＳトランジスタＱＮ２，ＱＮ１１が
オンになり、遅延回路内の時定数回路２０２及び比較回
路２０３が初期化される。従って出力信号ＳＥＴ（ＲＥ
ＳＥＴ）の立ち下がりは、入力信号Ａのそれと一致す
る。即ち、遅延回路２１，２２では、活性化信号ＴＭＥ
ＮＢは、クロック周期の後半でも非活性にされることな
く、所望のタイミング信号が得られるまで活性に保持さ
れる。そして、内部の時定数回路２０２と比較回路２０
３は、クロック周期の後半において初期化される。
だけ遅延して立ち上がりが遅延した出力信号ＳＥＴ（Ｒ
ＥＳＥＴ）が得られる。入力信号Ａが立ち下がることに
より、図５のＮＭＯＳトランジスタＱＮ２，ＱＮ１１が
オンになり、遅延回路内の時定数回路２０２及び比較回
路２０３が初期化される。従って出力信号ＳＥＴ（ＲＥ
ＳＥＴ）の立ち下がりは、入力信号Ａのそれと一致す
る。即ち、遅延回路２１，２２では、活性化信号ＴＭＥ
ＮＢは、クロック周期の後半でも非活性にされることな
く、所望のタイミング信号が得られるまで活性に保持さ
れる。そして、内部の時定数回路２０２と比較回路２０
３は、クロック周期の後半において初期化される。
【００３６】図２に示すクロック発生回路８０１の動作
波形を示すと、図８のようになる。リセット信号ＴＭＲ
ＳＴｎが“Ｌ”となり、遅延回路２１，２２がイネーブ
ル信号ＴＭＥＮＢにより活性化されると、クロック発生
回路８０１が起動される。即ち、リセット信号ＴＭＲＳ
Ｔｎが“Ｌ”になると、ＮＯＲゲートＧ４に“Ｈ”が入
り、フリップフロップ２３がセットされて、ＮＯＲゲー
トＧ４の出力が“Ｌ”となる。これにより、ＴＭＯＳＣ
＝“Ｌ”，ＴＭＯＳＣｎ＝“Ｈ”が得られる。リセット
信号ＴＭＲＳＴｎはすぐに“Ｈ”に復帰し、信号ＴＭＯ
ＳＣｎ＝“Ｈ”がＮＡＮＤゲートＧ１を通って遅延回路
２１に入ることにより、遅延回路２１からは、信号ＴＭ
ＯＳＣｎの立ち上がりから遅延時間τ１だけ遅れて立ち
上がるセット信号ＳＥＴが発生される。図に示すよう
に、起動後の最初の遅延時間τ１は厳密には、リセット
信号ＴＭＲＳＴｎの立ち上がりからの時間となるが、そ
の後は、信号ＴＭＯＳＣの立ち上がりが基準タイミング
となる。
波形を示すと、図８のようになる。リセット信号ＴＭＲ
ＳＴｎが“Ｌ”となり、遅延回路２１，２２がイネーブ
ル信号ＴＭＥＮＢにより活性化されると、クロック発生
回路８０１が起動される。即ち、リセット信号ＴＭＲＳ
Ｔｎが“Ｌ”になると、ＮＯＲゲートＧ４に“Ｈ”が入
り、フリップフロップ２３がセットされて、ＮＯＲゲー
トＧ４の出力が“Ｌ”となる。これにより、ＴＭＯＳＣ
＝“Ｌ”，ＴＭＯＳＣｎ＝“Ｈ”が得られる。リセット
信号ＴＭＲＳＴｎはすぐに“Ｈ”に復帰し、信号ＴＭＯ
ＳＣｎ＝“Ｈ”がＮＡＮＤゲートＧ１を通って遅延回路
２１に入ることにより、遅延回路２１からは、信号ＴＭ
ＯＳＣｎの立ち上がりから遅延時間τ１だけ遅れて立ち
上がるセット信号ＳＥＴが発生される。図に示すよう
に、起動後の最初の遅延時間τ１は厳密には、リセット
信号ＴＭＲＳＴｎの立ち上がりからの時間となるが、そ
の後は、信号ＴＭＯＳＣの立ち上がりが基準タイミング
となる。
【００３７】このセット信号ＳＥＴ＝“Ｈ”がＮＯＲゲ
ートＧ３に入ると、フリップフロップ２３は出力反転し
て、ＮＯＲゲートＧ４の出力は“Ｈ”となり、従って、
ＴＭＯＳＣ＝“Ｈ”，ＴＭＯＳＣｎ＝“Ｌ”となる。そ
して、信号ＴＭＯＳＣ＝“Ｈ”がＮＡＮＤゲートＧ２を
通って遅延回路２２に入ると、その立ち上がりから遅延
回路２２による遅延時間τ２だけ遅れて、リセット信号
ＲＥＳＥＴが立ち上がる。これにより、フリップフロッ
プ２３は再度反転し、ＴＭＯＳＣ＝“Ｌ”，ＴＭＯＳＣ
ｎ＝“Ｈ”となる。信号ＴＭＯＳＣ＝“Ｌ”に同期し
て、遅延回路２１はリセットされ、セット信号ＳＥＴは
“Ｌ”に戻る。以下、同様の動作の繰り返しにより、信
号ＴＭＯＳＣ，ＴＭＯＳＣｎは遅延回路２１，２２の遅
延時間τ１，τ２により決まる周期を持つ相補信号とな
り、これが基本クロックとなる。
ートＧ３に入ると、フリップフロップ２３は出力反転し
て、ＮＯＲゲートＧ４の出力は“Ｈ”となり、従って、
ＴＭＯＳＣ＝“Ｈ”，ＴＭＯＳＣｎ＝“Ｌ”となる。そ
して、信号ＴＭＯＳＣ＝“Ｈ”がＮＡＮＤゲートＧ２を
通って遅延回路２２に入ると、その立ち上がりから遅延
回路２２による遅延時間τ２だけ遅れて、リセット信号
ＲＥＳＥＴが立ち上がる。これにより、フリップフロッ
プ２３は再度反転し、ＴＭＯＳＣ＝“Ｌ”，ＴＭＯＳＣ
ｎ＝“Ｈ”となる。信号ＴＭＯＳＣ＝“Ｌ”に同期し
て、遅延回路２１はリセットされ、セット信号ＳＥＴは
“Ｌ”に戻る。以下、同様の動作の繰り返しにより、信
号ＴＭＯＳＣ，ＴＭＯＳＣｎは遅延回路２１，２２の遅
延時間τ１，τ２により決まる周期を持つ相補信号とな
り、これが基本クロックとなる。
【００３８】図２の遅延回路２１，２２の遅延時間τ
１，τ２は、図５及び図６で説明したように、フューズ
回路６０により設定される。即ちフューズ回路６０のデ
ータにより、制御端子ＬＴＳｍに与えられるデータが決
定され、これにより基準電圧発生回路２００の基準電圧
が決まる。
１，τ２は、図５及び図６で説明したように、フューズ
回路６０により設定される。即ちフューズ回路６０のデ
ータにより、制御端子ＬＴＳｍに与えられるデータが決
定され、これにより基準電圧発生回路２００の基準電圧
が決まる。
【００３９】具体的には、フューズ回路６０のプログラ
ミングに先立って、製品テスト時に、疑似フューズデー
タＤＩＮＩｒを入力して、書き込み或いは消去のテスト
動作を行う。このとき、コマンドＦＶＸＸを“Ｈ”とし
て、疑似フューズデータＤＩＮＩｒをインバータＩ２２
の入力端に転送し、その後コマンドＦＶＸＸを“Ｌ”と
することにより、ラッチ６１にデータを保持する。また
テスト時、信号ＦＳＥＴｐは“Ｌ”とし、フューズＦｓ
はラッチから切り離された状態に保つ。そして、ビジー
信号を監視することにより、データ書き込み或いは消去
に要した時間を知ることができる。そしてそのテスト結
果に基づいて、予め求められている校正表等に基づい
て、フューズ回路６０をプログラミングすればよい。具
体的に遅延時間τ１，τ２は、数１０ｎｓ程度に設定さ
れる。
ミングに先立って、製品テスト時に、疑似フューズデー
タＤＩＮＩｒを入力して、書き込み或いは消去のテスト
動作を行う。このとき、コマンドＦＶＸＸを“Ｈ”とし
て、疑似フューズデータＤＩＮＩｒをインバータＩ２２
の入力端に転送し、その後コマンドＦＶＸＸを“Ｌ”と
することにより、ラッチ６１にデータを保持する。また
テスト時、信号ＦＳＥＴｐは“Ｌ”とし、フューズＦｓ
はラッチから切り離された状態に保つ。そして、ビジー
信号を監視することにより、データ書き込み或いは消去
に要した時間を知ることができる。そしてそのテスト結
果に基づいて、予め求められている校正表等に基づい
て、フューズ回路６０をプログラミングすればよい。具
体的に遅延時間τ１，τ２は、数１０ｎｓ程度に設定さ
れる。
【００４０】この様にしてフューズ回路６０は、遅延回
路制御情報を固定的に記憶する。その後のＥＥＰＲＯＭ
動作においては、疑似フューズデータＤＩＮＩｒの端子
は用いられない。コマンドＦＶＸＸの端子は“Ｌ”固定
として、トランスファゲートＴ１１はオフ、Ｔ１２はオ
ンの状態とする。また、電源投入と同時に、信号ＦＳＥ
Ｔｐが“Ｈ”となり、フューズ回路６０のデータをラッ
チノードＮｂに転送する。これにより、遅延時間が設定
される。
路制御情報を固定的に記憶する。その後のＥＥＰＲＯＭ
動作においては、疑似フューズデータＤＩＮＩｒの端子
は用いられない。コマンドＦＶＸＸの端子は“Ｌ”固定
として、トランスファゲートＴ１１はオフ、Ｔ１２はオ
ンの状態とする。また、電源投入と同時に、信号ＦＳＥ
Ｔｐが“Ｈ”となり、フューズ回路６０のデータをラッ
チノードＮｂに転送する。これにより、遅延時間が設定
される。
【００４１】以上のようにこの実施の形態によれば、ク
ロック発生回路内の遅延回路の遅延時間を製品テスト時
に最適状態に固定して、基本クロックの周期、従ってこ
の基本クロックに基づいて作られる各種タイミング信号
の時間を最適設定することができる。従って、遅延回路
を構成する抵抗に製造上のバラツキがあっても、フュー
ズ回路のプログラミングによりその影響をなくして、デ
ータ書き込みや消去の動作時間を仕様で定められた所定
時間内に収めることができる。
ロック発生回路内の遅延回路の遅延時間を製品テスト時
に最適状態に固定して、基本クロックの周期、従ってこ
の基本クロックに基づいて作られる各種タイミング信号
の時間を最適設定することができる。従って、遅延回路
を構成する抵抗に製造上のバラツキがあっても、フュー
ズ回路のプログラミングによりその影響をなくして、デ
ータ書き込みや消去の動作時間を仕様で定められた所定
時間内に収めることができる。
【００４２】また、遅延回路２１，２２を構成する基準
電圧発生回路２００の抵抗は、大きな範囲でしかも細か
い抵抗値設定ができる。即ち抵抗Ｒ１０の接続を選択す
ることにより、大きな範囲の抵抗切替ができる。また、
抵抗Ｒ８０に対する抵抗Ｒ８１Ｒ〜８３の接続、非接続
を選択することにより、単位抵抗値の１／４の精度の調
整ができる。抵抗Ｒ９０に対する抵抗Ｒ９の接続、非接
続を選択することにより、単位抵抗値の１／２の精度の
調整ができる。
電圧発生回路２００の抵抗は、大きな範囲でしかも細か
い抵抗値設定ができる。即ち抵抗Ｒ１０の接続を選択す
ることにより、大きな範囲の抵抗切替ができる。また、
抵抗Ｒ８０に対する抵抗Ｒ８１Ｒ〜８３の接続、非接続
を選択することにより、単位抵抗値の１／４の精度の調
整ができる。抵抗Ｒ９０に対する抵抗Ｒ９の接続、非接
続を選択することにより、単位抵抗値の１／２の精度の
調整ができる。
【００４３】この実施の形態では、図２のクロック回路
８０１における二つの遅延回路２１，２２は交互に動作
する。従って原理的には、遅延回路２１，２２の一方が
動作中は、他方を非活性とすることもできる。しかしこ
の様な制御を行った場合、非活性の遅延回路では、基準
電圧発生回路２００の出力ノードＮ１がＶCCにプリチャ
ージされるから、次のサイクルで活性となったときに、
所望の基準電圧になるまでにオフセット時間が必要とな
る。遅延時間を数１０ｎｓに設定する場合には、このオ
フセット時間が無視できないものとなる。
８０１における二つの遅延回路２１，２２は交互に動作
する。従って原理的には、遅延回路２１，２２の一方が
動作中は、他方を非活性とすることもできる。しかしこ
の様な制御を行った場合、非活性の遅延回路では、基準
電圧発生回路２００の出力ノードＮ１がＶCCにプリチャ
ージされるから、次のサイクルで活性となったときに、
所望の基準電圧になるまでにオフセット時間が必要とな
る。遅延時間を数１０ｎｓに設定する場合には、このオ
フセット時間が無視できないものとなる。
【００４４】そこでこの実施の形態では、時定数回路２
０２及び比較回路２０３は各サイクルの後半で初期化さ
れるようにして、基準電圧発生回路２００はイネーブル
信号ＴＭＥＮＢにより、必要なタイミング信号が得られ
るまで常時活性状態に保っている。従って上述のような
オフセット時間は生じない。遅延回路２１，２２の基準
電圧発生回路に電流を流し続けることは、電流を交互に
オンオフする場合に比べると消費電流が２倍になるが、
抵抗を大きくして電流値を減らせば、クロック発生回路
としての消費電力増大は問題にならない。
０２及び比較回路２０３は各サイクルの後半で初期化さ
れるようにして、基準電圧発生回路２００はイネーブル
信号ＴＭＥＮＢにより、必要なタイミング信号が得られ
るまで常時活性状態に保っている。従って上述のような
オフセット時間は生じない。遅延回路２１，２２の基準
電圧発生回路に電流を流し続けることは、電流を交互に
オンオフする場合に比べると消費電流が２倍になるが、
抵抗を大きくして電流値を減らせば、クロック発生回路
としての消費電力増大は問題にならない。
【００４５】実施の形態では、ＥＥＰＲＯＭを説明した
が、この発明のタイミング信号発生回路はＥＥＰＲＯＭ
に限らず、同様に内部クロックを発生してタイミング制
御を行う各種の半導体集積回路に適用することができ
る。
が、この発明のタイミング信号発生回路はＥＥＰＲＯＭ
に限らず、同様に内部クロックを発生してタイミング制
御を行う各種の半導体集積回路に適用することができ
る。
【００４６】
【発明の効果】以上述べたようにこの発明によれば、遅
延回路内の抵抗のバラツキによる基本クロック周期の変
動を、フューズ回路等のプログラミングにより抑制して
一定時間のタイミング信号を発生することを可能とした
タイミング信号発生回路を内蔵して、所望の書き込みや
消去のタイミング制御を可能とした半導体装置を提供す
ることができる。
延回路内の抵抗のバラツキによる基本クロック周期の変
動を、フューズ回路等のプログラミングにより抑制して
一定時間のタイミング信号を発生することを可能とした
タイミング信号発生回路を内蔵して、所望の書き込みや
消去のタイミング制御を可能とした半導体装置を提供す
ることができる。
【図１】この発明の一実施の形態によるＥＥＰＲＯＭの
構成を示す図である。
構成を示す図である。
【図２】同実施の形態におけるタイマ回路内のクロック
発生回路の構成を示す図である。
発生回路の構成を示す図である。
【図３】同実施の形態によるタイマ回路内のタイミング
信号発生回路の構成を示す図である。
信号発生回路の構成を示す図である。
【図４】図３におけるＤタイプフリップフロップの構成
を示す図である。
を示す図である。
【図５】図２のクロック発生回路における遅延回路の構
成を示す図である。
成を示す図である。
【図６】図２の不揮発性記憶回路の構成を示す図であ
る。
る。
【図７】図５の遅延回路の動作波形を示す図である。
【図８】図２のクロック発生回路の動作波形を示す図で
ある。
ある。
１…メモリセルアレイ、２…ロウデコーダ、３…カラム
デコーダ、４…センスアンプ、５…アドレスレジスタ、
５…コマンドレジスタ、７…昇圧回路、８…タイミング
制御回路、８１…タイマ回路、８２…ベリファイ判定回
路、８３…ビジー信号発生回路、８０１…クロック発生
回路、２１，２２…遅延回路、２４，２５…不揮発性記
憶回路、８０２…タイミング信号発生回路、２００…基
準電圧発生回路、２０１…スイッチ回路、２０２…時定
数回路、２０３…比較回路。
デコーダ、４…センスアンプ、５…アドレスレジスタ、
５…コマンドレジスタ、７…昇圧回路、８…タイミング
制御回路、８１…タイマ回路、８２…ベリファイ判定回
路、８３…ビジー信号発生回路、８０１…クロック発生
回路、２１，２２…遅延回路、２４，２５…不揮発性記
憶回路、８０２…タイミング信号発生回路、２００…基
準電圧発生回路、２０１…スイッチ回路、２０２…時定
数回路、２０３…比較回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月８日（１９９９．４．８）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 5/13 Ｈ０１Ｌ 27/04 Ｆ (72)発明者 山村 俊雄 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5B025 AA01 AD15 5B079 BB04 BC03 DD05 DD06 DD13 DD20 5F038 AR09 AV13 AV15 BB04 BG03 DF01 DF05 EZ20 5J001 AA05 AA11 BB10 BB11 BB12 CC02 DD01
Claims (7)
- 【請求項１】 クロック周期を設定するための制御端子
を有する遅延回路を内蔵して基本クロックを発生するク
ロック発生回路と、 このクロック発生回路から発生される基本クロックに基
づいてタイミング信号を生成するタイミング信号発生回
路と、 前記遅延回路の遅延時間を決定するために前記制御端子
に与えられる情報を不揮発に記憶する不揮発性記憶回路
とを有することを特徴とする半導体装置。 - 【請求項２】 メモリセルアレイと、 このメモリセルアレイのメモリセル選択を行うアドレス
をデコードするデコード回路と、 前記メモリセルの読み出しデータをセンスし書き込みデ
ータをラッチするセンスアンプと、 前記メモリセルアレイのデータ書き込み及び消去のタイ
ミング制御を行うタイミング制御回路とを備え、 前記タイミング制御回路は、 クロック周期を設定するための制御端子を有する遅延回
路を内蔵して基本クロックを発生するクロック発生回路
と、 このクロック発生回路から発生される基本クロックに基
づいてタイミング信号を生成するタイミング信号発生回
路と、 前記遅延回路の遅延時間を決定するために前記制御端子
に与えられる情報を不揮発に記憶する不揮発性記憶回路
とを有することを特徴とする半導体装置。 - 【請求項３】 前記遅延回路は、 電流源に直列接続された複数の抵抗を有し、活性化信号
により活性状態に設定されて前記電流源と抵抗の接続ノ
ードに基準電圧を出力する基準電圧発生回路と、 前記制御端子に与えられる情報に基づいて前記基準電圧
発生回路の各抵抗を選択的に短絡するスイッチ回路と、 遅延すべき入力信号により活性化される時定数回路と、 この時定数回路の出力電圧が前記基準電圧に達したこと
を検出して前記入力信号に対して遅延した出力信号を出
す比較回路とを有することを特徴とする請求項１又は２
に記載の半導体装置。 - 【請求項４】 前記不揮発性記憶回路は、 製品テストの結果に応じて前記制御端子に与えられる情
報がフューズデータとして初期設定されるフューズ回路
と、 このフューズ回路の情報を取り込むと共に、フューズ回
路の初期設定に先立って前記製品テストのために前記制
御端子に与えられる疑似フューズデータを取り込む機能
を持つラッチ回路とを有することを特徴とする請求項１
又は２に記載の半導体装置。 - 【請求項５】 前記クロック発生回路は、前記基本クロ
ックを相補信号として発生するための二つの遅延回路を
内蔵し、これら二つの遅延回路は、前記基準電圧発生回
路が所望のタイミング信号が得られるまでの複数クロッ
ク周期にわたって活性に保たれ、且つ各遅延回路内の前
記時定数回路及び比較回路がクロック周期の後半で初期
化されることを特徴とする請求項１又は２に記載の半導
体装置。 - 【請求項６】 前記メモリセルアレイは、電気的書き換
え可能な不揮発性メモリセルを配列して構成されている
ことを特徴とする請求項２記載の半導体装置。 - 【請求項７】 前記メモリセルアレイは、電気的書き換
え可能な不揮発性メモリセルを配列して構成され、 前記タイミング制御回路は、前記メモリセルアレイがデ
ータ読み出し、書き込み又は消去動作にある間、ビジー
信号を外部に出力するビジー信号発生回路を有し、且つ
前記不揮発性記憶回路は、データ書き込み又は消去のテ
スト動作の時間を前記ビジー信号により確認して、その
結果に基づいてプログラミングされることを特徴とする
請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11098221A JP2000293995A (ja) | 1999-04-05 | 1999-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11098221A JP2000293995A (ja) | 1999-04-05 | 1999-04-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000293995A true JP2000293995A (ja) | 2000-10-20 |
Family
ID=14213920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11098221A Pending JP2000293995A (ja) | 1999-04-05 | 1999-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000293995A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506430B1 (ko) * | 2001-12-10 | 2005-08-08 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
| US8593852B2 (en) | 2009-07-23 | 2013-11-26 | Kabushiki Kaisha Toshiba | Test device and test method for resistive random access memory and resistive random access memory device |
-
1999
- 1999-04-05 JP JP11098221A patent/JP2000293995A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506430B1 (ko) * | 2001-12-10 | 2005-08-08 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
| US8593852B2 (en) | 2009-07-23 | 2013-11-26 | Kabushiki Kaisha Toshiba | Test device and test method for resistive random access memory and resistive random access memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070904 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080108 |