JPH05210994A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05210994A JPH05210994A JP716492A JP716492A JPH05210994A JP H05210994 A JPH05210994 A JP H05210994A JP 716492 A JP716492 A JP 716492A JP 716492 A JP716492 A JP 716492A JP H05210994 A JPH05210994 A JP H05210994A
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- signal
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Abstract
(57)【要約】
【目的】データベリファイ時のアドレスの誤選択及びデ
ータの誤読出しを防止する。 【構成】書込み信号Ｖｐｐが書込み電圧レベル（１２．
４）になったことを検出して能動レベルとなる切換え信
号ＳＷを発生する書込電圧検出回路７を設ける。切換え
信号ＳＷが能動レベルのときアドレスバッファ回路１の
入力回路の出力信号の所定の周波数成分を除去するフィ
ルタ回路８を設ける。
ータの誤読出しを防止する。 【構成】書込み信号Ｖｐｐが書込み電圧レベル（１２．
４）になったことを検出して能動レベルとなる切換え信
号ＳＷを発生する書込電圧検出回路７を設ける。切換え
信号ＳＷが能動レベルのときアドレスバッファ回路１の
入力回路の出力信号の所定の周波数成分を除去するフィ
ルタ回路８を設ける。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的に書込み可能な紫外線消去型の不揮
発性半導体記憶装置に関する。
に関し、特に電気的に書込み可能な紫外線消去型の不揮
発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来この種の不揮発性半導体記憶装置
は、一例として図４に示すように、電気的に書込み可能
な不揮発性のメモリセルを複数配列したメモリセルアレ
イ３と、このメモリセルアレイ３の複数のメモリセルの
うちの所定のメモリセルを選択するための複数ビットの
アドレス信号ＡＤ（ＡＤ１〜ＡＤｎ）を入力し各ビット
ごとの真補のアドレス信号を発生するアドレスバッファ
回路１と、このアドレスバッファ回路１の出力信号をデ
コードしてメモリセルアレイ３の複数のメモリセルのう
ちの所定のメモリセルを選択状態とするアドレスデコー
ダ２と、書込み制御信号ＷＣが能動レベル、書込み信号
Ｖｐｐが書込み電圧レベルになったときメモリセルアレ
イ３の選択状態のメモリセルに書込みデータＤＴｗを書
込む書込回路４と、読出し制御信号ＲＣが能動レベルの
ときメモリセルアレイ３の選択状態のメモリセルに記憶
されているデータを読出す読出し回路５と、各部の動作
を制御する制御回路６とを有する構成となっていた。
は、一例として図４に示すように、電気的に書込み可能
な不揮発性のメモリセルを複数配列したメモリセルアレ
イ３と、このメモリセルアレイ３の複数のメモリセルの
うちの所定のメモリセルを選択するための複数ビットの
アドレス信号ＡＤ（ＡＤ１〜ＡＤｎ）を入力し各ビット
ごとの真補のアドレス信号を発生するアドレスバッファ
回路１と、このアドレスバッファ回路１の出力信号をデ
コードしてメモリセルアレイ３の複数のメモリセルのう
ちの所定のメモリセルを選択状態とするアドレスデコー
ダ２と、書込み制御信号ＷＣが能動レベル、書込み信号
Ｖｐｐが書込み電圧レベルになったときメモリセルアレ
イ３の選択状態のメモリセルに書込みデータＤＴｗを書
込む書込回路４と、読出し制御信号ＲＣが能動レベルの
ときメモリセルアレイ３の選択状態のメモリセルに記憶
されているデータを読出す読出し回路５と、各部の動作
を制御する制御回路６とを有する構成となっていた。
【０００３】この不揮発性半導体記憶装置においては、
一般に、電源電圧Ｖｃｃは５Ｖであり、書込み信号Ｖｐ
ｐの書込み電圧は１２．５Ｖとなっている。
一般に、電源電圧Ｖｃｃは５Ｖであり、書込み信号Ｖｐ
ｐの書込み電圧は１２．５Ｖとなっている。
【０００４】次に、この不揮発性半導体記憶装置の動作
について図５を参照して説明する。
について図５を参照して説明する。
【０００５】書込み動作時、まず書込み信号Ｖｐｐが電
源電圧Ｖｃｃレベルの５Ｖから書込み電圧レベルの１
２．５Ｖに立上り、アドレス信号ＡＤ及び書込データＤ
Ｔｗが入力される。このとき電源電圧Ｖｃｃも５Ｖから
６Ｖ（〜６．５Ｖ）に立上る。これは、データ書込み後
に行なわれるベリファイ期間における書込みの深さのマ
ージンチェックのためである。
源電圧Ｖｃｃレベルの５Ｖから書込み電圧レベルの１
２．５Ｖに立上り、アドレス信号ＡＤ及び書込データＤ
Ｔｗが入力される。このとき電源電圧Ｖｃｃも５Ｖから
６Ｖ（〜６．５Ｖ）に立上る。これは、データ書込み後
に行なわれるベリファイ期間における書込みの深さのマ
ージンチェックのためである。
【０００６】続いてチップイネーブル信号ＣＥｂを低レ
ベルの能動レベルにすることにより、書込みデータＤＴ
ｗが選択状態のメモリセルに書込まれる。
ベルの能動レベルにすることにより、書込みデータＤＴ
ｗが選択状態のメモリセルに書込まれる。
【０００７】引続きチップイネーブル信号ＣＥｂが非能
動レベル、出力イネーブル信号ＯＥｂが低レベルの能動
レベルになって同一アドレスのメモリセルから、先程書
込まれたデータの読出しが行なわれ、このメモリセルに
対するベリファイが行なわれる。
動レベル、出力イネーブル信号ＯＥｂが低レベルの能動
レベルになって同一アドレスのメモリセルから、先程書
込まれたデータの読出しが行なわれ、このメモリセルに
対するベリファイが行なわれる。
【０００８】以降、アドレス及び書込みデータを順次更
新して最終のアドレスまで同様の動作をくり返えし、全
てのアドレスに対する書込みを完了する。
新して最終のアドレスまで同様の動作をくり返えし、全
てのアドレスに対する書込みを完了する。
【０００９】読出し動作は、電源電圧Ｖｃｃ及び書込み
信号Ｖｐｐが５Ｖとなているほかは前述のベリファイ期
間と同様である。
信号Ｖｐｐが５Ｖとなているほかは前述のベリファイ期
間と同様である。
【００１０】なお、アドレスバッファ回路１は、図６に
示すように、アドレス信号ＡＤの各ビット（ＡＤｊ，ｊ
＝１〜ｎ）に対し、一般的にはＴＴＬレベルのアドレス
信号ＡＤｊをＣＭＯＳレベルに増幅するインバータＩＶ
１，ＩＶ２による入力回路部分と、この入力回路部分の
出力信号を真補のアドレス信号ＡＤｊ，ＡＤｊｂに分岐
するインバータＩＶ３〜ＩＶ５による分岐回路部分とか
ら成るアドレスビット回路ＡＢｊを備えた構成となって
いる。
示すように、アドレス信号ＡＤの各ビット（ＡＤｊ，ｊ
＝１〜ｎ）に対し、一般的にはＴＴＬレベルのアドレス
信号ＡＤｊをＣＭＯＳレベルに増幅するインバータＩＶ
１，ＩＶ２による入力回路部分と、この入力回路部分の
出力信号を真補のアドレス信号ＡＤｊ，ＡＤｊｂに分岐
するインバータＩＶ３〜ＩＶ５による分岐回路部分とか
ら成るアドレスビット回路ＡＢｊを備えた構成となって
いる。
【００１１】
【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では、ベリファイ期間に電源電圧Ｖｃｃが
６Ｖ〜６．５Ｖ程度になっているので、電源電圧Ｖｃｃ
や接地電位の変動が電源電圧Ｖｃｃ５Ｖのとき比べ拡大
され、アドレスバッファ回路１から読出回路５に至る回
路で閉ループが形成されて発振するなどの現象が発生
し、ベリファイ期間においてアドレスの誤選択やデータ
の誤読出しが発生するという問題点があった。
導体記憶装置では、ベリファイ期間に電源電圧Ｖｃｃが
６Ｖ〜６．５Ｖ程度になっているので、電源電圧Ｖｃｃ
や接地電位の変動が電源電圧Ｖｃｃ５Ｖのとき比べ拡大
され、アドレスバッファ回路１から読出回路５に至る回
路で閉ループが形成されて発振するなどの現象が発生
し、ベリファイ期間においてアドレスの誤選択やデータ
の誤読出しが発生するという問題点があった。
【００１２】本発明の目的は、ベリファイ期間における
アドレスの誤選択やデータの誤読出しを防止することが
できる不揮発性半導体記憶装置を提供することにある。
アドレスの誤選択やデータの誤読出しを防止することが
できる不揮発性半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、電気的に書込み可能な不揮発性のメモリセ
ルを複数配列したメモリセルアレイと、このメモリセル
アレイの複数のメモリセルのうちの所定のメモリセルを
選択するための複数ビットのアドレス信号を各ビットご
とに入力する入力回路及びこの入力回路の出力信号によ
り各ビットの真補のアドレス信号を発生する分岐回路を
含むアドレスバッファ回路と、このアドレスバッファ回
路の出力信号をデコードして前記メモリセルアレイの複
数ビットのメモリセルのうちの所定のメモリセルを選択
状態とするアドレスデコーダと、書込み制御信号が能動
レベル、書込み信号が書込み電圧レベルになったとき前
記メモリセルアレイの選択状態のメモリセルに書込みデ
ータを書込む書込回路とを有する不揮発性半導体記憶装
置において、前記書込み信号が書込み電圧レベルになっ
たことを検出して能動レベルの切換え信号を発生する書
込電圧検出回路と、前記切換え信号が能動レベルのとき
前記アドレスバッファ回路の各ビットの入力回路の出力
端の信号の所定の周波数帯域を除去するフィルタ回路と
を設けて構成される。
記憶装置は、電気的に書込み可能な不揮発性のメモリセ
ルを複数配列したメモリセルアレイと、このメモリセル
アレイの複数のメモリセルのうちの所定のメモリセルを
選択するための複数ビットのアドレス信号を各ビットご
とに入力する入力回路及びこの入力回路の出力信号によ
り各ビットの真補のアドレス信号を発生する分岐回路を
含むアドレスバッファ回路と、このアドレスバッファ回
路の出力信号をデコードして前記メモリセルアレイの複
数ビットのメモリセルのうちの所定のメモリセルを選択
状態とするアドレスデコーダと、書込み制御信号が能動
レベル、書込み信号が書込み電圧レベルになったとき前
記メモリセルアレイの選択状態のメモリセルに書込みデ
ータを書込む書込回路とを有する不揮発性半導体記憶装
置において、前記書込み信号が書込み電圧レベルになっ
たことを検出して能動レベルの切換え信号を発生する書
込電圧検出回路と、前記切換え信号が能動レベルのとき
前記アドレスバッファ回路の各ビットの入力回路の出力
端の信号の所定の周波数帯域を除去するフィルタ回路と
を設けて構成される。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の第１の実施例のブロック図
である。
である。
【００１６】この実施例が図４に示された従来の不揮発
性半導体記憶装置と相違する点は、書込み信号Ｖｐｐが
書込み電圧レベルの１２．５Ｖになったことを検出して
能動レベルの切換え信号ＳＷを発生する書込電圧検出回
路７と、切換え信号ＳＷが能動レベルのときアドレスバ
ッファ回路１のインバータＩＶ１，ＩＶ２からなる各ビ
ットの入力回路部分の出力端の信号の所定の周波数帯域
を除去するフィルタ回路８とを設けた点にある。図２に
フィルタ回路８及びアドレスバッファ回路１の詳細な回
路を示す。
性半導体記憶装置と相違する点は、書込み信号Ｖｐｐが
書込み電圧レベルの１２．５Ｖになったことを検出して
能動レベルの切換え信号ＳＷを発生する書込電圧検出回
路７と、切換え信号ＳＷが能動レベルのときアドレスバ
ッファ回路１のインバータＩＶ１，ＩＶ２からなる各ビ
ットの入力回路部分の出力端の信号の所定の周波数帯域
を除去するフィルタ回路８とを設けた点にある。図２に
フィルタ回路８及びアドレスバッファ回路１の詳細な回
路を示す。
【００１７】フィルタ回路８は、切換え信号ＳＷが能動
レベルのときオンとなるトランジスタＴ１と容量素子Ｃ
１とを備え、書込み信号Ｖｐｐが書込み電圧レベルの１
２．５Ｖになり切換え信号ＳＷが能動レベルになるとイ
ンバータＩＶ２の出力端に容量素子Ｃ１を接続すること
によって、このインバータＩＶ２の出力信号の高周波成
分を除去する。ベリファイ期間は通常数μｓ程度である
ので、容量素子Ｃ１及びトランジスタＴ１のオン抵抗に
よって数μｓ〜数１０μｓ程度の高周波成分を除去すれ
ばよい。こうすることにより、アドレスバッファ回路１
から読出回路５に至る回路に形成された閉ループの発振
周波数成分に対する利得が低下し、発振しなくなるの
で、安定した動作を得ることができ、アドレスの誤選択
やデータの誤読出しを防止することができる。
レベルのときオンとなるトランジスタＴ１と容量素子Ｃ
１とを備え、書込み信号Ｖｐｐが書込み電圧レベルの１
２．５Ｖになり切換え信号ＳＷが能動レベルになるとイ
ンバータＩＶ２の出力端に容量素子Ｃ１を接続すること
によって、このインバータＩＶ２の出力信号の高周波成
分を除去する。ベリファイ期間は通常数μｓ程度である
ので、容量素子Ｃ１及びトランジスタＴ１のオン抵抗に
よって数μｓ〜数１０μｓ程度の高周波成分を除去すれ
ばよい。こうすることにより、アドレスバッファ回路１
から読出回路５に至る回路に形成された閉ループの発振
周波数成分に対する利得が低下し、発振しなくなるの
で、安定した動作を得ることができ、アドレスの誤選択
やデータの誤読出しを防止することができる。
【００１８】図３は本発明の第２の実施例のフィルタ回
路の回路図である。
路の回路図である。
【００１９】このフィルタ回路８ａは、スイッチ素子を
Ｎ型及びＰ型のトランジスタＴ１，Ｔ２によるトランス
ファゲートとし、更に容量素子Ｃ１と直列に抵抗Ｒ１を
付加している。この抵抗Ｒ１の値は、インバータＩＶ
２，ＩＶ３，ＩＶ５等の入出力インピーダンス、トラン
ジスタＴ１，Ｔ２のオン抵抗、及び容量素子Ｃ１の値
と、ベリファイ期間，ノイズ成分等を考慮して決定され
る。従って最適の条件で有害成分を除去できるという利
点がある。
Ｎ型及びＰ型のトランジスタＴ１，Ｔ２によるトランス
ファゲートとし、更に容量素子Ｃ１と直列に抵抗Ｒ１を
付加している。この抵抗Ｒ１の値は、インバータＩＶ
２，ＩＶ３，ＩＶ５等の入出力インピーダンス、トラン
ジスタＴ１，Ｔ２のオン抵抗、及び容量素子Ｃ１の値
と、ベリファイ期間，ノイズ成分等を考慮して決定され
る。従って最適の条件で有害成分を除去できるという利
点がある。
【００２０】
【発明の効果】以上説明したように本発明は、少なくと
もデータベリファイ期間におけるアドレスバッファ回路
の入力回路部分の出力信号の所定の周波数成分を除去す
るフィルタ回路を設けた構成とすることにより、アドレ
スバッファ回路から読出回路に至る回路の動作を安定さ
せることができるので、アドレスの誤選択やデータの誤
読出しを防止することができる効果がある。
もデータベリファイ期間におけるアドレスバッファ回路
の入力回路部分の出力信号の所定の周波数成分を除去す
るフィルタ回路を設けた構成とすることにより、アドレ
スバッファ回路から読出回路に至る回路の動作を安定さ
せることができるので、アドレスの誤選択やデータの誤
読出しを防止することができる効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示された実施例のフィルタ回路及びアド
レスバッファ回路の回路図である。
レスバッファ回路の回路図である。
【図３】本発明の第２の実施例のフィルタ回路及びアド
レスバッファ回路の回路図である。
レスバッファ回路の回路図である。
【図４】従来の不揮発性半導体記憶装置の一例を示すブ
ロック図である。
ロック図である。
【図５】図４に示された不揮発性半導体記憶装置の動作
を説明するための各部信号のタイミング図である。
を説明するための各部信号のタイミング図である。
【図６】図４に示された不揮発性半導体記憶装置のアド
レスバッファ回路の回路図である。
レスバッファ回路の回路図である。
１ アドレスバッファ回路 ２ アドレスデコーダ ３ メモリセルアレイ ４ 書込回路 ５ 読出回路 ６ 制御回路 ７ 書込電圧検出回路 ８，８ａ フィルタ回路 Ｃ１ 容量素子 ＩＶ１〜ＩＶ６ インバータ Ｒ１ 抵抗 Ｔ１，Ｔ２ トランジスタ
Claims (2)
- 【請求項１】 電気的に書込み可能な不揮発性のメモリ
セルを複数配列したメモリセルアレイと、このメモリセ
ルアレイの複数のメモリセルのうちの所定のメモリセル
を選択するための複数ビットのアドレス信号を各ビット
ごとに入力する入力回路及びこの入力回路の出力信号に
より各ビットの真補のアドレス信号を発生する分岐回路
を含むアドレスバッファ回路と、このアドレスバッファ
回路の出力信号をデコードして前記メモリセルアレイの
複数ビットのメモリセルのうちの所定のメモリセルを選
択状態とするアドレスデコーダと、書込み制御信号が能
動レベル、書込み信号が書込み電圧レベルになったとき
前記メモリセルアレイの選択状態のメモリセルに書込み
データを書込む書込回路とを有する不揮発性半導体記憶
装置において、前記書込み信号が書込み電圧レベルにな
ったことを検出して能動レベルの切換え信号を発生する
書込電圧検出回路と、前記切換え信号が能動レベルのと
き前記アドレスバッファ回路の各ビットの入力回路の出
力端の信号の所定の周波数帯域を除去するフィルタ回路
とを設けたことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 フィルタ回路が、切換え信号が能動レベ
ルのときオンとなるスイッチ素子と、容量素子及び抵抗
素子のうちのうちの少なくとも容量素子とを含んで構成
された請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP716492A JPH05210994A (ja) | 1992-01-20 | 1992-01-20 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP716492A JPH05210994A (ja) | 1992-01-20 | 1992-01-20 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210994A true JPH05210994A (ja) | 1993-08-20 |
Family
ID=11658441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP716492A Withdrawn JPH05210994A (ja) | 1992-01-20 | 1992-01-20 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8411510B2 (en) | 2010-03-04 | 2013-04-02 | Samsung Electronics Co., Ltd. | Flash memory device, memory system and method of operating the same |
-
1992
- 1992-01-20 JP JP716492A patent/JPH05210994A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8411510B2 (en) | 2010-03-04 | 2013-04-02 | Samsung Electronics Co., Ltd. | Flash memory device, memory system and method of operating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |