KR0176314B1 - 반도체집적회로장치 - Google Patents

Abstract

반도체 불휘발성 기억장치와 그것을 사용한 정보처리시스템에 관한 것으로서, 시스템의 효율(스루풋)을 저하시키지 않고 시스템에 실장한 그대로 전기적 소거를 실질적으로 가능하게 한 반도체 불휘발성 기억장치를 제공하기 위해서, 그들 소스가 공통으로 접속되고, 그들 드레인이 공통으로 접속되고, 각각이 제1 임계값전압범위와 그것보다 높은 제2 임계값전압범위중의 어느 1개로 그의 임계값전압이 설정되는 것에 의해 정보를 기억하는 여러개의 메모리셀 및 여러개의 메모리셀의 소정의 메모리셀을 선택하기 위한 어드레스신호를 발생하는 제1 어드레스카운터회로를 갖는 반도체집적회로장치로서, 여러개의 메모리셀의 임계값전압을 일괄해서 제1 임계값전압범위로 설정하는 모드중에 제1 어드레스카운터회로에 의해서 순차 선택된 메모리셀에 제1 임계값전압범위에서 제2 임계값전압범위로의 방향으로 변화시키는 전압을 인가하고, 그 후 여러개의 메모리셀에 제2 임계값전압범위에서 제1 임계값전압범위로의 방향으로 변화시키는 전압을 인가하는 것으로 하였다.

이와 같이 하는 것에 의해, EEPROM자체가 소거확인의 리드를 수반하는 자동소거기능을 갖고 있므로,그것을 시스템중에 배치한 그대로 소거동작에 있어서 마이크로프로세서로부터의 제어가 소거개시를 지시하는 것뿐인 약간의 시간으로 되어마이크로프로세서의 부담이 현저히 경감되어서 시스템의 효율이 저하되는 일이없다.

Description

반도체집적회로장치

본 발명은 반도체 불휘발성 기억장치와 그것을 사용한 정보처리시스템에 관한 것으로서, 예를 들면 일괄소거형 EEPROM(Electrically Erasable and Programmable Read Only Memory)과 그것을 사용한 마이크로 컴퓨터시스템에 이용해서 유효한 기술에 관한 것이다.

종래, 반도체 불휘발성 기억장치로서는 자외선에 의해 기억정보의 소거가 가능한 EPROM(Erasable Programmable Read Only Memory)과 전기적으로 기억정보의 소거가 가능한 EEPROM이 있다. EPROM은 정보를 기억하는 메모리셀의 면적이 비교적 작기 때문에 대기억용량화에는 적합하지만, 기억되어 있는 정보를 소거하기 위해 메모리셀에 자외선을 조사할 필요가 있으므로 비교적 고가인 창을 가진 패키지에 봉지된다. 또, 프로그램에 의해 정보의 라이트 또는 리라이트를 실행하기 위해서는 새로운 정보의 라이트 또는 리라이트시에 EPROM을 그것이 실장된 시스템에서 제거할 필요가 있는 등의 문제점을 갖고 있다.

한편, EEPROM은 시스템에 실장된 상태에서 그것의 기억정보를 전기적으로 리라이트할 수 있다. 그러나, EEPROM에 있어서는 그것을 구성하는 메모리셀의 면적이 비교적 크고, 예를 들면 EPROM의 약 2. 5배∼5배정도 크다. 그러므로 EEPROM은 대기억용량화에 적합하지 않다. 그래서, 최근에는 양자의 중간적인 반도체 불휘발성 기억장치로서, 전기적 일괄소거형 EEPROM이라고 하는 것이 개발되어 있다. 전기적 일괄소거형 EEPROM은 칩에 형성된 메모리셀의 전부를 일괄해서 또는 칩에 형성된 메모리셀중 임의의 메모리셀군을 일괄해서 전기적으로 소거하는 기능을 갖는 반도체 불휘발성 기억장치이다. 전기적 일괄소거형 EEPROM에 있어서는 메모리셀의 크기를 EPROM의 그것과 같이 작게 할 수 있다. 이와 같은 일괄소거형 EEPROM에 관해서는 1980년 IEEE INTERNATIONAL SOLID-STATE CIRCUIT CONFERENCE의 p.152∼153, 1987년 IEEE INTERNATIONAL SOLID-STATE CIRCUIT CONFERENCE p.76∼77, 1988년 IEEE J. SOLID-STATE CIRCUITS vol. 23, p.1157∼1163에 기재되어 있다.

도 16에는 1987년의 International Electron Device Meeting에서 발표된 전기적 일괄소거형 EEPROM의 메모리셀의 단면구조의 개략도가 도시되어 있다. 동일 도면의 메모리셀은 통상의 EPROM의 메모리셀과 매우 유사한 구조를 갖고 있다. 즉, 메모리셀은 2층 게이트구조의 절연게이트형 전계효과트랜지스터(이하 MOSFET 또는 단지 트랜지스터라고 한다)로 구성되어 있다. 동일 도면에 있어서, (8)은 P형 실리콘기판, (11)은 상기 실리콘기판(8)에 형성된 P형 확산층, (10)은 상기 실리콘기판(8)에 형성된 저농도의 N형 확산층, (9)는 상기 P형 확산층(11) 및 상기 N형 확산층(10)의 각각에 형성된 N형 확산층이다. 또 (4)는 얇은 산화막(7)을 거쳐서 상기 P형 실리콘기판(8)상에 형성된 플로팅게이트, (6)은 산화막을 거쳐서 상기 플로팅게이트(4)상에 형성된 콘트롤 게이트, (3)은 드레인전극, (5)는 소스전극이다. 즉, 동일도면의 메모리셀은 N채널형의 2층 게이트구조의 MOSFET로 구성되고, 이 트랜지스터에 정보가 기억된다. 여기에서 정보는 실질적으로 임계값전압의 변화로서 트랜지스터에 유지된다.

이하, 특별히 기술하지 않는 한 메모리셀에 있어서 정보를 기억하는 트랜지스터(이하 기억트랜지스터라고 한다)가 N채널형인 경우에 대해서 기술한다.

도 16에 도시되어 있는 메모리셀로의 정보의 라이트동작은 EPROM의 그것과 마찬가지이다. 즉, 라이트동작은 드레인전극(3)에 접속된 드레인영역(9)의 근방에서 발생시킨 핫캐리어(hot carrier)를 플로팅게이트(4)에 주입하는 것에 의해 실행된다. 이 라이트동작에 의해 기억트랜지스터는 그 콘트롤게이트(6)에서 본 임계값전압이 라이트동작을 실행하지 않은 기억트랜지스터에 비해 높아진다. 한편, 소거동작에 있어서는 콘트롤게이트(6)을 접지하고, 소스전극(5)에 고전압을 인가하는 것에 의해, 플로팅 게이트(4)와 소스전극(5)에 접속된 소스영역(9)사이에 고전계가 발생되어 얇은 산화막(7)을 통한 터널현상을 이용해서 플로팅 게이트(4)에 축적된 전자가 소스영역(9)를 거쳐서 소스전극(5)로 인출된다. 이것에 의해 기억정보가 소거된다. 즉, 소거동작에 의해 기억트랜지스터는 그의 콘트롤 게이트(6)에서 본 임계값전압이 낮아진다. 리드 동작에 있어서는 상기 메모리셀에 대해서 약한 라이트, 즉 플로팅게이트에 대해서 바람직하지 않은 캐리어가 주입되지 않도록 드레인전극(3) 및 콘트롤 게이트(6)에 인가되는 전압이 비교적 낮은 값으로 제한된다. 예를 들면, 1V정도의 저전압이 드레인전극(3)에 인가됨과 동시에 콘트롤 게이트(6)에 5V정도의 저전압이 인가된다. 이들 인가전압에 의해서 기억 트랜지스터를 흐르는 채널전류의 대소를 검출하는 것에 의해, 메모리셀에 기억되어 있는 정보의 0, 1을 판정한다.

일반적으로 전기적인 소거에 있어서는 소거를 장시간 계속하면, 기억트랜지스터의 임계값전압이 열평형상태에서의 기억트랜지스터의 임계값전압과 달리 부의 값으로 될 수 있다. 이것에 대해서 EPROM과 같이 자외선으로 기억정보의 소거를 실행하는 경우, 소거동작에 의해 변화하는 기억트랜지스터의 임계값전압은 그 기억장치를 제조했을 때의 임계값전압으로 안정화된다. 즉, 기억장치를 제조할 때의 제조조건등에 의해 소거동작후의 기억트랜지스터의 임계값전압을 제어할 수 있다. 그러나, 기억정보를 전기적으로 소거하는 경우에는 플로팅게이트에 축적된 전자를 소스전극으로 인출하는 것에 의해 기억정보의 소거가 실행되기 때문에, 비교적 긴 시간 소거동작을 계속하면 라이트동작시에 플로팅게이트에 주입한 전자의 양보다 많은 전자가 인출되게 된다. 그러므로, 전기적 소거를 비교적 긴 시간 계속하면, 기억트랜지스터의 임계값전압은 제조되었을 때의 임계값전압과는 다른 값으로 된다. 즉, 소거동작이 실행된 경우 EPROM과는 대조적으로 제조시의 제조조건등에 의해 결정되는 임계값전압으로 안정화되지 않는다. 본 발명자들은 전기적 소거에 의한 기억트랜지스터의 임계값전압의 변화를 측정하였다. 도 8에는 이 측정에 의해 얻어진 소거시간과 소거에 의해 변화되는 기억트랜지스터의 임계값전압의 관계가 도시되어 있다. 도 8에 있어서, 횡축은 소거시간을, 종축은 기억트랜지스터의 임계값을 나타내고 있고, V₀은 실질적으로 임계값이 0을, +Vths는 임계값전압이 정(+)의 전압인 것을, -Vths는 임계값전압이 부(-)의 전압인 것을 나타내고 있다. 또, Vthv는 제조조건의 변동 등에 기인하는 소거후의 임계값전압의 편차를 나타내고 있다. 도면에 있어서, 소거가 비교적 장시간 계속되면, 임계값전압이 부의 전압으로 변화되어 가는 것을 이해할 수 있을 것이다. 또, 소거동작에 의해 얻어지는 임계값전압은 제조조건의 변동 등에 의해 기억트랜지스터마다 다른 것도 이해할 수 있을 것이다. 소거시간에 따라서 임계값전압의 편차가 커지는 것도 동일 도면에서 이해할 수 있을 것이다. 즉, 소거시간이 길어짐에 따라 2개의 기억트랜지스터 사이의 임계값전압의 차가 커진다.

상술한 바와 같이, 기억트랜지스터의 임계값이 부로 되면 리드동작에 악 영향이 발생한다. 이것을 도 17을 사용해서 설명한다. 여기서 라이트된 상태의 메모리셀(12)에서 기억정보를 리드하는 경우를 고려한다. 도 17에 있어서 (17)은 센스앰프를 나타낸다. 메모리셀(12)를 선택상태로 하기 위해 그것이 결합된 워드선(13)에는 리드동작시의 선택전압, 예를 들면 전원전압 Vcc(5V)가 인가되고, 다른 메모리셀(14)등에는 그것들을 비선택상태로 하기 위해 워드선(15)등은 리드동작시의 비선택전압, 예를 들면 회로의 접지전압 0V로 된다. 만약, 기억정보의 리드가 실행될 메모리셀(12)에 대응하는 데이타선(16)에 접속된 비선택상태의 메모리셀(14)등의 임계값이 부로 되어 있으면, 워드선(15)의 전압 즉 메모리셀의 콘트롤게이트의 전압이 0V로 되어도 비선택상태로 된 메모리셀(14)를 거쳐서 데이타선(16)에 바람직하지 않은 전류(비선택누설전류)가 흐르므로, 리드시간의 지연, 더 나아가서는 오리드동작을 일으킨다.

또, 라이트동작시에도 메모리셀내의 기억트랜지스터의 임계값전압이 부이면 악영향이 발생한다. 통상 핫캐리어를 이용한 라이트동작에서는 외부에서 인가된 라이트용 고전압(Vpp)가 MOSFET를 거쳐서 메모리셀내의 기억트랜지스터의 드레인영역에 인가된다. 상기 MOSFET에서의 전압강하는 그것을 흐르는 전류에 의해 변화된다. 그러므로, 상기와 같이 기억트랜지스터의 임계값전압이 부의 값으로 되는 조건하에서는 상기 MOSFET에 있어서의 전압강하가 너무 커져서 메모리셀내의 기억트랜지스터의 드레인에 인가되는 전압이 상기 전압강하만큼 낮아진다. 그 결과 라이트에 소요되는 시간의 증가가 발생된다.

따라서, 상기와 같은 EEPROM에서는 소거후의 임계값전압의 값을 정밀도있게 제어해야 한다.

기억정보의 전기적소거를 실현하기 위해 종래의 EEPROM, 예를 들면 상기 1980년의 IEEE International Solid-State Circuit Conference의 p.152∼153에 기재된 EEPROM에 있어서는 메모리셀의 각각이 기억트랜지스터 및 이것과 직렬접속된 비선택누설전류를 저지하기 위한 선택트랜지스터로 구성되어 있었다. 이 EEPROM에 있어서는 기억트랜지스터의 콘트롤게이트에 프로그램선이 결합되고, 선택트랜지스터의 게이트에 선택선이 결합되어 있다. 즉, 기억트랜지스터와 선택트랜지스터는 별도의 워드선에 결합되어 있다.

또, 도 18에는 상기 1987년의 IEEE International Solid-State Circuit Conference의 p.76∼77에 기재된 전기적 일괄소거형 EEPROM의 메모리셀의 단면도가 도시되어 있다. 이 메모리셀의 동작은 상기 도 16에 도시한 메모리셀의 경우와 거의 동일하지만, 기억정보의 소거가 상기 도 16의 메모리셀과 달리 기억트랜지스터의 플로팅게이트와 드레인영역 사이의 터널현상을 이용해서 실행된다. 이 메모리셀에 있어서는 워드선에 접속될 게이트전극이 1개밖에 없지만, 실질적으로 2개의 트랜지스터로 구성되어 있는 것으로 간주할 수 있다. 즉, 게이트전극과 콘트롤게이트전극이 일체화된 선택트랜지스터와 기억트랜지스터에 의해 메모리셀이 구성되어 있다고 간주할 수 있다. 이 메모리셀은 상술한 바와 같이 실질적으로 선택트랜지스터를 갖기 때문에 리드시의 비선택누설전류의 문제를 해결하고 있다. 그러나, 라이트동작은 터널현상을 이용한 경우에 비해 많은 전류량을 필요로 하는 핫캐리어에 의해 실행되므로, 상술한 라이트동작시의 악영향은 개선되지 않는다.

EEPROM, 예를 들면 상술한 1980년의 IEEE International Solid-State Circuit Conference의 p.152∼153에 개시되어 있는 EEPROM에 있어서는 서로 다른 워드선에 접속된 기억트랜지스터와 선택트랜지스터에 의해 1개의 메모리셀이 구성된다. 이것에 대해 도 16 및 도 18에 도시한 전기적 일괄소거형 EEPROM의 메모리셀에 있어서는 1개의 워드선에 접속된 1개의 기억트랜지스터로 구성되어 있다. 이것은 도 16 및 도 18에 도시한 메모리셀등을 회로도로 나타내는 것에 의해 보다 명확하게 된다. 도 19a 및 도 19b에는 상기한 메모리셀의 회로도가 도시되어 있다. 도 19b에는 상기 1980년의 IEEE International Solid-State Circuit Conference에 의해 발표된 메모리셀의 회로도가 도시되어 있다. 도 19b에 있어서 W₁, W₂는 각각 다른 워드선, D는 데이타선을 나타낸다. 또, Qs는 선택트랜지스터를 나타내고, Qm은 기억트랜지스터를 나타내고 있다. 도 19a에는 상기 도 16 및 도 18에 도시한 메모리셀의 회로도가 도시되어 있다. 도 19a에서 이해할 수 있는 바와 같이, 1개의 메모리셀은 1개의 워드선(W)에 그의 콘트롤게이트가 접속되고, 1개의 데이타선D에 그의 드레인이 접속되고, 1개의 소스선S에 그의 소스가 접속된 1개의 기억트랜지스터 Qm으로 구성되어 있다. 리드동작과 라이트동작시 여러개의 메모리셀에서 바라는 1개의 메모리셀을 선택하기 위해서는 도 19a에 있어서 1개의 워드선과 1개의 데이타선을 선택하면, 그 선택된 워드선W에 접속되고 또 선택된 데이타선D에 접속된 1개의 메모리셀을 선택할 수 있다. 바꿔말하면, 1개의 워드선과 1개의 데이타선에 의해 1개의 메모리셀을 규정할 수 있다. 또, 도 19a에 있어서 소스선S는 칩에 형성된 다른 모든 기억트랜지스터의 소스선S와 공통 또는 1개의 메모리블럭을 구성하는 소정수의 메모리셀 사이에서 소스선S는 공통으로 된다.

상기 도 19a에 도시한 메모리셀은 1개의 기억트랜지스터로 구성할 수 있으므로, 메모리셀을 형성하기 위해 필요하게 되는 칩상의 면적을 EPROM에 있어서의 그것과 같이 작게 할 수 있다. 그러나, 기억정보의 전기적 일괄소거를 실현하기 위해서는 소거후의 기억트랜지스터의 임계값전압을 제어할 수 있도록 하는 것이 불가결하다.

이것을 위해서는 소거를 몇회로 분할해서 실행하고, 소거를 실행할 때마다 리드를 실행하여 소거가 충분한지의 여부를 확인하고, 충분하지 않으면 다시 소거를 하는 바와 같은 동작을 반복할 필요가 있다. 상기 IEEE J. Solid-State Circuit vol.23(1988) p.1157∼1163에는 이와 같은 소거후의 임계값전압의 제어에 관한 알고리듬이 제안되어 있다. 상기 문헌에서는 이 알고리듬을 전기적 일괄소거형 EEPROM과는 별도로 마련된 외부의 마이크로 프로세서로 실행하는 것이 기술되어 있다. 또, 통상의 리드시에 있어서의 동작가능 전원전압의 하한전압 Vccmin을 확보하기 위하여 상기 알고리듬중의 리드시(소거검증시)에는 EEPROM의 칩내에서 검증전압을 발생시키는 것이 기술되어 있다.

상기의 종래 기술에서는 상기와 같은 알고리듬이 마이크로프로세서에 의해 실행되는 것이므로, 전기적 일괄소거형 EEPROM을 시스템에 실장한 그대로 소거동작을 실행하는 것은 번잡하다. 또, 기억정보의 소거에는 비교적 긴 시간이 필요하게 되므로, 이 비교적 긴 시간에 걸쳐서 마이크로프로세서가 상기 EEPROM의 소거동작으로 점유되어 버려 사실상 시스템이 정지해 버린다는 중대한 문제를 갖는다.

본 발명의 목적은 시스템의 효율(스루풋)을 저하시키지 않고 시스템에 실장한 그대로 전기적 소거를 실질적으로 가능하게 한 반도체 불휘발성 기억장치를 제공하는 것이다.

본 발명의 다른 목적은 시스템의 효율을 저하시키지 않고 EEPROM을 시스템에 실장한 그대로 전기적소거를 실질적으로 실현한 정보처리시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 외부에서 소거지시를 부여하는 것만으로 자동적으로 소거가 실행되는 전기적 일괄소거형 EEPROM을 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

도 1은 본 발명이 적용된 EEPROM의 1실시예를 도시한 메모리어레이부의 회로도와 주변회로의 블럭도,

도 2는 본 발명에 관한 소거알고리듬의 1예를 도시한 흐름도,

도 3 및 도 4는 소거제어회로 LOGC의 구체적인 1실시예의 회로도,

도 5는 소거동작을 설명하기 위한 타이밍도,

도 6 및 도 7은 타이밍제어회로 CNTR의 구체적인 1실시예의 회로도,

도 8은 소거시간과 기억트랜지스터의 임계값전압의 관계를 도시한 특성도,

도 9는 어드레스버퍼 XADB, YADB의 단위회로의 1실시예를 도시한 회로도,

도 10은 소거회로 ERC의 1실시예를 도시한 회로도,

도 11은 데이타출력버퍼 DOB의 1실시예를 도시한 회로도,

도 12는 소거검증용전압 Vcv를 발생시키는 전원회로의 1실시예를 도시한 회로도,

도 13은 상기 EEPROM의 다른 1실시예를 도시한 메모리어레이부의 회로도,

도 14는 상기 EEPROM이 사용되는 마이크로컴퓨터시스템의 1실시예를 도시한 블럭도,

도 15는 상기 EEPROM과 마이크로프로세서 CPU의 1실시예의 접속을 도시한 블럭도,

도 16은 종래기술의 메모리셀의 1예를 설명하기 위한 구조단면도,

도 17은 도 16의 메모리셀의 리드동작을 설명하기 위한 개략적인 회로도,

도 18은 종래기술의 메모리셀의 다른 1예를 설명하기 위한 구조단면도,

도 19a는 본 발명이 적용되는 EEPROM에 있어서의 메모리셀의 회로도,

도 19b는 종래의 메모리셀의 회로도,

도 20은 본 발명의 1실시예인 EEPROM의 전체블럭도,

도 21은 본 발명이 적용된 EEPROM의 외부신호의 1예를 도시한 도면,

도 22는 데이타입력버퍼의 1실시예를 도시한 회로도,

도 23은 어드레스디코더의 1실시예를 도시한 회로도,

도 24의 (a), (b), (c)는 소거인에이블신호의 파형을 도시한 파형도,

도 24의 (d), (e)는 리드사이클을 도시한 파형도.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 전기적으로 소거가능하게 된 기억트랜지스터(불휘발성 기억소자)가 매트릭스형상으로 배치되어 이루어지는 메모리어레이를 구비하는 전기적 일괄소거형 EEPROM에 외부로부터의 소거지시에 따라서 소거동작을 실행한 후, 소거동작을 실행한 불휘발성 기억소자에 대해 적어도 1회의 리드동작을 실행하고, 그 리드정보에 따라서 소거동작의 계속, 정지를 제어하는 소거제어회로를 내장시킨다. 또, 상기와 같은 소거기능을 내장한 EEPROM을 마이크로프로세서를 포함하는 정보처리시스템에 실장한 상태에서 상기 마이크로프로세서로부터의 소거지시에 따라 마이크로프로세서와는 분리된 상태에서 내부의 소거제어회로에 의해 자동적으로 소거동작을 실행하도록 한다.

상기한 수단에 의하면, EEPROM자체는 기억정보가 소거되었는지 소거되지 않았는지의 여부확인용 리드동작을 수반하는 자동소거기능을 갖기 때문에, 그것을 시스템에 실장한 그대로 소거동작에 있어서 마이크로프로세서에서 EEPROM으로의 제어가 소거개시를 지시할 뿐인 약간의 시간만으로 되어 마이크로프로세서의 부담이 현저하게 경감된다.

이하, 본 발명의 구성에 대해서 실시예와 함께 설명한다.

또, 실시예를 설명하기 위한 모든 도면에 있어서 동일한 기능을 갖는 것은 동일부호를 붙이고 그 반복적인 설명은 생략한다.

도 20에는 본 발명을 적용한 전기적 일괄소거형 EEPROM(이하 플래시EEPROM이라고도 한다)의 블럭도가 도시되어 있다. 도 20에 도시되어 있는 각 회로블럭은 특히 제한되지 않지만 주지의 반도체집적회로기술에 의해 1개의 반도체기판에 형성되어 있다. 또, 동일 도면에서 ○표는 플래시EEPROM에 마련된 외부단자를 나타낸다.

도 20에 있어서 M-ARY-0∼M-ARY-7의 각각은 서로 동일구성으로 된 메모리어레이로서, 특히 제한되지 않지만 여러개의 워드선, 이들 워드선과 교차하도록 배치된 여러개의 데이타선 및 워드선과 데이타선의 각 교차부에 마련된 메모리셀을 갖는다. XADB는 로우어드레스버퍼로서 외부단자를 거쳐서 공급되는 외부로우 어드레스신호 AX를 받아 로우어드레스신호 AX에 따른 내부상보 로우어드레스신호를 형성한다. XDCR은 로우어드레스디코더로서, 상기 로우어드레스버퍼 XADB에 의해 형성된 내부상보로우어드레스신호를 받고, 이 내부로우어드레스신호를 디코드한다. 특히 제한되지 않지만, 본 실시예에 있어서 상기 로우어드레스버퍼 XADB 및 로우어드레스디코더 XDCR은 상기 메모리어레이 M-ARY-0∼M-ARY-7에 대해서 공통으로 되어 있다. 즉, 상기 로우어드레스디코더 XDCR은 내부상보 로우어드레스신호를 디코드하는 것에 의해, 상기 메모리어레이 M-ARY-0∼M-ARY-7의 각각에 있어서의 여러개의 워드선에서 외부 로우어드레스신호 AX에 의해 지시된 1개의 워드선을 선택하는 워드선선택신호를 형성한다. 이것에 의해, 각 메모리어레이 M-ARY-0∼M-ARY-7의 각각에서 1개의 워드선이 선택된다.

동일 도면에 있어서, YADB는 컬럼어드레스버퍼로서, 외부단자를 거쳐서 공급되는 외부컬럼어드레스신호AY를 받고, 이 외부컬럼어드레스신호에 따른 내부상보컬럼어드레스신호를 형성한다. YDCR은 컬럼어드레스디코더로서, 상기 컬럼어드레스버퍼 YADB에 의해 형성된 내부상보컬럼어드레스신호를 디코드해서 외부컬럼어드레스신호 AY에 따른 데이타선 선택신호를 형성한다. 동일 도면에는 도시되지 않지만, 메모리어레이 M-ARY-0∼M-ARY-7의 각각에는 상기 데이타선 선택신호를 받아 메모리어레이내의 여러개의 데이타선중 상기 외부컬럼어드레스신호 AY에 의해 지시된 1개의 데이타선을 메모리어레이에 대응한 공통데이타선(도시하지 않음)에 결합시키는 컬럼스위치가 마련되어 있다.

이와 같이 해서 메모리어레이 M-ARY-0∼M-ARY-7의 각각에 있어서 상기 외부 로우어드레스신호 AX와 외부컬럼어드레스신호 AY에 따른 1개의 워드선과 1개의 데이타선이 선택되고, 선택된 워드선과 데이타선의 교차부에 마련된 메모리셀이 선택된다. 즉, 선택된 워드선 및 데이타선에 결합된 메모리셀이 전체 메모리어레이내의 여러개의 메모리셀에서 선택된다. 그 결과, 각각의 메모리어레이에서 1개씩의 메모리셀이 선택된다.

특히 제한되지 않지만, 본 실시예에 있어서는 각각의 메모리어레이에서 선택된 메모리셀에 대해 거의 동시에 라이트동작 또는 리드동작이 실행된다. 즉, 8비트단위로 정보의 라이트 또는 리드가 실행된다. 그러므로, 본 실시예의 EEPROM에는 8개의 외부의 입출력단자 I/O0∼I/07이 마련되어 있고, 메모리어레이 M-ARY-0∼M-ARY-7과 그것에 대응하는 외부입출력단자 I/O0∼I/O7 사이에 데이타입력버퍼DIB, 데이타출력버퍼 DOB, 센스앰프 SA 및 스위치용 MOSFET Q18, Q16이 마련되어 있다. 상기 메모리어레이 M-ARY-0을 예로 들면, 라이트동작인 경우 상기 선택된 메모리셀은 라이트제어신호wr에 의해 온(ON) 상태로 된 MOSFET Q18을 거쳐서 데이타입력버퍼 DIB-0의 출력노드에 결합되고, 리드동작인 경우에는 리드제어신호re에 의해 온상태로 된 MOSFET Q16을 거쳐서 센스앰프 SA-0의 입력노드에 결합된다. 외부 입출력단자 I/O0에는 상기 데이타입력버퍼 DIB-0의 입력노드가 결합됨과 동시에 데이타출력버퍼 DOB-0을 거쳐서 상기 센스앰프 SA-0의 출력노드가 결합된다. 나머지 메모리어레이 M-ARY-1∼M-ARY-7에 대해서도 상술한 메모리어레이 M-ARY-0과 마찬가지로 외부입출력단자 I/O1∼I/O7에 결합되어 있다.

동일 도면에 있어서 LOGC는 자동소거의 제어동작을 실행하기 위한 내부회로로서, 이후에 상세히 설명한다. 또, CNTR은 타이밍제어회로로서 외부단자 및 Vpp에 공급되는 외부신호 또는 전압과 상기 내부회로 LOGC로부터의 신호에 응답해서 상술한 제어신호 wr, re등을 포함하는 타이밍신호를 형성한다. 도 20에 있어서 Vcc는 각 회로블럭에 전원전압 Vcc를 공급하기 위한 외부단자이고, Vss는 각 회로블럭에 회로의 접지전위 Vss를 공급하기 위한 외부단자이다.

또, 상술한 설명에서는 각 메모리어레이마다 워드선이 분할되어 있는 것으로 기술했지만, 각 메모리어레이에 대해 워드선은 공통으로 해도 된다.

도 1에는 상기 도 20에 도시한 플래시 EEPROM에 있어서의 1개의 메모리어레이 M-ARY, 그 주변회로, 로우어드레스버퍼, 컬럼어드레스버퍼, 로우어드레스디코더, 컬럼어드레스디코더, 타이밍제어회로 CNTR 및 내부회로 LOGC의 상세한 블럭도를 도시되어 있다. 상술한 설명에서 용이하게 이해할 수 있는 바와 같이, 도 1에 도시한 각 회로소자는 특히 제한되지 않지만 공지의 CMOS(상보형 MOS)집적회로의 제조기술에 의해, 1개의 단결정실리콘과 같은 반도체기판상에 형성되어 있다. 동일 도면에 있어서 P채널 MOSFET는 그의 채널(백게이트)부에 화살표를 부가하여 N채널 MOSFET와 구별시켰다. 이것은 다른 도면에 있어서도 마찬가지이다.

특히 제한되지 않지만, 집적회로는 단결정 P형 실리콘으로 이루어지는 반도체기판에 형성된다. N채널 MOSFET는 이러한 반도체기판 표면에 형성된 소스영역, 드레인영역 및 소스영역과 드레인영역 사이의 반도체기판 표면에 얇은 두께의 게이트절연막을 거쳐서 형성된 폴리실리콘층으로 이루어지는 게이트전극으로 구성된다. P채널 MOSFET는 상기 반도체기판표면에 형성된 N형 웰영역에 형성된다. 이것에 의해 반도체기판은 그위에 형성된 여러개의 N채널 MOSFET의 공통의 기판게이트를 구성하고, 회로의 접지전위 Vss가 공급된다. N형 웰영역은 그위에 형성된 P채널 MOSFET의 기판게이트를 구성한다. P채널 MOSFET의 기판게이트, 즉 N형 웰영역에는 전원전압 Vcc가 공급된다. 단, 전원전압 Vcc보다 높은 고전압을 처리하는 회로를 구성하는 P채널 MOSFET가 형성되는 N형 웰영역에는 특히 제한되지 않지만 외부단자 Vpp를 거쳐서 외부에서 인가되는 고전압 Vpp 또는 EEPROM의 내부에서 발생된 고전압등이 공급된다.

또는 상기 집적회로는 단결정 N형 실리콘으로 이루어지는 반도체기판상에 형성해도 좋다. 이 경우, N채널 MOSFET와 불휘발성 기억소자는 P형 웰영역에 형성되고, P채널 MOSFET는 N형의 상기 반도체기판상에 형성된다.

이하, 본 실시예의 플래시 EEPROM에 대해서 도 1을 사용해서 더욱 상세히 설명하겠지만, 이해를 용이하게 하기 위하여 이하의 설명에서는 상술한 도 20의 설명과 중복되는 경우가 있다.

특히 제한되지 않지만, 본 실시예의 플래시 EEPROM은 외부단자를 거쳐서 외부에서 공급되는 X(로우), Y(컬럼)어드레스신호 AX, AY를 받는 어드레스버퍼 XADB, YADB에 의해 내부상보어드레스신호가 형성되어 어드레스디코더 XDCR, YDCR에 공급된다. 특히 제한되지 않지만, 상기 어드레스버퍼 XADB, YADB는 내부칩선택신호 에 의해 활성화되고, 외부단자에서 공급되는 외부어드레스신호 AX, AY를 페치하여 외부단자에서 공급된 외부어드레스신호와 동상(同相)의 내부어드레스신호 및 외부어드레스신호에 대해서 역상(逆相)의 내부어드레스신호로 이루어지는 상보어드레스신호를 형성한다. 또, 상기 어드레스버퍼 XADB, YADB에는 상술한 칩선택신호 이외에 소거모드를 나타내는 신호 ES, 내부어드레스신호 AXI, AYI등이 공급되어 있다. 그러나, 이들 신호 ES, AXI, AYI등은 다음에 기술하는 소거모드에서 사용되는 신호로서, 통상의 라이트 또는 리드모드에 있어서는 상기 어드레스버퍼 XADB, YADB의 동작에 대해 영향을 미치지 않는다.

로우(X)어드레스 디코더 XDCR은 어드레스디코더 활성화신호 DE에 의해 활성화되고, 대응하는 어드레스버퍼 XADB의 상보 어드레스신호에 따른 1개의 워드선을 메모리어레이 M-ARY내의 여러개의 워드선에서 선택하는 선택신호를 형성한다.

컬럼(Y)어드레스디코더 YDCR도 상기 어드레스디코더 활성화신호 DE에 의해 활성화되고, 대응하는 어드레스버퍼YADB로부터의 상보어드레스신호에 따른 1개의 데이타선을 메모리어레이 M-ARY 내의 여러개의 데이타선에서 선택하는 선택신호를 형성한다.

상기 메모리어레이 M-ARY는 여러개의 워드선, 상기 워드선과 교차하도록 배치된 여러개의 데이타선 및 워드선과 데이타선의 각 교차부에 마련된 여러개의 메모리셀을 갖는다. 도 1에는 이 메모리어레이 M-ARY의 일부가 대표로서 예시적으로 도시되어 있다.

즉, 도 1에는 여러개의 워드선중 워드선 W1, W2, 여러개의 데이타선중 데이타선 D1, D2, Dn 및 이들 데이타선과 워드선의 교차부에 마련된 메모리셀이 예시적으로 도시되어 있다. 메모리셀의 각각은 상기 도 19a에서 기술한 바와 같이, 1개의 기억트랜지스터(불휘발성 기억소자)로 구성되어 있다. 즉, 각 메모리셀의 각각은 콘트롤게이트와 플로팅게이트를 갖는 적층게이트구조의 1개의 기억트랜지스터에 의해 구성되어 있다. 도 1에 예시적으로 도시한 메모리셀은 기억트랜지스터(불휘발성 기억소자) Q1∼Q6으로 구성되어 있다. 상술한 바와 같이, 상기 기억트랜지스터는 특히 제한되지 않지만 EPROM의 기억트랜지스터와 유사한 구조로 되어 있다. 단, 그 소거동작이 상술한 바와 같이 또한 후술하는 바와 같이, 플로팅게이트와 소스선 CS에 결합되는 소스영역 사이의 터널현상을 이용해서 전기적으로 실행된다는 점이 자외선을 이용한 EPROM의 소거방법과 다르다.

상기 메모리어레이 M-ARY에 있어서 동일행에 배치된 기억트랜지스터 Q1∼Q3(Q4∼Q6)의 콘트롤게이트(메모리셀의 선택노드)는 각각 대응하는 워드선 W1(W2)에 접속되고, 동일열에 배치된 기억트랜지스터 Q1, Q4∼Q3, Q6의 드레인영역(메모리셀의 입출력노드)은 각각 대응하는 데이타선 D1∼Dn에 접속되어 있다. 상기 기억트랜지스터의 소스영역은 소스선 CS에 결합된다.

이 실시예에 있어서는 특히 제한되지 않지만, 소거회로 ERC에 의해 스위치 제어되는 N채널 MOSFET Q10과 P채널 MOSFET Q17이 소스선 CS에 접속되어 있다. 상기 소거회로 ERC는 라이트모드시 및 리드모드시에 상기 N채널 MOSFET Q10을 온상태로 하여 상기 소스선 CS에 회로의 접지전위 Vss가 인가되도록 한다. 한편 소거모드시에는 상기 P채널 MOSFET Q17을 온상태로 하여 상기 소스선 CS에 소거용 고전압 Vpp가 인가되도록 한다.

또한, 상기 메모리어레이 M-ARY의 부분적인 소거를 가능하게 하고자 하면, 매트릭스형상으로 배치되는 기억트랜지스터가 종방향으로 M블럭으로 분할되고, 각 블럭마다 상기 소스선에 상당하는 소스선이 각각에 마련된다. 상기와 같이 각각의 블럭에 마련된 소스선 CS의 각각에는 상기와 같은 소거회로 ERC와 MOSFET Q10, Q17이 각각 마련된다. 이 경우, 여러개의 블럭중 어느 블럭에 대해 소거를 실행할 것인지를 결정하기 위해 각 소거회로를 어드레스신호에 의해 지정하는 것이 필요하게 된다. 상술한 실시예에 있어서는 메모리어레이 M-ARY를 구성하는 전체 메모리셀의 기억정보가 일괄해서 소거된다. 이 경우, 소스선 CS는 1개로 되고, 그것에 대응해서 상기 소거회로 ERC와 MOSFET Q10과 Q17이 마련된다.

본 실시예의 EEPROM에 있어서는 특히 제한되지 않지만 8비트와 같은 다수비트의 단위로의 라이트, 리드가 실행되므로, 상기 메모리어레이 M-ARY는 도 20에 도시한 바와 같이 합계 8조(M-ARY-0∼M-ARY-7)와 같이 여러조가 마련된다. 또, 16비트 단위로의 정보의 라이트 또는 리드를 실행하는 경우에는 예를 들면 상기 메모리어레이 M-ARY가 16조 마련된다.

상기 1개의 메모리어레이 M-ARY를 구성하는 각 데이타선 D1∼Dn은 상기 컬럼어드레스디코더 YDCR에 의해 형성된 선택신호를 받는 컬럼(열)선택스위치 MOSFET Q7∼Q9(컬럼스위치)를 거쳐서 선택적으로 공통데이타선 CD에 접속된다. 공통데이타선 CD에는 외부단자 I/O에서 입력되는 라이트데이타를 받는 라이트용 데이타입력버퍼 DIB의 출력단자가 스위치 MOSFET Q18을 거쳐서 접속된다. 마찬가지로, 다른 나머지 7개의 메모리어레이 M-ARY에 대해서도 상기 도 20에서 기술한 바와 같이 상기와 마찬가지의 컬럼선택스위치 MOSFET가 마련되고, 상기 컬럼어드레스디코더 YDCR로부터의 선택신호가 공급된다. 또, 각 메모리어레이마다 다른 컬럼어드레스디코더를 마련하여 컬럼선택스위치 MOSFET가 대응하는 컬럼어드레스디코더로부터의 선택신호에 의해 스위치제어 되도록 해도 좋다.

상기 메모리어레이 M-ARY에 대응해서 마련되는 공통데이타선 CD는 스위치 MOSFET Q16을 거쳐서 센스앰프 SA의 입력단회로를 구성하는 초단증폭회로의 입력단자에 결합된다. 편의상, 상기 초단증폭회로를 구성하는 MOSFET Q11∼Q15와 종렬형태의 CMOS인버터회로 N1 및 N2에 의해 구성되는 회로를 센스앰프 SA라고 부르기로 한다. 센스앰프 SA에는 통상 리드시에는 비교적 낮은 전원전압 Vcc가 센스앰프 SA의 전원으로서 전원전압단자 Vcc/Vcv에 공급되고, 나중에 설명하는 소거검증시에는 상기 전원전압 Vcc의 값보다 낮은 전위를 갖는 전압 Vcv가 전원으로서 상기 전원전압단자 Vcc/Vcv에 공급된다.

상기 예시적으로 도시되어 있는 공통데이타선 CD는 리드제어신호 re에 의해 온상태로 되는 MOSFET Q16을 통해서 N채널형의 증폭 MOSFET Q11의 소스에 접속된다. 이 증폭 MOSFET Q11의 드레인과 센스앰프 SA의 전원전압단자 Vcc/Vcv사이에는 그의 게이트에 회로의 접지전위 Vss가 인가된 P채널형 부하 MOSFET Q12가 마련되어 있다. 상기 부하 MOSFET Q12는 리드동작을 위하여 공통데이타선 CD에 프리차지전류를 흐르게 하는 동작을 실행한다.

상기 증폭 MOSFET Q11의 감도를 높게 하기 위해, 스위치 MOSFET Q16을 거친 공통데이타선 CD의 전압은 N채널형의 구동 MOSFET Q13과 P채널형의 부하 MOSFET Q14로 이루어지는 반전증폭회로의 입력인 구동 MOSFET Q13의 게이트에 공급되고 있다. 이 반전증폭회로의 출력전압은 상기 증폭 MOSFET Q11의 게이트에 공급된다. 또, 센스앰프 SA의 비동작기간에 있어서 센스앰프가 불필요한 전류를 소비하는 것을 방지하기 위해, 상기 증폭 MOSFET Q11의 게이트와 회로의 접지전위점 사이에는 N채널 MOSFET Q15가 마련된다. 이 MOSFET Q15와 상기 P채널 MOSFET Q14의 게이트에는 센스앰프의 동작타이밍신호 가 공통으로 공급된다.

메모리셀의 리드시에 있어서, 센스앰프의 동작타이밍신호 는 저레벨로 된다. 이것에 의해, MOSFET Q14는 온상태로, MOSFET Q15는 오프(OFF)상태로 된다. 메모리셀을 구성하는 기억트랜지스터는 사전에 라이트된 데이타에 따라서 리드동작시에 있어서의 워드선의 선택레벨에 대해 높은 임계값전압 또는 낮은 임계값전압을 갖는다.

리드동작에 있어서, 상술한 각 어드레스디코더 XDCR, YDCR에 의해 메모리어레이 M-ARY를 구성하는 여러개의 메모리셀에서 선택된 1개의 메모리셀이 워드선이 선택레벨로 되어 있음에도 불구하고 오프상태로 되어 있는 경우, 공통데이타선 CD는 MOSFET Q12와 Q11에서 공급되는 전류에 의해 비교적 낮은 전위로 제한된 고레벨로 된다. 한편, 선택된 상기 메모리셀이 워드선의 선택레벨에 의해 온상태로 되어 있는 경우, 공통데이타선 CD는 비교적 높은 전위로 제한된 저레벨로 된다.

이 경우, 공통데이타선 CD의 고레벨은 이 고레벨의 전위를 받는 반전증폭회로(MOSFET Q13, Q14)에 의해 형성된 비교적 낮은 레벨의 출력전압이 MOSFET Q11의 게이트에 공급되는 것에 의해, 상술한 바와 같이 비교적 낮은 전위로 제한된다. 한편, 공통데이타선 CD의 저레벨은 이 저레벨의 전위를 받는 반전증폭회로(MOSFET Q13, Q14)에 의해 형성된 비교적 높은 레벨의 전압이 MOSFET Q11의 게이트에 공급되는 것에 의해, 상술한 바와 같이 비교적 높은 전위로 제한된다. 각 데이타선 D1∼Dn과 소스선 사이에 마련된 데이타선방전 MOSFET Q19∼Q21은 그의 게이트에 공급되는 게이트바이어스신호 DS가 다음에 기술하는 바와 같이 중간레벨로 되므로, 컬럼어드레스디코더 YDCR에 의해 선택되지 않은 상태의 데이타선, 즉 비선택상태의 데이타선의 전하가 방전된다.

또, 상기 증폭용 MOSFET Q11은 게이트접지형 소스입력의 증폭동작을 실행하고, 그의 출력신호를 CMOS인버터회로 N1의 입력에 전달한다. CMOS인버터회로 N2는 상기 CMOS인버터회로 N1의 출력신호를 파형정형한 신호 S0(도 1의 메모리어레이 M-ARY가 도 20의 메모리어레이 M-ARY-0인 경우)을 형성해서 대응한 데이타출력버퍼 DOB-0의 입력으로 전달한다. 데이타출력버퍼 DOB-0은 상기 신호 S0을 증폭해서 외부단자 I/O0에서 송출시킨다. 데이타출력버퍼는 상기와 같은 리드데이타의 출력기능 이외에 다음과 같은 기능이 마련되어 있다. 다음에 도 11을 사용해서 기술하겠지만, 8개의 외부입출력단자중 I/O0∼I/O6에 대응한 데이타출력버퍼 DOB-0∼DOB-6은 데이타출력버퍼 활성화신호 DO, 에 의해 고임피던스를 포함하는 3상태의 출력동작을 실행한다. 이것에 대해 외부입출력단자 I/O7에 대응한 데이타출력버퍼 DOB-7은 상기 신호 DO, 와는 다른 데이타출력버퍼 활성화신호 DO7, 에 의해 제어된다. 이 데이타출력버퍼 DOB-7은 EEPROM의 내부소거상태를 외부로 리드하는 데이타 폴링모드에 사용된다. 또, 상기 외부입출력단자 I/O에서 공급되는 라이트데이타는 데이타입력버퍼 DIB를 거쳐서 상기 공통데이타선 CD에 전달된다. 다른 메모리어레이 M-ARY에 대응한 공통데이타선과 외부입출력단자 사이에 있어서도 도 20에 도시한 바와 같이 상기와 같은 입력단회로 및 센스앰프 SA와 데이타출력버퍼 DOB로 이루어지는 리드회로 및 데이타입력버퍼 DIB로 이루어지는 라이트회로가 각각 마련된다.

타이밍제어회로 CNTR은 특히 제한되지 않지만 외부단자 , , , (이하, 단지 신호 , , 및 라고 하는 경우가 있다) 및 Vpp에 공급되는 칩인에이블신호 , 출력인에이블신호 , 라이트인에이블신호 및 소거인에이블신호 및 라이트, 소거용 고전압 Vpp와 다음에 기술하는 바와 같은 자동소거동작을 제어하는 내부회로 LOGC에서 공급되는 프리라이트 펄스(prewrite pulse)PP, 소거모드를 나타내는 신호 ES, 디코더제어신호 DC, 소거검증신호 EV, 자동소거모드설정 지연신호 AED 및 검증시 센스앰프 활성화신호 VE등에 따라서 내부제어신호 , 센스앰프의 동작타이밍신호 등의 내부타이밍신호를 형성함과 동시에, 어드레스디코더 등에 선택적으로 공급되는 리드용 저전압 Vcc, 소거검증용 저전압 Vcv, 라이트용 고전압 Vpp의 전압을 전환하고, 이들의 전압중 어느 1개를 선택적으로 출력한다. 상기 내부회로 LOGC에 의해 형성되는 상기 각 신호 PP, ES, DC, EV, AED 및 VE등은 소거 이외의 모드에서는 타이밍제어회로 CNTR의 동작에 영향을 미치지 않는다. 즉, 소거모드일 때만 상기 각 신호 PP, ES, DC, EV, AED 및 VE등이 유효로 되고, 이들 신호에 따른 소거동작을 위한 각종 신호가 상기 타이밍제어회로 CNTR에 의해 발생된다.

도 6과 도 7에는 상기 타이밍제어회로 CNTR의 주요부의 1실시예의 회로도가 도시되어 있다. 표에는 상기 외부단자를 거쳐서 플래시 EEPROM으로 공급되는 각 외부신호와 그것에 대응한 동작모드 및 각 외부신호에 따라서 형성되는 내부타이밍신호중 몇개의 내부타이밍신호가 도시되어 있다.

이 표에 있어서, H는 고레벨, L은 저레벨, Vpp는 전원전압Vcc(예를 들면 5V)보다 높은 전압(예를 들면 약 12V)을 나타낸다. 외부단자I/O란에 있어서 Hz는 하이임피던스의 상태, Input는 데이타입력, Output는 데이타출력을 나타내고 있으며, 특히 Output(I/O7)은 외부입출력단자 I/O7이 데이타출력인 것을 나타낸다. 또, 이 표에 있어서 *는 고레벨(H)이어도 좋고 저레벨(L)이어도 좋은 것을 나타내며, O는 상기 내부회로 LOGC에서 상기 타이밍제어회로CNTR로 공급되는 신호에 의해 그의 레벨이 변화하는 것을 나타낸다.

이 표를 보는 방법에 대해서 리드모드를 예로 들어 설명한다. 다른 모드에 대해서도 마찬가지이므로 이하의 예에서 용이하게 이해할 수 있을 것이다.

외부에서 플래시 EEPROM으로 저레벨(L)의 칩인에이블신호 , 출력인에이블신호 와 고레벨(H)의 라이트인에이블신호 , 소거인에이블신호 가 공급됨과 동시에, 플래시EEPROM의 외부단자Vpp에 전원전압Vcc와 같은 저전압이 인가되면, 상기 타이밍제어회로CNTR에 의해 리드모드가 지시된 것으로 판정하고 타이밍제어회로CNTR 및 내부회로LOGC는 내부신호VP, EV, WP, Wr, AED, DC, ES, POLM, pp의 각각을 저레벨(L)로 하고, 내부신호SC, re, DE의 각각을 고레벨로 한다. 그리고, 어드레스신호에 의해 지시된 메모리셀에 유지되어 있던 데이타가 외부입출력단자I/O0∼I/O7에서 출력된다.

또, 본 명세서에 있어서 서로 동일한 신호 또는 동일한 단자에는 동일 기호를 붙인다. 또 알파벳 문자의 상부에 -가 부가된 기호로 표시되어 있는 신호는 동일 알파벳 문자로 표시되고, -가 상부에 부가되지 않은 기호로 표시되어 있는 신호에 대해 위상반전된 신호를 나타내고 있다. 예를 들면, 기호 는 기호 VP로 표시되어 있는 신호에 대해서 위상반전된 신호이다. 또, 이 신호 VP은 상기 외부단자 Vpp에 고전압 Vpp가 인가되었을 때 고레벨(Vcc)로 되고, 그 이외에는 저레벨(Vss)로 된다.

상기 타이밍제어회로 CNTR의 주요부를 구성하는 도 6과 도 7의 회로에 대해서는 그 동작을 차례대로 상세히 설명하지 않지만, 동작모드를 나타내는 상기 표와 후술하는 동작설명에서 용이하게 이해될 것이다.

칩인에이블신호 가 고레벨로 되고 외부단자 Vpp에 고전압이 공급되지 않은 상태에서는 상기 플래시 EEPROM은 비선택상태로 된다.

칩인에이블신호 가 저레벨로 되고, 출력인에이블신호 가 저레벨로 되고, 라이트인에이블신호 가 고레벨로 되고, 소거인에이블신호 가 고레벨로 되고, 외부단자 Vpp에 고전압이 공급되지 않은 상태에서는 상술한 바와 같이 리드모드로 되어 상기 내부칩인에이블신호 는 저레벨로, 어드레스디코더활성화신호 DE, 센스앰프의 동작타이밍신호sc, 리드신호 re의 각각이 고레벨로 된다. 또, 이 때 어드레스디코더 XDCR, YDCR, 데이타입력회로DIB의 각각에는 그의 동작전압으로서 저전압 Vcc(약 5V)가 상기 타이밍제어회로 CNTR에서 공급된다. 이것에 의해, 센스앰프 SA가 동작상태로 되어 상기와 같은 리드동작이 실행된다. 이 때, 도 6에 도시한 회로에 의해 데이타선 방전 MOSFET 비활성화신호 SB가 저레벨로 된다. 이것에 따라서, 비활성화신호 SB를 받는 N채널 MOSFET(도 7)가 오프상태로 되고, 마찬가지로 비활성화신호 SB를 받는 P채널 MOSFET(도 7)가 온상태로 된다. 또, 이 때 센스앰프 동작타이밍신호 SC가 고레벨로 되므로, 이 신호 SC를 받는 N채널 MOSFET(도 7)가 온상태로 되고, 마찬가지로 신호 SC를 받는 P채널 MOSFET(도 7)가 오프상태로 된다. 그러므로, 데이타선 방전MOSFET게이트 바이어스신호 DS는 직렬형태로 되는 2개의 P채널 MOSFET(도 7)와 3개의 N채널 MOSFET(도 7)의 콘덕턴스비에 따라서 중간전압으로 되고 상기 메모리어레이 M-ARY의 데이타선에 마련된 데이타선 방전 MOSFET Q19∼Q21을 제어해서 비선택상태의 데이타선의 전하를 방전시킨다.

칩인에이블신호 가 저레벨로 되고, 출력인에이블신호 가 고레벨로 되고, 라이트인에이블신호 가 저레벨로 되고, 소거인에이블신호 가 고레벨로 되고, 외부단자 Vpp에 고전압(예를 들면 약 12V)이 공급된 상태이면 라이트모드로 된다. 이 때, 상기 내부신호 는 저레벨로, 어드레스디코더 활성화신호 DE, 라이트모드신호 WP, 라이트제어신호 Wr, 라이트펄스 의 각각은 고레벨로 되고, 게이트바이어스신호 DS, 센스앰프 동작타이밍신호 sc, 리드제어신호 re, 데이타출력버퍼 활성화신호 DO 및 DO7의 각각은 저레벨로 된다. 상기 신호 DE의 고레벨에 의해, 어드레스디코더 XDCR 및 YDCR의 각각이 활성화되어 상기 메모리어레이 M-ARY를 구성하는 여러개의 워드선 및 여러개의 데이타선에서 외부어드레스신호 AX, AY에 의해 지시된 1개의 워드선과 1개의 데이타선이 선택된다. 이 때, 어드레스디코더 XDCR, YDCR 및 데이타입력버퍼 DIB에는 그의 동작전압으로서 고전압 Vpp가 상기 타이밍제어회로CNTR에서 공급된다. 상술한 바와 같이, 이 때 리드제어신호 re는 저레벨로 되므로, 상기 MOSFET Q16은 오프상태로 되고, 게이트바이어스신호 DS의 저레벨에 의해 상기 방전 MOSFET Q19∼Q21도 오프상태로 되고, 센스앰프 동작타이밍신호 sc의 저레벨에 의해 센스앰프 SA는 비활성화된다. 또, 이 때 데이타출력버퍼 활성화신호 DO 및 DO7은 저레벨이므로, 데이타출력버퍼 DOB-0∼DOB-7의 각각은 비활성화된다. 또, 데이타출력버퍼 DOB의 구성에 대해서는 이후에 도 11을 사용해서 설명한다.

라이트가 실행될 메모리셀의 선택노드가 결합된 워드선, 바꿔말하면 선택된 워드선은 그의 동작전압으로서 고전압Vpp가 공급된 어드레스디코더XDCR에 의해, 그의 전위가 상기 고전압Vpp에 따른 고전압, 예를 들면 약 12V와 같은 고전압으로 된다. 한편, 선택된 데이타선은 라이트할 정보에 따라서 데이타입력버퍼DIB에 의해 고전위 또는 저전위로 된다. 메모리셀은 상술한 바와 같이 제16도에 도시한 기억트랜지스터로 구성된다. 그의 선택노드가 선택된 워드선에 결합되고, 그의 입출력노드가 선택된 데이타선에 결합된 메모리셀, 즉 선택된 메모리셀에 있어서 그것을 구성하는 기억트랜지스터의 플로팅게이트에 전자를 주입하는 경우, 선택된 데이타선의 전위는 라이트제어신호wr의 고레벨에 따라서 온상태로 된 MOSFET Q18과 데이타입력버퍼DIB를 거쳐서 고전압Vpp에 따른 고전압으로 된다. 이것에 의해, 기억트랜지스터에 채널포화전류가 흐르고, 데이타선에 결합된 드레인영역 근방의 핀치오프(pinch-off)영역에서는 고전계에 의해 가속된 전자가 이온화를 일으켜서 높은 에너지를 갖는 전자, 소위 열전자가 발생한다. 한편, 이 기억트랜지스터의 플로팅게이트의 전위는 워드선이 결합된 콘트롤 게이트의 전압과 드레인영역의 전압 및 반도체기판과 플로팅게이트 사이의 용량과 플로팅게이트와 콘트롤 게이트 사이의 용량으로 결정되는 값으로 된다. 이것에 의해, 플로팅게이트에 열전자가 유인되어 플로팅게이트의 전위가 부로 된다. 플로팅게이트의 전위가 부로 되는 것에 의해, 전자가 주입된 기억트랜지스터의 임계값전압은 전자를 주입하기 전에 비해 상승하여 높아진다.

이것에 대해, 선택된 메모리셀에 있어서 그것을 구성하는 기억트랜지스터의 플로팅게이트에 전자를 주입하지 않은 경우, 기억트랜지스터의 임계값전압은 상승하지 않고 비교적 낮은 값으로 유지된다. 선택된 메모리셀에 있어서 그것을 구성하는 기억트랜지스터의 플로팅게이트에 전자를 주입하지 않도록 하기 위해서는 상기 기억트랜지스터의 드레인영역에 선택된 데이타선, 상기 온상태로 된 MOSFET Q18 및 데이타입력버퍼DIB를 거쳐서 상기 드레인영역 근방의 핀치오프영역에서 열전자가 발생하지 않는 낮은 전압이 인가되도록 하면 된다. 선택된 메모리셀의 기억트랜지스터의 드레인영역에 상술한 바와 같은 고전압을 인가할지 상술한 바와 같은 낮은 전압을 인가할 것인지는 라이트할 정보에 따라서 결정된다. 이후, 제22도를 사용해서 기술하는 데이타입력버퍼DIB가 외부단자I/O를 거쳐서 공급되는 정보에 따라서 상술한 고전압 또는 저전압을 형성하고, 형성된 전압이 상술한 바와 같이 해서 선택된 데이타선으로 전달된다.

전자가 플로팅게이트에 주입되는 것에 의해 그의 임계값전압이 높아진 기억트랜지스터는 리드모드시에 그의 콘트롤게이트에 선택레벨(예를 들면 5V)의 선택신호가 공급되어도, 즉 선택노드가 결합된 워드선이 선택되어도 도통상태로는 되지 않고 비도통상태로 된다. 이것에 대해, 전자가 주입되지 않은 기억트랜지스터는 그의 임계값전압이 비교적 낮은 전압으로 유지되어 있으므로, 리드모드시에 선택레벨의 선택신호가 공급되면, 즉 워드선의 선택동작에 의해 도통상태로 되어 전류가 흐른다.

또, 라이트모드에 있어서 선택되지 않은 메모리셀에 있어서는 그것을 구성하는 기억트랜지스터의 콘트롤게이트 또는 드레인영역에 고전압이 인가되지 않는다. 그러므로, 플로팅게이트로의 전자의 주입이 실행되지 않아 기억트랜지스터의 임계값전압은 변화하지 않는다.

칩인에이블신호 가 저레벨로 되고, 출력인에이블신호 가 저레벨로 되고, 라이트인에이블신호 가 고레벨로 되고, 소거인에이블신호 가 고레벨로 되고, 외부단자Vpp에 고전압Vpp가 공급된 상태이면, 라이트검증모드로 된다. 외부단자Vpp에 고전압Vpp가 공급되어 있는 것 이외에는 상기 리드모드와 동일한 상태이다. 어드레스디코더XDCR, YDCR 및 데이타입력버퍼DIB의 각각에는 그의 동작전압이 상기 고전압Vpp에서 저전압Vcc로 전환되어서 공급된다.

상기 표에 표시되어 있는 라이트/소거금지모드에서 각 디코더는 활성화되어 있지만, 라이트/소거용의 고전압Vpp가 각 디코더에는 공급되지 않은 상태이다. 이 모드에 있어서는 상기 게이트바이어스신호DS가 고레벨로 되고 데이타선의 방전이 실행되는 라이트, 라이트검증, 소거의 준비기간이다.

칩인에이블신호 , 소거인에이블신호 가 저레벨로 되고, 출력인에이블신호 , 라이트인에이블신호 가 고레벨로 되고, 외부단자Vpp에 고전압Vpp가 인가되는 것에 의해, 소거모드가 개시된다. 이후, 제21도를 사용해서 기술하겠지만, 이들 외부신호의 전압의 조합에 의해 소거모드의 개시가 지시되는 것이며 이 상태를 유지하지 않으면 소거모드가 종료되는 것은 아니다.

이 실시예의 플래시EEPROM에서의 소거모드에 대해서는 그의 알고리듬의 1예를 도시한 제2도의 동작흐름도, 도 3 및 도 4에 도시한 상기 내부회로LOGC의 주요부의 구체적인 회로도, 도 5에 도시한 동작타이밍도를 참조해서 다음에 상세히 설명한다. 상기 내부회로LOGC는 소거제어회로로서 작용한다.

상기 도 3 및 도 4에 도시한 회로는 상기 제2도의 흐름도에 도시한 알고리듬을 실행하기 위한 시퀀스제어를 실행하는 것이므로, 후술하는 도 5의 동작타이밍도를 참조한 소거동작모드의 설명에서 용이하게 이해될 것이다.

제2도의 흐름도에 있어서 실제의 소거동작에 앞서 동일도면에 점선으로 도시한 바와 같은 일련의 프리라이트동작이 실행된다. 이것은 소거하기 전의 메모리어레이M-ARY에 있어서의 메모리셀의 기억정보, 바꿔말하면 기억트랜지스터의 임계값전압은 상기와 같은 라이트의 유무(플로팅게이트로의 전자주입의 여부)에 따라서 고, 저로 다양하기 때문에 실행된다. 즉, 소거전의 메모리어레이M-ARY에는 임계값전압이 높아진 기억트랜지스터와 임계값전압이 비교적 낮은 값으로 유지된 기억트랜지스터가 혼재하기 때문에 실행된다. 상기의 프리라이트동작은 전기적 소거동작전에 모든 기억트랜지스터에 대해서 라이트하는 것이다. 이것에 의해, 미라이트의 메모리셀(그것을 구성하는 기억트랜지스터의 플로팅게이트에 실질적으로 전자의 주입이 실행되지 않은)인 소위 소거상태의 메모리셀에 대해서 이 실시예에 의한 내부자동소거동작을 실행하는 것에 의해, 미라이트의 메모리셀에 있어서의 기억트랜지스터의 임계값전압이 부의 임계값전압으로 되어 버리는 것을 방지하는 것이다.

이 프리라이트동작은 우선 스텝[1]에서 어드레스설정이 실행된다. 즉, 각 메모리셀을 선택하기 위한 어드레스신호가 어드레스카운터회로에서 발생되도록 어드레스카운터회로를 설정한다. 이 어드레스설정에 의해, 특히 제한되지는 않지만 최초에 라이트가 실행될 메모리셀의 어드레스를 지시하는 어드레스신호가 상기 어드레스카운터회로에 의해 발생된다.

스텝[2]에 있어서 라이트펄스를 발생하여 어드레스카운터회로에 의해 발생된 어드레스신호에 의해 지시된 메모리셀에 대해서 라이트(프리라이트)가 실행된다.

이 라이트후에 스텝[3]이 실행된다. 이 스텝[3]에 있어서 상기 어드레스카운터회로가 증분(인크리먼트)(+1)동작되어 어드레스증분이 실행된다.

그리고, 스텝[4]에서 상기 어드레스카운터회로에 의해 발생된 어드레스신호가 최종어드레스를 나타내는지 나타내지 않는지의 판정이 실행된다. 최종어드레스까지 상기 프리라이트가 실행되지 않은 경우(NO)는 상기 스텝[2]로 되돌아가서 프리라이트가 실행된다. 이것을 최종어드레스까지 반복하는 것이다. 상기와 같은 어드레스증분을 실행하는 스텝[3] 다음에 최종어드레스까지 프리라이트가 실행되었는지 실행되지 않았는지의 판정이 실행되므로, 실제로 판정되는 어드레스는 최종어드레스+1로 되는 것이다. 물론, 최종어드레스를 판정하는 스텝[4]이후에 어드레스증분의 스텝[3]을 마련하도록 해도 좋다. 이 경우, 판정이 NO일 때 어드레스증분이 실행되도록 스텝[4]에서 스텝[2]로 되돌아가는 경로에 스텝[3]이 마련된다.

상기와 같은 프리라이트가 최종어드레스까지 실행되면(YES), 이하와 같은 소거동작이 다음에 실행된다.

스텝[5]에서는 소거동작을 위한 어드레스의 초기설정이 실행된다. 즉, 어드레스카운터회로에 대해서 어드레스신호가 초기설정된다. 이 실시예에서는 플래시EEPROM내의 모든 메모리셀이 일괄소거되므로, 이 어드레스의 초기설정은 소거동작 그 자체는 각별한 의미를 갖지 않는다. 이 어드레스설정은 소거동작후에 실행되는 검증동작(소거검증)을 위해 필요하게 된다.

스텝[6]에서는 일괄소거를 위한 소거펄스가 발생되어 소거동작이 실행된다. 이 후, 상기 어드레스설정에 따라 스텝[7]에서 검증동작이 실행된다. 이 검증동작에서는 후술하는 바와 같이, 동작전압이 외부단자Vcc를 거쳐서 공급되는 저전압의 전원전압Vcc(예를 들면 5V)보다 더 낮은 예를 들면 3. 5V와 같은 낮은 전압Vcv하에서 상기와 같은 리드동작이 실행된다. 즉, 어드레스디코더XDCR, YDCR 및 센스앰프SA에는 그의 동작전압으로서 전원전압Vcc 대신에 상술한 저전압Vcv가 공급된다. 또, 이 때 내부회로LOGC, 타이밍 제어회로CNTR에는 그의 동작전압으로서 전원전압Vcc가 공급되어 있다. 이 리드동작에 있어서 리드신호가 0이면, 즉 기억트랜지스터가 온상태로 되면, 그의 기억트랜지스터의 임계값전압은 상기 3. 5V이하의 소거상태로 된 것이라 볼 수 있으므로, 다음에 스텝[8]이 실행된다. 이 스텝[8]에 있어서 상기 어드레스카운터회로의 어드레스증분이 실행된다. 그리고, 상기의 프리라이트동작의 경우와 마찬가지로 스텝[9]에서 상기 어드레스카운터회로에 의해 형성된 어드레스신호가 최종어드레스를 나타내는지 나타내지 않는지의 판정이 실행된다. 최종어드레스가 아닌 경우(NO)에는 스텝[7]로 되돌아가서 상기와 마찬가지의 소거검증동작을 실행한다. 이것을 상기 어드레스카운터회로가 최종어드레스를 지시할 때까지 반복하는 것에 의해 소거동작을 종료한다. 상기한 바와 같이 본 실시예에서는 메모리어레이M-ARY의 기억정보가 일괄소거되는 것이므로, 상술한 소거동작에서는 모든 메모리셀 중 라이트동작에 따라 임계값전압이 가장 높아진 기억트랜지스터에 의해 소거횟수가 결정된다. 즉, 임계값전압이 가장 높아진 기억트랜지스터가 상기 3. 5V로 리드가 가능하고, 즉 낮은 임계값전압을 가질 때까지 스텝[6]에서의 소거펄스를 인가(소거동작)한다. 그리고, 이 기억트랜지스터가 상기 낮은 임계값전압을 갖게 되었는지 되지 않았는지의 검출이 스텝[7]의 소거검증동작에 의해 실행된다. 즉, 스텝[7]의 검증결과에 따라서 스텝[6]에 있어서의 소거펄스의 인가(소거동작)의 유무가 결정된다.

상기와 같은 소거동작모드를 도 5의 동작타이밍도를 참조해서 도 3 및 도 4의 구체적인 회로와 함께 상세히 설명한다. 또, 이하의 설명에서는 상술한 도 6, 도 7 및 표도 참조한다.

칩인에이블신호 가 저레벨로 되고, 출력인에이블신호 가 고레벨로 되고, 라이트인에이블신호 가 고레벨로 되고, 외부단자Vpp에 고전압Vpp(예를 들면 약 12V)가 공급된 상태에서는 상기 도 6에 도시한 타이밍제어회로CNTR의 구체적인 회로도 및 표에서 명확한 바와 같이, 내부칩인에이블신호 , 소거개시신호 가 저레벨로 된다. 따라서, 소거인에이블신호 가 고레벨에서 저레벨로 변화되면, 이것에 따라서 플립플롭회로FF1이 세트된다.

이것에 의해, 소거모드를 나타내는 신호 가 고레벨에서 저레벨로 변화해서 소거모드로 된다. 내부신호 는 지연회로D1이 갖는 지연시간에 의해 결정된 일정시간 지연되어 저레벨로 변화된다. 소거모드를 나타내는 신호ES가 고레벨로 변화되면, 그것이 NOR게이트회로NOR1로 귀환된다. 그러므로, 소거모드신호ER이 발생될 때까지 소거모드신호ES는 이 귀환동작에 의해 유지된다. 따라서, 소거모드기간동안 NOR게이트회로NOR1은 이 이후 내부신호 에 의해 대표되는 및 의 신호변화를 받지 않게 된다. 즉, 소거제어회로LOGC는 상기와 같은 외부제어신호를 받지 않게 되어 소거시퀀스를 실행하게 된다.

바꿔말하면, 이 소거모드신호ES에 의해 상기 외부제어신호의 변화가 내부의 동작에 영향을 미치지 않게 된다. 예를 들면, 도 6에 있어서 디코더활성화신호DE를 형성하는 회로는 상기 소거모드신호ES가 고레벨로 되는 것에 의해, 칩인에이블신호 에 따른 신호 에는 영향을 받지 않게 된다.

소거동작을 실행하기 전에 상기 프리라이트동작이 실행된다. 이 전체 비트에 대해서 일정시간 라이트를 실행한다는 프리라이트동작을 위해서 어드레스증분개시신호AIS, 발진기 제어신호OSC에 의해 발진회로O1이 기동된다. 발진회로O1의 출력신호는 4비트의 2진카운터회로BCS1에 의해 분주되어 프리라이트펄스PP가 발생된다. 이 프리라이트펄스PP의 발생은 상기와 같은 분주에 의해 얻어진 분주신호OS3과 OS4 및 프리라이트 제어신호PC에서 형성되는 것에 한정되지 않고 여러가지 변형예를 취할 수 있는 것은 물론이다.

상기 카운터회로BCS1의 출력신호는 2진 카운터회로BCS2에 공급된다. 이 카운터회로BCS2는 어드레스카운터회로로서의 동작을 실행하여 내부어드레스신호A5I, A6I, …, A2I를 발생한다. 이들 어드레스신호A5I, A6I, …, A2I는 어드레스버퍼XADB, YADB에 입력된다. 이 어드레스버퍼XADB, YADB의 입력의 전환에는 상기 소거모드신호ES가 사용된다. 어드레스버퍼XADB, YADB 의 각각은 서로 동일한 구성으로 된 여러개의 단위회로로 구성되어 있다. 제9도에는 그 단위회로가 도시되어 있다. 단위회로는 동일 도면에 도시한 바와 같이, 소거모드신호ES의 고레벨에 의해 그의 입력이 외부단자AX, AY를 거쳐서 공급되는 외부어드레스신호AX, AY에서 내부어드레스신호AXI, AYI로 각각 전환되고, 어드레스디코더XDCR, YDCR로 전달될 내부상보어드레스신호 ax , 와 가 형성된다. 즉, 상기 신호ES의 고레벨에 의해, 어드레스버퍼XADB, YADB의 단위회로는 외부단자로부터의 외부어드레스신호AX, AY를 받지 않게 되고, 내부어드레스신호A5I, A6I, …, A2I에 상당하는 내부어드레스신호AXI, AYI를 받는다. 특히 제한되지는 않지만, 상기 카운터회로BCS2는 외부어드레스신호AX, AY와 동일한 수의 내부어드레스신호AXI, AYI를 형성한다. 이것에 의해, 각 메모리어레이에서 각각 1개의 메모리셀이 내부어드레스신호AXI, AYI에 의해 선택된다. 이 선택된 메모리셀에 대해서 데이타입력버퍼DIB-0∼DIB-7에서 정보가 공급되어 라이트된다(프리라이트). 이 경우, 데이타입력버퍼DIB-0∼DIB-7은 외부단자I/O로부터의 데이타가 아니라 프리라이트펄스PP에 따라서 정보를 형성한다.

메모리어레이의 모든 어드레스에 대해서 프리라이트가 종료되면, 최종어드레스신호END가 고레벨로 되고 플립플롭FF2가 세트된다. 이것에 의해, 자동소거모드설정신호AE가 고레벨로 되어 소거기간으로 된다. 내부신호PSC에 의해 어드레스증분신호AIS나 발진기제어신호OSC가 저레벨로 변화되고 발진회로O1, 카운터회로BCS1, BCS2가 리세트된다. 지연회로D2에 의해 설정된 지연시간은 소거를 실행하는 준비기간으로서, 워드선을 모두 비선택상태로 하거나 데이타선의 방전에 사용된다. 그 후, 소거개시신호ST가 지연회로D4에 의해 설정된 일정시간 고레벨로 되어 플립플롭회로FF3이 세트된다. 지연회로D5에 의해 설정된 시간후에 소거펄스 가 저레벨로 된다. 이 소거펄스 의 저레벨에 의해 상기와 같은 소거회로ERC를 거쳐서 메모리셀의 소스에 고전압Vpp가 인가된다. 특히 제한되지는 않지만, 소거회로ERC는 제10도에 도시한 회로로 된다. 신호 는 기본적으로는 저전압Vcc를 동작전압으로 하는 인버터회로와 고전압Vpp를 동작전압으로 하는 레벨시프트기능을 갖는 인버터회로를 거쳐서 p채널 MOSFET Q17의 게이트에 전달되고, 또 저전압Vcc를 동작전압으로 하는 인버터회로를 2단 거쳐서 N채널 MOSFET Q10의 게이트에 전달된다.

동일 도면에 있어서 신호EXTE는 이 실시예에 있어서의 내부자동소거모드와는 달리 이 EEPROM을 통상의 소거모드, 즉 외부신호에 의해 설정된 기간만큼 소거동작을 실행하는 경우에 고레벨로 이루어지는 외부소거모드신호이다.

상기 소거회로ERC의 구성 및 동작은 다음과 같다. 소거펄스 를 받는 NAND게이트회로는 외부소거모드신호EXTE가 저레벨일 때는 실질적으로 인버터회로로서 동작한다. 그러므로, 신호 는 3개의 인버터회로를 거쳐서 게이트에 정상적으로 전원전압Vcc가 공급된 커트용 MOSFET 및 게이트에 정상적으로 고전압Vpp가 공급된 커트용 MOSFET를 거쳐서 고전압Vpp를 동작전압으로 하는 CMOS인버터회로를 구성하는 P채널 MOFET의 게이트에 공급된다. 상기 CMOS인버터회로를 구성하는 N채널 MOSFET의 게이트에는 상기 최종단의 인버터회로의 출력신호가 공급된다. 이 구성 대신에 N채널 MOSFET의 게이트를 상기 P채널 MOSFET의 게이트와 접속해도 좋다. 상기 P채널 MOSFET의 게이트와 고전압Vpp 사이에는 레벨변환출력신호를 받는 귀환용 P채널 MOSFET가 마련된다. 이 실시예의 회로에서는 상기 소거펄스 가 저레벨로 되면, 상기 최종단 인버터회로의 출력이 고레벨로 되므로, N채널 MOSFET가 온상태로 되어 출력신호를 저레벨로 한다. 이것에 의해 귀환용 P채널 MOSFET가 온상태로 되어 CMOS인버터회로를 구성하는 P채널 MOSFET의 게이트전압을 고전압으로 하므로, 이 P채널 MOSFET가 오프상태로 된다. 또, 커트용 MOSFET가 오프상태로 되므로 고전압Vpp에서 저전압Vcc로 동작하는 최종단 인버터회로를 향해서 직류전류가 흐르는 것이 방지된다.

이것에 의해, 출력신호가 저레벨로 되므로 MOSFET Q17이 온상태로 되어 메모리셀의 소스영역의 전위를 고전압Vpp으로 한다. 이 때, MOSFET Q10의 게이트전압은 저레벨로 되므로 오프상태로 된다. 소거펄스 가 고레벨로 되면 상기 최종단 인버터회로의 출력이 저레벨로 되므로, N채널 MOSFET가 오프상태로 되고 P채널 MOSFET가 온상태로 된다. 이것에 의해, 출력신호는 고전압Vpp와 같은 고레벨로 되어 상기 P채널 MOSFET Q17을 오프상태로 한다. 이 때, 귀환용 P채널 MOSFET는 출력신호의 고레벨에 의해 오프상태로 된다. 이 때, N채널 MOSFET Q10의 게이트전압이 고레벨로 된다. 이것에 의해, MOSFET Q10이 온상태로 되어 메모리셀의 소스전위를 회로의 접지전위로 한다.

재차 도 4로 되돌아가서 설명한다. 도 4에 있어서, 발진회로O2와 2진카운터회로BCS3은 소거펄스 가 저레벨로 되는 것에 의해 그것들에 의해 정해진 시간이 경과한 후, 소거펄스 종료신호PE를 저레벨에서 고레벨로 변화시켜 플립플롭회로FF3을 리세트한다. 이것에 따라서, 상기 소거펄스 가 고레벨로 변화하므로 상기의 소거회로ERC에 의해 메모리셀의 소스의 전위는 고전압Vpp에서 회로의 접지전위Vss로 전환된다.

지연회로D7에 의해 설정된 지연시간후에 소거검증신호EV가 고레벨로 변화해서 소거검증모드로 이행한다. 이 때, 상기 카운터회로BCS1과 BCS2는 프리라이트시와는 달리 자동소거모드 설정신호AE에 의해 서로 전기적으로 분리되어 카운터회로BCS1은 검증용 기준펄스를 발생하기 위해 사용되고, 카운터회로BCS2는 프리라이트용이 아니라 검증용 내부어드레스신호를 발생하기 위해 사용된다. 즉, 상기 카운터회로BCS1의 출력신호OS2는 주기의 전반이 고레벨로, 주기의 후반이 저레벨의 신호이며, 저레벨인 기간에 센스앰프SA로부터의 출력신호S0∼S7(8비트출력인 경우)의 고레벨, 저레벨의 판정이 실행된다. 센스앰프SA에서 출력되고 있는 모든 비트의 신호S0∼S7이 저레벨일 때, 즉 상기 카운터회로BCS2에 의해 선택된 8개의 기억트랜지스터의 각각의 임계값전압이 낮아진 소거상태이면, 플립플롭FF3이 세트되지 않고 검증시 어드레스증분신호EAI에 응답해서 다음의 어드레스를 지시하는 내부어드레스신호AXI, AYI가 카운터회로BCS2에 의해 형성되고, 다시 신호OS2의 저레벨의 기간에 판정이 실행된다. 이와 같이 해서 검증시 어드레스증분신호에 따라서 내부어드레스신호AXI, AYI가 형성되고, 그 내부어드레스신호AXI, AYI에 따른 메모리셀의 판정이 실행된다. 만약, 센스앰프SA의 출력신호S0∼S7 중 1비트 이상의 신호가 고레벨이면, 즉 1비트라도 소거되지 않은 메모리셀이 있으면, NOR게이트회로NOR2에 의해 플립플롭회로FF3이 세트되고, 다시 저레벨의 소거펄스 가 발생된다. 이 저레벨의 소거펄스 에 의해 다시 상술한 소거동작이 실행되고, 그 후 상술한 소거검증이 다시 실행된다. 도 5에 있어서는 상기 내부신호OS2에 의해 나타나는 4개의 어드레스에서 소거되어 있다고 판정되고, 5번째의 어드레스에서 소거되지 않았다고 판정되어 검증기간이 종료한 예가 도시되어 있다. 이 때, 지연회로D8의 작용에 의해 신호OS2의 최후의 펄스는 어드레스증분신호EAI에 나타나지 않게 되고, 최후에 소거되지 않았다고 판정된 어드레스에 유지된 것을 나타내고 있다. 즉, 상기 카운터회로BCS2에는 소거되지 않았다고 판정된 어드레스를 지시하는 어드레스신호가 유지된다. 그러므로, 특히 제한되지는 않지만 다시 자동소거가 실행된 후의 소거검증은 전에 소거되지 않았다고 판정된 어드레스부터 실행된다. 여기에서는 검증모드의 기본펄스를 분주회로의 출력신호OS2로 하였지만, 이것에 한정되는 것이 아님은 물론이다.

상기 동작의 반복에 의해 모든 어드레스에 대응하는 메모리셀이 검증되면, 프리라이트종료시와 마찬가지로 종료어드레스신호END가 고레벨로 되어 플립플롭회로FF2가 리세트된다. 이 플립플롭회로FF2의 리세트에 따라서 자동소거모드 설정신호AE가 저레벨로 변화하여 소거모드종료신호ER이 지연회로D9에 의해 설정된 지연시간동안만 고레벨로 된다.

이 신호ER의 고레벨에 의해 플립플롭FF1이 리세트되어 지연회로D1에 의해 설정된 지연시간 경과후에 소거모드를 나타내는 신호 가 고레벨로 변화되어 외부신호를 받지 않도록 하고 있던 상태가 해제된다.

2진 카운터회로BCS4는 소거펄스 의 발생회수를 계수한다. 임의의 일정 회수의 펄스 를 계수해도 상기와 같이 소거모드가 종료되지 않는 경우에는 이상검출신호FAIL을 고레벨로 해서 강제로 소거모드를 종료시킨다. 즉, 소거모드 종료신호ER이 발생된다. 또, 이 소거모드 종료신호ER을 형성하는 논리회로에는 내부신호PSTOP와 종료어드레스신호END가 입력되는 게이트회로가 도시되어 있지만, 이것은 프리라이트만으로 소거를 실행하고자 하지 않을 때 외부신호에 의해 형성되는 내부신호PSTOP에 의해 본 모드를 종료할 수 있도록 했기 때문이다.

이상의 설명에서는 도 5의 타이밍도를 중심으로 해서 도 3과 도 4에 도시한 소거제어회로LOGC의 구체적인 회로에 중심을 두어 설명했지만, 실제로는 이들 소거제어회로LOGC에서 발생된 각 신호가 타이밍 제어회로CNTR을 거쳐서 어드레스버퍼나 디코더, MOSFET 등을 제어한다. 도 6과 도 7에 도시한 신호DE, SB, sc, re, wr, PG, DO 등의 신호발생회로에서는 소거모드중에는 신호ES, AED 등의 신호에 의해 외부단자 의 입력이 무효로 되어 있어 내부에서 제어된다. 예를 들면, 소거펄스 가 저레벨, 즉 전기적소거를 실행하고 있는 기간은 도 3 및 도 4중의 신호DC가 고레벨로 되고, 신호DE는 저레벨로 되고, 각 디코더XDCR, YDCR은 비활성화로 된다. 따라서, 모든 워드선, 모든 데이타선은 비선택상태로 된다. 다른 기간에 대해서도 마찬가지로 그 상태가 도 3 및 도 4에 도시한 소거제어회로LOGC의 출력신호에 의해 결정된다.

데이타폴링모드는 소거중인지 아닌지를 판정하기 위한 모드이다. 그러므로, EEPROM의 내부상태를 알기 위한 모드, 즉 상태폴링모드로 간주할 수도 있다. 칩인에이블신호 가 저레벨로 되고, 출력인에이블신호 가 저레벨로 되고, 라이트인에이블신호 가 고레벨로 되고, 소거인에이블신호 가 저레벨로 되고, 외부단자Vpp에 고전압Vpp가 공급된 상태에서 본 모드로 된다. 이 모드로 되면, 도 6 및 도 7에 도시한 회로에 있어서 데이타폴링 제어신호 가 저레벨로 된다. 이 때, 데이타출력버퍼 활성화신호DO7은 고레벨로 되지만, 데이타출력버퍼 활성화신호DO는 데이타폴링 제어신호 에 의해 저레벨로 된다. 데이타출력버퍼DOB의 구체적인 회로는 도 11도에 도시한다. 데이타폴링(상태폴링) 제어회로DP를 제외하면 외부입출력단자I/O0∼I/O6에 대응한 데이타출력버퍼DOB-0∼DOB-6과 외부입출력단자I/O7에 대응한 데이타출력버퍼DOB-7의 구성은 모두 고임피던스상태를 포함하는 3상태 출력회로인 점에 차이점은 없고, 앞서 리드모드에서 설명한 바와 같이 활성화신호DO, DO7이 고레벨로 되면, 센스앰프SA로부터의 출력신호S0∼S7을 반전해서 출력하는 동작을 실행한다. 이것에 대해, 데이타폴링모드(상태폴링모드)에서는 활성화신호 가 저레벨이므로 출력신호S7이 무효로 되고, 그 때의 소거모드를 나타내는 신호 의 레벨에 따라 단자I/O7의 출력신호가 결정된다. 즉, 소거모드 기간동안에는 소거모드를 나타내는 신호 가 저레벨이므로, 외부입출력단자I/O7에서 저레벨의 신호가 출력되고, 소거동작이 종료되어 있으면 고레벨의 신호가 출력된다.

도 12도에는 센스앰프SA나 어드레스디코더XDCR, YDCR에 공급되는 소거검증모드시의 동작전압Vcv를 발생시키는 전원회로가 도시되어 있다. 이 회로는 실리콘밴드갭을 이용한 공지의 기준전압 발생회로VREF와 연산증폭회로OP1과 OP2를 사용해서 구성된다. 즉, 상기 기준전압 발생회로VREF에 의해 형성된 기준전압VR을 연산증폭회로OP1에 의해, 저항R1과 R2에 의해 결정되는 이득(R1+R2)/R2에 따라 전압증폭하여 상기 3. 5V와 같은 전압을 형성한다. 이 전압을 전압추종형태의 연산증폭회로OP2를 통해서 출력시켜서 상기 전압Vcv를 얻는 것이다. 상기 연산증폭회로OP1과 OP2는 상기 자동소거모드 설정신호AE에 의해 활성화되어 상기 전압Vcv를 발생시킨다. 이것에 의해 다른 동작모드일 때에는 상기의 전원회로에서의 전류소비를 실행하지 않도록 할 수 있는 것이다. 또, 상기 연산증폭회로OP2로서는 그의 출력회로로서 P채널 MOSFET와 N채널 MOSFET로 이루어지는 출력회로를 사용한 경우, 상기 신호AE에 의해 연산증폭회로를 비활성화할 때 상기 신호AE에 의해 P채널 MOSFET를 온상태로 해서 저전압Vcc인 전원전압Vcc를 출력시킨다. 이 구성을 채택하는 것에 의해 상기 전원회로에 신호AE에 의해, 전압Vcc와 Vcv의 전환기능을 부가할 수 있는 것이다. 또, 상술한 기준전압 발생회로VREF로서는 예를 들면 영국특허GB2081458B에 개시되어 있는 것을 사용할 수 있다.

상기 소거검증중의 동작전압은 플래시EEPROM에 대해서 리드동작이 가능한 하한의 전원전압Vccmin과 거의 동일하게 되도록 하기 위해 리드모드시의 플래시EEPROM에 있어서의 전원전압Vcc보다 낮게 설정하는 것이 바람직하다. 또, 여기에서는 도 12에 도시한 바와 같은 전원을 내장하는 것을 상정했지만, 상기 신호AE를 플래시EEPROM의 외부로 출력하고, 외부에 마련된 프로그램가능한 전원을 이 신호AE에 따라 제어해서 그 전압을 본 플래시EEPROM의 센스앰프SA나 어드레스디코더XDCR, YDCR 등과 같이 상기 전압Vcv가 인가될 회로로 공급하는 구성으로 해도 좋다.

여기에서 상술한 하한전압Vccmin이라는 것은 EEPROM을 구성하는 메모리셀 중 가장 높은 임계값전압을 갖는 메모리셀에서 그 기억정보의 리드를 가능하게 하는 최저의 전원전압Vcc(EEPROM의 외부단자Vcc에 인가된다)를 의미한다.

도 23에는 어드레스디코더XDCR, YDCR을 구성하는 단위회로의 회로도가 도시되어 있다. 각 어드레스디코더는 여러개의 서로 동일한 구성으로 된 단위회로에 의해 구성되어 있다. 단, 공급되는 내부어드레스신호의 조합이 각 단위회로에서 다르다. 도 23에는 이들 단위회로의 1개가 실시예로서 도시되어 있다.

도 23에 있어서 UDG는 단위디코더회로로서, 예를 들면 내부어드레스신호ax(ay)와 어드레스디코더 활성화신호DE를 받는 NAND회로에 의해 구성된다. 이 NAND회로의 출력신호는 도 10에 도시한 회로와 마찬가지의 구성의 레벨변환회로로 공급되고 있다. 도 23의 레벨변환회로에 있어서는 도 10에 있어서 고전압Vpp가 공급되고 있던 노드에 대응하는 노드에 상기 타이밍 제어회로CNTR에서 고전압Vpp, 전원전압Vcc 및 상기 저전압Vcv가 선택적으로 공급된다. 이것에 대해, 상기 NAND회로UDG에는 정상적으로 전원전압Vcc가 공급된다.

이것에 의해, 라이트동작시 또는 프리라이트동작시에 어드레스버퍼XADB(YADB)로부터의 내부어드레스신호ax(ay)에 의해 지시된 워드선W(컬럼스위치MOSFET의 선택선CL)에 대해 상기 고전압Vpp와 실질적으로 동일한 전압을 갖는 선택신호를 단위회로가 출력한다. 또, 리드동작시에는 내부어드레스신호ax(ay)에 의해 지시된 워드선W(선택선CL)로 전원전압Vcc와 실질적으로 동일한 전압을 갖는 선택신호가 출력된다. 소거검증모드에는 어드레스버퍼XADB (YADB)로부터의 내부어드레스신호ax(ay)에 의해 지시된 워드선W(선택선CL)에 대해서 상기 저전압Vcv와 실질적으로 동일한 전압을 갖는 선택신호가 출력된다. 또, 소거동작일 때에는 활성화신호DE가 상술한 바와 같이 저레벨로 되므로, 모든 단위회로에서 회로의 접지전위Vss와 실질적으로 동일한 전압이 워드선W(선택선CL)에 공급된다. 또, 선택되지 않은 워드선(선택선CL)에는 회로의 접지전위Vss에 따른 전압이 공급된다. 또, 상술한 바와 같이 프리라이트시 및 소거검증시에는 외부어드레스신호AX(AY)가 아니고 카운터회로에 의해 형성된 내부어드레스신호AXI(AYI)가 어드레스버퍼XADB(YADB)에 페치되고, 이것에 대응한 내부어드레스신호ax(ay)가 형성된다.

도 22에는 데이타입력버퍼DIB의 1실시예를 도시한 회로도가 도시되어 있다. 이 데이타입력버퍼DIB는 외부입출력단자I/O로부터의 데이타를 메모리셀에 라이트하는 경우와 프리라이트시의 메모리셀에 미리 정해진 데이타를 라이트하는 경우에 공통으로 사용된다. 라이트모드인 경우, 상기 표에서 이해할 수 있는 바와 같이 라이트모드신호WP는 고레벨로 되고, 프리라이트펄스PP는 저레벨로 된다. 그러므로, 외부입출력단자I/O에 공급된 데이타는 2개의 NOR회로를 거쳐서 인버터의 입력노드에 전달된다. 입력노드에 전달된 데이타는 인버터에 의해 위상반전된 후, 서로 직렬접속된 1개의 P채널 MOSFET, 2개의 N채널 MOSFET로 이루어지는 바이어스회로에 공급된다. 이 바이어스회로에 의해 소정의 레벨로 변환된 상기 데이타는 라이트용 P채널 MOSFET QPI의 게이트에 공급된다. 이 라이트용 P채널 MOSFET QPI는 소정의 바이어스전압이 그의 게이트에 공급된 MOSFET QL, 상술한 MOSFET Q18을 거쳐서 공통데이타선CD에 결합되고, 또 선택된 데이타선을 거쳐서 라이트가 실행될 메모리셀(기억트랜지스터)의 드레인에 결합된다. 상기 P채널 MOSFET QPI는 라이트할 데이타에 따른 전압을 메모리셀의 드레인에 공급한다. 이것에 의해, 메모리셀에 데이타가 라이트가 실행된다. 그러나, 메모리셀의 기억트랜지스터의 임계값전압이 부로 되어 버리면 상기 MOSFET QL 등을 흐르는 전류IW가 높아지고, 상기 MOSFET QL 등 있어서의 전압강하가 커져서 상술한 바와 같이 충분한 라이트를 실행할 수 없게 된다. 이것에 대해서 본 실시예에 의하면, 임계값전압이 부로 되는 것을 방지할 수 있으므로, 전류IW가 높아지는 것을 방지할 수 있어 확실한 데이타의 라이트가 가능하게 된다.

또, 프리라이트동작시에는 상기 신호WP가 저레벨로 되므로, 외부입출력단자I/O로부터의 데이타는 페치되지 않는다. 그 대신에 프리라이트펄스PP를 라이트데이타로 한 라이트가 실행된다.

도 21에는 이상 기술한 자동소거모드에 있어서의 외부입력신호와 외부출력신호에 주목한 타이밍도가 도시되어 있다. 시각t1에 있어서 소거인에이블신호 가 고레벨에서 저레벨로 변화하면, 플래시EEPROM의 내부에 마련된 래치가 작용하여 자동소거모드로 된다. 이후, 시각t4에 있어서 소거가 종료할 때까지 플래시EEPROM은 데이타폴링의 요구를 나타내는 외부신호의 조합 이외에는 외부신호를 받지 않는다. 소거인에이블신호 를 내부에서 결정하는 임의의 일정시간 이상 저레벨로 유지한 후에는 의 외부제어신호는 어떠한 조합이라도 관계없다. 본 실시예의 자동소거모드에 있어서는 이 소거인에이블신호 의 저레벨의 기간에 있어서 소거가 실행되는 것은 아니다. 그러므로, 상술한 일정시간은 상기 도 3에 도시한 래치회로를 소정의 상태로 세트하는 것등을 위해 필요로 되는 것으로서, 메모리셀의 소거에 소요되는 시간보다 충분히 짧아도 좋은 것이다. 또, 외부어드레스신호에 대해서는 이 도면에 기재되어 있지 않지만, 내부에 페치되지 않으므로 어떠한 조합이라도 관계없다. 동일 도면에는 시각t2에 있어서 데이타폴링모드로 되는 예를 도시한다. 내부의 신호지연으로 결정되는 시각t3에 데이타폴링신호가 외부입출력단자I/O7에 나타난다. 시각t3에서 시각t4까지의 동안은 아직 소거가 종료되지 않았으므로 출력은 저레벨이다. 시각t4에 소거가 종료되면, 고레벨로 변화되어서 플래시EEPROM의 외부에서 소거의 종료를 검출할 수 있다. 또, 자동소거모드시 외부입출력단자I/O0∼I/O6은 플로팅상태로 되어 있다. 외부입출력단자I/O7도 폴링모드를 제외하면 자동소거모드일 때에는 폴로팅상태로 되어 있다.

도 24에는 메모리셀의 기억정보를 소거할 때, 외부에서 공급되는 소거인에이블신호 의 파형도가 도시되어 있다. 도 24의 (a)는 상술한 자동소거모드일 때의 소거인에이블신호 의 파형도이다. 또, 도 24의 (b)는 소거동작과 검증동작을 외부에서 지시하는 경우의 소거인에이블신호의 파형도이고, 도 24의 (c)는 단지 기억정보의 소거를 외부에서 소거인에이블신호 에 의해 지시하는 경우의 파형도이다. 이들 파형은 모두 일괄소거의 경우를 나타낸다. 도 24의 (b)에서는 상기 신호 가 저레벨로 되어 있는 기간EO(예를 들면 10㎳)에 있어서 실제로 메모리셀(예를 들면 1바이트)의 소거동작이 실행되고, 상기 신호 가 고레벨로 되어 있는 기간VO에 있어서 실제로 메모리셀(1바이트)로부터의 리드동작을 수반하는 검증동작이 실행된다. 또, 도 24의 (c)에 있어서는 신호 가 저레벨로 되어 있는 기간EO′(예를 들면 1초)에 있어서 칩상의 모든 메모리셀에 대해 실제로 소거동작이 실행된다. 이것에 대해, 상기한 자동소거모드에서는 도 3에 도시한 래치회로 등을 소정상태로 세트하는 시간동안 상기 신호 가 저레벨로 되어 있으면 좋다. 그러므로, 상기 소거인에이블신호 를 저레벨로 유지해두는 시간은 도 24의 (b), 도 24의 (c)에 도시한 것에 비해 짧아도 좋으며 예를 들면 50㎱정도여도 좋다. 이것은 자동소거모드의 경우, 소거인에이블신호 의 저레벨의 기간에 있어서 메모리셀에 대한 실제의 소거동작이 실행되는 것은 아니기 때문이다.

또, 본 실시예에 있어서는 주로 자동소거모드를 위한 내부구성을 기술했지만, 도 24의 (b), 도 24의 (c)에 도시한 소거모드도 함께 실행할 수 있도록 해도 좋다.

또, 도 24의 (d) 및 도 24의 (e)에는 리드사이클시의 외부어드레스신호AX, AY 및 외부입출력단자I/O의 출력신호가 도시되어 있다. 리드모드로 하기 위해서는 상기 표에 나타낸 바와 같이 각 외부신호를 설명할 필요가 있지만, 동일 도면은 상술한 바와 같이 외부어드레스신호와 출력신호를 도시하였다. 예를 들면, 대기모드에서 원하는 어드레스Ai를 지시하는 외부어드레스신호AX, AY를 EEPROM에 부여하는 것에 의해, 그 어드레스Ai에 유지되어 있던 데이타Di가 외부단자I/O에서 출력된다. 그 후, 다시 EEPROM은 예를 들면 대기모드로 된다.

이 리드사이클에 있어서는 메모리셀의 선택동작, 센스앰프의 활성화 등이 실행되므로, 그 사이클시간은 예를 들면 100∼200ns정도 필요하게 된다. 이것에 대해서 도 24의 (a)에 도시한 소거모드에서는 소거인에이블신호 의 펄스폭이 상술한 바와 같이 50㎱정도로 짧아도 좋다. 그러므로, 이후에 도 14, 도 15를 사용해서 설명하겠지만 EEPROM을 제어하는 장치(CPU 등)가 긴시간EEPROM의 소거동작으로 점유되어 버리는 것을 방지할 수 있다. 이 소거인에이블신호 (도 24의 (a))의 펄스폭은 실제로 메모리셀을 소거를 실행하는데 필요한 시간보다 짧아도 좋다. 이것은 상술한 바와 같이, 이 소거인에이블신호 에 따라서 실제의 소거동작이 실행되는 것이 아니라 EEPROM에 대해서 소거동작이 지시되기 때문이다.

이 실시예에서는 소거검증을 모든 어드레스에 대해서 실행하는 구성으로 하였지만, 본 실시예는 이것에 한정되는 것은 아니다. 요구되는 소거후의 임계값전압의 제어의 정도에 의해 변화되어도 관계없다. 예를 들면, 1개의 데이타선만 검증하거나 극단적인 경우에는 1개의 대표적인 비트(메모리셀)만 검증하는 것이라도 좋다. 상기 검증용 전원전압Vcv를 요구되는 리드가능한 하한전압vccmin보다 매우 낮게 설정할 수 있는 경우에는 이와 동일한 방법이라도 통상 충분히 리드가능한 하한전원전압Vccmin을 확보할 수 있다. 또, 도 5에 있어서 PSTOP는 테스트를 위한 신호이다.

도 13에는 본 발명이 적용되는 EEPROM의 다른 실시예의 회로도가 도시되어 있다. 이 실시예에 있어서도 상기 도 1의 실시예와 마찬가지로 1개의 메모리 어레이와 그것에 대응하는 주변회로만이 도시되어 있다. 전체에 대해서는 상기 도 20을 참조하기 바란다.

이 실시예의 EEPROM의 메모리셀은 상기 실시예와 같이 전기적인 소거를 소스영역측에서 실행하는 대신에 드레인영역에서 실행하도록 한 것이다.

즉, 본 실시예에서는 메모리 어레이M-ARY의 소스선CS는 회로의 접지전위점Vss에 고정적으로 접속된다.

소거회로ERC와 그것에 의해 스위치제어되는 상기 P채널 MOSFET Q17과 N채널 MOSFET Q10의 출력노드는 공통데이타선CD에 P채널형의 스위치MOSFET Q25를 거쳐서 접속된다. 스위치MOSFET Q25는 그의 게이트에 상기한 바와 같은 소거펄스 가 인가된다. 이것에 의해 스위치MOSFET Q25는 소거펄스 가 저레벨로 되는 기간동안 온상태로 되고, 소거펄스 의 저레벨에 따라서 온상태로 되는 P채널 MOSFET Q17을 거쳐서 출력되는 고전압Vpp를 공통데이타선CD에 전달한다. 또, 어드레스디코더YDCR은 메모리어레이M-ARY내의 모든 메모리셀의 일괄소거를 실행하기 위해, 상기 공통데이타선CD의 고전압Vpp를 데이타선에 전달하도록 예를 들면 상기 소거펄스 에 응답해서 모든 컬럼스위치MOSFET Q7∼Q9를 온상태로 한다. 이 구성 대신에 컬럼디코더YDCR을 내부 또는 외부의 어드레스에 따른 선택신호를 형성하도록 하면, 데이타선 단위로의 소거가 가능하게 된다. 따라서, 이 실시예의 EEPROM에서는 소거동작시의 어드레스디코더YDCR의 제어가 상기 도 1의 실시예와는 다른 것으로 된다. 다른 부분에 대해서는 상기 도 1과 동일하므로 도 1을 참조하기 바란다.

도 14에는 본 발명에 관한 플래시EEPROM을 사용한 마이크로컴퓨터시스템의 1실시예의 블럭도가 도시되어 있다.

본 실시예의 마이크로컴퓨터시스템은 마이크로프로세서CPU를 중심으로 해서 프로그램 등이 저장된 ROM(Read Only Memory), 주메모리장치로서 사용되는 RAM(Random Access Memory), 입출력포트I/O PORT, 본 발명에 관한 상기 일괄소거형 EEPROM, 제어회로CONTROLLER를 거쳐서 접속되는 모니터로서 액정표시장치 또는 CRT(음극선관)가 어드레스버스ADDRESS, 데이타버스DATA, 예시적으로 도시되어 제어신호CONTROL을 전달하는 제어버스에 의해 서로 접속되어 이루어진다.

본 실시예에서는 상기 표시장치LCD나 CRT의 동작에 필요한 12V계 전원RGU를 상기 EEPROM의 고전압Vpp로서도 이용한다. 이 때문에, 이 실시예에서는 전원RGU에는 마이크로프로세서CPU로부터의 제어신호에 의해 리드동작시에 단자Vpp를 Vcc와 동일한 5V로 전환하는 기능이 부가된다. 또, 도 15에는 마이크로프로세서CPU와 EEPROM에 주목한 각 신호의 접속관계가 도시되어 있다.

EEPROM의 칩인에이블단자 에는 시스템어드레스 중 EEPROM에 할당된 어드레스공간을 나타내는 어드레스신호를 디코더회로DEC에 공급하여 칩인에이블신호 를 발생시킨다. 또, 타이밍 제어회로TC는 마이크로프로세서CPU로부터의 R/W(리드/라이트)신호, (데이타스트로브)신호 및 WAIT(웨이트)신호를 받아서 출력인에이블신호 , 라이트인에이블신호 및 소거인에이블신호 를 발생시킨다. 또, 마이크로프로세서CPU의 데이타단자는 데이타버스를 거쳐서 EEPROM의 외부입출력단자I/O0∼I/O7에 결합되고, 마이크로프로세서CPU의 어드레스단자는 일부를 제외하고 어드레스버스를 거쳐서 EEPROM의 외부어드레스단자AX, AY에 결합되어 있다.

본 실시예의 마이크로컴퓨터시스템에서는 EEPROM이 상기와 같은 자동소거기능을 갖는 것이므로, 마이크로프로세서CPU는 EEPROM을 어드레스 지정해서 신호 를 발생시킴과 동시에, 상기 신호R/W, 및 WAIT의 조합에 의해 도 21에 도시한 바와 같은 소거모드를 지정하는 신호 , 및 신호 를 발생시킨다. 이후는 EEPROM이 상기와 같이 내부에서 자동적인 소거모드로 된다. EEPROM이 소거모드로 되면, 상기와 같이 어드레스단자, 데이타단자 및 전체제어단자가 자유롭게 되어 마이크로컴퓨터CPU에서 EEPROM이 전기적으로 분리된다. 따라서, 마이크로프로세서CPU는 EEPROM에 대해서는 소거모드를 지시할 뿐이고, 그 후에는 시스템버스를 사용해서 다른 메모리장치ROM이나 RAM 또는 입출력포트와의 사이에서 정보의 수수를 실행하는 데이타를 처리할 수 있다. 이것에 의해, 시스템의 효율을 저하시키지 않고 일괄소거형 EEPROM을 전 기능(Full Function)(바이트마다의 리라이트가능)의 EEPROM과 마찬가지로 시스템에 실장한 채로의 상태에서 소거할 수 있게 된다. 마이크로프로세서CPU는 상기와 같은 소거모드의 지시를 한 후에는 적당한 시간간격으로 상기 EEPROM에 대해서 상기 데이타폴링모드를 지정해서 데이타버스 중의 단자I/O7의 레벨이 저레벨인지 고레벨인지를 판정하여 소거동작의 종료유무를 판정하고, 소거가 완료되어 EEPROM에 라이트할 데이타가 존재하면 라이트를 지시하는 것이다.

상기 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,

[1] 전기적으로 소거가능하게 된 불휘발성 기억소자가 매트릭스형상으로 배치되어 이루어지는 메모리 어레이를 구비하는 EEPROM에 외부로부터의 소거동작의 지시에 따라서 소거동작을 실행한 후에 대응하는 메모리셀을 적어도 1회의 리드동작을 실행하고, 그 리드정보에 따라서 소거동작의 계속, 정지를 제어하는 소거제어회로를 내장시키는 것에 의해, EEPROM 자체가 소거확인기능 즉 리드를 수반하는 상기 자동소거기능을 갖기 때문에 마이크로프로세서에 부담을 주지 않고, 그것을 시스템에 위치시킨 그대로 소거동작을 실행할 수 있게 된다는 효과가 얻어진다.

[2] 상기 소거제어회로로서 상기의 소거동작전에 전체 메모리셀에 대해서 라이트를 실행한다는 프리라이트기능을 부가하는 것에 의해, 미라이트의 메모리셀이 소거동작의 실행에 따라 부의 임계값전압을 갖게 되는 것을 방지할 수 있다는 효과가 얻어진다.

[3] 상기 메모리셀로서 플로팅게이트와 콘트롤게이트의 2층 게이트구조를 갖는 MOSFET로서 플로팅게이트에 축적된 정보전하를 터널현상을 이용해서 소스, 드레인 또는 웰로 인출하는 것에 의해 전기적소거가 실행되는 것인 것으로 하는 것에 의해서, 메모리셀의 점유면적이 작아져 대기억용량화가 가능하게 된다는 효과가 얻어진다.

[4] 상기 메모리어레이를 구성하는 메모리셀은 메모리 어레이 전체 또는 그 일부의 메모리셀군의 소스, 드레인이 공통화되고, 공통화된 메모리셀마다 일괄해서 전기적인 소거동작을 실행되는 것으로 하는 것에 의해, 상기와 같이 메모리셀의 소형화가 도모된다는 효과가 얻어진다.

[5] 상기 소거제어회로로서 메모리셀을 순차 선택하기 위한 어드레스 발생회로를 마련하는 것에 의해, 전체 메모리셀에 대한 상기 프리라이트 및 소거확인을 위한 검증을 실시할 수 있다는 효과가 얻어진다.

[6] 상기 소거의 계속, 정지의 제어를 위한 메모리셀의 검증시에 콘트롤게이트에 전달되는 워드선의 선택전위를 저전압Vcc보다 낮은 리드가능한 하한전압Vccmin에 상당하는 약 3. 5V와 같은 낮은 전압Vcv로 설정해서 실행하는 것에 의해 필요충분한 소거를 보증할 수 있다는 효과가 얻어진다.

[7] 상기 워드선의 선택전위를 비교적 낮은 전압Vcv에 발생시키는 전원회로로서 기준전압 발생회로에서 형성된 기준전압을 받고, 이득설정용 저항소자에 따라서 바라는 출력전압으로 변환하는 제1 연산증폭회로 및 이 제1 연산증폭회로의 출력신호를 받아서 출력전압을 형성하는 전압추종형태의 제2의 연산증폭회로의 출력단자에서 얻는 것에 의해, 소자프로세스의 변동의 영향을 받지 않고 임의의 설정된 바라는 전압을 고정밀도로 얻을 수 있다는 효과가 얻어진다.

[8] 상기 EEPROM에 외부로부터의 지시에 따라 소거동작의 계속, 정지 등의 내부상태를 외부로 출력시키는 데이타폴링 기능을 갖도록 하는 점에 의해, 마이크로프로세서에 의한 메모리관리가 간편하게 된다는 효과가 얻어진다.

[9] 상기 EEPROM을 마이크로컴퓨터에 실장하고, 상기 마이크로프로세서로부터의 소거지시에 따라 마이크로프로세서와는 전기적으로 분리된 상태에서 내부의 소거제어회로에 의해 자동적으로 소거동작을 실행하도록 하는 것에 의해, 마이크로컴퓨터시스템의 효율을 저하시키지 않고 EEPROM의 소거를 온보드상태(on-board condition)에서 실행할 수 있다는 효과가 얻어진다.

[10] 1개의 게이트신호선(워드선)과 1개의 드레인신호선(데이타선)에 의해 선택되고 또한 전기적으로 소거가능하게 된 불휘발성 기억소자가 매트릭스형상으로 배치되어 이루어지는 메모리어레이를 갖고, 외부로부터의 소거지시에 따라서 소거동작을 개시하고, 그 후에는 외부로부터의 어드레스신호, 입력데이타, 제어신호에 관계없이 자동적으로 소거가 실행되고, 상기 소거가 완료된 후 외부로부터의 어드레스신호, 입력데이타, 제어신호에 의해 원하는 동작이 가능하게 되는 반도체 불휘발성 기억장치가 얻어진다.

[11] 1개의 게이트신호선(워드선)과 1개의 드레인신호선(데이타선)에 의해 선택되고 또한 전기적으로 소거가능하게 된 불휘발성 기억소자가 매트릭스형상으로 배치되어 이루어지는 메모리어레이를 갖고, 외부로부터의 소거동작의 지시에 따라서 소거동작을 개시하고, 그 후에는 외부로부터의 어드레스신호, 입력데이타,제어신호에 관계없이 자동적으로 소거가 실행되고, 상기 소거가 완료된 후 외부로부터의 어드레스신호, 입력데이타, 제어신호에 의해 바라는 동작이 가능하게 되는 반도체 불휘발성 기억장치, 소정의 정보처리기능을 갖는 마이크로프로세서, 상기 반도체불휘발성 기억장치와 마이크로프로세서를 접속하는 시스템버스를 포함하고, 상기 반도체 불휘발성 기억장치는 상기 마이크로프로세서로부터의 소거지시에 따라 마이크로프로세서와 전기적으로 분리된 상태에서 내부의 소거제어회로에 의해 자동적으로 소거동작을 실행하는 정보처리시스템이 얻어진다.

[12] 행 및 열로 이루어지는 매트릭스형상으로 배치되어 이루어지고 또한 전기적으로 라이트 및 소거가능한 불휘발성 메모리로서, 상기 소거에 있어서 리드사이클시간 이하의 단일펄스를 입력하는 것에 의해 소거를 개시하고, 그 후에는 외부로부터의 어드레스, 데이타, 제어신호의 입력에 관계없이 자동적으로 소거를 실행하고, 상기 소거가 종료된 후에 외부로부터의 어드레스, 데이타, 제어신호를 받는 반도체 불휘발성 기억장치가 얻어진다.

[13] 행 및 열로 이루어지는 매트릭스형상으로 배치되어 이루어지고 또한 전기적으로 라이트 및 소거가능한 불휘발성 메모리를 포함하고, 마이크로프로세서와 시스템버스에 의해 접속된 정보처리시스템에 있어서, 상기 소거에 있어서 리드사이클 이하의 단일펄스를 입력하는 것에 의해 소거를 개시하고, 그 후에는 시스템버스로부터의 어드레스, 데이타, 제어신호에 관계없이 자동적으로 소거를 실행하고, 상기 소거가 종료된 후에 시스템버스로부터의 신호를 받는 반도체불휘발성 기억장치를 포함하는 정보처리시스템이 얻어진다.

[14] 메모리셀중 가장 낮은 임계값전압을 갖는 메모리셀이 소거동작에 의해 부의 임계값전압을 갖게 되는 것을 방지함과 동시에, 가장 높은 임계값전압을 갖는 메모리셀이 소거동작에 의해 하한전압 Vccmin으로 리드가능한 임계값전압을 갖도록 내부의 소거제어회로에 의해 EEPROM의 소거동작이 자동적으로 제어된다는 효과가 얻어진다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 도 4의 신호 FAIL이나 ER은 외부로 출력시키는 기능을 갖게 해도 좋다. 이 경우, 외부단자수의 증가를 방지하기 위해 상기 데이타폴링기능을 이용해서 출력시키는 것이 바람직하다. 예를 들면, 데이타입출력단자 I/O5와 I/O6을 도 11의 데이타입출력단자 I/O7에 대응한 데이타출력회로와 동일한 회로로서 신호 가 공급되는 게이트에 신호 FAIL, ER을 대응시키면 된다. 이와 같이 다른 내부의 동작시퀀스를 나타내는 신호도 필요에 따라서 외부로 출력시키도록 해도 좋다. 또, 메모리어레이 M-ARY의 소거는 소스선과 워드선을 각각 분할해서 그 조합에 따라 소거할 메모리블럭을 지정하는 것이어도 좋다. 메모리셀을 구성하는 기억트랜지스터로서는 EPROM에 사용되는 스택게이트구조의 MOS트랜지스터 이외에 라이트동작도 터널현상을 이용하는 FLOTOX형 기억트랜지스터를 사용하는 것이어도 좋다. 상기 실시예에서는 도 16에 도시한 1개의 기억트랜지스터를 1개의 메모리셀로서 사용하였지만, 도 18에 도시한 1개의 기억트랜지스터(이 경우 실질적으로 2개의 트랜지스터를 1개의 기억트랜지스터로 간주한다)를 1개의 메모리셀로서 사용해도 좋다. 즉, 본 발명은 도 19a에 도시한 1개의 기억트랜지스터를 1메모리셀로서 사용하는 EEPROM에 특히 적합하다. 그러나 도 19b에 도시한 바와 같은 메모리셀(1메모리셀이 2개의 트랜지스터로 구성되고, 2개의 워드선과 1개의 데이타선에 의해 규정되는 메모리셀)을 갖는 EEPROM에도 적용할 수 있다. 라이트, 소거용 고전압 Vpp는 외부에서 공급되는 고전압을 사용하는 것에 한정되지 않는다. 즉, 라이트, 소거시에 흐르는 전류가 작으면 EEPROM의 내부에 있어서 전원전압 Vcc에서 공지의 차지펌프회로 등에 의해 승압된 것을 이용하는 것이어도 좋다. 또, 이 내부승압전압과 외부고전압 Vpp를 병용하는 것으로 해도 좋다.

EEPROM은 통상의 라이트, 리드등을 제어하는 회로부분(CNTR)이나 소거알고리듬을 제어하는 회로부분(LOGC)의 구성은 상기와 같은 동작시퀀스를 실행하는 것이면 어떤 회로이어도 관계없다. 즉, 도 3 및 도 4, 도 6 및 도 7과 같은 랜덤논리회로에 의한 것 이외에 프로그램가능 논리어레이(PLA), 마이크로컴퓨터와 소프트웨어의 조립, 또는 상기 실시예에서는 비동기회로로 구성했지만, 동기회로로 구성해도 관계없다. 이와 같이 상기의 동작시퀀스를 실현하는 회로는 여러가지의 실시예를 취할 수 있는 것이다.

EEPROM을 구성하는 메모리어레이나 그 주변회로의 구체적인 회로구성은 여러가지의 실시형태를 취할 수 있는 것이다. 또, EEPROM등은 마이크로컴퓨터 등과 같은 디지탈 반도체집적회로장치에 내장되는 것이어도 좋다.

본 발명은 EPROM에 사용되는 적층게이트 구조의 기억트랜지스터나 FLOTOX형의 기억트랜지스터를 사용하는 반도체불휘발성 기억장치 및 그것을 사용한 정보처리시스템에 널리 이용할 수 있는 것이다.

상술한 설명에서는 설명을 용이하게 하기 위해 기억트랜지스터가 갖는 1쌍의 영역을 소스영역과 드레인영역이라고 정했지만, 인가되는 전압의 값에 의해 소스, 드레인이 결정되는 기억트랜지스터에 있어서는 상술한 소스영역, 드레인영역을 한쪽의 영역(노드)와 다른쪽의 영역(노드)이라고 하면 본 발명을 적용할 수 있는 것이다.

본원에서 있어서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다. 즉, 전기적으로 소거가능하게 된 불휘발성 기억소자가 매트릭스형상으로 배치되어 이루어지는 메모리어레이를 구비하는 EEPROM에 외부로부터의 소거동작의 지시에 따라서 소거동작을 실행한 후에 대응하는 메모리셀을 적어도 1회의 리드동작을 실행하고, 그 리드정보에 따라서 소거동작의 계속, 정지를 제어하는 소거제어회로를 내장시킨다. 또, 상기와 같은 소거기능을 내장한 EEPROM을, 마이크로프로세서를 포함하는 정보처리시스템에 실장한 상태에서 마이크로프로세서로부터의 지시에 따라 마이크로프로세서와 분리된 상태에서 내부의 소거제어회로에 의해 자동적으로 소거동작을 하도록 한다. 이 구성에서는 EEPROM자체가 소거확인의 리드를 수반하는 자동소거기능을 갖고 있므로, 그것을 시스템중에 배치한 그대로 소거동작에 있어서 마이크로프로세서로부터의 제어가 소거개시를 지시하는 것뿐인 약간의 시간으로 되어 마이크로프로세서의 부담이 현저히 경감되어서 시스템의 효율이 저하되는 일이 없다.

Claims (17)

1. 그들 소스가 공통으로 접속되고, 그들 드레인이 공통으로 접속되고, 각각이 제1 임계값전압범위와 그것보다 높은 제2 임계값전압범위중의 어느 1개로 그의 임계값전압이 설정되는 것에 의해 정보를 기억하는 여러개의 메모리셀 및

   상기 여러개의 메모리셀의 소정의 메모리셀을 선택하기 위한 어드레스신호를 발생하는 제1 어드레스카운터회로를 갖는 반도체집적회로장치로서,

   상기 여러개의 메모리셀의 임계값전압을 일괄해서 상기 제1 임계값전압범위로 설정하는 모드중에 상기 제1 어드레스카운터회로에 의해서 순차 선택된 메모리셀에 상기 제1 임계값전압범위에서 상기 제2 임계값전압범위로의 방향으로 변화시키는 전압을 인가하고, 그 후 상기 여러개의 메모리셀에 상기 제2 임계값전압범위에서 상기 제1 임계값전압범위로의 방향으로 변화시키는 전압을 인가하는 것을 특징으로 하는 반도체집적회로장치.
2. 제1항에 있어서,

   상기 여러개의 메모리셀에 상기 제2 임계값전압범위에서 상기 제1 임계값전압범위로의 방향으로 변화시키는 전압을 인가한 후에 상기 제1 어드레스카운터회로에 의해서 순차 선택된 메모리셀의 임계값전압이 상기 제1 임계값전압범위에 있는지 없는지를 판정하는 검증회로를 더 구비하는 것을 특징으로 하는 반도체집적회로장치.
3. 제1항에 있어서,

   상기 여러개의 메모리셀에 상기 제2 임계값전압범위에서 상기 제1 임계값전압범위로의 방향으로 변화시키는 전압을 인가한 후에 메모리셀을 순차 선택하는 제2 어드레스카운터회로 및

   상기 제2 어드레스카운터회로에 의해서 선택된 메모리셀의 임계값전압이 상기 제1 임계값전압범위에 있는지 없는지를 판정하는 검증회로를 더 구비하는 것을 특징으로 하는 반도체집적회로장치.
4. 제3항에 있어서,

   상기 검증회로가 상기 제1 임계값전압범위에 없는 메모리셀을 검출했을 때에 상기 여러개의 메모리셀에 상기 제2 임계값전압범위에서 상기 제1 임계값전압범위로의 방향으로 변화시키는 전압을 재차 인가하는 것을 특징으로 하는 반도체집적회로장치.
5. 제4항에 있어서,

   상기 제2 어드레스카운터회로는 상기 검증회로가 상기 임계값전압범위에 없는 메모리셀을 검출했을 때의 어드레스를 유지하고,

   다음에 상기 여러개의 메모리셀에 상기 제2 임계값전압범위에서 상기 제1 임계값전압범위로의 방향으로 변화시키는 전압을 인가한 후, 상기 검증회로는 상기 제2 어드레스카운터회로에 유지된 어드레스에서 메모리셀의 임계값전압이 상기 제1 임계값전압범위에 있는지 없는지를 판정하는 것을 특징으로 하는 반도체집적회로장치.
6. 제2항∼제5항중의 어느 한항에 있어서,

   상기 검증회로는 여러개의 메모리셀의 임계값전압이 상기 제1 임계값전압범위에 있는지 없는지를 일괄판정하는 것을 특징으로 하는 반도체집적회로장치.
7. 제1항∼제5항중의 어느 한항에 있어서,

   상기 여러개의 메모리셀의 각각은 상기 소스로서 기능하는 제1 반도체영역, 상기 드레인으로서 기능하는 제2 반도체영역, 절연막을 거쳐서 상기 제1 반도체영역상과 상기 제2 반도체영역상으로 연장하는 플로팅전극 및 절연막을 거쳐서 상기 플로팅전극상에 마련된 콘트롤전극을 갖는 것을 특징으로 하는 반도체집적회로장치.
8. 제6항에 있어서,

   상기 여러개의 메모리셀의 각각은 상기 소스로서 기능하는 제1 반도체영역, 상기 드레인으로서 기능하는 제2 반도체영역, 절연막을 거쳐서 상기 제1 반도체영역상과 상기 제2 반도체영역상으로 연장하는 플로팅전극 및 절연막을 거쳐서 상기 플로팅전극상에 마련된 콘트롤전극을 갖는 것을 특징으로 하는 반도체집적회로장치.
9. 각각이 제1 임계값전압범위와 그것과는 다른 제2 임계값전압범위중의 어느 1개로 그의 임계값전압이 설정되는 것에 의해 정보를 기억하는 여러개의 메모리셀을 갖는 반도체집적회로장치에 있어서,

   상기 여러개의 메모리셀의 임계값전압을 일괄해서 상기 제1 임계값전압범위로 설정하는 모드중에 메모리셀의 임계값전압을 상기 제1 임계값전압범위에서 상기 제2 임계값전압범위로의 방향으로 변화시키는 전압을 메모리셀에 인가하고, 그 후 메모리셀의 임계값전압을 상기 제2 임계값전압범위에서 상기 제1 임계값전압범위로의 방향으로 변화시키는 전압을 상기 여러개의 메모리셀에 인가하는 것을 특징으로 하는 반도체집적회로장치.
10. 제9항에 있어서,

    상기 제1 임계값전압범위에서 상기 제2 임계값전압범위로의 방향으로 변화시키는 전압을 메모리셀에 인가할 때, 인가될 메모리셀을 순차 선택하기 위한 어드레스신호를 발생하는 어드레스발생회로를 포함하는 것을 특징으로 하는 반도체집적회로장치.
11. 제10항에 있어서,

    상기 메모리셀에 상기 제2 임계값전압범위에서 상기 제1 임계값전압범위로의 방향으로 변화시키는 전압을 인가한 후, 메모리셀의 임계값전압이 상기 제1 임계값전압범위내에 있는지 없는지를 판정하는 검증회로를 더 구비하는 것을 특징으로 하는 반도체집적회로장치.
12. 제11항에 있어서,

    상기 검증회로가 상기 제1 임계값전압범위내에 없는 메모리셀을 검출했을 때, 상기 여러개의 메모리셀에 상기 제2 임계값전압범위에서 상기 제1 임계값전압범위로의 방향으로 변화시키는 전압을 재차 인가하는 것을 특징으로 하는 반도체집적회로장치.
13. 제9항∼제12항중의 어느 한항에 있어서,

    상기 검증회로는 여러개의 메모리셀의 임계값전압이 상기 제1 임계값전압범위에 있는지 없는지를 일괄판정하는 것을 특징으로 하는 반도체집적회로장치.
14. 제13항에 있어서,

    상기 제2 임계값전압범위는 상기 제1 임계값전압범위보다 높은 것을 특징으로 하는 반도체집적회로장치.
15. 제9항∼제12항중의 어느 한항에 있어서,

    상기 제2 임계값전압범위는 상기 제1 임계값전압범위보다 높은 것을 특징으로 하는 반도체집적회로장치.
16. 제9항∼제12항중의 어느 한항에 있어서,

    상기 여러개의 메모리셀의 각각은 1쌍의 반도체영역, 절연막을 거쳐서 상기 1쌍의 반도체영역상으로 연장하는 플로팅전극 및 절연막을 거쳐서 상기 플로팅전극상에 마련된 콘트롤전극을 갖는 것을 특징으로 하는 반도체집적회로장치.
17. 제14항에 있어서,

    상기 여러개의 메모리셀의 각각은 1쌍의 반도체영역, 절연막을 거쳐서 상기 1쌍의 반도체영역상으로 연장하는 플로팅전극 및 절연막을 거쳐서 상기 플로팅전극상에 마련된 콘트롤전극을 갖는 것을 특징으로 하는 반도체집적회로장치.