JP2005228412A - 半導体集積回路 - Google Patents
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Abstract
【課題】初期化動作の速度を向上でき、信頼性を向上できる半導体集積回路を提供することを目的としている。
【解決手段】半導体集積回路は、制御データがプログラミング可能でかつプログラムされた制御データを読み出して保持する複数の記憶回路23と、前記複数の記憶回路を初期化し前記複数の記憶回路のそれぞれに複数段ずつ設けられる初期化信号生成回路22とを具備し、前記複数段の初期化信号生成回路は、所定段の初期化信号生成回路が前段の初期化信号生成回路から出力される初期化信号により活性化されるようにリンクされていることを特徴としている。
【選択図】 図1
【解決手段】半導体集積回路は、制御データがプログラミング可能でかつプログラムされた制御データを読み出して保持する複数の記憶回路23と、前記複数の記憶回路を初期化し前記複数の記憶回路のそれぞれに複数段ずつ設けられる初期化信号生成回路22とを具備し、前記複数段の初期化信号生成回路は、所定段の初期化信号生成回路が前段の初期化信号生成回路から出力される初期化信号により活性化されるようにリンクされていることを特徴としている。
【選択図】 図1
Description
この発明は半導体集積回路に関し、例えば、冗長回路方式で用いられる不良アドレス記憶回路等に適用される。
従来より、DRAM等の各種半導体メモリにおいては、不良セルの救済のために、いわゆる冗長回路方式が採用されている。冗長回路方式では、ノーマルセルアレイを、冗長ロウ/カラムセルアレイに置き換える置換制御を行うために、フューズ回路等の不良アドレス記憶回路がメモリチップ内に搭載される(例えば、特許文献1参照)。不良アドレス記憶回路には、メモリチップのテストの結果に基づいて、不良アドレスがプログラミングされる。
図17は、冗長回路方式で用いられる従来の不良アドレス記憶回路とその周辺回路を示すブロック図である。図17に示すようにこの回路は、パワーオン回路11、フューズラッチイニシャライズ回路12、および上記不良アドレス記憶回路の一例としてのフューズラッチ回路13−1〜13−Zにより構成される。
半導体チップに電源が投入されると、パワーオン回路11は、フューズラッチイニシャライズ回路12を活性化させるためのパワーオン信号PWRONをフューズラッチイニシャライズ回路12に出力する。フューズラッチイニシャライズ回路12は、上記信号PWRONを元に、まず信号線15−1を介してプリチャージ信号bFPRCHをフューズラッチ回路13−1〜13−Zに出力する。続いて、所定の遅延時間経過後に、信号線15−2を介してフューズセット信号FSETをフューズラッチ回路13−1〜13−Zに出力する。
上記プリチャージ信号bFPRCHにより、フューズラッチ回路13がプリチャージされる。上記フューズセット信号FSETにより、フューズラッチ回路13のフューズ情報がセットされる。そのため、フューズラッチ回路13−1〜13−Zのそれぞれに、まずプリチャージ信号bFPRCHが入力され、続いてフューズセット信号FSETが入力される必要がある。
しかし、フューズラッチ回路13のプリチャージおよびフューズ情報のフューズセットの転送は、信号線15−1および信号線15−2を介して行われる。フューズラッチ回路13の個数の増大に伴い信号線15−1、15−2の配線長が増大するため、信号線15−1、15−2に付加される寄生容量および寄生抵抗も増大し、初期化信号(プリチャージ信号bFPRCHおよびフューズセット信号FSET)が遅延し、それに伴って初期化動作が遅延するという問題がある。
さらに、正しいフューズ情報のセットが行われるためには、フューズラッチ回路13−1〜13−Zのそれぞれに、プリチャージ信号bFPRCHが入力され、続いてフューズセット信号FSETが入力される必要がある。そのためには、配線に付加される抵抗や容量を正確に見積もった上で、常にプリチャージ信号bFPRCHの伝達速度がフューズセット信号FSETの伝達速度よりも大きくなるようにレイアウトしなければならない。
しかし、フューズラッチイニシャライズ回路12内での遅延時間によって、複数のフューズラッチ回路13−1〜13−Zの上記初期化信号の伝達速度を一様に制御することは困難である。その結果、上記初期化信号の伝達速度の逆転に伴う誤ラッチが起こり得ることになり、信頼性が低いという問題がある。
上記のように従来の半導体集積回路では、初期化動作の遅延によって、信頼性が低下するという事情があった。
特開2003−59287号公報 明細書
この発明は上記のような事情に鑑みてなされたもので、初期化動作の速度を向上でき、信頼性を向上できる半導体集積回路を提供することを目的としている。
この発明の一態様によれば、制御データがプログラミング可能でかつプログラムされた制御データを読み出して保持する複数の記憶回路と、前記複数の記憶回路を初期化し前記複数の記憶回路のそれぞれに複数段ずつ設けられる初期化信号生成回路とを具備し、前記複数段の初期化信号生成回路は、所定段の初期化信号生成回路が前段の初期化信号生成回路から出力される初期化信号により活性化されるようにリンクされている半導体集積回路を提供することができる。
上記のような構成によれば、上記複数の記憶回路のそれぞれに複数段ずつ初期化信号生成回路が設けられている。そのため、複数の記憶回路に対して、同時かつ並列的に初期化動作を行うことができる。その結果、初期化動作の速度を向上することができる。さらに、上記複数段の初期化信号生成回路は、所定段の初期化信号生成回路が前段の初期化信号生成回路から出力される初期化信号により活性化されるようにリンクされている。そのため、複数段の初期化信号生成回路を所定の順序に活性化することができ、上記活性化の順序の逆転に伴う誤ラッチを防止することができる。その結果、信頼性を向上することができる。
この発明によれば、初期化動作の速度を向上でき、信頼性が向上できる半導体集積回路が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[基本構成]
まず、この発明の基本構成について、図1のブロック図を用いて説明する。
まず、この発明の基本構成について、図1のブロック図を用いて説明する。
図1に示す半導体集積回路は、半導体チップ20中に、パワーオン回路21−1〜21−n、フューズラッチイニシャライズ回路(初期化信号生成回路)22−1a、22−2a、22−3a〜22−1n、22−2n、22−3n、およびフューズラッチ回路(記憶回路)23−1〜23−nから構成されている。
ここでは3段のみが示されているが、フューズラッチイニシャライズ回路22−1a、22−2a、22−3a〜22−1n、22−2n、22−3nが、フューズラッチ回路23−1〜23−nのそれぞれに複数段ずつ設けられている。
上記複数段のフューズラッチイニシャライズ回路の初段の回路22−1a、22−1b、22−1nには、それぞれ複数のパワーオン回路21−1、21−2、21−nが接続されている。
複数段のフューズラッチイニシャライズ回路22は、フューズラッチ回路23それぞれに対して、後述するイニシャライズ信号FINITの数だけ設けられている。また、フューズラッチイニシャライズ回路22、およびイニシャライズ信号FINITに付く序数(1、2、3、…)は、フューズ情報を正しくフューズラッチ回路23にセットするための活性化の順序を表すものである。
次に、この半導体集積回路の動作について説明する。
半導体チップ20に電源が投入されると、パワーオン回路21−1、21−2、〜21−nは、フューズラッチイニシャライズ回路22を起動させるためのパワーオン信号PWRONをそれぞれ初段のフューズラッチイニシャライズ回路22−1n(n=a,b,…)に出力する。初段のフューズラッチイニシャライズ回路22−1n(n=a,b,…)は、上記信号PWRONをもとに、第1のイニシャライズ信号(第1の初期化信号)FINIT1n(n=a,b,…)を出力する。
第1のイニシャライズ信号FINIT1nは、フューズラッチ回路23−n(n=1,2,…)に入力され、フューズラッチ回路23−nの第1のイニシャライズ動作(プリチャージ)が行われる。
上記第1のイニシャライズ動作を行った後の第1のイニシャライズ信号FINIT1nは、次段のフューズラッチイニシャライズ回路22−2n(n=a,b,…)に入力される。
次段のフューズラッチイニシャライズ回路22−2nは、入力された第1のイニシャライズ信号FINIT1nにより活性化され、第2のイニシャライズ信号(第2の初期化信号)FINIT2n(n=a,b,…)を出力する。
第2のイニシャライズ信号FINIT2nが対応するフューズラッチ回路23−nに入力されると、上記第1のイニシャライズ信号FINIT1nと同様に、フューズラッチ回路23−nの第2のイニシャライズ動作(セット)が行われる。
ここで、フューズラッチ回路23−nの第1のイニシャライズ動作(プリチャージ)から第2のイニシャライズ動作(セット)までの間は、所定の遅延時間τを持って遅延する。上記遅延時間τは主として、第1のイニシャライズ動作(プリチャージ)をしてから次段のフューズラッチイニシャライズ回路22−2nに入力されるまでの第1のイニシャライズ信号FINIT1nが転送される信号線の長さ(信号経路の長さ)、および第2のイニシャライズ動作(セット)を行うまでの第2のイニシャライズ信号FINIT2nが転送される信号線の長さ(信号経路の長さ)L1n(n=a,b,…)により決定される。
続いて、上記第2のイニシャライズ動作を行った後の第2のイニシャライズ信号FINIT2nは、さらに次段のフューズラッチイニシャライズ回路22−3n(n=a,b,…)に入力される。
以下、フューズラッチイニシャライズ回路22−3n、…、の動作は上記と同様である。
以上のことから、このフューズラッチイニシャライズ回路22の接続(リンク)関係を一般化すれば、複数段のフューズラッチイニシャライズ回路22−kn(k;自然数)は、k番目の回路の出力が、その配線経路の末端のk+1番目の回路に入力され活性化される、という接続(リンク)関係になっている。同時に、上記フューズラッチイニシャライズ回路22−knのk番目の出力は、それぞれ対応するフューズラッチ回路23−nに入力される。
上記のように、フューズラッチイニシャライズ回路22−kn(k;自然数)は、複数のフューズラッチ回路23−nのそれぞれに複数段ずつ設けられている。さらに、複数段のフューズラッチイニシャライズ回路22−knにより、複数のフューズラッチ回路23−nのイニシャライズ動作(初期化動作)を同時かつ並列的に行うことができる。
よって、イニシャライズ動作を複数のフューズラッチ回路23−nのそれぞれにおいて同時かつ並列的に行うことができるため、イニシャライズ動作の速度を向上することができる。
また、イニシャライズ信号(初期化信号)を転送させる信号線は、複数段のフューズラッチイニシャライズ回路22−knに対して設けられるフューズラッチ回路23を介して、複数段のフューズラッチイニシャライズ回路22−knを活性化する経路を一本化するように配置すればよい。その結果、例えば、上記信号線を半導体チップ20全体に引き回して配置される必要等がなくなり、信号線の配線長を低減でき、配線長に伴って増大する寄生容量および寄生容量を低減できる。よって、イニシャライズ信号(初期化信号)の伝達速度を向上し、イニシャライズ動作(初期化動作)の速度を向上することができる。
さらに、複数段のフューズラッチイニシャライズ回路22−knは、k番目の出力が、その配線経路の末端のk+1番目の回路に入力され活性化される、という接続(リンク)関係になっている。
その結果、複数段のフューズラッチイニシャライズ回路22−knを所定の順序(k番目、k+1番目、…)に活性化することができ、上記順序の逆転に伴う誤ラッチを防止することができる。
また、フューズラッチ回路23−nの第1のイニシャライズ動作(プリチャージ)から第2のイニシャライズ動作(セット)までの間は、所定の遅延時間τを持って遅延するところ、上記遅延時間τは主として信号経路の長さL1n(n=a,b,…)により決定される。
その結果、別途遅延回路等を設ける必要はなく所定の遅延時間τを設けることができる。かつ、上記信号経路の長さL1n(n=a,b,…)は比較的短くできるため、遅延時間τの制御を容易に行うことによりイニシャライズ動作の信頼性を向上することができる。
さらに、初段のフューズラッチイニシャライズ回路22−1a、22−1b、22−1nには、それぞれ複数のパワーオン回路21−1、21−2、21−nが接続されている。さらに、パワーオン回路21−1、21−2、21−nは、フューズラッチイニシャライズ回路22を起動させるためのパワーオン信号PWRONをそれぞれ初段のフューズラッチイニシャライズ回路22−1n(n=a,b,…)に出力する。
そのため、初段のフューズラッチイニシャライズ回路22−1a、22−1b、22−1nを起動させる動作についても同時かつ並列的に行うことができる。
[第1の実施形態]
次に、この発明の第1の実施形態に係る半導体集積回路について、図2乃至図6を用いて説明する。この第1の実施形態では、上記図1に示した回路においてフューズラッチイニシャライズ回路22がフューズラッチ回路23にそれぞれ2つずつ設けられている場合の構成例およびその動作について説明する。以下、この説明において上記基本構成と重複する部分の説明は省略する。
次に、この発明の第1の実施形態に係る半導体集積回路について、図2乃至図6を用いて説明する。この第1の実施形態では、上記図1に示した回路においてフューズラッチイニシャライズ回路22がフューズラッチ回路23にそれぞれ2つずつ設けられている場合の構成例およびその動作について説明する。以下、この説明において上記基本構成と重複する部分の説明は省略する。
図2は、図1に示したパワーオン回路21−1をより具体的に示した回路図である。抵抗素子R1の一端が電源Vddに接続され、抵抗素子R2の一端が基準電位に接続され、抵抗素子R1、R2の他端はノードN11に接続されている。インバータINV11の入力端がノードN11に接続され、出力端がインバータINV12の入力端に接続されている。同様に順次インバータINV12,INV13,INV14が接続されている。
図3は、図1に示したフューズラッチイニシャライズ回路22−1aをより具体的に示した回路図である。フューズラッチイニシャライズ回路22−1aは、NANDゲートG11および順次直列に接続されたインバータINV21,INV22,INV23により構成されている。NANDゲートG11の一方の入力端とインバータINV21の入力端はパワーオン信号PWRONの入力端に接続され、他方の入力端はインバータINV23の出力端に接続され、出力端から第1のイニシャライズ信号bFPRCHを出力する。
図4は、図1に示したフューズラッチイニシャライズ回路22−2aをより具体的に示した回路図である。
第1のイニシャライズ信号bFPRCHの入力端にフリップフロップ回路25の入力端が接続され、このフリップフロップ回路25の出力端にインバータINV31の入力端およびPMOSトランジスタP1のドレインが接続される。フリップフロップ回路25は、NANDゲートG21、G22により構成される。NANDゲートG21の一方の入力端には第1のイニシャライズ信号bFPRCHが供給され、他方の入力端にはNANDゲートG22の出力端が接続される。NANDゲートG22の一方の入力端には第1のイニシャライズ信号bFPRCHが供給され、他方の入力端にはPMOSトランジスタP1のドレインが接続される。
PMOSトランジスタP1のゲートにはパワーオン信号PWRONの入力端が接続され、ソースには内部電源Vccが接続される。インバータINV31の出力端には、インバータINV32の入力端およびNANDゲートG23の一方の入力端が接続される。
インバータINV32,INV33,INV34,およびNANDゲートG23の接続関係は、図3で示した回路と同様である。
インバータINV35の入力端にはNANDゲートG23の出力端が接続され、出力端から第2のイニシャライズ信号FSETが出力される。
図5は、図1に示したフューズラッチ回路23−1をより具体的に示した回路図である。フューズラッチ回路23−1は、PMOSトランジスタP2、NMOSトランジスタN2、フューズF1、ラッチ回路31、およびインバータINV43により構成されている。
PMOSトランジスタP2のゲートに第1のイニシャライズ信号bFPRCHが供給さえ、ソースに内部電源Vccが接続され、ドレインにノードNAが接続されている。NMOSトランジスタN2のゲートに第2のイニシャライズ信号FSETが供給され、ソースにフューズF1の一端が接続されている。フューズF1の他端は接地されている。
ラッチ回路31は、インバータINV41,INV42により構成されている。インバータINV41の入力端にノードNAが接続され、出力端にインバータINV43の入力端が接続される。インバータINV42入力端にインバータINV41の出力端が接続され、出力端にインバータINV41の入力端が接続される。インバータINV43の出力端からフューズ信号FBLWNが出力される。
次に、図2乃至図5で示したパワーオン回路21−1、フューズラッチイニシャライズ回路22−1a,22−1b、およびフューズラッチ回路23−1を例に挙げ、図6のタイミングチャートを用いて第1の実施形態に係る半導体集積回路の動作を説明する。
半導体チップ20に電源Vddが投入され、パワーオン回路21−1の、抵抗素子R1、R2により抵抗分割された電源電位がインバータINV11のしきい値電圧を超えると、インバータINV11の出力が反転し、インバータINV12〜INV14で順次反転遅延し、フューズラッチイニシャライズ回路22−1aに供給されるパワーオン信号PWRONが“L”レベルから“H”レベルのとなる。
このパワーオン信号PWRONを受けて初段のフューズラッチイニシャライズ回路22−1aは、パワーオン信号PWRONの立ち上がりエッジを奇数段のインバータINV21〜INV23とNANDゲートG11で検出し、インバータINV21〜INV23の遅延で定まる“L”レベルパルスの第1のイニシャライズ信号(プリチャージ信号)bFPRCHを生成して、フューズラッチ回路23−1およびフューズラッチイニシャライズ回路22−2aに出力する。
続いて、第1のイニシャライズ信号bFPRCHを受けてフューズラッチ回路23−1のノードNAの電位レベルは、第1のイニシャライズ信号bFPRCHがPMOSトランジスタP2のゲートに入力されることにより、“L”から“H”レベルとなる。この状態が、ラッチ回路31にラッチされインバータINV43での反転および遅延を受けて、フューズ信号FBLWNが出力される。
一方、フューズラッチイニシャライズ回路22−2aのフリップフロップ回路25は、パワーオン信号PWRONが“H”レベルになるまでにPMOSトランジスタP1によりリセットされ、第1のイニシャライズ信号bFPRCHによりセットされる。この結果、第1のイニシャライズ信号bFPRCHの立ち上がりエッジから遅延時間τだけ遅れて“H”レベルとなる第2のイニシャライズ信号(フューズセット信号)FSETがフューズラッチ回路23−1に出力される。
ここで、上記遅延時間τは主として、第1のイニシャライズ動作(プリチャージ)をしてから次段のフューズラッチイニシャライズ回路22−2aに入力されるまでの第1のイニシャライズ信号bFPRCHが転送される信号線の長さ(信号経路の長さ)、および第2のイニシャライズ動作(セット)を行うまでの第2のイニシャライズ信号FSETが転送される信号線の長さ(信号経路の長さ)により決定される。
続いて、フューズラッチ回路23−1のノードNAの電位レベルは、第2のイニシャライズ信号FSETがNMOSトランジスタN2のゲートに入力されることにより、フューズF1を介して電流が放電されて、“L”レベルから“H”レベルとなる。フューズラッチ回路23−1の出力端は、上記遅延を受けたノードNAと同様のフューズ信号FBLWNがセットされる。
一方、フューズF1が切断された場合には、フューズラッチ回路23−1のノードNAは電流が放電されず、“H”レベルのままラッチされる。よって、フューズラッチ回路23−1の出力端には、上記遅延を受けたノードNAと同様の“H”レベルのフューズ信号FBLWNがセットされる。
その他のフューズラッチイニシャライズ回路22−1b、22−2b、…、22−1n、22−2n、およびフューズラッチ回路23−2、…、23−nにおける動作については上記と同様である。
上記のような構成では、上記遅延時間τは主として、第1のイニシャライズ動作(プリチャージ)をしてから次段のフューズラッチイニシャライズ回路22−2aに入力されるまでの第1のイニシャライズ信号bFPRCHが転送される信号線の長さ(信号経路の長さ)、および第2のイニシャライズ動作(セット)を行うまでの第2のイニシャライズ信号FSETが転送される信号線の長さ(信号経路の長さ)により決定される。
よって、別途遅延回路等を設ける必要がなく、所定の遅延時間τを得ることができる。加えて、上記信号線の長さ(信号経路の長さ)は比較的短くすることができるため、遅延時間τを容易に選択することができ、上記信号線の長さ伴う寄生容量および寄生抵抗を低減することできる。
従って、遅延時間τの制御を容易に行うことによりイニシャライズ動作の信頼性を向上でき、イニシャライズ動作の速度を向上することができる。
[第2の実施形態]
次に、この発明の第2の実施形態に係る半導体集積回路について、図7乃至図10を用いて説明する。この第2の実施形態は、上記第1の実施形態に示した第1のイニシャライズ信号および第2のイニシャライズ信号を反対の極性にしたものである。以下、この説明において上記第1の実施形態と重複する部分の説明は省略する。
次に、この発明の第2の実施形態に係る半導体集積回路について、図7乃至図10を用いて説明する。この第2の実施形態は、上記第1の実施形態に示した第1のイニシャライズ信号および第2のイニシャライズ信号を反対の極性にしたものである。以下、この説明において上記第1の実施形態と重複する部分の説明は省略する。
図7は、この実施形態に係るフューズラッチイニシャライズ回路22−1aの構成例を示す回路図である。この回路は、図3に示したフューズラッチイニシャライズ回路22−1aにインバータINV36が更に設けられている。インバータINV35の入力端にはNANDゲート11の出力端が接続され、出力端には第1のイニシャライズ信号FPRCH出力端が接続されている。
図8は、この実施形態に係るフューズラッチイニシャライズ回路22−2aを示す回路図である。この回路は、図4に示したフューズラッチイニシャライズ回路22−2aにインバータINV37が更に設けられ、インバータINV35が設けられていない。インバータINV37の入力端には第1のイニシャライズ信号FPRCHの入力端が接続され、出力端にはNANDゲートG21、G22の一方の入力端が接続されている。
図9は、この実施形態に係るフューズラッチ回路23−1を示す回路図である。この回路は、図5に示したフューズラッチ回路23−1にインバータINV51が更に設けられている。インバータINV51の入力端にはインバータINV43の出力端が接続され、出力端にはフューズ信号FBLWNの出力端が接続されている。
フューズF2の一端には内部電源Vccが接続され、他端にはPMOSトランジスタP2のソースが接続されている。
PMOSトランジスタP2のゲートに第2のイニシャライズ信号bFSETが供給され、ドレインにノードNAが接続されている。NMOSトランジスタN2のゲートに第1のイニシャライズ信号FPRCHが供給され、ドレインにノードNAが接続され、ソースは接地されている。
次に、図10のタイミングチャートを用いて、第2の実施形態に係る半導体集積回路の動作を説明する。以下の説明において、ノードNAおよびフューズ信号FBLWNの出力端の動作についての図示を省略する。
半導体チップ20に電源Vddが投入されると、パワーオン回路21−1は、“L”レベルから“H”レベルのパワーオン信号PWRONをフューズラッチイニシャライズ回路22−1aに出力する。
続いて、パワーオン信号PWRONを受けてフューズラッチイニシャライズ回路22−1aは、インバータINV36により反転された“H”レベルパルスの第1のイニシャライズ信号(プリチャージ信号)FPRCHをフューズラッチ回路23−1およびフューズラッチイニシャライズ回路22−2aに出力する。
続いて、フューズラッチ回路23−1は、第1のイニシャライズ信号FPRCHを受けてこの状態をラッチ回路31にラッチし、フューズ信号FBLWNを出力する。
一方、フューズラッチイニシャライズ回路22−2aは第1のイニシャライズ信号FPRCHを受けて、遅延時間τだけ遅れて“H”レベルパルスの第2のイニシャライズ信号(フューズセット信号)bFSETを生成し、フューズラッチ回路23−1に出力する。上記遅延時間τは主として、第1のイニシャライズ動作(プリチャージ)をしてから次段のフューズラッチイニシャライズ回路22−2aに入力されるまでの第1のイニシャライズ信号bFPRCHが転送される信号線の長さ(信号経路の長さ)、および第2のイニシャライズ動作(セット)を行うまでの第2のイニシャライズ信号FSETが転送される信号線の長さ(信号経路の長さ)により決定される。
続いて、第2のイニシャライズ信号bFSETを受けてフューズラッチ回路23−1には、フューズ信号FBLWNがセットされる。
以上のように、上記のような構成によれば、上記第1の実施形態と同様の効果を得ることができる。さらに、上記第1の実施形態に対して第1のイニシャライズ信号および第2のイニシャライズ信号が反対の極性の場合であっても同様の効果を得られるため、選択性を向上することができる。
[第3の実施形態]
次に、この発明の第3の実施形態に係る半導体集積回路について、図11乃至図13を用いて説明する。この第3の実施形態は、第1および第2のイニシャライズ信号の極性が“H”レベルである場合の具体例について説明するものである。以下、この説明において上記第2の実施形態と重複する部分の説明は省略する。
次に、この発明の第3の実施形態に係る半導体集積回路について、図11乃至図13を用いて説明する。この第3の実施形態は、第1および第2のイニシャライズ信号の極性が“H”レベルである場合の具体例について説明するものである。以下、この説明において上記第2の実施形態と重複する部分の説明は省略する。
図11に示すように、フューズラッチイニシャライズ回路22−1aは、インバータINV21,INV22,INV23,INV55により構成されている。インバータINV21の入力端にはパワーオン信号PWRONが供給され、出力端にはインバータINV22の入力端が接続されている。以下、順次インバータINV22,INV23,INV55が同様に直列に接続され、インバータINV55の出力端から第1のイニシャライズ信号bFPRCHが出力される。
図12に示すように、フューズラッチイニシャライズ回路22−2aは、インバータINV32、INV33、INV34、INV35、およびNANDゲートG23により構成されている。この接続関係は図7で示したフューズラッチイニシャライズ回路22−1aと同様である。
次に、図13のタイミングチャートを用いて、第3の実施形態に係る半導体集積回路の動作を説明する。以下の説明において、ノードNAおよびフューズ信号FBLWNの出力端の動作についての図示を省略する。
図13に示すように、半導体チップ20に電源Vddが投入されると、パワーオン回路21−1は、“L”レベルから“H”レベルのパワーオン信号PWRONをフューズラッチイニシャライズ回路22−1aに出力する。
続いて、パワーオン信号PWRONを受けてフューズラッチイニシャライズ回路22−1aは、偶数段のインバータINV21〜INV23,INV55により、パワーオン信号PWRONの立ち上がりを遅延させ、“L”レベルパルスの第1のイニシャライズ信号(プリチャージ信号)FPRCHをフューズラッチ回路23−1およびフューズラッチイニシャライズ回路22−2aに出力する。
続いて、フューズラッチ回路23−1は、第1のイニシャライズ信号FPRCHを受けて、プリチャージされる。
一方、フューズラッチイニシャライズ回路22−2aは、第1のイニシャライズ信号FPRCHを受けて、遅延時間τだけ遅れて “H”レベルパルスの第2のイニシャライズ信号(フューズセット信号)FSETをフューズラッチ回路23−1に出力する。上記遅延時間τは主として、第1のイニシャライズ動作(プリチャージ)をしてから次段のフューズラッチイニシャライズ回路22−2aに入力されるまでの第1のイニシャライズ信号bFPRCHが転送される信号線の長さ(信号経路の長さ)、および第2のイニシャライズ動作(セット)を行うまでの第2のイニシャライズ信号FSETが転送される信号線の長さ(信号経路の長さ)により決定される。
続いて、フューズラッチ回路23−1は、第2のイニシャライズ信号FSETを受けて、ラッチ回路31にラッチし、フューズ信号FBLWNを出力する。
以上のように、上記のような構成によれば、上記第2の実施形態と同様の効果を得ることができる。さらに、第1および第2のイニシャライズ信号の極性がいずれも“H”レベルである場合であっても同様の効果を得られるため、選択性を向上することができる。
[第4の実施形態]
次に、この発明の第4の実施形態に係る半導体集積回路について、図14乃至図16を用いて説明する。以下、この説明において上記第3の実施形態と重複する部分の説明は省略する。
次に、この発明の第4の実施形態に係る半導体集積回路について、図14乃至図16を用いて説明する。以下、この説明において上記第3の実施形態と重複する部分の説明は省略する。
図14は、この実施形態に係るフューズラッチイニシャライズ回路22−1aを示す回路図である。フューズラッチイニシャライズ回路22−1aは、インバータINV21,INV22,INV23により構成されている。インバータINV21の入力端にはパワーオン信号PWRONが供給され、出力端にはインバータINV22の入力端が接続されている。以下、順次インバータINV22,INV23が同様に直列に接続され、インバータINV23の出力端から第1のイニシャライズ信号FPRCHが出力される。
図15は、この実施形態に係るフューズラッチイニシャライズ回路22−2aを示す回路図である。フューズラッチイニシャライズ回路22−2aは、図3で示した回路と比べ、インバータINV57が更に加えられている。インバータINV57の入力端には第1のイニシャライズ信号FPRCHが供給され、出力端にはNANDゲートG23の一方の入力端およびインバータINV32の入力端が接続されている。
次に、図16のタイミングチャートを用いて第4の実施形態に係る半導体集積回路の動作を説明する。以下の説明において、ノードNAおよびフューズ信号FBLWNの出力端の動作についての図示を省略する。
半導体チップ20に電源Vddが投入されると、パワーオン回路21−1は、“L”レベルから“H”レベルのパワーオン信号PWRONをフューズラッチイニシャライズ回路22−1aに出力する。
続いて、パワーオン信号PWRONを受けてフューズラッチイニシャライズ回路22−1aは、奇数段のインバータINV21〜INV23により、パワーオン信号PWRONの立ち上がりから一定時間幅の“H”レベルパルスである第1のイニシャライズ信号(プリチャージ信号)FPRCHをフューズラッチ回路23−1およびフューズラッチイニシャライズ回路22−2aに出力する。
続いて、第1のイニシャライズ信号FPRCHを受けて、フューズラッチ回路23−1はプリチャージされる。
一方、第1のイニシャライズ信号FPRCHを受けて、フューズラッチイニシャライズ回路22−2aは、遅延時間τだけ遅れて “L”レベルパルスの第2のイニシャライズ信号(フューズセット信号)FSETをフューズラッチ回路23−1に出力する。上記遅延時間τは主として、第1のイニシャライズ動作(プリチャージ)をしてから次段のフューズラッチイニシャライズ回路22−2aに入力されるまでの第1のイニシャライズ信号bFPRCHが転送される信号線の長さ(信号経路の長さ)、および第2のイニシャライズ動作(セット)を行うまでの第2のイニシャライズ信号FSETが転送される信号線の長さ(信号経路の長さ)により決定される。
続いて、第2のイニシャライズ信号FSETを受けて、フューズラッチ回路23−1には、フューズ信号FBLWNがセットされる。
以上のように、上記のような構成によれば、上記第3の実施形態と同様の効果を得ることができる。さらに、上記第1の実施形態に対して第1および第2のイニシャライズ信号が反対の極性の場合であっても、同様の効果を得られるため、選択性を向上することができる。
尚、上記フューズラッチ回路23は、上記第1乃至第4の実施形態に示した回路に限らず、EEPROM等の不揮発性メモリセルを用いた場合のように、制御データがプログラミング可能でかつプログラム可能された制御データを読み出して保持できる記憶回路であれば良い。
さらに、上記実施形態においてフューズF1、F2は、レーザ溶断型フューズを用いて説明した。しかし、フューズF1、F2はいわゆる電気型(キャパシタ型)フューズ等であっても良い。上記電気型フューズを適用した場合は、一般的に、レーザ溶断型フューズを用いた場合に比べて、より多くの初期化信号を必要とする。即ち、順次に活性化される必要がある初期化信号として、先の実施形態と同様の第1のイニシャライズ信号bFPRCH、第2のイニシャライズ信号FSETの他、これらに先行してさらに初期化信号を必要とする。そのため、例えば、3つ以上のフューズラッチイニシャライズ信号生成回路(22−1a、22−1b、22−1c、22−1d)が必要である。
以上、基本構成、第1乃至第4の実施形態を用いてこの発明の説明を行ったが、この発明は上記基本構成および各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記基本構成および各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、上記基本構成および各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
20…半導体チップ,21−1〜21−n…パワーオン回路,PWRON…パワーオン信号,22、22−1a〜22−3n…フューズラッチイニシャライズ回路,23、23−1〜23−n…フューズラッチ回路,FINIT1a〜FINIT3n…イニシャライズ信号。
Claims (5)
- 制御データがプログラミング可能でかつプログラムされた制御データを読み出して保持する複数の記憶回路と、前記複数の記憶回路を初期化し前記複数の記憶回路のそれぞれに複数段ずつ設けられる初期化信号生成回路とを具備し、
前記複数段の初期化信号生成回路は、所定段の初期化信号生成回路が前段の初期化信号生成回路から出力される初期化信号により活性化されるようにリンクされていること
を特徴とする半導体集積回路。 - 前記複数段の初期化信号生成回路の初段にそれぞれ接続された複数のパワーオン回路を更に具備し、
前記複数段の初期化信号生成回路は、初段出力の初期化信号が前記パワーオン回路の出力により活性化されるようにそれぞれリンクされること
を特徴とする請求項1に記載の半導体集積回路。 - 前記各記憶回路は、半導体メモリにおいてメモリセルアレイの不良アドレスを記憶して、不良アドレスがアクセスされた時に対応する不良セルアレイを冗長セルアレイで置換するための不良アドレス記憶回路であること
を特徴とする請求項1または2に記載の半導体集積回路。 - 前記各記憶回路は、前記所定段の初期化信号が記憶回路に入力されるとプリチャージを行い、前記次段の初期化信号が記憶回路に入力されるとセットを行い、
前記プリチャージから前記セットまでの間には、前記プリチャージをしてから次段の初期化信号生成回路に入力される所定段の初期化信号が転送されてから、前記セットを行うまでの次段の初期化信号が転送されるまでの信号経路の長さにより決定される所定の遅延時間を持つこと
を特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路。 - 前記不良アドレス記憶回路は、フューズと、このフューズデータを読み出して保持するラッチ回路とを備え、
前記複数段の初期化信号生成回路は、少なくとも各ラッチ回路のラッチノードを一様に初期化するためのプリチャージ信号を生成する第1初期化信号生成回路と、この第1初期化信号生成回路から出力されて対応する前記各フューズラッチ回路に供給された後のプリチャージ信号により活性化されて対応する前記各フューズラッチ回路のフューズのデータを読み出して保持するためのセット信号を生成する第2初期化信号生成回路とを有すること
を特徴とする請求項3に記載の半導体集積回路。
Priority Applications (1)
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JP2004036448A JP2005228412A (ja) | 2004-02-13 | 2004-02-13 | 半導体集積回路 |
Applications Claiming Priority (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2014078313A (ja) * | 2013-12-26 | 2014-05-01 | Ps4 Luxco S A R L | 半導体装置 |
-
2004
- 2004-02-13 JP JP2004036448A patent/JP2005228412A/ja active Pending
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