JPH11260088A - メモリセルセンシング回路及びメモリセルセンシング方法 - Google Patents
メモリセルセンシング回路及びメモリセルセンシング方法Info
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Abstract
もセンシングを行い、消耗電力を減らし得るメモリセル
センシング回路及びメモリセルセンシング方法を提供す
る。 【解決手段】センスアンプ10から出力信号SOUTによ
り、ラッチ回路40からの出力信号LOでNMOSトラン
ジスタNM33をオンし、該NMOSトランジスタNM33を介
してビットライン選択回路20により選択されたビット
ラインに連結された該当のメモリセルからのセル電流IC
ELLをセンスアンプ10でセンシングしてラッチ回路4
0でラッチし、該ラッチ回路40からの出力信号LOとワ
ードライン電圧設定回路60からのクロック信号CLKと
がANDゲートAND31で演算された結果である制御信号I
NCにより、N−ビットカウンター30がカウント動作す
ることにより、該当のメモリセルのしきい値電圧を決定
する構成とする。
Description
ング回路及びメモリセルセンシング方法に係るもので、
詳しくは、電流の流れるブランチ数を減らし、電流の消
耗を減らし得るメモリセルセンシング回路及びメモリセ
ルセンシング方法に関するものである。
する各メモリセルの各しきい値電圧をセンシングするた
めのメモリセルセンシング回路として、例えば、各メモ
リセルが4つのしきい値電圧VTH1,VTH2,VT
H3,VTH4の内のいずれかのしきい値電圧を有する
場合には、図4に示したように、電源電圧VCCがソー
ス端子に印加し、ゲート端子及びドレイン端子が連結さ
れたPMOSトランジスタPM11と、該PMOSトラ
ンジスタPM11のドレイン端子にドレイン端子が連結
されたNMOSトランジスタNM11及び該NMOSト
ランジスタNM11のゲート端子に出力端が連結された
インバータINV11を有したビットライン調整回路
(Bitline Regulation Circuit)1と、該調整回路1に
連結されて、メモリ4の特定のメモリセルを選択してビ
ットラインに連結させるビットライン選択回路2と、電
源電圧VCCが各ソース端子に印加し、各ゲート端子が
共通連結されて前記PMOSトランジスタPM11のゲ
ート端子に連結された各PMOSトランジスタPM12
〜PM14と、それらのPMOSトランジスタPM12
〜PM14のドレイン端子にソース端子が夫々連結さ
れ、各ドレイン端子が接地された各NMOSトランジス
タNM12〜NM14と、各ドレイン端子が3つの異な
る基準電流IREF1,IREF2,IREF3を出力
する定電流源に夫々連結され、各ソース端子は接地さ
れ、各ゲート端子はドレイン端子に連結されて、前記各
NMOSトランジスタNM12〜NM14のゲート端子
に夫々連結された各NMOSトランジスタNM15〜N
M17と、前記各PMOSトランジスタPM12〜PM
14と各NMOSトランジスタNM12〜NM14間に
連結されて、PMOSトランジスタPM12〜PM14
の各ドレイン端子からの出力を反転して出力する各イン
バータINV12〜INV14と、それらの各インバー
タINV12〜INV14の出力を2ビットのディジタ
ル信号に変換して出力するコーディング論理回路3と、
を備えて構成されていた。
ンシング回路の動作を説明すると、次のようである。先
ず、ビットライン選択回路2により、複数のメモリセル
を有するメモリ4内の特定のメモリセルが選択される
と、該選択されたメモリセルのドレイン端子がビットラ
インに連結される。
メモリセルの電流を一定に維持させ、該一定に維持され
たメモリセルの電流を示すセル電流ICELLは、各P
MOSトランジスタPM12〜PM14の電流ミラーに
印加される。
OSトランジスタPM12〜PM14と各NMOSトラ
ンジスタNM12〜NM14間で3つの基準電流IRE
F1,IREF2,IREF3と比較される。その結
果、例えば、セル電流ICELLが基準電流IREF
1,IREF2,IREF3よりも大きいと、比較値S
A0,SA1,SA2は、全て“0”になる。
ディング論理回路3に印加されてコーディングされ、2
ビットのデータD0,D1が、例えば、D0=1,D1
=0で出力される。
すように、しきい値電圧VTH4より高い固定されたワ
ードライン電圧VWLを所望のメモリセルのワードライ
ンに印加することにより、4つのしきい値電圧VTH1
〜VTH4に対応して4つの異なるセル電流ILEVE
L1〜ILEVEL4のいずれかが発生するので、発生
したセル電流を3つの基準電流IREF1〜IREF3
を用いて2ビットのデータに変換している。
の代わりに、図5に示すような、ワードライン電圧VW
Lよりも小さい3つの異なるワードライン電圧VWL1
〜VWL3を順次印加する場合も考えられるが、例え
ば、ワードライン電圧VWL3の印加時には最も低いし
きい値電圧VTH1を有するメモリセルに対して最も大
きいセル電流ILEVEL1が流れるため、電流の消耗
が大きい。
成された従来のメモリセルセンシング回路においては、
固定化されたワードライン電圧VWLを利用する場合に
は、大きなセル電流が発生するため、センシング動作時
の電流の消耗が多い。
電圧をセンシングするためのしきい値電圧の数が増加す
ると、電流の流れるブランチ数も相対的に増加するた
め、回路の大きさが大きくなるという不都合な点があっ
た。
シングラインに夫々流れるようになっているため、電流
の消耗が甚だしい。そこで、本発明は、このような従来
の課題に鑑みてなされたもので、メモリセルのしきい値
電圧をセンシングするための回路の大きさ及び消耗電力
を減らし、かつ、低電圧下でもセンシングできるメモリ
セルセンシング回路及びメモリセルセンシング方法を提
供することを目的とする。
るため、本発明の請求項1に係るメモリセルセンシング
回路は、しきい値電圧がそれぞれ設定された複数のメモ
リセルを有するメモリと、前記しきい値電圧に応じた複
数のワードライン電圧を設定し、前記各ワードライン電
圧を、前記しきい値電圧のセンシング動作毎に、前記メ
モリのうちの所望のメモリセルが連結するワードライン
に出力するワードライン電圧設定手段と、前記所望のメ
モリセルが連結されたビットラインを選択するビットラ
イン選択手段と、前記ビットライン選択手段により選択
されたビットラインを導通又は遮断するスイッチング手
段と、前記選択されたビットラインが導通しているとき
に、基準電流と前記しきい値電圧のセンシング動作毎に
入力するセル電流とを比較して、その比較結果を出力す
るセンスアンプと、該センスアンプから出力する比較結
果をラッチして、前記比較結果に応じた出力を発生する
ラッチ手段と、前記ラッチ手段の出力に応じて、前記ビ
ットライン選択手段で選択されたビットラインに連結す
るメモリセルのしきい値電圧を判定するしきい値電圧判
定手段と、を備え、前記しきい値電圧判定手段でしきい
値電圧が判定されたときに、前記スイッチング手段によ
り、前記選択されたビットラインを遮断する構成とし
た。
ング手段は、前記ラッチ手段からの出力により制御され
ることとした。請求項3に記載の発明では、前記ラッチ
手段からの出力が初期状態から変化したときに、前記ス
イッチング手段を遮断して、前記ビットラインにセル電
流を流さないこととした。
ンプは、1つのセンスアンプで構成されることとした。
また、本発明の請求項5に係るメモリセルセンシング方
法は、複数のメモリセルがそれぞれ有する複数のしきい
値電圧を区別し得るように、複数のワードライン電圧を
設定する第1段階と、ラッチ手段及びしきい値電圧判定
手段を初期状態にさせる第2段階と、前記設定された複
数のワードライン電圧中の1つのワードライン電圧を、
選択されたメモリセルのワードラインに印加する第3段
階と、前記選択されたメモリセルが連結されたビットラ
インに基づくセル電流と基準電流とを比較する第4段階
と、前記比較結果をラッチ手段でラッチして、該比較結
果に応じた出力を発生する第5段階と、前記ラッチ手段
の出力に応じて、しきい値電圧判定手段でしきい値電圧
を判定する第6段階とを、有し、前記第3段階〜第6段
階を、第1段階で設定された複数のワードライン電圧に
ついて反復して順次行い、前記選択されたメモリセルの
しきい値電圧を決定することを特徴とするメモリセルセ
ンシング方法。
は、前記ラッチ手段の出力が初期状態から変化したとき
に、印加されたワードライン電圧に応じたしきい値電圧
を前記選択されたメモリセルのしきい値電圧として決定
することとした。
て図面を用いて説明する。本実施形態に係るメモリセル
センシング回路は、図1に示したように、しきい値電圧
がそれぞれ設定され、ワードライン電圧VWLが印加さ
れる、複数のメモリセルを有するメモリ50と、前記し
きい値電圧に応じた複数のワードライン電圧VWLを設
定し、前記各ワードライン電圧VWLを、前記しきい値
電圧のセンシング動作毎に、前記メモリ50のうちの所
望のメモリセルが連結するワードラインに出力するワー
ドライン電圧設定手段としてのワードライン電圧設定回
路60と、電源電圧VCCが印加され、後述する選択さ
れたビットラインが導通しているときに、前記しきい値
電圧のセンシング動作毎に入力するセル電流ICELL
と基準電流IREFとを比較して、該比較結果を出力す
るセンスアンプ10と、ドレイン端子が接地電圧端子V
SSに連結されて、ゲート端子にリセット信号RSTが
印加するNMOSトランジスタNM31と、該NMOS
トランジスタNM31のソース端子に連結されて入力端
及び出力端が相互連結された各インバータINV31,
INV32を有し、センスアンプ10から出力する比較
結果をラッチして、前記比較結果に応じた出力を発生す
るラッチ手段であるラッチ回路40と、前記センスアン
プ10とラッチ回路40間に連結されて、前記ラッチ回
路40からの出力により制御され、センスアンプ10か
らの比較結果の出力を制御するNMOSトランジスタN
M32と、前記センスアンプ10とビットライン選択回
路20間に連結されて、前記ラッチ回路40からの出力
により制御され、ビットライン選択回路20により選択
されたビットラインを導通又は遮断するスイッチングを
行うスイッチング手段としてのNMOSトランジスタN
M33と、前記NMOSトランジスタ33のソース端子
に連結され、メモリ50の所望のメモリセルが連結され
たビットラインを選択するビットライン選択回路20
と、ドレイン端子に定電流源IREFが連結され、ソー
ス端子は接地され、ゲート端子がドレイン端子に連結さ
れたNMOSトランジスタNM34と、該NMOSトラ
ンジスタNM34のゲート端子にゲート端子が連結さ
れ、ソース端子が接地され、ドレイン端子は前記センス
アンプ10に連結されたNMOSトランジスタNM35
と、前記ラッチ回路40と前記NMOSトランジスタN
M33のゲート端子とに一方の入力端が共通連結され、
他方の入力端に外部からのクロック信号CLKが印加す
るANDゲートAND31と、前記ラッチ回路40の出
力に応じて、ビットライン選択回路20で選択されたビ
ットラインに連結するメモリセルのしきい値電圧を判定
するしきい値電圧判定手段であり、該ANDゲートAN
D31の出力信号INCが入力してカウント動作し、前
記リセット信号の反転信号RSTBによりリセットされ
るN−ビットカウンター30と、から構成され、前記N
−ビットカウンター30でしきい値電圧が判定されたと
きに、NMOSトランジスタNM33により、前記ビッ
トライン選択回路20で選択されたビットラインを遮断
するものである。
ンシング回路におけるメモリセルセンシング方法につい
て、図2及び図3を用いて説明する。尚、本実施形態の
メモリセルセンシング回路は、4つのしきい値電圧VH
1,VTH2,VTH3,VTH4を検出して、N−ビ
ットカウンター30は2ビットのデータを出力する回
路、即ち、2ビットカウンターであると仮定して説明す
る。
VTH3,VTH4(しきい値電圧数M=4)に応じ
て、図2に示したように、複数のワードライン電圧VW
L1,VWL2,VWL3(ワードライン電圧数i=
3)が設定される(ステップ51)。
メモリ50内の該当のメモリセルが連結されるビットラ
インが選択されて、該当のメモリセルが選択されたビッ
トラインに連結される。
トランジスタNM31のゲート端子に印加して、NMO
SトランジスタNM31がターンオンされ、ラッチ回路
40が初期化されるため、該ラッチ回路40の出力信号
L0は、“1”になる。これと同時に、リセット信号の
反転信号RSTBがN−ビットカウンター30に印加さ
れて、N−ビットカウンター30の出力値が“00”に
初期化され、ワードライン電圧設定回路60で、ワード
ライン電圧数iに初期値“1”が設定される(ステップ
52)。
目のワードワイン電圧VWL1が、ワードライン電圧設
定回路60から該当のメモリセルに連結されたワードラ
インに印加される(ステップ53)。
ンジスタNM33は、ラッチ回路40の出力信号LO=
1によりターンオンされており、セル電流ICELLは
NMOSトランジスタNM33を介してセンスアンプ1
0に入力する。また、電流ミラーを構成するNMOSト
ランジスタNM34,NM35が、定電流源IREFの
電流を基準電流IREFとしてセンスアンプ10に出力
する。
Lと基準電流IREFとを比較し、その比較結果である
出力信号SOUTを出力する。該出力信号SOUTは、
セル電流ICELLが基準電流IREFより大きいか又
は同じであると“1”になり、小さいと“0”になる。
電圧は、図2に示した2番目のしきい値電圧VTH2で
あると仮定すると、ワードラインに印加した1番目のワ
ードライン電圧VWL1がメモリセルのしきい値電圧V
TH2よりも低いため、選択されたメモリセルには電流
が流れない。
流IREFがセル電流ICELLよりも大きいため、セ
ンスアンプ10の出力信号SOUTは“0”になり、セ
ンシング動作が終了する(ステップ54)。
Tが“0”であるため、ラッチ回路40は初期状態のま
まで、出力信号L0は“1”を維持する。この後、出力
信号LOは、ANDゲートAND31の一方端に入力さ
れて、他方端に入力されるクロック信号CLKと論理積
演算され、該論理積演算結果として制御信号INCがN
−ビットカウンター30に出力される。尚、前記クロッ
ク信号CLKは、該当のメモリセルからのセル電流IC
ELLがセンシング動作された後にANDゲートAND
31の一方端に入力されるタイミングに応じたタイミン
グで出力されている。
あるので、N−ビットカウンター30はカウント動作を
行う(ステップ55)。N−ビットカウンター30のカ
ウント動作時には、ラッチ回路40の出力信号LO=1
であるので、クロック信号CLKがANDゲートAND
31に一度印加されると、該ANDゲートAND31か
ら出力される制御信号INCが“1”となり、1つのラ
イジングエッジ(Raising Edge)がN−ビットカウンタ
ー30に印加される。これにより、N−ビットカウンタ
ー30の出力値は、“00”から“01”に変化される
(ステップ56)。
も外部からのクロック信号CLKが入力されており、ワ
ードライン電圧設定回路60は、入力されるクロック信
号CLKに基づいてワードライン電圧VWLを出力す
る。従って、上述した1番目のワードライン電圧VWL
1によるセンシング動作がした後、ワードライン電圧設
定回路60は、ワードライン電圧数iに1を加算して、
ワードライン電圧VWLiを2番目のワードライン電圧
VWL2に設定した後(ステップ57)、2番目のワー
ドワイン電圧VWL2を該当のメモリセルに連結された
ワードラインに印加することにより(ステップ53)、
再びセンシング動作が行われる(ステップ54)。この
とき、図2に示したように、2番目のワードライン電圧
VWL2によるセル電流ICELLは限界電流ILIM
ITであり、基準電流IREFよりも大きいため、セン
スアンプ10の出力信号SOUTは“1”になり、ラッ
チ回路40の出力信号L0は“0”になる。
ック信号CLKがANDゲートAND31に印加する
が、ラッチ回路40の出力信号L0は“0”であるため
(ステップ55)、N−ビットカウンター30に印加す
る制御信号INCは“0”になり、N−ビットカウンタ
ー30は動作されずに、以前の出力値“01”を維持す
る。この際に、NMOSトランジスタNM33がターン
オフする。
に3番目のワードライン電圧VWL3を印加して、セン
シング動作が行われるが、ラッチ回路40の出力信号L
0は“0”のままであるため、NMOSトランジスタN
M33はオフであり、選択されたメモリセルとビットラ
インとが断絶され、電流は流れない。
NDゲートAND31に印加されても、ラッチ40の出
力信号L0が“0”であるため、N−ビットカウンター
30は以前のデータ“01”を維持する。
センシング動作が終了した後、ワードライン電圧VWL
の数iに4が設定されて(ステップ57)、しきい値電
圧VTHの数Mと比較される(ステップ58)。ワード
ライン電圧VWLの数iとしきい値電圧VTHの数Mと
は等しいため、しきい値電圧のセンシング動作が終了さ
れる。この結果、N−ビットカウンター30の最終の出
力値“01”が、選択されたメモリセルのしきい値電圧
に該当するデータになり、2番目のワードライン電圧V
WL2が、選択されたメモリセルのしきい値電圧と決定
される。
センシング回路及びメモリセルセンシング方法は、1つ
のセンスアンプと簡単な回路から成るブランチとを備え
た構成によりメモリセルのしきい値電圧をセンシング動
作するため、回路の大きさ及び消耗電力を減少させるこ
とができ、また、従来の回路構成における基準電圧より
も低い基準電圧を設定できるため、低電圧下でもセンシ
ング動作を行うことができるという効果がある。
リセルセンシング回路及びメモリセルセンシング方法
は、1つのセンスアンプと簡単な回路から成るブランチ
とを備える回路構成によりセンシング動作を行うため、
回路の大きさ及び消耗電力を減らし、従来の回路構成の
センシング動作時の電圧よりも低い電圧でセンシング動
作を行うことができるという効果がある。
施形態の構成図である。
ンに印加するワードライン電圧及びしきい値電圧とセル
電流との関係を示したグラフである。
セルセンシング方法を示したフローチャートである。
る。
ンに印加するワードライン電圧及びしきい値電圧とセル
電流との関係を示したグラフである。
Claims (6)
- 【請求項1】しきい値電圧がそれぞれ設定された複数の
メモリセルを有するメモリと、 前記しきい値電圧に応じた複数のワードライン電圧を設
定し、前記各ワードライン電圧を、前記しきい値電圧の
センシング動作毎に、前記メモリのうちの所望のメモリ
セルが連結するワードラインに出力するワードライン電
圧設定手段と、 前記所望のメモリセルが連結されたビットラインを選択
するビットライン選択手段と、 前記ビットライン選択手段により選択されたビットライ
ンを導通又は遮断するスイッチング手段と、 前記選択されたビットラインが導通しているときに、基
準電流と前記しきい値電圧のセンシング動作毎に入力す
るセル電流とを比較して、その比較結果を出力するセン
スアンプと、 該センスアンプから出力する比較結果をラッチして、前
記比較結果に応じた出力を発生するラッチ手段と、 前記ラッチ手段の出力に応じて、前記ビットライン選択
手段で選択されたビットラインに連結するメモリセルの
しきい値電圧を判定するしきい値電圧判定手段と、を備
え、 前記しきい値電圧判定手段でしきい値電圧が判定された
ときに、前記スイッチング手段により、前記選択された
ビットラインを遮断する構成としたことを特徴とするメ
モリセルセンシング回路。 - 【請求項2】前記スイッチング手段は、前記ラッチ手段
からの出力により制御されることを特徴とする請求項1
記載のメモリセルセンシング回路。 - 【請求項3】前記ラッチ手段からの出力が初期状態から
変化したときに、前記スイッチング手段を遮断して、前
記ビットラインにセル電流を流さないことを特徴とする
請求項1又は請求項2に記載のメモリセルセンシング回
路。 - 【請求項4】前記センスアンプは、1つのセンスアンプ
で構成されることを特徴とする請求項1〜請求項3のい
ずれか1つに記載のメモリセルセンシング回路。 - 【請求項5】複数のメモリセルがそれぞれ有する複数の
しきい値電圧を区別し得るように、複数のワードライン
電圧を設定する第1段階と、 ラッチ手段及びしきい値電圧判定手段を初期状態にさせ
る第2段階と、 前記設定された複数のワードライン電圧中の1つのワー
ドライン電圧を、選択されたメモリセルのワードライン
に印加する第3段階と、 前記選択されたメモリセルが連結されたビットラインに
基づくセル電流と基準電流とを比較する第4段階と、 前記比較結果をラッチ手段でラッチして、該比較結果に
応じた出力を発生する第5段階と、 前記ラッチ手段の出力に応じて、しきい値電圧判定手段
でしきい値電圧を判定する第6段階とを、有し、 前記第3段階〜第6段階を、第1段階で設定された複数
のワードライン電圧について反復して順次行い、前記選
択されたメモリセルのしきい値電圧を決定することを特
徴とするメモリセルセンシング方法。 - 【請求項6】前記第6段階は、前記ラッチ手段の出力が
初期状態から変化したときに、印加されたワードライン
電圧に応じたしきい値電圧を前記選択されたメモリセル
のしきい値電圧として決定することを特徴とする請求項
5記載のメモリセルセンシング方法。
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