JPS5868168A - 連続的ワ−ド整列アドレス操作装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 利用分野 この発明は、半導体メモリ・システム、特に、そのため
のアドレス操作装置に関するものである。

先行技術 多くのメモリ・モノー−ルからメモリ・システムを構成
することは、よく知られている。ある先行技術のシステ
ムにおいては、メモリ・モノーールは対にされて、ダブ
ル・ワード・フェッチ・アクセス能力を布えるようにさ
れる。ここで用いられるダブル・ワード・フェッチ・ア
クセスなる用語は、１サイクル操作の間にメモリ・シス
テムから一度に１対のワードをアクセスすることのでき
る能力とされる。このタイプのシステムは、本譲受人に
対して譲渡された、１９８０年１１月２５日発効の、Ｊ
ｏｈｎ　Ｌ、　Ｃｕｒｌｅｙ　ｒ　Ｒｏｂｅｒｔ　Ｂ、
　Ｊｏｈｎｓｏｎ＋Ｒｉｃｈａｒｄ　Ａ、　Ｌｅｍａｙ
およびＣｈｅｓｔｅｒ　Ｍ、　Ｎ１ｂｂｙ　、　Ｊｒ、
によって発明された、パ多重フェッチ・バスφサイクル
操作をさせるためのシステム″なる名称の、米国特許第
４，２３６，２０３号に説明されている。

上述の先行技術のシステムにおいては、メモリ・システ
ムは、非同期的に操作されるシングル・ワード巾のパス
に結合されている。その配列においてハ、多重ワードの
だめの要求はシングル・パス・サイクルにおいてなされ
、そして、要求された情報ワードは一連の応答サイクル
にわたってパスに伝送される。この配列でシステムのス
ループット能力は改良されるけれども、双方のワードを
シングル・パス・サイクルで同時的にアクセスすること
ができるようになることが望ましい。

このような対にされたメモリ・モジー−ル・システムに
おいては、双方のメモリ・モジー−ルをアクセスするた
めには偶数および奇数アドレスを発生させることが必要
であることが注意される。

発生をさせるだめのアドレス配列は、本譲受人に対して
譲渡された、１９８０年１月２２日発効の、Ｒｏｂｅｒ
ｔ　Ｂ、　ＪｏｈｎａｏｎおよびＣｈｅｓｔｅｒ　Ｍ−
Ｎ１ｂｂｙ　。

Ｊｒ、によって発明された、゛正常なメモリ操作と並行
してリフレッシ−操作を遂行するだめの装置を含むグイ
ナミソク・メモリ・システム″々ル名称の、米国特許第
４，１８５，３２３号に説明されている。

上述の配列において、メモリ要求で与えられたアドレス
の低位ビットはアクセスされている１１位置を特定する
ものであり、これに対して、高位ビットはＲＡＭチップ
のいずれの列がアクセスされているかを特定するもので
ある。アクセスされている対の第２のワードをフェッチ
するためには、メモリ要求アドレスを１だけ増加し、次
いで増加されたアドレスをデコードすることが必要であ
る。

このことで、メモリ・アドレス配列には、カウンタとし
ても作用する１次アドレス・レジスタと、該１次アドレ
ス・レジスタから受入れられた初期および増加アドレス
を蓄積するための２個の並列２次アドレス・レジスタが
含丑れることか必要とされた。この配列は、いかなるワ
ード境界で開始するメモリ要求の処理でも可能化させる
（即ち、偶数または奇数ワードに対するアクセスを許容
する）。アドレス・レジスタ蓄積の大きさに加えで、該
配列では、いずれかのモノー−ルで開始する双（３５） 方のメモリ・モジー−ルをアクセスするだめの奇数およ
び偶数アドレスを発生させるときのおくれを増大させる
。

１対の独立してアドレスすることの可能なメモリ・モジ
ー−ルとともに用いられる別異のアドレス操作配列は、
本譲受人に対して譲渡された、１９８０年１月８日、第
１１０，５２１号として出願の、Ｒｏｂｅｒｔ　Ｂ、　
Ｊｏｈｎｓｏｎ　　＋　Ｃｈｅｓｔｅｒ　Ｍ、　Ｎ１ｂ
ｂｙ　、　Ｊｒ、およびＤａｎａ　Ｗ＊　Ｍｏｏｒｅに
よって発明された、パ連続的ワード整列式アドレス操作
装置″なる名称の、共になされた特許出願に説明されて
いる。アドレス発生のときのおくれを軽減するために、
該配列では、ＲＡＭチップのいずれの列にアクセスされ
るべき第１のワードの位置が含まれているかを特定する
ため、メモリ要求アドレスの最下位寸たけ低位アドレス
・ビットが用いられる。デコード回路は、このようなア
ドレス・ビットに応答して、モジー−ルの対から１対の
ワードを同時に選択するための１対の出力信号を発生さ
せる。アドレス回路には、多重ビツト加算器回路、およ
び、メモリ（３６） 要求アドレスの列および行アドレス部分を蓄積するため
の１対の３状態で操作されるアドレス・レジスタが含ま
れている。

最下位アドレス・ビットが２次境界的な状態を表わす値
を有する毎に、加算器回路は低位の列アドレス・ビット
を１だけ増加させて、所望の対のワード位置のアクセス
を可能化させる。

上述の増加操作はメモリの全体的な遂行をおくらせると
いうことが見出された。その理由は、各各のアドレス操
作に割当てられた時間には、アドレス増加のために必要
とされる時間が含まれなければならないということであ
る。上述のアドレス操作配列におけるデコーダ回路では
、２次境界的な状態にはない間に、アドレスを増加する
ことの必要性を除去することによってメモリの遂行能力
が向上されるものではあるが、相異なるメモリ構成のた
めに２次境界的な状態がしばしは生起する状況下ではこ
の利点は減少される。

したがって、この発明の目的は、１対のメモリ・モジー
−ルから１対のワードを読出すだめのアドレスを発生さ
せるメモリ・システムを提供することにある。

この発明の別異の目的は、多重ワード・パスに結合され
るメモリ・システムから少なくとも１対のワードを読出
すアドレスを与えるため、回路およびおくれを最少なら
しめる方法および装置を提供することにある。

発明の要約 上述および別異の目的は、分離したデータ・レジスタ回
路を通して多重ワード・バスに対して操作的に結合され
ている、少なくとも１対の独立してアドレス可能なメモ
リ・モジー−ル・ユニットが含まれる、この発明のメモ
リ・サブシステムの好適実施例において達成される。各
々のメモリ・モジー−ル・ユニットには、多くの列のラ
ンダム・アクセス・メモリ（ＲＡＭ　）チップが含まれ
ている。

この発明によると、メモリ・サブシステムによって受入
れられた各々のメモリ要求に関連しているアドレスは、
コード化されて、最上位または高位アドレス・ビットが
、アクセスされるべき第１のワードの位置が、ＲＡＭチ
ップのいずれの列に含まれているかを特定するようにさ
れる。次に下位のまだは低位のアドレス・ビットは、ア
クセスされるべき第１のワードの位置のＲＡＭチップ・
アドレスを特定する。

メモリ・サブシステムには、更に、共通アドレス操作回
路および共通タイミング回路が含まれている。アドレス
回路には、多重ビット加脣器回路、および、バスから受
入れられたメモリ要求アドレスのチップ・アドレスの列
および行アドレス部分を蓄積するだめの１対の３状態で
操作されるアドレス・レジスタが含まれている。双方の
レジスタの出力端子は、アドレス多重化のために相異な
るメモリ・モジュール・ユニットに加えられるアドレス
・ラインの組に対して共通に結合されている。

これに加えて、偶数メモリ・アドレスに指定された行ア
ドレス部分ユニットを蓄積するレジスタに加えられる低
位アドレス・ラインは、加算器回路に対して並列に加え
られている。加算器回路の出力はマルチプレクサ回路に
加えられ、これは、また、列アドレス部分を蓄積するレ
ジスタにも加えられる低位列のアドレス・ビットを受入
れるように結合されている。マルチプレクサ回路の出力
は、偶数アドレスを指定されるメモリ・モノニール・ユ
ニットのための低位アｌゝレス・ビットのソースと１つ
結合されている。

メモリ要求に応答して、タイミング回路はタイミング信
号のシーケンスを発生させて、アドレス・レジスタおよ
びマルチプレクサ回路の条件づけをし、列および行アド
レスをメモリ・モジュール・ユニットのアドレス・ライ
ンの組に対して連続的に加えて、複数個の連続的なワー
ド位置をアクセスするようにさせる。即ち、低位列のア
ドレス・ビットは、マルチプレクサ回路を介して偶数メ
モリ・モジー−ルに伝送される。このような伝送に並行
して、修正された、または修正されない低位行のアドレ
ス・ビットは加算器回路を通され、そのあとで、マルチ
プレクサ回路を介して偶数メモリ・モジー−ルに伝送さ
れ、同時に、行アドレス部分のアドレス・ビットはメモ
リ・モジュール・ユニットのアドレス・ラインの組に加
えられる。

メモリ読出し要求の場合においては、複数個のワードは
、出力マルチプレクサ回路を通して多重ワード・バスを
含むワード・ラインの組に結合されているデータ・レジ
スタ回路に対して、同時的に読出される。最下位アドレ
ス・ビットの状態にしたがって、シングル・バス・サイ
クル操作の間、マルチプレクサ回路は、複数個のワード
をワード・ラインの組に対して選択的に加える。即ち、
最下位アドレス・ビットの値の関数として、偶数または
奇数ワードがワード・ラインの各々の組に対して加えら
れる。同様な態様で、データ・レジスタ回路および多重
ワード・バスに結合されているマルチプレクサ回路は可
能化されて、書込み操作の間に、バスから受入れられた
ワードをデータ・レジスタ回路を介して正しいメモリ・
モジュール・ユニットに１”込むようにされる。

列アドレス部分の伝送の間、最下位アドレス・ビットが
２次境界的なアドレス状態を指示する所定の値を有する
毎に、加算器回路は低位行の了ドレス・ビットを１だけ
増加して、メモリ・モジュール・ユニット内の所望の連
続した対のワード位置をアクセスすることを可能化させ
る。しかしながら、メモリ要求が実際の境界アドレス状
態を指示するアドレスを特定したときはいつでも、境界
回路がアドレス状態を検出すると、タイミング回路に、
複数個のものの第１のワード位置をアクセスするための
タイミング信号だけを発生させるようにする。

上述の配列では、シングル・バス・サイクル操作の間に
、最少のおくれをもって、複数個のメモリ・モノー−ル
・ユニットにおける複数個の連続的なワード位置を同時
的にアクセスするための所望のアドレスを用意すること
ができる。これは、システムの遂行能力に逆効果を与え
ることなく達成される。即ち、正常には第１にメモリ・
モジー−ル・ユニットに伝送される列アドレス部分を増
加することに代えて、この発明のアドレス操作装置では
、メモリ・モ、ジュール・ユニットに対する列アドレス
部分の伝送の間に、行アドレス部分の増加または修正の
操作がなされる。したがって、増加操作の結果は既に完
了されていることから、行アドレス部分はいかなるおく
れもなしに伝送されうるものである。

好適実施例においては、３ビツト加算器回路ば１ワード
おきにチップ・アドレスをまたけ増加させる（即ち、最
下位ビットが値“′１″を有しているとき）。かくして
、境界状態は、ワード１５またはモノ−口１６をベース
にして生起する。加算器のサイズを増大させることによ
り、境界状態は更に伸長されうるものである。

その構成および操作方法の双方については、更に別異の
目的および利点とともに、この発明を特色であるものと
信じられる新規な特徴は、添付図面に即して考察された
とき、以下の説明からよりよく理解されるところである
。しかしながら、図面の各々は例示および説明の目的で
のみ与えられたものであって、この発明の限界を規定し
ようとする意図のものではないことは明白に理解される
べきである。

（４３） 第１図のシステムの一般的な説明 第１図には、この発明の装置を含むデータ処理システム
が例示されている。この図面を参照すると、該システム
にはｎ個のメモリ・サブシステム２０−１〜２０−　ｎ
および中央処理ユニット（ＣＰＵ）４０に結合された多
重ライン・パス１０が含まれている。メモリ・コントロ
ーラだけが示されているけれども、第１図のシステムに
は、正常では、１９７６年１２月２８日発効された米国
特許第４．．０００，４８５号に開示されたような別異
のユニットが含まれていることが認められる。メモリ・
サブシステムの各々には、Ａ　””　Ｄと記号の付され
た４個のメモリ・モジュールをアドレスするメモリ・コ
ントローラ（即ち、２００−１〜２００−ｎ）が含まれ
ている。

ＣＰＵ　４０はマイクロプログラム式の処理ユニットで
あって、これはこの発明のためには、設計上は通常と考
えられるものである。１９７８年１月５日に第８６７．
２６６号として出願され、本願と同一の譲受人に対して
譲渡された、パ多重の未処理情報に対処するシステム″
なる特許出願に加えて、（４４） 上記の共願の特許出願にあっては、更に詳細な事項につ
いて考察されている。また、ここに参照された、°゛メ
インデータ処理システム・ユニットと中央サブシステム
との間の情報転送をコントロールするだめのインタフェ
ース″なる、ＧｅＯｒｇｅＪ−Ｂａｒｌｏｗによる関連
された特許出願にあっても考察されている。

各コントローラおよびメモリ・サブシステムと同様に、
ＣＰＵ４０は、米国特許第４，０００，４８５号に開示
されたような所定の態様で、バス１０上で通信される。

簡単にいえば、通信を希望するユニットはパス・サイク
ルを要求し、パス・サイクルが許容されたときには、ユ
ニットはパマスタ″になり、そして、システム内のいか
なる別異のユニットでモ°′スレーブ″としてアドレス
することができる。応答を要求する（例えば、メモリ読
出し操作）それらのバス交換の場合、結果的に″マスタ
″にされているユニットは自己を識別し、また、″スレ
ーブ″ユニットに対して、応答が要求されていることを
指示する。スレーブが応答できるようにされているとき
（例えば、要求された情報を獲得する）、それはパマス
タ″としての役割を果すようにして、要求しているユニ
ットに対する情報の転送を始める。かくして、多くのパ
ス・サイクルは遂行されている操作のタイプに依存して
変動される。第２図に関連して検討されるコントロール
・ラインに印加される信号の状態を変更することにより
、あるユニットは別異のユニットを指定することができ
、サイクルまたは操作のタイプが開始され、または遂行
される。

分散されたタイ・ブレーク回路網はパス・サイクルを許
容し、捷だ、パス１０の使用に対する同時的な要求を解
決する。パス１０の物理的な位置を基本にして優先権が
許容され、最高の優先権はパス上の第１のユニットに対
して支えられるようにされる。代表的なシステムにおい
ては、メモリ・サブシステムが最高の優先権が許容され
、ＣＰＵの優先権は最低にされて、別異のユニットはそ
れらの遂行の要求に基づいて位置づけられる。

メモリ・ザプンステム・インタフェース第３図のコン）
ｏ−ラを説明するのに先立って、各コントローラとバス
１０との間のインタフェースを構成する多くのラインが
あることが認められる。図示されるように、インタフェ
ース・ラインには、多くのアドレス・ライン（ＢＳＡＤ
　ＯＯ、ＢＳＡＰｏｏ）、２セツトのデータ・ライン（
ＢＳＤＴＯＯ−１５゜ＢｓＤｐｏｏ　、　ＢＳＤＰＯ８
）および（ＢＳＩ）Ｔ　］　６−３１．ＢＳＤＰｌ　６
　、　ＢＳＤＰ　２４　）、多くのコントロール・ライ
ン（ＢＳＭＲＥＦ　−ＢＳＭＣＬＲ）、多くのタイミン
グ・ライン（ＢＳＲＥＱＴ　−ＢＳＮＡＫＲ）、および
、多くのタイ・ブレーク回路網ライン（ＢＳＡＵＯＫ　
−ＢＳＩＵＯＫ　、　ＢＳＭＹＯＫ　）が含まれている
。

上記インタフェース・ラインの説明は、次のセクション
において、より詳細になされる。

ＢＳＡＤ　ＯＯ−ＢＳＡＤ　２３ バス・アドレス・ラインは、２４ビツトのアドレスをコ
ントローラ２００に対して、またけ１６ビツトの識別信
号をコントローラ２００からバスに対して（スレーブ・
ユニットによる受入れのため）伝送するために、バス・
メモリ参照ラインＢ　ＳＭＲＥＦと関連して用いられる
２４ビツト巾の経路に構成されている。メモリ・アドレ
ス操作のために用いられたとき、ラインＢＳＡＤ　ＯＯ
−ＢＳＡＤ　Ｏ３に印加された信号は特定の５１２にワ
ードのモノーールを選択し、ラインＢＳＡＤ　Ｏ４−Ｂ
ＳＡＤ　２２に印加された信号は該モジュール内の５１
２にワードの１個を選択し、これに対して、ラインＢＳ
ＡＤ　２３に印加された信号は選択されたワード内のバ
イトの１個を選択する（即ち、ＢＳＡＤ２３＝１−右バ
イト；ＢＳＡＤ　２３二〇−左バイト）。

識別のために用いられたとき、ラインＢＳＡＤ　Ｏ０−
ＢＳＡＤＯ７は使用されない。ラインＢＳＡＤＯ８−Ｂ
ＳＡＤ　２３は、先のメモリ読出し要求の間にコントロ
ーラ２００に対して伝送されるときに、受入れユニット
の識別を搬送する。

ＢＳＡＰ　ＯＯ バス・アドレス・パリティ・ラインは、ラインＢＳＡＤ
　ＯＯ−ＢＳＡＤ　Ｏ７に印加されたアドレス信号のた
めの奇数パリティ信号を供給する双方向性のラインであ
る。

データ・ライン ＢＳＤＴＯＯ−ＢＳＤＴｌ、　５　、　ＢＳＤＴｌ、　
６−　ＢＳＤＴ３１バス・データ・ラインのセットは、
遂行されている操作のサイクルの関数として、データま
たは識別情報を伝送するだめの３２ビツトまたは２ワー
ド巾の双方向性の経路を構成する。

操作の書込みサイクルの間、バス・データ・ラインは、
ラインＢＳＡＤ　ＯＯ−ＢＳＡＤ　２３に印加されたア
ドレスによって特定された位置においてメモリに書込ま
れるべき情報を伝送する。操作の読出しサイクルの第１
の半分の間に、データ・ラインＢＳＤＴ　ＯＯ−ＢＳＤ
Ｔ　１５は、コントローラ２００に対して識別情報（チ
ャネル・ナンバ）を伝送する。

読出しサイクルの第２の半分の間に、データ・ラインは
、メモリから読出された情報を伝送する。

ＢＳＤＰＯＯ、ＢＳＤＰＯ８、ＢＳＤＰＩ　６　、　Ｂ
ＳＤＰ２４バス・データ・・やリティ・ラインは、以下
のようにコード化された奇数・ｏ　ＩＪティ信号を供給
する２セツトの双方向性のラインである。

ＢＳＤＰ　ＯＯ−ラインＢＳＤＴ　ＯＯ−ＢＳＤＴＯ７
（左バイト）に印加された信号のための奇数パリティ。

ＢＳＤＰ　Ｏ８＝ラインＢＳＤＴ　Ｏ８−ＢＳＤＴ　１
−５　（右バイト）に印加された信号のための奇数・、
ＯＩＪティ。

ＢＳＤＰ　１６　＝ラインＢＳＤＴ　１６−　ＢＳＤＴ
　２３に印加された信号のための奇数パリティ。

ＢＳＤＰ２４＝ラインＢＳＤＴ　２４−　ＢＳＤＴ　３
１に印加された信号のための奇数・’Ｅ’　ＩＪティ。

コントロール・ライン ＢＳ皿ＥＦ バス・メモリ参照ラインは、バスからメモリ・コントロ
ーラ２００まで延びている。真の状態にセットされたと
き、このラインは、コントローラ２００に対して、ライ
ンＢＳＡＤ　ＯＯ−ＢＳＡＤ　２３には完全なメモリ・
コントローラ・アドレスが含マれていること、および、
特定位置に対する書込みまたは読出し操作を遂行してい
ることを信号する。

偽の状態にリナノトされたとき、該ラインは、コントロ
ーラ２００に対して、ラインＢＳＡＤＯＯ−ＢＳＡＤ　
２３にはコントローラ２００に対してではなく、別異の
ユニットに向けられた情報が含凍れていることを信号す
る。

Ｂ　ＳＷＲＩ　Ｔ パス書込みラインは、バスからメモリ・コントローラ２
００に延びている。このラインは、真の状態にセットさ
れたとき、真にされているラインＢＳＭＲＥＦと関連し
て、コントローラ２００に対し、操作の書込みサイクル
を遂行することを信号する。

偽の状態にリセットされたとき、このラインは、真にさ
れているラインＢ　ＳＭＲ３Ｆと関連して、コントロー
ラ２００に対し、操作の読出しサイクルを遂行すること
を信号する。

５ＢＹＴＥ バス・ハイド・サイクル、バスカラコントローラ２００
まで延びている。このラインは、真の状態にセットされ
たとき、コントローラ２［）Ｏに対して、ワード操作よ
りもバイト操作を遂行すべきであることを信号する。

５ＬＯＣＫ バス°じツク・サイクル、ハスからコア）ローラ２００
まで延びている。真の状態にセットされたとき、このラ
インは、コントローラ２００に、コントローラ２００に
含まれているメモリ・ロック・フリップ・フロップの状
態のテストまたは変更を実行することの要求を信号する
。

Ｂ５５）（ＢＣ バス・セカンド・ハーフ・バス・サイクル・ラインは、
コントローラ２００によってバスに印加された現在の情
報は先の読出し要求によって要求された情報であること
を、ユニットに信号するために使用される。この場合、
コントローラ２００および該情報を受入れているユニッ
トの双方は、初期サイクルの始めからコントローラ２０
０が伝送を完了するまで、全てのユニットに対してビジ
ィである。

このラインは、そのメモリ・ロック・フリップ・フロッ
プをセントまたはりセットするために、ＢＳＬＯＣＫラ
インと関連して使用される。ユニットが読出しまたは書
込みを要求していて、ラインＢＳＬＯＣＫが真であると
きは、ラインＢ５５ＨＢＣは、真であるとき、コントロ
ーラ２００に対してそのロック・フリップ・フロップを
リセツトすることを信号する。偽の状態にあるとき、そ
れはコントローラ２００に対してそのロック・フリップ
・フロップをテストし、セントすることを信号するＯＳ
ＭＣＬＲ バス・マスク・クリア・ラインは、バスからコントロー
ラ２００まで延びている。このラインが真の状態にセッ
トされているとき、それはコントローラ２００に対して
、コントローラ２００内の所定のバス回路をゼロにクリ
アするようにする。

５ＤＢＷＤ ダブル・ワード・ラインは、コントローラ２００からバ
ス１０１で延びている単穴方向性のラインである。この
ラインＵ　、ＢＳＤＢＰＬラインとともに、読出し要求
の間に、いかに多くのデータ・ワードが、捷だどのよう
なフォーマットでメモリ・コントローラ２００によって
供給されているかを指示するために使用される。メモリ
・コントローラ２００からの読出し応答サイクルの間に
、ラインＢＳＤＢＷＤの状態は、１個または２個のデー
タ・ワードがバス１０に印加されているかどうかを指示
する。ラインＢ　５ＤＢＷＤが２進１の状態にされたと
き、これは２個のワードが伝送されていることを指示す
る。１個だけのワードが伝送されているとき、ラインＢ
ＳＤＢＷＤは２進Ｏにされる。

５ＤＢＰＬ ダブル・プル・ラインは、コントローラ２００とバス１
０との間で延びている双方向性のラインである。このラ
インは、ラインＢ　ＳＤ　ＢＷＢとともに、応答が初め
のものか（終シのものではない）、または、要求された
データの最後のユニットであるかどうかを指示する。

バス・ハンドシェイク／タイミング・ラインＢ　Ｓ　Ｒ
ＥＱＴ ハス要求う（ｙｌｒＬ、バスとコントロー、’２００と
の間で延びている双方向性のラインである。真の状態に
セットされているとき、それはコントロ−ラ２００に対
して別異のユニットがバス・サイ１クルを要求している
ことを信号する・偽の状態にリセットされているとき、
それはコントローラ２００に対してバス要求の未定ガパ
スはないことを信号する。このラインは、読出しのセカ
ンド・・・−フ・バス・サイクルを要求するためにコン
トローラ２００によって真の状態にされる。

５ＤＣＮＮ データ・サイクル・ラインは、バスとコントローラ２０
０との間で延びている双方向性のラインである。真の状
態にされたとき、ラインは、コントローラ２００に対し
て、あるユニットが要求されていたバス・サイクルが許
可されて、別異のユニットのためにバス上で情報が配さ
れたことを信号する。

コントローラ２００は、該ラインを真の状態にして、要
求されたデータがあるユニットに対して返送されている
ことを信号する。これに先立って、コントローラ２００
はバス・サイクルを要求して、許可されていることにな
る。

（５５） ５ＡＣＫＲ バス・アクノレツジ・ラインは、バスとコントローラ２
００との間で延びている双方向性のラインである。コン
トローラ２００によって２進１にセントされたとき、ラ
インは、読出し第１ハーフのバス・サイクルまたは書込
みサイクルの間にバスによる伝送を受入れていることを
信号する。読出し第２ハーフのバス・サイクルの間に、
このラインは、要求を出したユニットによって２進１に
セントされたとき、コントローラ２００に対して伝送に
ついてのその受入れを信号する。

５ＷＡＩＴ バス待機ラインは、バスとコントローラ２００との間で
延びている双方向性のラインである。コントローラ２０
０によって真または２進ｌにセントされたとき、それは
、要求しているユニットに対して、コントローラはこの
時の伝送を受入れることができないことを信号する。そ
のあと、ユニットは、コントローラ２００が伝送を承認
するまで連続的な再試行を始める。コントローラ２００
（５６） は、次の状態の下でＢ　ＳＷＡ　Ｉ　Ｔラインを真にセ
ットする０ １　操作の内部的な読出しまたは書込みサイクルを遂行
中である。

２、読出し第２ハーフ・バス・サイクルを要求している
。

３　リフレッシュ操作を先行している。

４　リフレッシ−操作を遂行している。

５、　開始モードにされたときにビジィである。

Ｂ　ＳＷＡ　Ｉ　Ｔラインがあるユニットによって真ま
たは２進１にセットされているとき、これは、コントロ
ーラ２００に対して、データは要求しているユニットに
よって受入れられておらず、その現在のバス・サイクル
操作を終了させることを信号する。

５ＮＡＫＲ バス・ネガティブ・アクノレツジ・ラインは、バスとコ
ントローラ２００との間で延びている双方向性のライン
である。このラインがコントローラ２００によって真ま
たは２進】にセットされているとき、それは特定の伝送
を拒否していることを信号する。コントローラ２００は
、以下のようにラインＢＳＮＡＫＲを真にセットする。

１、　メモリ・ロック・フリップ・フロップが２進１に
セットされる。そして、 ２　要求がテストされ、ロック・フリップ・フロップを
セットする（ＢＳＬＯＣＫは真、そして、Ｂ５５ＨＢＣ
は偽）。

全ての別異の場合において、メモリ・ロック・フリップ
・フロップがセントされているとき、コントローラ２０
０はＢＳＡＣＫＲラインー５たはＢ　ＳＷＡ　Ｉ　Ｔラ
インを介して応答を発し、または、応答を発しない。

Ｂ　５ＮＡＫＲラインが、あるユニットによって真にさ
れているとき、これは、コントローラ２００に対して、
データが該ユニットによって受入れられておらず、その
サイクル操作を終了させることを信号する。

タイ・ブレーク・コントロール・ラインＢＳＡＵＯＫ　
−Ｂ］ＵＯＫ タイ・ブレーク回路網ラインは、バスからコントローラ
２００４で延びている。これらのラインは、コントロー
ラ２００に対して、よシ高次の優先権をもつユニットが
パスの要求をしたかどうかの信号をする。これらのライ
ン上の全ての信号が２進１であったとき、これは、コン
トローラ２００に対して、ＢＳＤＣＮＮラインを２進１
にすることができる時点でパス・サイクルが許可された
ということを信号する。該ライン上の信号のいずれか１
個が２進０であったとき、これは、コントローラ２００
に対して、パス・サイクルは許可されておらず、また、
ラインＢＳＤＣＮＮを２進１にすることが禁止されてい
ることを信号する。

Ｂ　ＳＭＹＯＫ タイ・ブレーク回路網ラインは、コントローラ２００か
らパスに対して延びている。コントローラ２００は、こ
のラインを偽または２進Ｏの状態にして、より低次な優
先権の別異のユニットに対してバス要求を信号する。

第３図には、この発明の原理を用いて構成されたコント
ローラ２００−］を含んでいるメモリ・サブシステム２
０−１の好適実施例が示されている。

第１図を参照すると、コントローラ２００−］はメモリ
・セクション２１０の２個の２５６にワード・メモリ・
モジュール・ユニット２　＋　Ｏ−２桧よび２］、０−
４をコントロールスル。ブロック２１０−２および２１
０−４のモジュール・ユニットには、ブロック２　］、
　Ｏ−２０および２　］、　Ｏ−４０に対応する高速Ｍ
ＯＳランダム・アクセス・メモリ集積回路、および、ブ
ロック２１０−２２〜２１０−２６および２１０−４２
〜２１０−４６に対応するアドレス・バッファ回路が含
捷れている。各々の２５６にメモリ・ユニットは、第４
ｃ図により、部組に例示されているような１ビツト×６
４にワードのグイナミソクＭＯ８ＲＡＭチップから構成
されている。特に、第４ｃ図を参照すると４、各々の２
２ビツトＸ２５６にメモリ・モジュールに（４］　ビッ
トＸ　８８　＋　６５　＋５３４　（６４Ｋ）ワードの
チップが含まれていることが認められる。各チップ内に
は、２５６列×２５６行の蓄積セルのマ）　ＩＪクスか
ら成る多くの蓄積アレイが設けられている。

コントローラ２００−］には、メモリ・タイミング（ｇ
　号を発生させ、リフレッシ−操作、コントロール操作
、データ伝送操作、アドレス分散およびデコード操作、
および、パス・インタフェース操作を遂行するために必
要とされる回路が含まれている。このような回路は第３
図の別異のセクションの一部として含まれている。

該セクションに含せれているものは、タイミング・セク
ション２０４、リフレッシュ・コントロール・セクショ
ン２０５、データ・コントロール・セクション２０６、
アドレス・セク／−Ｊン２０７、読出シ／書込ミコント
ロール・セクション２０８、データ・イン・セクション
２０９、パス・コントロール回路セクション２１］、メ
モリ初期化回路セクション２１２、および、パス・ドラ
イバ／レシーバ回路セクション２１３である。

パス・コントロール・セクションｚ１１１１ｊ：、ンン
グルおよびダブル・ワード操作のだめのパス・サイクル
要求を発生させ、また受入れるだめの信号を発生させる
論理回路が含まれている。第３図から認められるように
、これらの回路は別異のセクションの回路と同様に設計
的には通常のものであるセクション２］３のドライバ／
レシーバ回路を介してパスに結合されている。セクショ
ン２１】にはタイ・ブレーク回路網回路が含捷れており
、これはユニットのパス上での物理的な位置に基づいて
要求についての優先権を決定する。パス１０の最左側ま
たはボトム位置に配されている第１図のメモリ・コント
ローラ２００−］は最高位の優先権が割当てられ、これ
に対して、パスの最高位またはｌ・ノフ０位置に配され
ている中央処理ユニット（ＣＰＵ）　４０は最低の優先
権にされている。パス操作に関する更に別異の情報のた
めには、１９７６年１２月２８日発効の米国特許第４，
０００，４８５号が参照される。

第４ａ図に詳細に示されているタイミング・セクション
２０４には、メモリの読出しおよび書込みサイクル操作
から必要とされるタイミング信号のンーケンスを発生す
る回路が含まれている。第３図から認められるように、
このセクションは、セクション２０５，２０６，２０７
，２０８゜２１１．２１．３および２１５との間で信号
の送受信をする。

第４ｂ図により詳細に示されているアドレス・セクショ
ン２０７には、リフレッシュ操作、初期化および読出し
／書込み選択のために必要とされるアドレス信号をデコ
ードし、発生し、分散する回路が含１れている。該セク
ション２０７は、ＢＳＭＲＥＦラインからのメモリ参照
コントロール信号に加えてラインＢＳＡＤ　ＯＯ−ＢＳ
ＡＤ　２３からのアドレス信号を受入れる。これに加え
て、セクション２０７は、セクション２０４，２０５，
２１２および２１５からのコントロールおよびタイミン
グ信号を受入れる。

メモリ初１１　Ｋヒセクション２１２には、コントロー
ラ回路を初期または所定の状態にクリアするだめの、設
計的には通常の回路が含１れている。

読出シ／−Ｖ！）込ミコントロール・セクション２０８
には、設計的には通常のレジスタおよびコントロ（６３
） 一ル論理回路が含まれている。レジスタ回路は、ＢＳＷ
ＲＩＴ　、　ＢＳＢＹＴＥ、　ＢＳＤＢＰＬ　、　ＢＳ
ＢＹＴＥおよびＢＳＡＤ２３ラインの状態に対応する信
号を受入れ、そして蓄積する。コントロール回路は、レ
ジスタ回路からの信号をデコードして、信号を発生し、
これらはセクション２０４，２０７および２１０に印加
されて・コントローラが書込み操作によって追従される
読出し、書込みまたは読出しをするかどうかを規定する
ようにされる（即ち、バイト・コマンドのため）。

リフレッシュ・セクション２０５にハ、メモリの内容を
周期的にリフレッシ−するだめの回路が含まれている。

セクション２０５は、セクション２０４からタイミング
およびコントロール信号を受入れて、セクション２０４
，２０７，２０８および２１２に対してリフレッシュ・
コマンド・コンＩ・ロール信号を供給する。更に詳細に
は、リフレッシ−・コマンド（ＲＥＦＣＯＭ　）信号を
発生させるための回路が開示されている米国特許第１１
，１．８５，３２３号が参照される。

（６４） ブロック２０９−／Ｉのデータ・イン・セクション２０
９の回路には、１対のマルチプレクサ回路およびセクシ
ョン２０６からの信号を受入れるように結合されている
アドレス・レジスタが含まれている。設計的には通常の
マルチプレクサ回路は、２セツトのパス・ラインＢＳＤ
Ｔ　ＯＯ−１，５およびＢＳＤＴ１６−３１からのデー
タ・ワードを受入れて、書込みサイクル操作の間に、出
力ラインのセラ）ＭＤｒＥｏｏｏ−０１５秒よひＭＤＩ
ｏｏｏｏ−０１５を介して、正確なメモリ・モノニール
に適切なワードを印加する。即ち、マルチプレクサ回路
は、２１２からの初期化信号が２進Ｏであるとき（即ち
、初期化モードにない）、ＡＮＤケゞ−）　２０９−１
０によって発生された信号ＭＯＷＴＥＳ　Ｏ００によっ
て選択的に可能化さレル。ＡＮＤ　ケゝ−）　２０９−
１０ｕ、、”ス・アドレス・ビット２２（即ち、信号Ｂ
ＳＡＤ　２２　）およびコントローラが］込み操作をし
ているかどうか（即ち、信号ＢｓＷＲｘＴ）の関数とし
て信号ＭＯＶ／Ｉ’ＥＳ　０００を発生させる。再込み
操作の間、信号ＭＣ）ＷＴＥＳ　Ｏ００で、正しいメモ
リ・ユニットに印加されるべき正しい（６５） データ・ワード（即チ、パス・ラインＢＳＤＴ　ＯＯ−
１５またｉｄ　ＢＳＤＴ　］　６−３１に印加されるデ
ータ）が選択される。これは書込み操作を可能化して、
いかなるワード境界でも開始するようにされる。

読出し操作の間、マルチプレクサ回路は、パス・ライン
ＢＳＤＴＯＯ−１５から受入れられたモノユ〜ル識別情
報をアドレス・パス・ライフ　ＢＳＡＤ　Ｏ８−２３に
戻して印加するように条件づけられている。これは、ラ
インＢＳＤＴ　ＯＯ−１５に印加された信号をセクショ
ン２０６の偶数データ・レジスタ２０６−８に負荷する
ことによって行われる。とれは、次いで、ブロック２０
９−４のアドレス・レジスタ・ラッチを、パス・ライン
ＢＳＤＴ　ＯＯ−１，５を介して伝送されたモノ−５−
ル識別情報と一緒になるようにする。このことはこの発
明の理解とは関係がないことであるから、これ以上の説
明はされない。

データ・コントロール・セクション２０６ＫＨ２２セツ
トの３状態に操作されるデータ・レジスタ２０６−８お
よび２０６−１０、セクション２１０の偶数および奇数
メモリ・ユニソ）　２］０−２０および２１０−４０に
対してデータの書込みおよび／または読出しを可能化さ
せるコントロール回路と関連されたマルチプレクサ回路
２０６−１．６および２０６−１８が含まれている。例
えば、ダブル巾の読出しサイクル操作の間、オペランド
または命令信号はユニット２１０−２０および２１０−
４０から流出されて、偶数および奇数出力レノスタ２０
６−８および２０６−１０に入れられる。書込みサイク
ル操作の間、信号ＭＤＩＥ０００−１５および（社）１
００ＯＯ−１５はセクション２０９−４を介してバスか
ら１対のレノスタ２０６−８および２０６−１０の最上
位部分に負荷されて、セクション２１０の奇数または偶
数ユニットに書込まれる。

コントローラ２００−１にはエラー検出・訂正（ＥＤＡ
Ｃ’）装置が含まれており、ここに、各々のワードには
１６個のデータ・ビットと６個のチェック・ビットが含
まれており、データ・ワードにおけるシングル・ビット
・エラーは検出および訂正をし、データ・ワードにおけ
るダブル・ビット・エラーは検出して、訂正なしの信号
をするためにニーダ／デコーダ回路２０６−１２および
２０６−１４が含まれている。これらの回路は、１９７
８年２月７日に発効された米国特許第４．０７２，８５
３号に開示された回路の形式をとっている。これに加え
て、セクション２０６は、データ・ラインＢＳＤＴ　０
０−１５から受入れられて、アドレス・ラインＢＳＡＤ
　００−２３を介してレノスタ２０９−４に蓄積された
識別情報を返すことを可能化させる。

完全のために、キュー・コントロール・セクション２１
５もまたコントローラ２００−１の一部として含まれて
いる。このセクションには、複数個のメモリ要求を同時
に処理するだめのアドレスおよびコントロール情報を蓄
積するだめの回路が含まれている。第３図から認められ
るように、セクション２１５は、セクション２０４，２
０５゜２０７．２１１および２１２からのコントロール
信号を受入れる。該セクションは、図示されるように、
セクション２０４，２０６，２０７および２０８に対し
てコントロール信号を供給する。このセクションの操作
はこの発明の理解には関係がないととから、ここではよ
り詳細な説明はされない０ 上記セクションの関係のある部分は、第４ａ〜４ｃ図を
参照してより詳細に説明される。

コントローラ・セクションの詳細な説明それらのセクシ
ョンのみが、ここで説明されるこの発明の理解に必要な
ものであると考えられる。

残余のセクションに関する更に別異の情報のためには、
関連特許出願または米国特許第４．１８５，３２３号が
参照される。

セクション２０４およびセクション２０６第４ａ図には
、セクション２０４のタイミング回路が、より詳細に例
示されている。該回路は、設計的には通常の、図示され
ない、ディレィ・ライン・タイミング発生器回路から、
入力タイミング・ノぐルス信号ＤＬＹＩＮＮＯ１０、Ｔ
ＴＡＰ　Ｏ１０１０およびＴＴＡＰ　Ｏ２０１０を受入
れる。このような回路は、米国ｌ侍許第４，１８５，３
２３号に示されたタイミング発生器回路の形式をとって
いる。該タイミング発生器回路は、２進１に切換えられ
た信号ＭＹＡＣＫＲＯ］　０に応答して、１対の直列に
結合された２００ナノ秒のディレィ・ラインを介して一
連のタイミング・・ξルスを発生させる。これらのパル
スはブロック２０４０回路と関連して、メモリ・サイク
ル操作の間に、残余のセクションのためのタイミングを
設定する。

これに加えて、ブロック２０４の回路６−１、セクショ
ン２０７からの境界信号ＭＹＢＮＤＹ　Ｏ１０およびア
ドレス信号ＬＳＡＤ　２２２００およびＬＳＡＤ　２２
２１０を受入れる。また、セクション２１２はセクショ
ン２０４に対して初期信号ＩＮＩＴ■Ａ１００を印加す
る。信号１ｖＩＹＢＮＤＹＯ１０は、２進１にされたと
きに信号ＲＡＳＩＮＨＯ１０を２進ＯにするＮＯＲゲー
ト２０４−５に印加される。直列に結合されたＡＮＤゲ
ート２０４−７は、初期化信号、図示されないセクショ
ン２０５内の回路によって発生されたりフレッシー・コ
マンド信号ＲＥＦＣＯＭ　１００を論理的に組合せて、
信号ＲＡＳＩＮＨＯＯＯを生成させる。ＮＡＮＤグ〜ト
２０４−８は、信号ＲＡＳＩＮＨＯＯＯおよびアドレス
信号ＬＳＡＤ　２２２１０を組合せて、偶数列ストロー
ブ禁止信号ＥＲＡＳ　ＩＨＯＯＯを生成させる。該信号
は、ＡＮＤケ゛−ト２０４−１を介して信号ＤＬＹＩＮ
Ｎ　Ｏ１０から引出されたタイミング信号ＭＲＡＳＴＴ
　Ｏ１０と組合わせるため、ＡＮＤケ゛−ト２０４−１
．０に印加される。結果としての出力信号ＭＲＡＳＴＥ
　Ｏ１０は、偶数スタック・ニー”ソ）２］０−２０の
ＲＡＳタイミング入力に印す日される。

ＮＡＮＤケ８〜）　２０４−１４は、信号ＢＡＳＩＮＨ
Ｏ１０およびＬＳＡＤ　２２２００を組合せて、奇数列
禁止信号０ＲＡＳＩＨ０００を生成させる。この信号は
ＡＮＤゲート２０４−１７においてタイミング信号ＭＲ
ＡＳＴＴ　Ｏ１０と組合わされて、列タイミング信号Ｍ
ＲＡＳＴＯＯ１０を発生させる。この信号は、奇数スタ
ック・ユニット２１４−４０のＲＡＳタイミング入力に
印加されるＯ 第４ａ図から認められるように、ＡＮＤゲート２０４−
１１ｉ、リフレッシュ・コマンドがないとき（即ち、信
号ＲＥＦＣＯＭＯＯＯ＝　１　）　、偶数データ・レジ
スタ２０６−８の中間部のＧ入力端子に対して、タイミ
ング信号ＭＤＯＥＣＴ　Ｏ００を印加する。同様にして
、ＡＮＤｒ−ト２０４−１５は、奇数データ・レジスタ
２０６−１０の中間部のＧ入力端子に対して、タイミン
グ信号ＭＤＯＯＣＴ　０００を印加する。ＡＮＤケ９−
ト２０４−３は、信号ＭＲＡＳＴＴ　Ｏ１０、ＲＥＦＣ
ＯＭ　１００およびＴＴＡＰ　Ｏ］、　Ｏ］、　Ｏを組
合わせて、タイミング信号ＭＣＡＳＴＴ　Ｏ］、　Ｏを
発生させる。信号ＭＣＡＳＴＳ　Ｏ１０は、ＡＮＤ　）
ｆ″’−１−２０４−ｉを介して、偶数および奇数スタ
ック・ユニット２　］、　Ｏ−２０および２１０−４０
のＣＡＳタイミング入力に印加される。

同様なやり方で、ＡＮＤグー）　２０４−１９はタイミ
ング・アドレス信号ＭＣＡＳＡＤ　Ｏ１０を発生させる
。

信号ＭＣＡＳＡＤ　Ｏ１０は、ＡＮＤケゝ−）　２０４
−２０を介して、セクション２０７のアドレス回路に印
加される。

偶数および奇数データ・レジスタ２０６−８および２０
６−１０は３状態に操作される。特に、レジスタはＴｅ
ｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ社によって製造された
、５Ｎ７４Ｓ３７３と命名されているよりなり一タイプ
の平明なラッチ回路から構成されている。レジスタ回路
は、Ｇ入力端子に印加された信号が２進］であるとき、
Ｑ出力端子における信号はＤ入力端子に印加された信号
にしたがうという平明な意味をもつものである。即ち、
Ｇ入力端子に印加された信号が低になるとき、Ｑ出力端
子における信号はラッチされる。

レジスタ２０６−８および２０６−１０の出力端子は、
データ・ワード信号の対の多重化を可能化するために、
ワイアドＯＲ配列で共通に結合されている。

このような多重化は、第３図に示されたレジスタ２０６
−８および２０６−１０の別異のセクションの出力コン
トロール（ＯＣ）入力端子に印加された信号ＭＱ２ＥＬ
ＢＯＯＯ、ＭＱＩＥＬＢＯＯＯ、ＭＤＯＴＳＣＯＯＯお
よびＭＤＲＥＬＢ　０００の状態をコントロールするこ
とによって達成される。この操作は、Ｇ入力端子に印加
された信号に応答して生起するレジスタ・フリツク０・
フロップのランチ動作とは独ヴしている。

ケ゛　）　２０４．、．２２〜２０４−２６の直列に結
合されたブルーフ０Ｃ：、信号ＭＤＯＴＳＣ］　ＯＯお
よびＭＤＯＴＳＣＯＩＯの状態をコントロールする。Ａ
ＮＤケ”　　）　２０４−．２２は、読出しまたは書込
みサイクルの始めにおいて、タイミング信号ＤＬＹＩＮ
Ｎ　０１０およびＤＬＹＯ２０］、　ＯＯを受入れて、
パスからの識別情報の蓄積を可能化させる。これはこの
発明の理解に関係がないことから、信号ＰＶＬＳ　２０
２１０は２進Ｏ状態にあるように考えられうるものであ
る。読出し操作の間、読出しコマンド信号ＲＥＡＤＣＭ
　ＯＯＯは２進Ｏにされ、これでＡＮＤケ゛−）　２０
４−２６が信号ＭＤＯＴＳＣ１，００を２進０にするよ
うにされる。

信号ＭＤＯＴＳＣ１００は、２進０であるとき、レジス
タ２０６−８および２０６−１０の中間部を可能化させ
て、それらの内容をそれらの出力端子に印加するように
される。書込みサイクルの間、読出しコマンド信号ＲＥ
ＡＤＣＭ　ＯＯ，０が２進１にされたとき、ＡＮＤケ゛
−ト２０４２６は信号ＭＤＯＴＳＣ１００を２進１にす
る。これは前述されたことと反対の結果を生じる。

即ち、信号ＭＤＯＴＳＣ１，ＯＯは、レジスタ２０６−
８および２０６−１０の中間部について、それらの出力
をそれらの出力端子に印加することを禁止する。

レジスタ２０６−８および２０６−１０の最上位部は、
信号ＭＤＲＥＬＢ　Ｏ００が２進Ｏであるとき、それら
の内容をそれらの出力端子に印加するように可能化され
る。信＠ＭＤＲＢＬＢ　ｏ　ｏ　ｏは、この発明の目的
のために、２進１の状態にあるように考えられうるもの
である。かくして、レジスタの最下位部は、それらの入
力がそれらの出力端子に印加することが禁＋ｈされる。

レジスタ２０６−８および２０６−１０の最上位２部は
、セクション２１５によって発生された信号ＭＱＩＥＬ
Ｂ　ＯＱ　ＯおよびＭＱ２ＥＬＢ　０００の状態によっ
てコントロールされる。信号ＭＤＯＴＳＣＯＯＯは、２
進Ｏであるとき、セクション２］５からの信号ＱＩＴＲ
８Ｔ０１０およびＱ２ＴＲ８Ｔ　ＯＯＯの状態の関数と
して、レジスタ２０６−８４たは２０６−１０のいずれ
かの２個の最上位部の１個を可能化させる。信号ＱＩＴ
Ｒ３Ｔ０１０が２進１であるとき、信号Ｑ２ＴＲ８Ｔ　
ＯＯＯは２進Ｏであり、また、セクション２１５は信号
ＭＱ１１ｉＬＢ０００を２進Ｏにする。これはレジスタ
２０６−８および２４１６−１０の９１部を可能化させ
て、それらの内容をそれらの出力端子に印加する。これ
と反対処１信号Ｑ］、ＴＲ８Ｔ　Ｏ１０が２進Ｏである
とき、信号Ｑ２駆Ｔ０００は２進１であり、また、セク
ション２１５は信号ＭＱ］、ＥＬＢ　ＯＯＯを２進Ｏに
する。これはレジスタ２０６−８および２０６−１０の
０２部を可能化させて、それらの内容をそれらの出力端
子に印加する。

セクション２０７ 第４ｂ図には、アドレス・セクション２０７の別異セク
ションが例示されている。図示されるように、セクショ
ン２０７には、入力アドレス・セクション２０７−１、
アドレス・デコード・セクション２０７−２およびアド
レス・レジスタ・セクション２０７−４が含まれている
。

セクション２０７−１および２０７−２人力アドレス・
セクション２０７−１に（ｒｉ、最低位バス・アドレス
・ビット２２および高次チップ選択アドレス・ビット４
および５を蓄積するだめのレジスタ２０７−１２が含１
れている。３個の信号は、アドレス・ストローブ信号Ａ
ＤＤＳＴＲＯＯＯが２進Ｏにされたときに、レジスタ２
０７−１．２に負荷される。これはメモリがビジィにな
ったときに生起する（即ち、バス・サイクル／メモリ要
求を受入れる）。

３個のアドレス信号は、説明の便のために・ブロック２
１３のレシーバ回路を介してバス１０から受入れられて
いるものとして示されている。即ち、これらのアドレス
信号は、ソースとしてキー−・アドレス・レジスタをセ
クション２０７の一部として含１せるようにされる。こ
のようなキー−配列に関する更に別異の情報のためには
、１９８０年１０月３１日に第２０２，８２１号として
出願され、当譲受人に譲渡された、°′インタリーブさ
れたキュー装置を有するメモリ・コントローラ″°なる
、Ｒｏｂｅｒｔ　Ｂ−ＪｏｈｎｓｏｎおよびＣｈｅｓｔ
ｅｒ　Ｍ、　Ｎ１ｂｂｙの１共になされた特許出願が参
照される。

セクション２０７−１には、丑だ、ブロック２０７−１
５の境界検出回路が含捷れている。該回路にはＮＡＮＤ
ケ゛−）２０７−］６が含捷れており、これはＡＮＤゲ
ート２０７−１８を介してＤ−タイプ・フリップ・フロ
ップ２０７−１９のＤ入力端子に結合されている。

ＮＡＮＤケ゛−ト２０７−１６は、バス１０からメモリ
要求アドレス・ビン）　２２−１９を受入れる。ゲート
２０７−１６は、アドレス・ビット２２−１．９が全て
２進Ｏであったとき、出力の検出された境界信号ＤＢＳ
Ａ１６０００を２進０にする。全ての別異の場合におい
ては、信号ＤＢＳＡ１６０００は２進１である。ダブル
・ワード伝送が遂行されているときには、信号ＢＳＤＢ
ＷＤ　１１０は２進１である。信号ＤＢＳＡ　１６００
０は、２進１のとき、ＡＮＤグー）　２０７−１８で信
号ＢＯＵＮＤＹ１１０を２進１にするようにして、フリ
ップ・フロップ２０７−１９が２進１に切換えられるよ
うにされる。これは、いかなる境界条件の不存在も指示
する信号ＭＹＢＮＤＹ　Ｏ１０を２進１にする。信号Ｄ
ＢＳＡ１６０００が２進０に切換えられたとき、これは
信号ＢＯＵＮＤＹ　１１０を２進０にして、フリップ・
フロップ２０７−１９を２進１から２進Ｏに切換えるよ
うにされる。信号ＭＹＢＮＤＹ　０１０は、タイミング
・セクション２０４に対する入力として印加される。

図示されるように、高次アドレス・ビット信号ＬＳＡＤ
　Ｏ５２１，０およびＬＳＡＤ　Ｏ４２］、　０は、２
進デコーダ回路２０７−２０の入力端子に印加される。

最下位ビット・アドレス信号ＬＳＡＤ２２２１０および
インバータ回路２０７−２２によって発生されたその補
数信号ＬＳＡＤ２２２００は、セクション２０４および
２０５に印加される。

２進デコーダ２０７−２０は、ケ゛−ト（Ｇ）端子を接
地することによって操作のために可能化される。

４個のデコード出力ＤＥＣＯＤ　ＯＯＯＯ〜ＤＥＣＯＤ
　３０００の各々は、ＮＡＮＤゲート２０７−２４〜２
０７−３０の相異なる対に結合されている。Ｏデコード
信号ＤＥＣＯＤ００００ば、０列アドレス・ストローブ
信号ＤＲＡＳＴ００１０を発生させるＮＡＮＤケ’−）
２０７−２４の入力に結合されていることが注意される
。同様にして、１デコ一ド信号ＤＥＣＯＤ　１０００は
、１列アドレス・ストローブ信号ＤＲＡＳＴ　］　０１
０を発生させるＮＡＮＤグー　）　２０７−２６の入力
に結合されている。次続のデコード信号ＤＥＣＯＤ　２
０００は、次続列アドレス・ストローブ信号ＤＲＡＳＴ
　２０１０を発生させるＮＡＮＩ）ゲート２０７−２８
に結合されている。最後に、最終デコード信号ＤＥＣＯ
Ｄ　３０００は、３列アドレス・ストローブ信号ＤＲＡ
ＳＴ　３０１．０を発生させるＮＡＮＤゲゞ−ト２０７
−３０に結合されている。

また、これらのケゝ−１・ば、ＡＮＤケゝ−ト２０７−
３２から信号０ＶＲＩ’）ＥＣＯＯＯを受入れる。信号
０ＶＲＤＥＣ０００が２進Ｏのとき、信号ＤＲＡＳＴ　
００１０〜ＤＲＡＳＴ３０１０の各々は、ＲＥＦＣＯＭ
　１００　ｔたはＩＮＩＴＭＭ　ｔｏ。

のいずれかがＯの状態にあるときに、２進１の状態にさ
れる。

図示されるように、偶数および奇数列アドレス・ストロ
ーブ信号は、偶数および奇数スタック・ユニット２１０
−２０および２１０−４０のＲＡＭチップに印加される
。

セクション２０７−４ 第４図に示されているように、アドレス・レジスタ・セ
クション２０７−４は、列アドレス・レジスタ２０７−
４０　、行アドレス・レジスタ２０７−４２および加算
器回路２０７−５４の相異なる段階に対する入力として
、セクション２０７のキュー・アドレス・レジスタを介
して印加されたバス・アドレス信号ＢＳＡＤ０６２１０
〜ＢＳＡＤ２２２１０を受入れる。

レジスタ２０７−４０および２０７−．４２の可能化ダ
ート入力端子は、セクショ／２０４からのメモリ・ビノ
イ信号ＭＥＭＢＵＺ　Ｏ１０を受入れるために結合され
ている。列アドレス・レジスタ２０７−４０のｏｃ入力
端子は、信号ＩＮＩＴＭＭ　０００　、　ＲＥＦＣＯＭ
　ＯＯＯおよびＭＣＡＳＡＤ　１１０に応答するＡＮＤ
ゲート２０７−４４、インバータ回路２０７−４６およ
びＮＡＮＤケゝ−）　２０７−４７によって発生された
タイミング信号ＭＲＡＳＣＴ０００を受入れるように結
合されている。行アドレス・レジスタ２０７−４２のｏ
ｃ入力端子は、信号ＩＮＴＲＥＦ　０００およびＭＣＡ
ＳＡＤ　１　］、　Ｏに応答してＮＡＮＤケ”　−ト２
０７−５０によって発生されたタイミング信号ＭＣＡＳ
ＣＴ　０００を受入れるように結合されている。

信号ＩＮＴＲＥＦ　ＯＯＯは、信号ＩＮＩＴＭＭ　ＯＯ
ＯおよびＲＥＦＣＯＭ　０００を受入れるＡＮＤゲート
２０７−４４によって発生される。

アドレス・レジスタ２０７−４０および２０７−４２の
各々は、前述されたＳＮ７／ｌ５３７３として命名され
たような、Ｄ−タイプの平明なラッチ回路で構成されて
いる・第４１１１図から認められるように、各セラＩ・
のレジスタの相Ｕなるアドレス出力端子は、これらのア
ドレス信号の多重化を可能化させるために、ワイアドＯ
Ｒ配列で共通に結合されている。

前述されたように、このような多重化は、レジスタ２０
７−４０および２０７−４２の出力コントロール（ＯＣ
）入力端子に印加された信号の状態をコントロールする
ことによって達成される。

特に、出力コントロール（ＯＣ）端子は、回路２０７−
４４〜２０７−５０によってコントロールされる、いわ
ゆる３状態操作を可能化させる。信号ＭＲＡ　Ｓ　ＣＴ
ｏｏｏおよびＭＣＡＳＣＴ　ＯＯＯが２進１の状態にあ
ったとき、これは、いかなるアドレス信号でも、それに
関連したレジスタのＱ出力端子に印加されることが禁止
するようにされる。前述されたように、この操作はレジ
スタ・フロップ・フロップのラッチ動作とは独立してい
る。

これに加えて、この発明の好適実施例においては、セク
ション２０７−４には、アドレス・レジスタ２０７−４
０および２０７−４２と並列に結合されている、設計的
には通常の、３ビツト２進全加算器回路２０７−５４が
含まれている。該加算器回路２０７−５４は、低次アド
レス・ビット１９〜２１で、１だけ増加するように結合
されている。より詳細には、入力端子Ａｔ−Ａ４は、セ
クション２０７のキュー・アドレス・レジスタからのパ
ス・アドレス信号ＢＳＡＤ　２１２１０　、　ＢＳＡＤ
　２０２１０およびＢＳＡＤ１９２１０を受入れる。２
進Ｏの信号は、入力端子Ａ８およびＢｌ−Ｂ８に印加さ
れる。最下位アドレス信号ＢＳＡＤ２２２１０は、図示
されるように、キャリイ信号として加算器の端子ＣＯに
印加される。前述されたように、パス・アドレス信号は
、そのソースとして、セクション２０７のキュー・アド
レス・レジスタを有している。

加算器の相端子３１−８４に現われる、増加された出力
信号ＭＡＤＤ　００１１１〜ＭＡＤＤ　Ｏ２１１１はマ
ルチプレクサ回路２０７−５６の１セツトの入力端子に
対して印加される。マルチプレクサ２０７−５６の第２
のセントの入力端子は、セクション２０７のキュー・ア
ドレス・レジスタからのアドレス信号ＢＳＡＤ１１２］
、０　、　ＢＳＡＤ］、２２１０およびＢＳＡＤ１３２
１０を受入れるように結合されている。これはレジスタ
５６は、可能化（ＥＮ）端子を接地に結合することによ
って達成される。ケ゛−）　（Ｇｏ／Ｇｌ−）端子に印
加されたセクション２０４からの信号ＭＣＡＳＡＤ　１
１０は、マルチプレクサ回路２０７−５６の出力端子に
印加されたアドレス信号のソースの選択をコントロール
する。即ち、信号ＭＣＡＳＡＤ　１１０が２進Ｏである
とき、アドレス信号ＢＳＡＤＩ］２１０　、　ＢＳＡＤ
１２２１０およびＢＳＡＤ１３２］、０は、信号ＭＡＤ
Ｄ　ＯＯ２１１〜ＭＡＤＤ０２２１１のソースである。

信号ＭＣＡＳＡＤ　１　］、　Ｏが２進］であるとき、
加算器信号ＭＡＤＤ　ＯＯ１］、　１〜ＭＡＤＤ０２１
１．１は、信号ＭＡＤＤ　ＯＯ２１１〜ＭＡＤＤＯ２２
１１のソースである。

ｉ４ｃ図の奇数スタックＲＡＭチップは、アドレス・バ
ッファ回路２１０−４６を介して、アドレス信号ＭＡＤ
Ｄ　ＯＯ１０〜ＭＡＤＤ　Ｏ７０１０を受入れるように
結合されている。第４ｃ図の偶数スタックＲＡＭチップ
は、信号ＭＣＡＳＡＤ　］、　１０が２進０であるとき
、アドレス・バッファ回路２１０−２６を介シて、ア）
Ｉ　ｖス信号ＭＡＤＤ　Ｏ０１０〜ＭＡＤＤ　Ｏ７０１
０を受入れるように結合されている。信号ＭＣＡＳＡＤ
　１１０が２進１であるとき、増大された出力信号ＭＡ
ＤＤ　Ｏ０１１，１〜ＭＡＤＤ０２１１１は、信号ＭＡ
ＤＤ　Ｏ００１０〜ＭＡＤＤ　Ｏ２０１０の代りに、信
号ＭＡＤＤＯ３０１０〜ＭＡＤＤＯ７０１０とともに、
偶数スタックＲＡＭチップに印加される。

メモリ・ユニット２１０−２０および２］０−４０−第
４ｃ図 前述されたように、奇数ワードおよび偶数ワード・スタ
ックのブロック２１０−２０および２１０−４０（ハ、
第４ｃ図に、より詳細に示されている。これらのスタッ
クには、図示されるように、４列、２２個の、６４ＫＸ
１ビツトのＲＡＭチップが含まれている。６４にチップ
の各々には、２個の３２，７６８ビツト蓄積プレイが含
まれている。各アレイは１２８列×１２８行の７トリク
スに構成され、２５６個のセンス・アンプに結合されて
いる。別異の６４にのチップ構成も用いられることは認
められるところである。チップおよび関連されたケ゛−
ト回路は、ドータ・ｙ＋？−ド上に搭載されている。

各ドータ・ボードには、図示されないが、２個のインバ
ータが含まれておシ、これはセクション２０８からの読
出し／書込みコマンド信号の１個に対応するものを受入
れるように結合されており、また、４個の２人力ＮＡＮ
Ｄケ°−ト（例えば、２１〇−２００〜２１０−２０６
および２１０−４００〜２１ｏ−ｉｏ６）が含まれてお
り、これらは、セクション２０４からの列および行タイ
ミング信号、および、セクション２０７からの列デコー
ド信号を受入れるように結合されている。この発明の理
解に関係のあるチップ端のみが示されている。図示され
ない残余の端子は、通常の態様で結合されている。更に
別異の情報のためには、当譲受人に対して譲渡された、
１９７８年７月３日、第９２１，２９２号として出願さ
れた、Ｃｈｅｓｔｅｒ　Ｍ、　Ｎ１ｂｂｙ　Ｆ　Ｊｒ−
およびＷｉｌｌｉａｍ　Ｐａｎｅｐｉｎｔｏ　＋　Ｊｒ
−の発明になる、１回転チップ選択方法および装置″′
なる、ともになされた特許出願が参照される。

操作の説明 第１−６ｃ図を参照して、この発明の好適実施例の操作
が、特に第５図のタイミング図形を参照して、以下に説
明される。ユニソ）　２１０−２および２１０−４の各
々には、第１，４ｃおよび６図に示されるように、４個
の１２８にの七ジーールが含まれているものとする。ユ
ニット２１０−２および２１０−４の双方にそれだけの
数のスタック・ユニノ）・が含１れる備えがあれば、ユ
ニノ）　２１０−２および２１０−４の各々に何個のス
タック・ユニットでも含捷れうることは明らかである。

第５図を参照して操作例の説明をする前に、先ず第６ａ
および６ｂ図が参照される。第６ａ図には、メモリの読
出しまたは書込み要求の各々の一部トしてメモリ・サブ
システムに印加されるメモリ・アドレスのフォーマント
が例示されている。

高次／最上位ビット位置は、要求を処理するメモリ・モ
ジー−ル／コントローラを識別するためにコード化され
る。アドレス・ビット４は、アクセスさハているコント
ローラ・メモリの２５６にのいずれかの半分（即ち、上
半分または下半分）を選択するために用いられる。これ
に加えて、アドレス・ビット４およびアドレス・ビット
５は、ア（８７） クセスのために選択されたチップの列を特定するために
コード化される。これらのアドレス・ビットはメモリ・
サブシステム２０−１の回路によって処理され、ＲＡＭ
チップには供給されない。

アドレス・ピッ）　６−２１は、アト１／スされている
１対のモジュールのＲＡＭチップ内の２２ビット蓄積位
置の対のアドレスを特定する。ここでよシ詳細に説明さ
れるように、これら１６個のアドレス・ビットは８個の
アドレス・ビットに多重化され、ブロック２１０−２６
および２１０−４６のアドレス・バッファ回路を介して
、第４ｃ図のＲＡＭチップのアドレス入力端子ＡＯ−Ａ
７に印加される。最下位アドレス・ビット２２−２３は
、図示されるように、対のワードおよびアドレスされた
ワード内のバイトを特定する。

第６ｂ図には、第６ｃ図のモジュールの各々の基本的な
ワード構成が例示されている。１６進形式の連続したア
ドレスは、図示されるように、モノ・−−ルの相異なる
ワード蓄積位置に対して割当てられている。即ち、第６
ｃ図より、アドレス（８８） （００（ｌ　Ｏ）は、列０１行Ｏにおけるワード位置に
指定されていることが認められる。次続するアドレス（
０００１）は、列０１行１におけるワード位置に指定さ
れている。以下同様である。かくして、アドレス操作は
、列に沿うよりもチップ・アレイの行に沿って連続的に
行われる。ここで説明されるように、これは、アドレス
操作と並行してアドレス増υ０を続行することを可能化
させる。

第６ｃ図には、第１図のモノー−ルＡ−Ｄのワード・メ
モリ構成が例示されている。図示されるように、初めの
２５６にワードはモ・ノユールＡおよびＣによって供給
される。次の２５６にワードはモノニールＢおよびＤに
よって供給される。七ジーールのこれらの対は、前述さ
れたように、アドレス・ビット４の関数として選択され
る。第６ｂおよび６０図は、この発明の装置が２次的な
境界条件の存在する中で連続的なワード・アドレス操作
を達成する態様を説明するために参照されるＯ 第５図には、シングル・メモリ・サイクル操作の間に、
セクション２０７および２０４の回路によって発生され
た、相異なるタイミングおよびコントロール信号の間の
関係が図式的に例示されている。第５図よシ、図示され
ている諸種の信号はメモリ・サイクル操作を開始させる
信号ＭＹＡＣＫＲ０１０に関して参照されることが認め
られる。ザブシステム２０は、第６ａ図のフォーマント
を有するアドレスを含むメモリ・コマンドを受入れるも
のとされる。これは、信号ＭＹＡＣＫＲ０１０ヲ２　Ｊ
ｌに切換える結果をもたらす。信号ＭＹＡＣＫＲＯ１０
は、ブロック２０４の回路がメモリ・ビジィ信号ＭＥＭ
ＢＵＺ　Ｏ１０を２進１にして、メモリ・サブシステム
がメモリ・サイクル操作を始めた（即ち、メモリはビジ
ィである）ことを指示するようにされる０ メモリ・ビジィ信号ＭＥＭＢＵＺ　Ｏ１０に応答して、
パス・アドレス信号ＢＳＡＤＯ６２１０〜ＢＳＡＤ　２
１２１０は、列アドレス・レジスタ２０７−４０および
行アドレス・レジスタ２０７−４２に負荷される。即ち
、信号ＢＳＡＤ　Ｏ７２１０〜ＢＳＡＤ］、３２１０お
よびＢＳＡＤ１８２１０は列アドレス・レジスタ２０７
−４０に負荷される。

信号ＢＳＡＤ１４２１０〜ＢＳＡＤ１７２１０　、信号
ＢＳＡ、Ｄ　１９２］０〜ＢＳＡＤ２１２１０および信
号ＢＳＡＤＯ６２１０は行アドレス・レジスタ２０７−
４２に負荷される。丑だ、信号ＭＥＭＢＵＺ　Ｏ］　Ｏ
ｕ、第４ｂ図の信号ＡＤＤＳＴＲＯＯＯを２進Ｏに切換
える。これは、最下位アドレス・ビン）ＢＳＡＤ２２１
１０およびチップ選択アドレス信号ＢＳＡＤ　０４１１
０およびＢＳＡＤ　Ｏ５１１０をレジスタ２０７−１２
に負荷する。

第４ｂから認められるように、蓄積されていたアドレス
信号ＬＳＡＤＯ４２１０オｊびＩ、ＳＡＤ　Ｏ５２１０
はデコーダ回路２０７−２０によってデコードされる。

例として、アドレス・ビット４−２１．Ｕ全てＯ−？ｌ
’あるものとする。したがって、デコーダ回路２０７−
２０はＯテ：７−）”信号ＤＥＣＯＤＯ０００全２進０
にする。この信号はＮＡＮＤケ゛−トを信号ＤＲＡＳＴ
ＯＯ１０ヲ２進１にするように条件づける。

第４ｃ図から認められるように、信号ＤＲＡＳＴＯＯＩ
Ｏは、偶数ワード・スタック２１０−２０のＮＡＮＤケ
８−ト２１０−２０６の一人力として印加される。同じ
信号ＤＲＡＳＴ　Ｏ０１０は、また、奇数ワード・スタ
ック２］、０−４０のＮＡＮＤグー）　２１０−４０６
の一人力としても印加される。タイミング信号ＭＲＡＳ
ＴＥ　Ｏ１０およびＭＲＡＳＴＯＯ］、　Ｏが発生され
たとき、ＮＡＮＤケ゛−）　２１．０−２０６および２
１０−４０６はそれらの出力を２進０にする。とれは、
次いで、列アドレス・レジスタ２０７−４０からの列ア
ドレス信号の蓄積がアドレス・バッファ回路を介してス
タック２１０−２０および２１０−４０内のＲＡＭチッ
プの双方の列の端子ＡＯ−Ａ７に印加される結果をもた
らす。

より詳細に（は、第４ａ図のタイミング回路は信号ＭＹ
ＡＣＫＲＯ］、　Ｏに応答してサイクル操作を開始し、
その間にタイミング信号ＤＬＹＩＮＮ　０１０　、　Ｔ
ＴＡＰＯＩＯＩＯおよびＴＴＡＰ　０２０１０が発生さ
れる。これらの信号は、第５図で示される時点に、ケ゛
−ト２０４−１．　。

２０４−３　、２０４−１０　、２０４−１７　、２０
４−１９および２０４−２０が、夫々に、信号ＭＲＡＳ
ＴＴ　Ｏ１０、ＭＣＡＳＴＴｏｌ、　Ｏ、ＭＲＡＳＴＥ
ＯＩＯ、ＭＲＡＳＴＯＯ］、　ＯおよびＩＶｃＡＳＡＤ
ｏｌｏを生じるようにされる。前述されたように、列タ
イミング信号ＭＲＡＳＴＥ　Ｏ］、　ＯおよびＭＲＡＳ
ＴＯＯ１０は、列デコード信号ＤＲＡＳＴ　ＯＯ１０と
ともに偶数および奇数列アドレス・ストローブ信号を発
生させ、これらはＲＡＭチップの双方の列のＲＡＳ端子
に印加される。このとき、行アドレス信号ＭＣＡＳＴＴ
　Ｏｉ　ＯおよびＭＣＡＳＡＤ　Ｏ１０は２進Ｏである
。

第４ｂ図より、ＮＡＮＤケ’−）２０７−４７からの出
力信号ＭＲＡＳＣＴ　ＯＯＯはこのとき（即ち、信号Ｍ
ＣＡＳＡＤ１１０が２進Ｏであるとき）に２進０である
ことが認められる。これは、列アドレス・レジスタ２０
７−４０がその入力における全てＯのパス・アドレス信
号をその出力端子に対して印加するように条件づける。

そこから、アドレス信号ＭＡＤＤＯＯＯＩＯ−ＭＡＤＤ
　Ｏ７０１０は奇数スタック・アドレス・バッファ回路
２１０−４６に印加される。

第４ｂ図から認められるように、高次３個のアドレス・
ビットは、捷だ、偶数スタック・アドレス・バッファ回
路２１．０−２６にも印加される。即ち、行アドレス信
号ＭＣＡＳＡＤ　１　］、　Ｏが２進０であることから
、これらの信号はマルチプレクサ回路２０７−５６を介
して印加される。残余のアドレス信号ＭＡＤＤＯ３０１
０−ＭＡＤＤＯ７０１０は、図示されるように、偶数ス
タック・アドレス・バッファ回路２１０−２６に対して
直接的に印加される。したがって、ＲＡＭチップの双方
の列は、ＡＯ−Ａ７端子に印加された８ビツトの全てＯ
の列アドレス信号をラッチまたは蓄積する。

ＲＡＳタイムの間に、加算器回路２０７−５４は、最下
位アドレス・ビット２２の状態の関数として、下位３個
のアドレス・ビット（即ち、最下位チップ・アドレス・
ビットＡＯ−Ａ２）について適切な増加操作を遂行する
ことに注意される。ビット２２は２進Ｏであることから
、下位３個のアドレス・ビットは増加されずに加算器回
路２０７−５４を通過する。かくして、ＣＡＳタイムに
先立って、加算器２０７−５４によって発生された結果
はマルチプレクサ回路２０７−５６の入力に存在する。

第４ａ図から認められるように、信号ＭＣＡＳＡＤ０１
０は、第５図で示される時点に、グー）　２０４−２０
が信号ＭＣＡＳＡＤ　１　］、　Ｏを発生させるように
する。

信号ＭＣＡＳＡＤ　１１．０は、ＮＡＮＤケ”−）　２
０７−５０およびマルチプレクザ回路２０７−５６に印
加される。２進１　（７）　（Ｈ−ｉ　ＭＣＡＳＡＤ　
１１０は、マルチプレクサ回路２０７−５６が入力端子
の第２のセットに印すロされるアドレス信号を選択する
ようにする。

より詳細には、信号ＭＣＡＳＡＤ　Ｏ１０が２進］に切
換えられたとき、信号ＭＣＡＳＡＤ　１　］　０ば２進
ｌに切換えられる。その結果として、パス・アドレス信
号ＢＳＡＤ　Ｏ６２０およびＢＳＡＤ１４２］Ｑ〜ＢＳ
ＡＤ２１２１０は、レジスタ２０７−４２の出力端子に
印加される。

同時に、レジスタ２０７−４０は、パス・アドレス信号
をその出力端子に印）川することが禁市される。

そこから、行アドレス信号ＭＡＤＤ　ＯＯ０１０〜ＭＡ
ＤＤ０７（”１１０は奇数バッファ回路２１０−４６に
印加される。増加された低位アドレス・ビットは、マル
チプレクサ回路２０７−５６を介して偶数バッファ回路
２１０−２６に印１ｒｎされる。残余の行アドレス信号
ＭＡＤＤ　Ｏ３１０〜ＭＡＤＤＯ７０１０に二偶数バッ
ファ回路２１０−２６に対して直接的に印加される０第
４ａ図から認められるように、タイミング信号ＭＣＡＳ
ＴＴ　０１０は、第５図で示された時点に、ケ゛−）　
２０４−１８が信号ＭＣＡＳＴＳ　Ｏ］、　Ｏを発生さ
せるようにする。信号ＭＣＡＳＴＳ　０１０は、ＮＡＮ
Ｄケゝ−ト２１０−２００　、２１０−２０４　、２１
．０−４００および２１０−４０６を介して印加される
。これは、行アドレス・ストローブ信号がＲＡＭチップ
の列のＣＡＳ端子に印加されるという結果をもたらす。

したがって、ＲＡＭチップの全て（ｄ、ＡＯ−Ａ７端子
に印加された８ビツトの全て０の行信号を蓄積する。

考えている例において、全てＯのメモリ・アドレスは、
第６ｃ図のメモリ・モジュールＡおよびＣの蓄積位置の
内容が、アクセスされるべきワードＯおよびワード１を
蓄積する０列および行のアドレス値によって規定される
ようにされる。これば、ワードＯおよびワード１が、夫
々に、第５図の信号１ｖｌＴ）ＥＣＴ　０００およびＭ
ＤＯＣＴ　ＯＯＯに応答して偶数データおよび奇数デー
タ・レジスタにｊｋ　荷されるという結果をもたらす。

偶数データおよび奇数データ・レジスタ２０６−８およ
び２０６−１０は、２進Ｏの信号ＭＤＯＴＳＣ１００に
よって可能化されて、入力データ信号をそれらの出力・
端子に印加するようにされる。

−ｔこから、ワードＯおよびワード１　ｕ　、最下位ア
ドレス・ピノ）　ＬＳＡＤ　２２の状態の関数として、
データ出力マルチプレクサ回路２０６−１．６および２
０６−１８を介して、第３図のライン■ＴＸＤ　００−
１５およびＭＴＪＸＤ　］　６−３１に印加される。即
ち、信号ＬＳＡＤ２２２１０が２進０であるとき、偶数
データ・レジスタ２０６−８の内容はマルチプレクサ回
路２０６］、６によってラインＭＵＸＤ　００−１５に
印加される。マルチプレクサ回路２０６−１８は、奇数
データ・レジスタの内容をラインＭＴＪＸＤ　１６−３
１に印加する。

これと反対のことは、アドレス・ビットＬＳＡＤ２２２
１０が２進１であるときに生起する。この態様において
、双方のメモリ・七ノつ、−ル・ユニットに対するアク
セス（ｄｌ　ワード境界に関係なく生起することができ
る。第５図から認められるように、セクション２０４の
回路がメモリ・ビノイ信号ＭＥＭＢＵＺ　Ｏ］０を２進
０に切換えたとき、メモリ・サイクル操作（は完了され
る。

最下位アドレス・ビット２２のＯの値のために（９７） は、ＲＡＭチップ・アドレス・ピッ）６−２１ｊ：同様
である。しかしながら、最下位アドレス・ビットの値が
１″′であるとき、これは２次的な境界アドレス状態を
生じさせる。即ち、メモリ要求アドレスで位置１がアク
セスされるべきことが特定されたとき、全てＯのアドレ
スは再び列および行アドレス・レジスタ２０７−４０お
よび２０７−４２に蓄積されることとなる。しかしなが
ら、モジー−ルＣおよびＡからのワード１および２がア
クセスされ、多重パス１０に読出されるべきことが所望
される。

所望のワード対のアクセス操作を達成するため、加算器
回路２０７−５４は、偶数メモリ・ユニット２］０−２
０のＲＡＭチップに印加される行アドレスをまたけ増加
するように条件づけられている。

より詳細には、信号ＢＳＡＤＯ４１１０およびＢＳＡＤ
０５１１０が２進Ｏであるとき、これは、デコーダ回路
２０７−２０が゛０″デコード出力信号ＤＥＣＯＤＯＯ
ＯＯを２進０にするようにされる。これは、次いで、Ｎ
ＡＮＤケ８−ト２０７−２／１が信号ＤＲＡＳＴ　００
　］、　Ｏを２進１にするようにされる。

したがって、信号ＤＲＡＳＴ　Ｏ０１０は、タイミング
信号ＭＲＡＳＴ　００１０およびＭＲＡＳＴＥ　Ｏ１０
とともに、ＡＯ−Ａ７端子に印加された列アドレス信号
を、第４ｃ図のメモリ・ユニッ）　２１０−２０および
２１０−４０の０列のＲＡＭチップに負荷する。しかし
ながら、ＲＡＳタイムの間に、ＡＯ−Ａ２端子に印加さ
れた行アドレス信号は、最下位アドレス・ビット２２の
値が］′′であるとき、加算器回路２０７−５４によっ
て１だけ増加されることが注意される。増加された行ア
ドレスはマルチプレクサ２０７−５６を介してＲＡＭチ
ップの偶数列に印加される。奇数メモリ・ユニット２１
０−４０の全ての列のＲＡＭチップは、増加されない行
アドレス信号を受入れる。

したがって、第６ｃ図のモジー−ルＣおよびＡのワード
】および２はアクセスされ、最下位アドレス・ビット２
２の状態の関数としてマルチプレクサ回路２０６１．６
および２０６−１８を介してバスｌＯに読出される。第
６ｂ図から認められるように、列０１行Ｏに配せられた
第１のワードはモジー−ルＣからアクセスされ、これに
対して、列０１行１に配せられた第２のワードはモジュ
ールＡからアクセスされる。次のいくつかのワード対は
上述された態様でアクセスされるということが認められ
る。第６ｂ図から認められるように、バス１０から受入
れた奇数メモリ要求アドレスを増加させることにより、
モジュールＡ内で相異なる行アドレスを有する所望のワ
ードがアクセスされる。

メモリ要求アドレスがワード１５を特定するまで、アド
レス操作はそのようにして続行される。

この点において、加算器回路２０７−５４の範囲が超過
される。正しい行アドレスを与えることは不可能である
ことから、ブロック２０７−１５の境界回路は境界アド
レス状態を検出するように操作されて、信号ＭＹＢＮＤ
Ｙ　Ｏ１０を２進Ｏに切換えるようにされる。即チ、バ
ス・アドレス・ビット２２−１９の全て１の値は、ＮＡ
ＮＤケゝ−）２０７−１．６が２進０に切換えるように
する。これは、フリップ・７０ツブ２０７−１．８を２
進０の状態に切換える。

第４ａ図から、信号ＭＹＢＮＤＹ　Ｏ１０は信号ＲＡＳ
　ＩＮＨｏｏｏを２進１にすることが認められる。これ
は、ＮＡＮＤケ゛−ト２０４−８および２０４−１４が
、最下位アドレス・ビット２２の状態の関数として、列
アドレス・ストローブ禁止信号ＥＲＡＳ　ＩＨＯＯＯお
よび０ＲＡＳＩＨ０００を発生させるように条件づける
。ビット２２は２進１であることから、信号ＬＳＡＤ　
２２２０００は２進Ｏであり、これはＮＡＮＤケ゛−）
　２０４−１４が信号０ＲＡＳＩＨＯ００を２進１に切
換えるようにする。同時に、ＮＡＮＤグー）　２０４−
８は信号ＥＲＡＳＩＨＯＯＯを２進０に切換える。

上述のことは、タイミング・セクション２０４が、奇数
メモリ・モジュール２１０−４０をアクセスするために
必要とされるタイミング信号のみを発生させるようにす
る。即ち、ＡＮＤグー）　２０４−１７はタイミング信
号ＭＲＡＳＴＯＯ１０を発生させ、これは、列アドレス
がメモリ・モジュールＣのＲＡＭチップの列にラッチさ
れるようにする。これは行アドレスのラッチ操作によっ
て追従される。そのあと、列および行アドレスによって
規定された蓄積ｆ〃置１５の内容はアクセスされ、そし
て、ＡＮＤケ８−　ト２０４−１５によって発生された
タイミング信号ＭＤＯＣＴ　ＯＯＯに応答して奇数ｒ−
タ・レジスタ２０６−１０に蓄積される。そのあと、モ
ジュールＣのワード１５がライン■ＪＸＤ　ＯＯ−１５
に印加され、また、ラインＭＩＪＸＤ　１６−３１には
新らしいデータは印加されない。信号ＭＹＢＮＤＹ　Ｏ
１０の状態は、また、境界条件の生起を中央処理ユニッ
ト４０に対して信号するためにも使用されるものである
ことが認められる。

アドレス・シーケンス操作およびアドレス・デコード操
作は、２５６Ｋに対応する位置に達するまで上述の態様
で続行される。その点から、バス・アドレス・ビット４
は２進１に切換えられる。第６ｃ図から認められるよう
に、これはデコーダ回路２０７−２０に信号ＤＲＡＳＴ
　２０１０およびＤＲＡＳＴ３０１０を発生させて、次
の２５６に位置をアクセスするようにされる。

１６ワード毎の各々の２次的な境界アドレス状態の伸長
およびアドレス境界状態の検出は、前述されたように続
行される。わずかな差は、モジュールＢおよびＤのＲＡ
Ｍチップの列がモジ一一ルＡおよびＣの代わりに、また
、信号ＤＲＡＳＴ　２０１０およびＤＲＡＳＴ　３０１
０を信号ＤＲＡＳＴ　ＯＯ１０およびＤＲＡ、’ＥＴ１
０１０の代わりに用いて、可能化されることである０ 上述のことから、この発明のアドレス操作装置ニヨれば
、ンングル・バス・サイクル操作の間に、複数個の連続
的なワード位置に対する同時的なアクセスをどのように
して行うことができるかが認められる。アクセス操作を
することは、メモリ要求アドレスの列アドレス位置が伝
送され、複数個のメモリ・モジー−ル内のチップの同じ
列内に蓄積されるインタバルの間に、各要求の最下位ア
ドレス・ビットの関数としての各奇数行アドレスヲ、ア
ドレス操作装置で増加させることによって達成される。

これは、データ・ワードが要求をしている装置に対して
、最少の時間内に伝送されることを許容する。アドレス
操作装置には最少限の蓄積レノスタが含まれており、メ
モリ・システムの遂行についてなんの逆効果もなしに操
作される０この発明の配列では、また、読出し／書込み
操作の場合、最少限の回路で、ダブル・ワードのアクセ
スを偶数または奇数ワード・アドレスをもって開始させ
ることが許容される。

例示された実施例について多くの変更がなされうろこと
は、当業者に認容されるところである。

例えば、この発明の配列Ｉ′ｉｚ　Ｒｏｂｅｒｔ　Ｂｅ
　Ｊｏｈｎｓｏｎ他によって発明された、”連続的整列
ワード・アドレス装置″なる特許出願のアドレス操作配
列で用いられうるものである。その中に組込まれたとき
、これはアドレス増加のおくれを軽減させる。

かくして、アドレス境界状態は、加算器回路２０７−５
４のサイズを変更することによシ、また、ブロック２０
７−１５の境界回路を修正することにより調整されるこ
とと々る。

また、との発明の連続的なアドレス操作装置は、いかな
る数のメモリ・モジエール・ユニット、および、いかな
る数のチップ列をもつメモリ・モジュール・ユニットに
よっても使用されうるものである。したがって、この発
明は、対応する数のメモリ・モジュール・ユニット内の
いかなる数の蓄積位置でもアクセスするように使用され
うる。

提案および規定にしたがって、この発明の最良形式が例
示され、説明されているけれども、特許請求の範囲に開
示されたこの発明の精神から外れることなしに、ある程
度の変更は々されうるものであり、また、ある場合には
、この発明の所定の特定は別毀の特徴について対応して
使用することなしに、適宜用いられるものである。

【図面の簡単な説明】

第１図は、この発明の装置を含むメモリ・システムが含
まれるシステムをブロック図形式で示すものである。 第２図は、第１図のサブシステムに結合されるシステム
・バス１０のラインを詳細に示すものである。 第３図は、第１図のメモリ・サブシステム２〇−１をブ
ロック図形式で示すものである。 第４ａ〜４０図は、第３図のメモリ・サブシステム、２
０−１の別異の部分をより詳細に例示するものである。 第５図は、この発明の詳細な説明において用いられるタ
イミング図形である。 第６ａ図は、第１図のメモリ・サブシステムに印加すれ
るアドレスのフォーマットを例示するものである。 第６ｂ図は、第１図のメモリ・モジュールの構成を例示
するものである。 第６ｃ図は、第１図のメモリ・モジー−ルの構成を例示
するものである。 １０・・・多重パスライン、２０−１〜２０−ｎ・・・
メモリ・サブシステム、４０・・・中央処理ユニット（
ＣＰＵ）、　２００−１〜２００−ｎ−メモリ　−　　
コ／）ｏ−７，２１０・・・メモリ・モジエール・ユニ
ット。 特許出願人　　ハネウェル・インフＡメーション・Ｆ”
ｊｇ、　６ａ。 Ｆｉ’Ｌｇ、６ｂ Ｅ７７−σ、６σ。

Claims (1)

1. 【特許請求の範囲】 （１）処理ユニットを含む／ステムに用いられるメモリ
   ・サブシステムであって、多重ワード・バスが前記サブ
   システムと共通に該処理ユニットに結合されて、パス伝
   送サイクル操作の間に両者間での情報を伝送するように
   され、前記ユニットは前記パス上で前記サブシステムに
   対してメモリ要求を発生させるように操作され、前記要
   求の各々には列および行アドレスを含む多重ビット・ア
   ドレスが含まれており、前記メモリ・サブシステムには
   ： 複数個の独立にアドレス可能なメモリ・モ・ノーール・
   ユニットであっテ、各々のメモリ・ユニットは前記多重
   ワード・バスに対して個別的に結合され、寸だ、１組の
   入力アドレス・ラインを有しており、前記各々のメモリ
   ・ユニットは複数列のランダム・アクセス・メモリフチ
   ップを含み、前（１） 記ランダム・アクセス・メモリ・チップはメモリ蓄積デ
   バイスの多くのアドレス可能なアレイを含んでおり、前
   記プレイは多くの列および行に分けられているもの； 各々の前記メモリ要求アドレスについて、前記列および
   行のアドレスを夫々に蓄積するために前記パスに結合さ
   れた第１および第２の多重ビット３状態レジスタ手段で
   あって、前記第１および第２のレジスタ手段は前記メモ
   リ・モジュール・ユニットの前記ラインの組と共通に結
   合されているもの； 前記第２の３状態レジスタ手段に対して並列に印加され
   る最下位行アドレス・ビットを受入れるために前記バス
   に結合されている増加回路手段であって、前記増加回路
   手段は、前記メモリ・ユニットに対する前記列アドレス
   の伝送の間に、前記最下位アドレス・ビットの少なくと
   も１個をコード化することの関数として前記行アドレス
   ・ビットを修正するように操作されるもの：およびアド
   レス・レジスタ手段、前記第１のアドレス・／ｎ”＋ レジスタ手段に並列に印加された最下位アドレスビット
   を受入れるための前記バス、前記増加回路手段、および
   、前記メモリ・モジー−ル・ユニットの所定の１個のア
   ドレス・ラインの前記の組に結合された選択回路手段で
   あって、前記選択回路手段は、前記最下位列アドレスお
   よび前記増加回路手段によって生じた結果としての行ア
   ドレスを、前記メモリ・モジー−ル・ユニットの前記所
   定の１個に対して連続的に印加し、シングル・バス・サ
   イクル操作の最短の時間内に、前記メモリ・モジー−ル
   ・ユニットの前記数の前記アドレス可能なアレイ内の複
   数個の連続的な蓄積位置に対する同時的なアクセスを可
   能化されるように操作されるもの； が含まれている前記メモリ・サブシステム。 （２）前記サブシステムには、更に： 各アドレスの最上位ビット部分に応じた列アドレス選択
   信号を発生させるために前記バスに結合された列アドレ
   ス選択手段であって、前記列選択手段には、前記最上位
   ビット位置を受入れるために結合された多くの選択入力
   と前記メモリ・モノニール・ユニットの相異なるものに
   結合された多くの出力とを有するデコーダ手段が含まれ
   、前記デコーダ手段は前記最上位ビット位置によって条
   件づけられて、前記出力の所定の１個においてデコード
   出力信号を発生させ、］対の前記メモリ・モジュール・
   ユニット内で前記列アドレスの蓄積を可能化させて、前
   記複数個の連続的な蓄積位置に対して前記同時的なアク
   セスがされるようになっているもの； が含まれている特許請求の範囲第（１）項記載のサブシ
   ステム。 （３）　　前記サブシステムには、更ニ：各々のメモリ
   要求に応じた所定のシーケンスのタイミング信号を発生
   させるためのタイミング手段であって、前記タイミング
   手段は、前記第１および第２の３状態レジスタ手段、前
   記選択回路手段および前記複数個のメモリ・モジー−ル
   ・ユニットに結合され、前記第１のレジスタ手段および
   前記選択回路手段はタイミング信号の前記シーケンスの
   １個の第１の状態によって条件づけられて前記列アドレ
   スをアドレス入力ラインの前記の組に印加するようにさ
   れ、前記選択回路手段および前記第２のレジスタ手段は
   タイミング信号の前記シーケンスの前記１個の別異の状
   態によって条件づけられて前記行アドレスをアドレス入
   力ラインの前記の組に印加するようにされ、そして、前
   記複数個のメモリ・モジュール・ユニノ）　ｔｄ、　前
   記タイミング信号の別異のものによって条件づけられて
   前記列および行アドレスを前記複数個のメモリ・モジー
   −ル・ユニットのランダム・アクセス・メモリ・チップ
   列内に連続的に蓄積するようにされているもの； が含まれている特許請求の範囲第（１）項記載のサブシ
   ステム。 （４）前記サブシステムには、更に、複数個のデータ・
   レジスタが含まれ、これらは夫々に前記メモリ・モジュ
   ール・ユニット、前記タイミング手段および前記バスの
   相異なるものに結合され、前記タイミング手段には、前
   記最下位アドレス・ビットおよびその補数を表わす信号
   を受入れるだめの第１の対のケ゛−ト手段と、前記第１
   の対のダート手段に結合された第２の対のケ゛−ト手段
   とが含まれ、前記第２の対のケ゛−ト手段はタイミング
   信号の前記別異のものの相異なる１個によって条件づけ
   られて前記複数個のデータ・レジスタに信号を印加し、
   前記シングル・バス・サイクル操作の間に、複数個の連
   続的にアドレスされたワードを前記バス上に読出すこと
   を可能化するようにされている特許請求の範囲第（３）
   項記載のサブシステム。 （５）前記サブシステムには複数個のマルチプレクサ回
   路が更に含捷れておシ、前記マルチプレクサ回路は、前
   記複数個のデータ・レジスタ手段、前記バスの相異なる
   ワード部分、および、最下位アドレス・ビットとその補
   数とを表わす信号を受入れるための前記バスに結合され
   ておシ、前記複数個のマルチプレクサ回路は条件づけら
   れて前記複数個のワードの相毘なるものを前記最下位ア
   ドレス・ビットの前記コード化の関数として前記バスの
   前記相異なるワード部分に印加し、奇数捷たは偶数ワー
   ドについて読出し操作の開始を可能化するようにされて
   いる特許請求の範囲第（４）項記載のサブシステム。 （６）前記選択回路手段には、前記最下位列アドレス・
   ビットを受入れるために前記パスに結合された第１の組
   の入力端子、前記増加回路手段に結合された第２の組の
   入力端子、および、最下位アドレス・ラインの前記の組
   に結合された出力端子の組を有するマルチプレクサ回路
   が含まれ、前記マルチプレクサ回路には、更に、タイミ
   ング信号の前記シーケンスの前記１個を受入れるために
   前記タイミング手段に結合されたコントロール端子が含
   まれ、前記マルチプレクサ回路はタイミング信号の前記
   シーケンスの前記１個の状態変化によって条件づけられ
   て、前記列アドレスおよび前記行アドレス・ビットを、
   前記モジー−ルの前記所定のものの前記最下位アドレス
   ・ラインに対して連続的（ｆＣ印ＩＪ１１するようにさ
   れている特許請求の範囲第（３）項記載のサブシステム
   。 （７）前記増加回路手段には前記１個の最下位アドレス
   ・ビットを受入れるために結合されたキャリイ入力端子
   が含まれ、前記増加回路手段は、前記最下位アドレス・
   ビットの各所定値に応答して、前記選択回路手段に印加
   された行アドレス・ピッ（８）前記最下位アドレス・ビ
   ットの前記所定値は前記連続的なワード蓄積位置のアド
   レス操作の間に生起する２次境界的なアドレス状態を指
   示するものであり、前記増加回路手段は各々の前記所定
   値に応答して前記最下位行アドレス・ビットを増加し、
   次続するワード位置のアドレス操作を可能化するように
   されている特許請求の範囲第（６）項記載のサブシステ
   ム。 （９）前記所定値は′１″″に対応している特許請求の
   範囲第（８）項記載のサブシステム。 ００　　前記第１および第２のアドレス・レジスタ手段
   は、夫々に、同じ所定数の段を含み、また、前記増加回
   路手段には、更に、ｎ個の入力端子が含まれ、これらは
   、前記行アドレスの最下位アドレス部分を蓄積する前記
   ｎ段の前記第２のレジスタ手段とともにパスに対して並
   列に結合され、前記増加回路手段は、前記２次境界的な
   アドレス状態の各々の生起に応答して前記ｎ個の最下位
   行アドレス・ビットを１だけ増加させて、前記増加回路
   手段が実際の境界アドレス状態を表わすアドレス和の出
   力を発生させるに至るようにされている、特許請求の範
   囲第（８）項記載のサブシステム。 ０１）前記実際の境界アドレス状態は前記２次的な境界
   アドレスの生起の度数の２°倍である値に対応するもの
   であシ、ｎは、前記メモリ・サブシステムの遂行能力に
   影響しないように前記境界アドレス状態を伸長する値に
   させるように選択されている、特許請求の範囲第（１０
   ）項のサブシステム。 ０２　　前記２次的な境界アドレス状態の生起の前記度
   数は２であって、前記最下位アドレス・ビットの値′ビ
   ′によって特定されているような特許請求の範囲第（１
   η項記載のサブシステム。 ０′３　ｎは３であり、また、前記境界アドレス状態は
   、７ングル・サイクル操作の間に、対でアク（９） セスされうる連続した数のワード位置を指示する所定の
   値の倍数に当る値を有するメモリ要求アドレスに応じて
   生起するようにされている、特許請求の範囲第α→項記
   載のサブシステム。 α→　前記所定数は１５の倍数に当る値を有しており、
   これは前記境界アドレス状態を伸長させて、１６までの
   連続的なワード位置のアクセスを許容するようにされて
   いる、特許請求の範囲第０３項記載のサブシステム。 α→　前記サブシステムには、更に、前記メモリ要求ア
   ドレスの所定のアドレス・ビットを受入れるために結合
   された境界回路手段が含まれ、前記境界回路手段には、
   前記所定のアドレス・ビットが前記アドレス和に対応す
   る所定の値を有しているとき、前記境界アドレス状態を
   指示する出方境界状態信号を発生させるだめの手段が含
   まれている、特許請求の範囲第（１０項記載のサブシス
   テム。 α〜　前記境界回路手段は前記タイミング手段に結合さ
   れ、また、前記タイミング手段には、最下位アドレス・
   ビットおよびその補数を表わす信号を前記アドレス・レ
   ジスタから受入れるために結合された第１の対のゲート
   手段が含まれ、前記第１の対のケ゛−１手段は前記出力
   境界状態信号を前記最下位−アビ１／ス・ビットおよび
   前記補数と論理的に組合せて、１対の前記別異のタイミ
   ング信号を発生させ、前記第１の対のケゞ−ト手段は前
   記境界状態信号によって条件づけられて、前記最下位ア
   ドレス・ビットのコード化によって特定されたタイミン
   グ信号の前記対の１個を発生させ、メモリ・モジュール
   ・ユニットの前記対の１個のチップ列における前記列お
   よび行アドレスに蓄積して、連続的なワード位置の前記
   対の第１のもののアクセスを可能化するようにされる特
   許請求の範囲第（９項記載のサブシステム。 ０７）　　処理ユニットを含むシステムに用いられるメ
   モリ・ザブシステムであって、多重ワード・バスが前記
   サブシステムと共通に該処理ユニットに結合されて、バ
   ス伝送サイクル操作の間に両者間での情報を伝送するよ
   うにされ、前記ユニットは前記バス上で前記サブシステ
   ムに対してメモリ要（１１） 求を発生させるように操作され、前記要求の各々には２
   ．アクセスされるべき前記メモリ・サブシステム内の蓄
   積位置を特定するためにコード化される列および行アド
   レスを含む多重ビット・アドレスが含まれておシ、前記
   メモリ・サブシステムには： １対の独立にアドレス可能なメモリ・モジュール・ユニ
   ットであって、各々のメモリ・ユニットは前記多重ワー
   ド・バスに対して個別的に結合され、また、１組の入力
   アドレス・ラインを有しておシ、前記各々のメモリ・ユ
   ニットは複数列のランダム・アクセス・メモリ・チップ
   を含み、前記ランダム・アクセス・メモリ・チップはメ
   モリ蓄積デバイスの多くのアドレス可能なアレイを含ん
   でおり、前記アレイは多くの列および行に分けられてい
   るもの； 各メモリ要求の前記多重ビット・アドレスを前記バスか
   ら受入れるために結合されたアドレス操作手段であって
   、前記アドレス操作手段には：前記サブシステムによる
   処理の間、各々の前記（１２） メモリ要求アドレスの少なくとも最下位の列および行ア
   ドレス・ビットを蓄積するための多重ビット・アドレス
   ・レジスタが含まれているもの；各々の前記メモリ要求
   アドレスについて、前記列および行のアドレスを夫々に
   蓄積するために前記バスに結合された第１および第２の
   多重ビツト３状態レノスタであって、前記第１および第
   ２のレジスタは前記メモリ・モジュール・ユニットの前
   記ラインの組と共通に結合されているもの；前記第２の
   ３状態レノスタに対して並列に印加された最下位行アド
   レス・ビットを受入れるために前記多重ビット・アドレ
   ス・レジスタに結合されている加算器回路であって、前
   記加算器回路は、メモリ・ユニットの前記対に対する前
   記列アドレスの前記伝送の間に、前記最下位アドレス・
   ビットの少なくとも１個をコード化することの関数とし
   て前記行アドレス・ビットを１だけ増加するように操作
   されるもの；および 前記最下位列アドレス・ビットを受入れるための前記多
   重ビット・アドレス・レジスタ、前記加算器回路、およ
   び、前記メモリ・モジー−ル・ユニットの所定の１個の
   アドレス・ラインの所定の組の最下位アドレス・ライン
   に結合された選択回路であって、前記選択回路は、連続
   的なインタバルの間に、最下位列アドレス・ビットおよ
   び増加された最下位行アドレス・ビットを、前記メモリ
   ・モジー−ル・ユニットの前記所定の１個に対して印加
   し、シングル・バス・サイクル操作の間に、最短の時間
   内で、前記メモリ・モジュール・ユニッ１−の前記数の
   前記アドレス可能なアレイにおける複数個の連続的な蓄
   積位置に対する同時的なアクセスを可能化するように操
   作されるもの；が含まれている前記メモリ・サブシステ
   ム。 ０→　前記サブシステムには、更に： 各メモリ要求に応答して所定シーケンスのタイミング信
   号を発生させるためのタイミング手段であって、前記タ
   イミング手段は、前記第１および第２の３状態レノスタ
   、前記選択回路および前記１対のメモリ・モジー−ル・
   ユニットに結合され、前記第１のレジスタおよび前記選
   択回路はタイミング信号の前記シーケンスの１個の第１
   の状態によって条件づけられて、前記連続的なインタバ
   ルの第１の１個の間、前記列アドレスをアドレス入力ラ
   インの前記の組に印加するようにされ、また、前記選択
   回路および前記第２のレジスタはタイミング信号の前記
   シーケンスの前記１個の別異の状態によって条件づけら
   れて、前記連続的なインタバルの第２の１個の間、前記
   行アドレスをアドレス入力ラインの前記の組に印加する
   ようにされ、前記複数個のメモリ・モジュール・ニーノ
   ドは前記タイミング信号の別異のものによって条件づけ
   られて前記列および行アドレスを前記複数個のメモリ・
   モジュール・ユニットのランダム・アクセス・メモリ・
   チラノ列内に連続的に蓄積する５ｉ：うにされているも
   の； が含１れている特許請求の範囲第０乃項記載のサブシス
   テム。 ０つ　前記サブシステムには、更に二 各アドレスの最上位ビット部分に応じた列アドレス選択
   信号を発生させるために前記パスに結合された列アドレ
   ス選択手段であって、前記列選択手段には、前記最上位
   ビット部分を受入れるために結合された多くの選択入力
   と前記メモリ・モジー−ル・ユニットの相異なるものに
   結合された多くの出力とを有するデコーダ手段が含まれ
   、前記デコーダ手段は前記最上位ピント部分によって条
   件づけられて、前記出力の所定の１個においてデコード
   出力信号を発生させ、１対の前記メモリ・モジー−ル・
   ユニット内で前記列アドレスの蓄積を可能化させて、前
   記複数個の連続的な蓄積位置に対して前記同時的なアク
   セスがされるようになっているもの； が含１れている特許請求の範囲第０→項記載のサブシス
   テム。 （１）前記サブシステムには、更に、複数個のデータ・
   レジスタが含まれ、これらは夫々に前記メモリ・モジュ
   ール・ユニット、前記タイミング手段および前記パスの
   相異なるものに結合され、前記タイミング手段には、前
   記最下位アドレス・ビットおよびその補数を表わす信号
   を受入れるための第１の対のケ゛−ト手段と、前記第１
   の対のケ゛−ト手段に結合された第２の対のデート手段
   とが含まれ、前記第２の対のダート手段はタイミング信
   号の前記別異のものの相異なる１個によって条件づけら
   れて前記複数個のデータ・レジスタに信号を印加し、前
   記シングル・パス・サイクル操作の間に、複数個の連続
   的にアドレスされたワードを前記パス上に読出すことを
   可能化するようにされている特許請求の範囲第（１つ項
   記載のサブシステム。 （２１）前記サブシステムには複数個のマルチｆレクサ
   回路が更に含まれており、前記マルチフ０レクサ回路は
   、前記複数個のデータ・レジスタ手段、前記パスの相毀
   々るワード部分、および、最下位アドレス・ビットとそ
   の補数とを表わす信号を受入れるための前記パスに結合
   されており、前記複数個のマルチゾレクザ回路は条件づ
   けられて前記複数個のワードの相異なるものを前記最下
   位アドレス・ビットの前記コード化の関数として前記ハ
   スの前記相異なるワード部分に印加し、奇数または偶数
   ワードについて読出し操作の開始を可能化するようにさ
   れている、特許請求の範囲第（イ）項記載のサブシステ
   ム。 （２２）前記選択回路には、前記最下位列アドレス・ビ
   ットを受入れるための入力端子の第１の組、前記加算器
   回路に結合された入力端子の第２の組および前記最下位
   アドレス・ラインに結合された出力端子の組が含捷れて
   おり、前記選択回路には、更に、タイミング信号の前記
   シーケンスの前記１個を受入れるだめのコントロール手
   段が含まれ、前記選択回路はタイミング信号の前記シー
   ケンスの前記１個の状態変化によって条件づけられて、
   前記列アドレスおよび前記行アドレス・ビット全、前記
   モジュールの前記所定の］個の前記最下位アドレス・ラ
   インに対して印加するようにされている特許請求の範囲
   第（１ツ項記載のサブシステム。 （２３）前記加算器回路には前記１個の最下位アドレス
   ・ビットを受入れるために結合されているキャリイ入力
   端子が含まれ、前記加算器回路は前記最下位アドレス・
   ビットの各所定値に応答して前記選択回路に印加された
   行アドレス・ビットを１だけ増加するように操作されて
   いる特許請求の範囲第（２２）項記載のサブシステム。 （２４）前記最下位アドレス・ビットの前記所定値は前
   記連続的なワード蓄積位置のアドレス操作の間に生起す
   る２次境界的なアドレス状態を指示するものであり、前
   記加算器回路は各々の前記所定値に応答して前記最下位
   アドレス・ビットを増加し、次続するワード位置のアド
   レス操作を可能化するようにされている特許請求の範囲
   第（２２）項記載のサブシステム。 （２５）前記所定値はパｌ′″に対応している特許請求
   の範囲第（２４）項記載のサブシステム。 （２６）　前記第１および第２のアドレス・レジスタは
   、夫々に、同じ所定数の段を含み、また、前記加算回路
   には、更に、ｎ個の入力端子が含まれ、これらは、前記
   行アドレスの前記最下位アドレス部分を蓄積する前記ｎ
   段の前記第２のレジスタとともにバスに対して並列に結
   合され、前記加算器回路は、前記２次境界的なアドレス
   状態の各々の生起に応答して前記ｎ個の最下位行アドレ
   ス・ビットを１だけ増加させて、前記加算器回路が実際
   の境界アドレス状態を表わすアドレス和の出力を発生さ
   せるに至るようにされている、特許請求の範囲第（２４
   ）項記載のサブシステム。 （２７）前記実際の境界アドレス状態は前記２次的な境
   界アドレスの生起の度数の２ｎ倍である値に対応するも
   のであり、ｎは、前記メモリ・サブシステムの遂行能力
   に影響しないように前記境界アドレス状態を伸長する値
   にさせるように選択されている、特許請求の範囲第（２
   ６）項記載のサブシステム。 （２８）前記２次的な境界アドレス状態の生起の前記度
   数は２であって、前記最下位アドレス・ビットの値”　
   １　”によって特定されているような特許請求の範囲第
   （２７）項記載のサブシステム〇（２９）　　ｎは３で
   あり、また、前記境界アドレス状態は、シングル・ザイ
   クル操作の間に、対でアクセスされうる連続した数のワ
   ード位置を指示する所定の値の倍数に当る値を有するメ
   モリ要求アドレスに応じて生起するようにされている、
   特許請求の範囲第（２８）項記載のサブシステム。 （３０）前記所定数は１５の倍数に当る値を有しており
   、これは前記境界アドレス状態を伸長させて、１６まで
   の連続的なワード位置のアクセスを許容するようにされ
   ている、特許請求の範囲第（２９）項記載のサブシステ
   ム。 （３１）前記サブシステムには、更に、前記メモリ要求
   アドレスの所定のアドレス・ビットを受入れるために結
   合された境界回路手段が含まれ、前記境界回路手段には
   、前記所定のアドレス・ビットが前記アドレス和に対応
   する所定の値を有しているとき、前記境界アドレス状態
   を指示する出力境界状態信号を発生させるだめの手段が
   含まれている、特許請求の範囲第（２６）項記載のサブ
   システム。 （３２）前記境界回路手段は前記タイミング手段に結合
   され、また、前記タイミング手段には、最下位アドレス
   ・ビットおよびその補数を表わす信号を前記アドレス・
   レジスタから受入れるために結合された第１の対のケ゛
   −１・手段が含まれ、前記第１の対のケ゛−ト手段は前
   記出力境界状態信号を前記最下位アドレス・ビットおよ
   び前記補数と論理的に組合せて、１対の前記別異のタイ
   ミング信号を発生させ、前記第１の対のダート手段は前
   記境界状態信号によって条件づけられて、前記最下位ア
   ドレス・ビットのコード化によって特定されたタイミン
   グ信号の前記対の１個を発生させ、メモリ・モジュール
   ・ユニットの前記対の１個のチップ列における前記列お
   よび行アドレスに蓄積して、連続的なワード位置の前記
   対の第１のもののアクセスを可能化するようにされる特
   許請求の範囲第（３］、）項記載のサブシステム。 （３３）処理ユニットを含むシステムに用いられるメモ
   リ・サブシステムであって、多重ワード・バスが前記サ
   ブシステムと共通に該処理ユニットに結合されて、バス
   伝送サイクル操作の間に両者間での情報を伝送するよう
   にされ、前記ユニットは前記バス上で前記サブシステム
   に対してメモリ要求を発生させるように操作され、前記
   要求の各々には列および行アドレスを含む多重ビット・
   アドレスが含まれており、前記メモリ・サブシステムに
   は： 複数個の独立にアドレス可能なメモリ・モジー−ル・ユ
   ニットであっテ、各々のメモリ・ユニットは前記多重ワ
   ード・バスに対して個別的に結合され、また、１組の入
   力アドレス・ラインを有しており、前記各々のメモリ・
   ユニットはデータ・ワードの蓄積をさせるための複数列
   のランダム・アクセス・メモリ・チップを含み、１個の
   モジー−ル・ユニットは偶数アドレスを有する蓄積位置
   を含む偶数ナンバ列を含み、別異のモジー−ル・ユニッ
   トは奇数アドレスを有する蓄積位置を含む奇数ナンバ列
   を含んでおり、前記ランダム・アクセス・メモリ・チッ
   プはメモリ蓄積デバイスの多くのアドレス可能なアレイ
   を含み、前記アレイは多くの列および行に分けられてい
   るもの；各々の前記メモリ要求アドレスの多くの最下位
   アドレス・ビットを蓄積するためのアドレス・レジスタ
   ； 各々の前記メモリ要求アドレスの前記列および行アドレ
   スを夫々に蓄積するために前記バスに結合された列およ
   び行多重ビット３状態レジスタであって、前記列および
   行レジスタは前記メモリ・モジュール・ユニットのライ
   ンの前記の組に対して共通に結合されているもの； 前記行３状態レジスタに対して並列に印加された最下位
   行アドレス・ビットを受入れるために前記アドレス・レ
   ジスタに結合されている加算器回路であって、前記加算
   器回路は、メモリ・ユニットの前記対に対する前記列ア
   ドレスの前記伝送の間に、前記最下位アドレス・ビット
   の少なくとも１個をコード化することの関数として前記
   行アドレス・ビットを１だけ増加するように操作される
   もの； 前記列アドレス・レジスタに対して並列に印加された前
   記最下位行アドレス・ビットを受入れるための前記アド
   レス・レジスタ、前記行アドレス・ビットの増加の結果
   を受入れるだめの前記加算器回路、および、前記偶数ア
   ドレスを有するデータ・ワードを含む前記メモリ・モジ
   ュール・ユニットのアドレス・ラインの前記の組の最下
   位アドレス・ラインに対して結合された選択回路；およ
   び、各々の前記メモリ要求に応答してタイミング信号の
   所定シーケンスを発生させるためのタイミング手段であ
   って、前記タイミング手段は前記列および行３状態アド
   レス・レジスタの所定の入力と前記選択回路とに結合さ
   れており、前記列３状態レソスタおよび選択回路はタイ
   ミング信号の前記シーケンスの］個の第１の状態で条件
   ツケラレテ、前記１個のタイミング信号の前記第１の状
   態で規定すれる列アドレス・インタバルの間に、前記列
   アドレスを前記メモリ・ユニットに対して伝送し、また
   、前記行３状態レノスタおよび選択回路はタイミング信
   号の前記ンーケンスの前記１個の別異の状態で条件づけ
   られて、前記１個のタイミング信号の前記別異の状態で
   規定される行アドレス・インタバルの間に、増加されな
   かった前記行アドレスおよび増加されたものを前記メモ
   リ・ユニットに対して伝送して、最短の時間で、前記メ
   モリ・モジュール“ユニットの前記数の前記アドレス可
   能なアレイ内の１対の偶数および奇数ワード位置に対し
   て同時的なアクセスを可能化させるもの；が含まれてい
   る前記サブシステム。 （３４）前記サブシステムには、更に：各アドレスの最
   上位ビット部分に応じた列アドレス選択信号を発生させ
   るために前記バスに結合された列アドレス選択手段であ
   って、前記列選択手段には、前記最上位ビット部分を受
   入れるために結合された多くの選択入力と前記メモリ・
   モノー−ル・ユニットの相異なるものに結合された多く
   の出力とを有するアコ−２８回路が含壕れ、前記デコー
   ダ回路は前記最上位ビット部分によって条件づけられて
   、前記出力の所定の１個においてデコード出力信号を発
   生させ、１対の前記メモリ・モ・シーール・ユニット内
   で前記列アドレスの蓄積を可能化させて、前記複数個の
   連続的な蓄積位置に対して前記同時的なアクセスがされ
   るようになっているもの； が含壕れている特許請求の範囲第（３３）項記載のサブ
   システム。 （３５）前記選択回路には、前記最下位列アドレス・ビ
   ットを受入れるために前記アドレス・レジスタに結合さ
   れた第１の組の入力端子、前記加算器回路に結合された
   第２の組の入力端子、および、前記最下位アドレス・ラ
   インに結合された出力端子の組を有するマルチプレクサ
   回路が含まれ、前記マルチプレクサ回路には、更に、タ
   イミング信号の前記シーケンスの前記１個を受入れるた
   めに前記タイミング手段に結合されたコントロール端子
   が含才れ、前記マルチプレクサ回路はタイミング信号の
   前記シーケンスの前記１個の状態変化によって条件づけ
   られて、前記列アドレスおよび前記行アドレス・ビット
   を、列および行アドレス・インタバルの間に、前記偶数
   アドレスを有するデータ・ワードを含む前記モノニール
   ・ユニットの前記最下位アドレス・ラインに対して連続
   的に印加するようにされている特許請求の範囲第（３３
   ）項記載のザブシステム。 （３６）前記フッｎ算器回路には前記１個の最下位アド
   レス・ビットを受入れるために結合されているキ＼・リ
   イ入力端子が含まれ、前記加算器回路は、前記列アドレ
   ス・インクパルの間、前記最下位アト（２７） レス・ビットの各所定値に応答して前記選択回路に印加
   された行アドレス・ビットを］だけ増加するように操作
   されている特許請求の範囲第（３５）項記載のザブシス
   テム。 （３７）前記最下位アドレス・ビットの前記所定値は前
   記連続的なワード蓄積位置のアドレス操作の間に前記メ
   モリ・モジー−ル・ユニットの相異なる行に沿って生起
   する２次境界的なアドレス状態を指示するものであり、
   前記加算器回路は各々の前記所定値に応答して前記最下
   位アドレス・ビットを増加し、次続するワード位置のア
   ドレス操作を可能化するようにされている特許請求の範
   囲第（３５）項記載のザブシステム。 （３８）前記所定値ば１″に対応している特許請求の範
   囲第（３７）項記載のザブシステム。 （３９）前記列および行アドレス・レノスタは、夫夫に
   、同じ所定数の段を含み、また、前記加算器回路には、
   更に、ｎ個の入力端子が含まれ、これらは、前記行アド
   レスの前記最下位アドレス部分を蓄積する前記ｎ段の前
   記行レジスタとともにバ（２８） スに対して並列に結合され、前記加算器回路は、前記２
   次境界的なアドレス状態の各々の生起に応答して前記ｎ
   個の最下位行アドレス・ビットを１だけ増加させて、前
   記加算器回路が実際の境界アドレス状態を表わすアドレ
   ス和の出力を発生させるに至るようにされている、特許
   請求の範囲第（３８）項記載のザブシステム。 （４０）前記実際の境界アドレス状態は前記２次的な境
   界アドレスの生起の度数の２ｎ倍である値に対応するも
   のであり、ｎは、前記メモリ・サブシステムの遂行能力
   に影響しないように前記境界アドレス状態を伸長する値
   にさせるように選択されている、特許請求の範囲第（３
   ９）項記載のサブシステム０ （４１）前記２次的な境界アドレス状態の生起の前記度
   数は２であって、前記最下位アドレス・ビットの値″１
   ′″によって特定されているような特許請求の範囲第（
   ４０）項記載のサブシステム。 （４２）処理ユニットを含むシステムに用いられるメモ
   リ・サブシステムであって、多重ワード・パスが前記サ
   ブシステムと共通に該処理ユニットに結合されて、パス
   ・サイクル操作の間に両者間でのデータ・ワードの伝送
   をするようにされ、前記ユニットは前記パス上で前記サ
   ブシステムに対してメモリ要求を発生させるように操作
   され、前記要求の各々には、アクセスされるべき前記メ
   モリ・サブシステム内の蓄積位置を特定するためにコー
   ド化される列および行アドレスを有する多重ビット・ア
   ドレスが含まれておＬ前記サブシステムには： ｎ個の独立にアドレス可能なメモリ・モジュール゛ユニ
   ットであって、各々のメモリ・ユニットは前記多重ワー
   ドの相異なるワード部分に対して個別的に結合され、ま
   た、］組の入力アドレス・ラインを有してお９、前記各
   々のメモリ・ユニットはデータ・ワードの蓄積をさせる
   ための複数列のランダム・アクセス・メモリ・チップを
   含み、Ｎ／／２個のモジュール・ユニットは偶数アドレ
   スを有する蓄積位置を含む偶数ナンバの列を含み、丑た
   、Ｎ／２個のモジュール・ユニットは奇数アドレスを含
   んでおり、前記ランダム・アクセス・メモリ・チップは
   メモリ蓄積デバイスの多くのアドレス可能なプレイを含
   んでいて、前記アレイは多くの列および行に分けられて
   いるもの； 各々のメモリ要求アドレスの多くの最下位アドレス・ビ
   ットを蓄積するだめのアドレス・レジスタ； 夫々に入力および出力を有する第１および第２の多重ピ
   ント３状態アドレス・レジスタであって、前記レジスタ
   の多くの前記入力は、夫々に、前記列および行アドレス
   を蓄積するために前記バヌに結合されており、捷だ、前
   記第１および第２のレジスタの前記出力の対応するもの
   はアドレス・ラインの前記の組と共通に結合されている
   もの；Ｎ個の加算器回路であって、各々は、前記第２の
   ３状態アドレス・レジスタに対して並列に印加された最
   下位行アドレス・ビットを受入れるために前記アドレス
   ・レジスタに対して結合されており、前記加算器回路は
   、前記列アドレスを前記Ｎ個のメモリ・モノニール・ユ
   ニットに伝送する間（３１） 個をコード化することの関数として、前記行アドレス・
   ビットを１だけ増加するように操作されているもの；お
   よび、 前記第１のレジスタに対して並列に印加された前記最下
   位列アドレス・ビットを受入れるため前記アドレス・レ
   ジスタに、前記行アドレス・ビットの増加の結果を受入
   れるため前記Ｎ個の加算器回路の対応するものに結合さ
   れているＮ個の選択回路であって、前記偶数アドレスを
   有するデータ・ワードを含む前記Ｎ／２個のメモリ・モ
   ジー−ル・ユニットの前記アドレス入力ラインの最下位
   ビット・アドレス・ラインと直列にされ、前記Ｎ／２個
   の選択回路は、連続的な時間インタバルの間に、列およ
   び増加された行の最下位アドレス・ビットを前記最下位
   アドレス・ラインに印加して、最短の時間内に、前記メ
   モリ・モジュール・ユニットの前記数の前記アドレス可
   能なアレイ内の複数個の偶数および奇数の連続的なワー
   ド位置を同時的にアクセスすることが可能化されるもの
   ；（３２） が含マれている前記ザブシステム。