JPS6379300A

JPS6379300A - 半導体記憶装置

Info

Publication number: JPS6379300A
Application number: JP61223570A
Authority: JP
Inventors: Masaya Muranaka; 雅也村中
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1986-09-24
Filing date: 1986-09-24
Publication date: 1988-04-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
予備メモリアレイを内蔵するダイナミック型ＲＡＭ　（
ランダム・アクセス・メモリ）に利用して有効な技術に
関するものである。

〔従来の技術〕

ダイナミック型ＲＡ　Ｍ等の半導体記憶装置においては
、メモリアレイに予備ワード線及び予備データ線が設け
られ、例えば欠陥メ妻リセルが結合されるワード線又は
データ線を予備ワード線又は予備データ線に切り換える
いわゆる欠陥ビット救済が行われ、製品歩留りの向上が
図られる。

このような予備メモリアレイを備えるダイナミック型Ｒ
Ａ　Ｍについては、例えば日経マグロウヒル社発行、１
９８５年６月３日付「日経エレクトロニクスｊ・の２０
９頁〜２３１頁に記載されてぃる。

（発明が解決しようとする問題点〕上記に記載されるような欠陥救済機能を有するダイナミ
ック型ＲＡＭには、第３図に示されるように、例えばそ
れぞれ二組づつの予備ワード線ＷｒＱ、Ｗｒｌ及び予備
データ線ｐｒＱ、、Ｄｒｌが設けられる。また、これら
の予備ワード線及び予備データ線に切り換えられる不良
アドレスを記憶する不良アドレス記憶回路ＲＯＭ０〜Ｒ
ＯＭ３と、それぞれの不良アドレスと外部から供給され
るアドレス信号によって形成される相補内部アドレス信
号ａｘＱ〜ａｘｉ又はアドレス信号ａｙ□〜ａｙｉとを
比較するアドレス比較回路ＡＣＯ〜ＡＣ３及びこれらの
アドレス比較回路の比較結果に従って対応する予備ワー
ド線又は予備データ線を選択状態とするための予備ワー
ド線駆動回路ＲＷＤＱ、ＲＷＤＩ及び予備データ線選択
回路ＲＤＳＯ。

ＲＤＳ　１とからなる冗長アドレス切り換え回路ＲＡＣ
が設けられる。この冗長アドレス切り換え回路ＲＡＣは
、メモリアレイに高集積化されて設けられる予備ワード
線及び予備データ線に比較して、半導体基板上の大きな
エリアを占有する。このため、ダイナミック型ＲＡＭに
設けられる予備ワード線及び予備データ線の数は、製品
歩留り率と冗長アドレス切り換え回路ＲＡＣのレイアウ
ト占有率がいずれも所定の条件を満足するような適当な
数に設定される。

ところが、上記のような従来のダイナミック型ＲＡＭに
おいては、各予備ワード線及び予備データ線に対して冗
長アドレス切り換え回路ＲＡＣの不良アドレス記憶回路
、アドレス比較回路及び予備ワード線駆動回路又は予備
データ線選択回路が固定的に割り当てられる。このため
、例えば欠陥ワード線又は欠陥データ線のいずれか一方
の数が３つ以上になった場合、他方の冗長構成に余裕が
あるにもかかわらず、欠陥救済することができない。

この発明の目的は、欠陥救済率の向上を図った半導体記
憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、不良アドレス記憶回路、アドレス比較回路及
び予備メモリアレイ駆動回路を含む冗長アドレス切り換
え回路を、それぞれの不良アドレス記憶回路の所定のビ
ットに従って、予備ワード線用及び予備データ線用とし
て選択的に用いることができるようにするものである。

〔作　　用〕

上記した手段によれば、冗長アドレス切り換え回路を、
無駄なく用いることができるため、比較的レイアウト占
有率の少ない予備ワード線及び予備データ線を冗長アド
レス切り換え回路の設置数と同数に増設することによっ
て、半導体記憶装置の欠陥救済率を向上でき、その製品
歩留りを向上できるものである。

〔実施例〕

第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路素子は、公知の０ＭＯ５（相補型ＭＯ５＞集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上において形成される。同
図において、チャンネル（バックゲート）部に矢印が付
加されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型であり、矢
印の付加されないＮチャンネルＭＯ３ＦＥＴと区別すれ
る。

この実施例のダイナミック型ＲＡ　Ｍには、特に制限さ
れないが、４本の予備ワード線ＷｒＯｘＷｒ３と４組の
予備相補データ線ＤｒＯ・ＤｒＯ〜Ｄｒ３・Ｄｒ３が設
けられる。これらの予備ワード線及び予備相補データ線
は、冗長アドレス切り換え回路ＲＡＣによって選択・指
定される。冗長アドレス切り換え回路ＲＡＣには、後述
するように、それぞれ不良アドレス記憶回路、アドレス
比較回路、予備ワード線駆動回路及び予備データ線選択
回路を含む４組の単位回路が設けられる。これらの単位
回路は、それぞれの不良アドレス比較動作の所定のビッ
トに従って、予備ワード線又は予備相補データ線に選択
的に対応付けられる。これにより、冗長アドレス切り換
え回路ＲＡＣの４組の単位回路は、予備ワード線及び予
備相補データ線のいずれかに無駄なく割り当てられるた
め、ダイナミック型ＲＡＭとしての欠陥救済率が向上さ
れる。

また、この実施例のダイナミック型ＲＡＭには、ダイナ
ミック型ＲＡＭに欠陥メモリセルが検出されその不良ア
ドレスが冗長アドレス切り換え回路ＲＡＣのいずれかの
不良アドレス記憶回路に登録されたことを記憶する冗長
イネーブル回路ＲＥＮが設けられ、この冗長イネーブル
回路ＲＥＮの出力信号として得られる内部制御信号ｒｅ
によって、冗長アドレス切り換え回路ＲＡＣのアドレス
比較動作が制御される。これにより、ダイナミック型Ｒ
ＡＭに欠陥メモリセルが検出されず不良アドレスの登録
が行われなかった場合に、不良アドレス記憶用のＲＯＭ
が初期状態（例えばアドレス“０”）であることから特
定のアドレス（この場合アドレス″０”）が不本意に予
備メモリアレイに切り換えらてしまうことを防止するこ
とができる。

この内部制御信号ｒｅは、図示されない信号経路を介し
てタイミング制御回路ＴＣにも供給される。

これにより、内部タイミング信号のうちのいくつかが、
内部制御信号ｒｅに従って選択的に遅延されて形成され
る。

さらに、この実施例のダイナミック型ＲＡＭでは、アド
レスマルチプレクス方式が採られ、Ｘアドレス信号ＡＸ
Ｏ〜ＡＸｉ及びＹアドレス信号ＡＹＯ＝ＡＹｉが同一の
外部端子ＡＯ〜Ａｉを介して供給される。また、自動リ
フレッシュ動作モードにおいて、リフレッシュすべきワ
ード線を指定するためのリフレッシュアドレスカウンタ
ＲＥＦＣと、このリフレッシュアドレスカウンタＲＥＦ
Ｃにより形成されるリフレッシュアドレス信号ＣｘＯ〜
ｃｘｉ及びＸアドレス信号ＡＸＯ〜ＡＸｉヲｉ！択的に
ロウアドレスバンファＲＡＤＢに伝達するためのアドレ
スマルチプレクサＡＭＸが設けられる。

第２図において、特に制限されないが、メモリアレイＭ
−ＡＲＹは２交点方式とされ、第２図の水平方向に配置
されるｆｉ＋１組の相補データＩＪｉｔＤＯ−ＤＯ＝Ｄ
ｎ−Ｄｎ及び４組の予備相補データ線ＤｒＯ−ＤｒＯ−
ｗＤｒ３　・Ｄｒ３と、垂直方向に配置されるｍ＋１本
のワード線ＷＯ〜Ｗｒｒｈ及び４本の予備ワード線Ｗｒ
ＯｘＷｒ３が設けられる。

これらの相補データ線とワード線の交点には、（ｍ＋５
）　ｘ　（ｒｈ＋５）　ｆｌｉｌのメモリセルが格子状
に配置される。それぞれの相補データ線には、相補デー
タ線ＤＯ・ＤＯｌＤｎ−Ｄｎ及び予備相補データ線Ｄ　
ｒ　Ｏ−Ｄ　ｒ　Ｑに代表して示されるように、アドレ
ス選択用ＭＯ３ＦＥＴＱｍ及び情報記憶用キャパシタＣ
ｓにより構成されるｍ＋５個のメモリセルが、所定の規
則性をもってそれぞれ結合される。

各相補データ線の非反転信号線及び反転信号線の間には
、ＭＯＳＦＥＴＱ７〜Ｑ９に代表されるｆｉ＋５個のス
イッチＭＯ３ＦＥＴからなるプリチャージ回路ＰＣが設
けられる。これらのスイッチＭＯＳＦＥＴのゲートは共
通接続され、後述するタイミング制御回路ＴＣから、タ
イミング信号φｐｃが供給される。このタイミング信号
φｐｃは、ダイナミック型ＲＡＭの非動作状態において
ハイレベルとされ、動作状態においてロウレベルとされ
る。これにより、タイミング信号φｐｃがハイレベルと
されるダイナミック型ＲＡＭの非動作状態において、ス
イッチＭＯ３ＦＥＴＱ７〜Ｑ９がオン状態となり、相補
データ線の両信号線を短絡して電源電圧Ｖｃｃの約１／
２のようなハーフプリチャージレベルとする。このため
、各相補データ線の両信号線のレベルは、このハーフプ
リチャージレベルからハイレベル又はロウレベルに向か
って変化され、読み出し動作が高速化される。

センスアンプＳＡは、ｎ＋５個の単位回路ＵＳＡにより
構成される。各センスアンプ単位回路ＵＳＡは、第２図
に例示的に示されるように、ＰチャンネルＭＯ３ＦＥＴ
Ｑ３．Ｑ４及びＮチャンネルＭＯ５ＦＥＴＱ５．Ｑ６か
らｆ、にるＣＭＯＳ−ｙッ子回路で構成される。これら
のランチ回路の入出力ノードは、対応する相補データ１
ｊｌＤＯ−Ｄｏ”〜１）ｎ−百１又は予備相補データ線
ＤｒＯ−Ｄｒ０−〜Ｄｒ３・Ｄｒ３にそれぞれ結合され
る。また、上記センスアンプＳＡの単位回路には、特に
制限されないが、並列形態のＰチャンネルＭＯ５ＦＥＴ
Ｑ！、Ｑ２を介して電源電圧ＶＣＣが供給され、並列形
態のＮチャンネルＭＯ５ＦＥＴＱ１６．Ｑｌｌを介して
回路の接地電圧が供給される。これらの駆動ＭＯ３ＦＥ
ＴＱ１．Ｑ２及びＭＯ５ＦＥＴＱ１６．Ｑｌｌは、同じ
メモリマント内に設けられる単位回路に対して共通に用
いられる。すなわち、同じメモリマントに含まれるセン
スアンプ単位回路ＵＳＡｔ−構成するＰチャンネルＭＯ
３ＦＥＴＱ１．Ｑ２及びＮチャンネルＭＯＳ　Ｆ　ＥＴ
ＱＩ６、Ｑｌｌのソースは、共通ソース線ｐｓ及びＮＳ
にそれぞれ共通接続される。

上記ＭＯ３ＦＥＴＱＩ、Ｑ１６のゲートには、センスア
ンプＳＡを活性化させるための相補タイミング信号φｐ
ａ　Ｌ　、　　φｐａｌが供給され、ＭＯ３ＦＥＴＱ２
．Ｑｌｌのゲートには、上記タイミング信号φｐａＬ　
　＄ｐａｌよりやや遅れて形成される相補タイミング信
号φｐａＬ　　＄９”が供給される。

これにより、センスアンプＳＡの動作は２段階に行われ
る。すなわち、タイミング信号φｐａｌ、＄ｉ１が供給
される第１段階において、比較的小さいコンダクタンス
を持つようにされるＭ　ＯＳ　Ｆ　ＥＴＱＩ及びＱ１６
がオン状態となり、その電流制限作用によって、メモリ
セルから対応する相補データ線に与えられる微小読み出
し電圧は不所望なレベル変動を受けることなく増幅され
る。上記センスアンプＳＡの増幅動作によって相補デー
タ線の電位差がある程度大きくされた後、タイミング信
号φｐａ　２　、　　φｐａ２が供給される。これによ
り、比較的大きなコンダクタンスを持つＭＯＳ　Ｆ　Ｅ
ＴＱ２．Ｑｌｌがオン状態となる。センスアンプＳＡの
増幅動作は、ＭＯ３ＦＥＴＱ２．Ｑｌｌがオン状態にな
ることによって速くされ、相補データ線のレベルは急速
にハイレベル又はロウレベルに推移する。このように、
センスアンプＳＡの増幅動作を２段階に分けて行わせる
ことによって、相補データ線の不所望なレベル変化を防
止しつつ、記憶データの高速読み出しを実現することが
できる。

すべての相補データ線は、上記センスアンプＳＡの反対
側において、カラムスイッチＣ３Ｗの対応するスイッチ
開Ｏ３ＦＥＴ対に結合される。カラムスイッチＣ３Ｗは
、ＮチャンネルＭＯ３ＦＥＴＱ１０・Ｑｌｌ、Ｑ１２・
Ｑ１３及びＱ１４゜Ｑ１５に代表されるようなれ＋５組
のスイッチ開Ｏ３ＦＥＴ対により構成され、カラムアド
レス信号によって指定される一組の相補データ線又は予
備相補データ線と共通相補データ１ＱＣＤ−５石を選択
的に結合させる。これらのスイッチ開Ｏ３ＦＥＴ対のう
ち、相補データ線ＤＯ−ＤＯ〜ｐｎ・Ｄｎに対応するス
イッチＭＯ３ＦＥＴＱＩ　０−Ｑ１１〜Ｑ１２・Ｑ１３
の共通接続されたゲートには、カラムデコーダＣＤＣＲ
によって形成されるデータ線選択信号ＹＯ〜Ｙｎが供給
される。また、スイッチＭＯ５ＦＥＴＱ１４・Ｑ１５に
代表され予備相補データ線Ｄｒ　０−Ｄｒ　０−Ｄｒ　
３　・Ｄｒゴに対応する４組のスイッチ開Ｏ３ＦＥＴ対
の共通接続されたゲートには、後述する冗長アドレス切
り換え回路ＲＡＣの対応する予備データ線選択回路ＲＤ
ＳＯ〜ＲＤＳ３から予備データ線選択信号ＹｒＯ＝Ｙｒ
３が供給される。

一方、メモリアレイＭ−ＡＲＹの同じ行に配置されるメ
モリセルのアドレス選択用ＭＯＳＦＥＴＱｒｎのゲート
は、対応するワード線ＷＯ〜Ｗｍ又は予備ワード線Ｗｒ
Ｏ〜Ｗ　ｒ　３に結合される。ワード線ＷＯ〜Ｗｍは、
ロウアドレスデコーダに結合されそのうちロウアドレス
信号によって指定される一本のワード線が選択される。

また、予備ワード線Ｗ　ｒ　Ｏ〜Ｗｒ３は、後述する冗
長アドレス切り換え回路ＲＡＣの対応する予備ワード線
駆動回路ＲＷＤＯ−ＲＷＤ３によって選択状態とされる
。

特に制限されないが、ロウアドレスデコーダは２段構造
とされ、１次ロウアドレスデコーダＲＤＣＲＩと２次ロ
ウアドレスデコーダＲＤＣＲ２によって構成される。１
次ロウアドレスデコーダＲＤＣＲ１は、下位２ビツトの
相補内部アドレス信号ａｘＱ及びａｘｌ　　（ここで例
えば外部アドレス信号ＡＸＯと同相の内部アドレス信号
ａｘＱと逆相の内部アドレス信号ａｘＱをあわせて相補
内部アドレス信号ａｘＱと表す、以下同じ）をデコード
して、タイミング制御回路ＴＣから供給されるタイミン
グ信号φＸに同期された４つのワード線選択タイミング
信号φｘ００ないしφｘｌｌを形成する。これらのワー
ド線選択タイミング信号は、上位の相補内部アドレス信
号ａｘ２〜ａｘｉをデコードする２次ロウアドレスデコ
ーダＲＤＣＲ２により形成される共通選択信号と組み合
わされることによって、Ｘアドレス信号ＡＸＯ〜ＡＸｉ
に指定される一本のワード線を選択するためのワード線
選択信号（ＷＯ〜Ｗ　ｍ　）が形成される。１次ロウア
ドレスデコーダＲＤＣＲ１の選択動作は、指定されたロ
ウアドレスと不良アドレスが一致した場合に冗長アドレ
ス切り換え回路ＲＡＣから供給されるハイレベルのタイ
ミング信号φｒｘによって禁止される。

ロウアドレス系の選択回路を以上のような２段構成とす
ることで、２次ロウアドレスデコーダＲＤＣＲ２の単位
回路のレイアウトピンチ（間隔）とワード線のレイアウ
トピンチとを合わせることができ、半導体基板上のレイ
アウトを効率的なものとすることができる。

ロウアドレスバンフｙＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、そ
れを保持するとともに、相補内部アドレス信号ａｘＱ〜
土ｘｉを形成して、１次ロウアドレスデコーダＲＤＣＲ
Ｉ、２次ロウアドレスデコーダＲＤＣＲ２及び冗長アド
レス切り換え回路ＲＡＣに供給する。

前述のように、この実施例のダイナミック型ＲＡＭでは
、メモリセルの記憶データを所定の周期内に読み出し、
再書き込みするための自動リフレッシュモードが設けら
れ、この自動リフレッシュモードにおいてリフレッシュ
すべきワード線を指定するためのリフレッシュアドレス
カウンタＲＥＦＣが設けられる。アドレスマルチプレク
サＡＭＸは、タイミング制御回路ＴＣから供給されるタ
イミング信号φｒｅｆがロウレベルとされる通常のメモ
リアクセスモードにおいて、外部端子ＡＯ〜Ａｔを介し
て外部の装置から供給されるＸアドレス信号ＡＸＯ＝Ａ
Ｘｊを選択し、ロウアドレスバッファＲＡＤＢに伝達す
る。また、タイミング信号φｒｅｆがハイレベルとされ
る自動リフレッシュモードにおいて、リフレッシュアド
レスカウンタＲＥＦＣから出力されるリフレッシュアド
レス信号ＣＸＯ〜ｃｘｉを選択し、ロウアドレスバッフ
ァＲＡＤＢに伝達する。

Ｘアドレス信号ＡＸＯ＝ＡＸｉは、外部から制御信号と
して供給されるロウアドレスストローブ信号ＲＡＳの立
ち下がりに同期して供給されるため、ロウアドレスバッ
ファＲＡＤＢによるロウアドレス信号の取り込みは、タ
イミング制御回路ＴＣによってロウアドレスストローブ
信号ＲＡＳの立ち下がりを検出して形成されるタイミン
グ信号φａｒに従って行われる。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレンシェ動作モードにおいて動作
し、タイミング制御回路ＴＣから供給されるタイミング
信号φＣを計数して、リフレッシュすべきワード線を指
定するためのリフレッシュアドレス信号ｃｘＱ〜ｃｘｉ
を形成し、アドレスマルチプレクサＡＭＸに供給する。

カラムアドレスデコーダＣＡＤＢは、アドレス信号入力
端子ＡＯ〜Ａｉを介して、カラムアドレスストローブ信
号ＣＡＳの立ち下がりに同期して供給されるＹアドレス
信号ＡＹＯ〜ＡＹｉを、タイミング制御回路′ｒＣにお
い゛ζカラムアドレススＩ・ローブ信号ＣＡＳの立ち下
がりを検出して形成されるタイミング信号φａｃに従っ
て取り込む、カラムアドレスバッフ７ＣＡＤＢは、これ
らのＹアドレス信号ＡＹＯ＝ＡＹｉにより相補内部アド
レス信号ａｙＱｘａｙｔを形成し、カラムアドレスデコ
ーダＣＤＣＲ及び冗長アドレス切り換え回路ＲＡ　Ｃに
供給する。カラムアドレスデコーダＣＤＣＨによる相補
データ４泉ＤＯ・Ｄｏ〜Ｄｎ−Ｄｎの選択動作は、指定
されたカラムアドレスと不良アドレスが一致した場合に
冗長アドレス切り俟え回路ＲＡＣから供給されるタイミ
ング信号φｒｙによって禁止される。

カラムアドレスデコーダＣＤＣＲは、上記カラムアドレ
スデコーダＣＡＤ１３から供給される相補内部アドレス
（ｉ号ａｙＯ〜ａｙｔをデコードし、タイミング制御回
路ＴＣから供給されるデータ線選択タイミング信号φｙ
に同期したデータ線選択信号ＹＯ〜Ｙｎを形成し、カラ
ムスイッチｃｓｗの対応するスイッチＭＯ５ＦＥＴに供
給する。

カラムアドレスに指定される相補データ線がカラムスイ
ッチＣ８Ｗによって選択的に接続される共通相補データ
線ＣＤ−ＣＤは、メインアンプＭＡの入力端子に結合さ
れるとともに、データ人力バッファＤＩＢの出力端子に
結合される。メインアンプＭＡの出力端子は、さらにデ
ータ出カバソファＤＯＢの入力端子に結合される。

メインアンプＭＡは、タイミング制御回路ＴＣから供給
されるタイミング信号φｍａによって動作状態とされ、
選択されたメモリセルから相補共通データ線ＣＤ　−Ｃ
Ｄを介して入力される２値読み出し信号をさらに増幅し
、データ出力バッファＤＯＢに送る。

データ出カバソファＤＯＢは、ダイナミック型ＲＡＭの
読み出し動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φｒにより動作状態とさ
れ、上記メインアンプＭＡから出力される読み出しデー
タをデータ出力端子Ｄｏｕｔから送出する。ダイナミッ
ク型ＲＡＭの非動作状態及び暑き込み動作モードにおい
て、データ出カバソファＤＯＢの出力はハイインピーダ
ンス状態とされる。

データ人力バッファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＷにより動作状態とさ
れ、データ入力端子Ｄｉｎを介して人力される書き込み
データを相補書き込み信号とし、相補共通データ線ＣＤ
　−ＣＤから選択されたメモリセルに供給する。ダイナ
ミック型ＲＡＭの非動作状態及び読み出し動作モードに
おいて、データ人力バッファＤＩＢの出力はハイインピ
ーダンス状態とされる。

冗長アドレス切り換え回路ＲＡＣは、後述するように、
それぞれ対応する不良アドレス記憶回路ＲＯＭ０〜ＲＯ
Ｍ３．７ドレス比較回路ＡＣＯ〜ＡＣ３，予備ワード線
ＷｒＱｘＷｒ３及び予備相補データｉｊ［）ｒｏ−Ｄｒ
ｏ　〜Ｄｒ３・Ｄｒ３に対応して設けられる予備ワード
線駆動回路ＲＷＤ　Ｏ〜ＲＷＤ３及び予備データ線選択
回路ＲＤＳＯ〜ＲＤＳ３とからなる４組の単位回路ＵＲ
ＡＣＯ〜ＵＲＡＣ３により構成される。予備ワード線駆
動回路ＲＷ　Ｄ　Ｏ〜ＲＷＤ３の出力端子は、メモリア
レイの予備ワード線ＷｒＱｘＷｒ３にそれぞれ結合され
、予備データ線選択回路ＲＤＳＯ〜ＲＤＳ３の出力信号
は、予備データ線選択信号ＹｒＯ〜Ｙｒ３として、カラ
ムスイッチＣ８Ｗの対応するスイッチＭＯＳ　Ｆ　ＥＴ
にそれぞれ供給される。

冗長アドレス切り換え回路ＲＡＣの各単位回路は、対応
する予備ワード線ＷｒＯ〜Ｗｒ３又は予備相補データ線
ＤｒＯ・ＤｒＯ〜Ｄｒ３・Ｄｒ３のいずれかに選択的に
割り当てられる。これらの単位回路が予備ワード線又は
予備相補データ線のいずれに割り当てられたかは、それ
ぞれの単位回路の不良アドレス記憶回路の所定のビット
により記憶される。各単位回路の不良アドレス記憶回路
は、その所定ビットの記憶データにより、内部選択信号
ｘ／７０〜ｘ／７３を形成する。各単位回路のアドレス
比較回路は、対応する上記内部選択信号ｘ／７０〜ｘ　
／　ｙ　３に従って、相補内部アドレス信号上ＸＯ−且
ｘ１又は相補内部アドレス信号ａｙｏ−ｗａｙｉと不良
アドレス記憶回路から供給される不良アドレスとを選択
的に比較する。また、単位回路の予備ワード線駆動回路
及び予備データ線選択回路は、上記内部選択信号ｘ／７
０〜ｘ／７３に従ってどちらか一方のみが動作状態とさ
れ、対応するアドレス比較回路から出力されるアドレス
一致信号に従っ゛ζ対応する予備ワード線又は予備相補
データ線を選択状態とする。

冗長アドレス切り換え回路ＲＡＣにより、予備ワード線
ＷｒＯ〜Ｗｒ３又は予備相補データ線ＤｒＯ・ＤｒＯ〜
Ｄｒ３・Ｄｒ３のいずれかひとつが選択状態とされた場
合、タイミング信号φｒｘ又はφｒｙがハイレベルとさ
れ、１次ロウアドレスデコーダＲＤＣＲ１又はカラムア
ドレスデコーダＣＤＣＲによる通常の選択動作は禁止さ
れる。また、冗長アドレス切り換え回路ＲＡＣのアドレ
ス比較回路ＡＣＯ〜ＡＣ３によるアドレス比較動作は、
冗長イネーブル回路ＲＥＮから供給される内部制御信号
ｒｅがハイレベルとされることによって禁止される。

冗長アドレス切り換え回路ＲＡＣの具体的な構成とその
動作の概要については、後で詳細に説明する。

冗長イネーブル回路ＲＥＮは、ヒユーズ手段を用いた図
示されない記憶回路と、この記憶回路の出カイ８号によ
ってセットされるフリップフロップとにより構成される
。冗長イネーブル回路ＲＥＮの記憶回路を構成するヒユ
ーズ手段は、冗長アドレス切り換え回路ＲＡＣの単位回
路がひとつでも使用状態とされ対応する不良アドレス記
憶回路に不良アドレスの書き込みが行われことによって
、自動的に切断される。これにより、冗長イネーブル回
路ＲＥＮの記憶回路は、このダイナミック型ＲＡＭのメ
モリアレイに欠陥メモリセルが検出され、その不良アド
レスが冗長アドレス切り換え回路ＲＡＣに登録されたこ
とを記憶し１表示するものとなる。このヒユーズ手段が
切断されることにより、冗長イネーブル回路ＲＥＮのフ
リップフロップがセット状態とされ、その出力信号はハ
イレベルとなる。このフリップフロップの出力信号は、
内部制御信号ｒｅとして、冗長アドレス切り換え回路Ｒ
ＡＣ及びタイミング制御回路ＴＣに供給される。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
ＷＥによって上記各種のタイミング信号を形成し、各回
路に供給する。これらのタイミング信号のうちのいくつ
かは、上記冗長イネーブル回路ＲＥＮから供給される内
部制御＜ｉ号ｒｅがハイレベルとされることによって、
所定の時間遅延されて形成される。内部制御信号ｒｅが
ロウレベルである場合、すなわちこのダイナミック型Ｒ
ＡＭのメモリアレイに欠陥メモリセルが検出されない場
合、これらのタイミング信号は遅延されることなく形成
され、動作の高速化が図られる。

第１図には、第２図のダイナミック型ＲＡＭの冗長アド
レス切り換え回路ＲＡＣの一実施例の回路ブロック図が
示されている。

第１図において、冗長アドレス切り換え回路ＲＡＣは、
４組の単位回路ＵＲＡＣＯ〜ＵＲＡＣ３及びオアゲート
回路ＯＧ１．ＯＧ２により構成される。単位回路ＵＲＡ
ＣＯは、不良アドレス記憶回路ＲＯＭ０．アドレス比較
回路ＡＣＯ，予備ワード線駆動回路ＲＷＤＯ及び予備デ
ータ線選択回路ＲＤＳＯをその主な構成要素とする。同
様に、単位回路ＵＲＡＣ１〜［ＪＲＡＣ３は、それぞれ
対応する不良アドレス記憶回路ＲＯＭｌ−ＲＯＭ３゜ア
ドレス比較回路ＡＣＩ−ＡＣ３，予備ワード線駆動回路
ＲＷＤ１〜ＲＷＤ３及び予備データ線選択回路ＲＤＳ　
１〜ＲＤＳ３をその主な構成要素とする。

第１図では、冗長アドレス切り換え回路ＲＡＣの機能を
理解しやすく説明するために、アドレス比較回路ＡＣＯ
〜ＡＣ３に含まれ・コアドレス選択回路ＡＳＯ〜ＡＳ３
を別個の回路ブロックとして示し、また予備ワード線駆
動回路ＲＷＤＯ−ＲＷＤ３及び予備データ線選択回路Ｉ
（Ｄ　３０〜ＲＤＳ３に含まれるアンドゲート回路ＡＧ
　ｌ　”　Ａ　Ｇ　８を別個の回路素子とし°Ｃ示して
いる。

冗長アドレス切り換え回路ＲＡＣの各単位回路の不良ア
ドレス記憶口＠　ＲＯＭ　Ｏ〜ＲＯＭ３は、相補内部ア
ドレス信号ａ−ＸＯ・〜ａｘｉにそ几ぞれ対応して設け
られるｉ＋ｌビットの記憶素子と、その単位回路が予備
ワード線及び予備相補データ線のいずれに割り当てられ
たかを示すための１ビットのワード線・データ線選択用
記憶素子により構成される。ワード線・データ線選択用
記憶素子の出力信号は、内部選択信号ｘ／７０〜ｘ／７
３とされる。これらの記憶素子は、例えば電気的に切断
されるヒユーズ手段により構成され、このヒユーズ手段
が切断されない初期の状態において、各記憶素子の対応
する出力信号はロウレベルとされる。ダイナミック型Ｒ
ＡＭのウェハー試験の段階で欠陥メモリセルが検出され
た場合、図示されない切断用のバンドを介して、欠陥メ
モリセルが結合される欠陥ワード線又は欠陥データ線の
アドレスのうち論理”１”のビットに対応する記憶素子
に切断電流が供給され、そのヒユーズ手段が切断される
。これにより、その記憶素子に対応するＲＯＭの出力信
号は、ハイレベルとされる。また、登録された不良アド
レスがワード線又は相補データ線のいずれに対応するも
のであるかを示すために、ワード線・データ線選択用記
憶素子が選択的に切断される。すなわち、登録された不
良アドレスが相補データ線に対応するものであると、ワ
ード線・データ線選択用記憶素子は切断されず、登録さ
れた不良アドレスがワード線に対応するものであると、
ワード線・データ線選択用記憶素子は切断される。これ
により、内部選択信号ｘ／７０〜ｘ／ｙ３は対応する単
位回路に欠陥ワード線のアドレスが登録された場合にハ
イレベルとされ、欠陥データ線のアドレスが登録された
場合にロウレベルとされる。

不良アドレス記憶回路ＲＯＭ０−ＲＯＭ３から出力され
る不良アドレス信号は、対応するアドレス比較回路ＡＣ
Ｏ〜ＡＣ３の対応するビットの一方の入力端子にそれぞ
れ供給される。不良アドレス記憶回路ＲＯＭ０〜ＲＯＭ
３から出力される内部選択信号ｘ　／　Ｆ　Ｏ〜ｘ　／
　７３は、対応するアドレス選択回路ＡＳＯ〜ＡＳ３に
供給されるとともに、対応するアンドゲート回路ＡＧＩ
、ＡＧ３゜ＡＣ３又はＡＣ３の一方の入力端子に供給さ
れる。

また、これらの内部選択信号ｘ／ｙＯ〜ｘ　／　ｙ　３
の反転信号が、対応するアンドゲート回路ＡＧ２゜ＡＣ
３，ＡＣ３又はＡＣ３の一方の入力端子に供給される。

アドレス選択回路ＡＳＯ〜ＡＳ３の一方の入力端子には
、ロウアドレスバッファＲＡＤＢから相補内部アドレス
信号上ｘＯ〜ａｘｉが共通に供給される。また、これら
のアドレス選択回路ＡＳＯ〜ＡＳ３の他方の入力端子に
は、カラムアドレスバッファＣＡＤＢから相補内部アド
レス信号上ｙＱ−ｚａｙｉが共通に供給される。

アドレス選択回路ＡＳＯ〜ＡＳ３は、対応する不良アド
レス記憶回路ＲＯＭ０〜ＲＯＭ３から供給される内部選
択信号ｘ／７０〜ｘ／ｙ　３に従っ′ζ、相補内部アド
レス信号ａｘｏｘａｘｉ又は土ｙＯ〜ａｙｉを選択し、
アドレス比較回路ＡＣＯ〜ＡＣ３の対応するビットの他
方の入力端子にそれぞれ供給する。

アドレス比較回路ＡＧＯ〜ＡＣ３は、冗長イネーブル回
路ＲＥ　Ｎから供給される内部制御信号ｒｅがハイレベ
ルであると、対応する不良アドレス記憶回路ＲＯＭ　Ｏ
”　ＲＯＭ　３から供給される不良アドレスと対応する
アドレス選択回路ＡＳＯ〜ＡＳ３から供給される相補内
部アドレス信号ａｘＱ〜土ｘｉ又は土ｙＯ〜ａ−ｙｉを
ビットごとに比較する。アドレス比較回路ＡＣＯ〜ＡＣ
３の出力信号ａｍＯ°〜ａ　ｍ　３は、通常ロウレベル
とされ、両入力端子に供給されるアドレス信号が全ビッ
ト−致すると、ハイレベルとされる。冗長イネーブル回
路ＲＥＮから供給される内部制御信号ｒｅがロウレベル
である場合、すなわちこのダイナミック型ＲＡ　Ｍに欠
陥メモリセルが検出されない場合、アドレス比較回路Ａ
ＣＯ〜ＡＣ３によるアドレス比較動作は禁止される。こ
れにより、不良アドレスが初期の状態すなわち全ビンＨ
ｌｆｌｌ理゛０”であるためにアドレス“０”か固定的
に欠陥救済状態となることを防止することができる。

アドレス比較回路ＡＣＯ〜ＡＣ３の出力信号ａｍ　Ｏ−
ａ　ｍ　３は、対応するアンドゲート回路ＡＧ１・ＡＧ
２〜ＡＧ７・ＡＣ３の他方の入力端子にそれぞれ供給さ
れる。これらのアンドゲート回路ＡＧＩ−ＡＧ８の一方
の入力端子には、前述のように、対応する内部選択信号
ｘ／ｙＯ〜ｘ　／　ｙ　３又はその反転信号がそれぞれ
供給される。

゛７ンドゲート回路ＡＧ１．ＡＧ３．ＡＣ３及びＡＣ３
の出力信号ｍｘＯ〜ｍｘ３は、それぞれ対応する予備ワ
ード線駆動回路ＲＷＤＯ〜ＲＷＤ３に供給されるととも
に、オアゲート回路ＯＧＩの第１〜第４の入力端子に供
給される。また、アンドゲート回路ＡＧ２．ＡＧ４．Ａ
Ｇ６及びＡＣ３の出力信号ｍｙＱ〜ｍｙ３は、それぞれ
対応する予備データ線選択回路ＲＤＳＯ〜ＲＤＳ３に供
給されるとともに、オアゲート回路ＯＧ２の第１〜第４
の入力端子に供給される。

予備ワード線駆動回路ＲＷＤＯ〜ＲＷＤ３は、対応する
アンドゲート回路の出力信号ｒｎｘＱ〜ｍｘ３に従って
、対応する予備ワード線ＷｒＱ〜Ｗｒ３を選択状態とす
る。すなわち、予備ワード線駆動回路ＲＷＤＯ〜ＲＷＤ
３は、対応するアンドゲート回路の出力信号ｍｘＱ〜ｍ
ｘ３がハイレベルになると、対応する予備ワード線Ｗ　
ｒ　Ｑ〜Ｗｒ３をハイレベルの選択状態とする。これら
のアンドゲート回路の出力信号ｍ　ｘ　Ｏ〜ｍｘ３がロ
ウレベルの場合、予備ワード線ＷｒＯ〜Ｗｒ３はロウレ
ベルの非選択状態とされる。

予備データＵＡ選択回路ＲＤＳＯ〜ＲＤＳ３は、対応す
るアンドゲート回路の出力信号ｍｙＯ〜ｍｙ３に従って
、対応する予備相補データ線ＤｒＯ・・■下１〜Ｄｒ３
・テア丁を選択するための予備データ線選択信号ＹｒＯ
〜Ｙｒ３を形成し、カラ・　゛ムスイッチＣ５Ｗの対応
するスイッチＭ　ＯＳ　Ｆ　ＥＴ対に供給するつすなわ
ち、予備データ線選択回路ＲＤＳＯ〜ＲＤＳ３は、対応
するアンドゲート回路の出力信号ｍｙＱ〜ｍｙ３がハ・
イレベルになると、対応する予備データ線選択信号Ｙｒ
Ｏ〜Ｙｒ３をハイレベルとする。これらのアンドゲート
回路の出力信号ｒｎｙｏ〜ｍｙ３がロウレベルの場合、
予備データ線選択信号Ｙ！・０〜Ｙｒ３はＬ２ウレベル
とされ、予備相補データ線ｐｒＱ−ＤｒＯ〜Ｄｒ３・Ｄ
ｒ３は非選択状態とされる。

オアゲート囲路ＯＧＩの第１−第４の入力端子には、前
述のように、アントゲ−１・回路ＡＧＩ。

ＡＣ３，ＡＣ３及びＡＣ３の出力信号ｍ　ｘ　Ｏ〜ｍｘ
３が供給され、その出力信号は、タイミング信号φｒｘ
として、１次ロウアドレスデコーダＲＬ：ＩＣＲ１に供
給される。オアゲート回路ＯＧＩの出力信号すなわちタ
イミング信号φｒｘは、アンドゲート回路ＡＧ１．ＡＧ
３．ＡＧ５及びＡＣ３の出力信号ｍｘＱ〜ｍ　ｘ　３の
いずれか一つがハイレベルとなり予備ワード線ＷｒＱｘ
Ｗｒ３のいずれかが選択状態とされた場合に、ハイレベ
ルとなる。このタイミング信号φｒｘのハイレベルによ
り、１次ロウアドレスデコーダＲＤＣＲ１によるワード
線の通審の選択動作は禁止され、予備ワード線ＷｒＯ−
Ｗｒ３への切り換えが行われる。

一方、オアゲート回路ＯＧ２の第１〜第４の入力端子に
は、前述のように、アンドゲート回路ＡＧ　２　、Ａ　
Ｇ　４　、　Ａ　Ｇ　６及びＡＣ３の出力信号ｍｙＯ〜
ｒｎ、ｙ３が供給され、その出力信号は、タイミング信
号φｒｙとして、カラムアドレスデコーダＣＤＣＲに供
給される。オアゲート回路ＯＧ２の出力信号すなわちタ
イミング信号φｒｙは、アンドゲート回路ＡＧＥ、ＡＧ
４．ＡＧ６及びＡＣ３の出力信号ｍｙＯ〜ｍｙ３のいず
れか一つがハイレベルとなり予備相補データ線ＤｒＯ・
ＤｒＯ〜Ｄｒ３・Ｄｒ３のいずれかが選択状態とされた
場合に、ハイレベルとなる。このタイミング信号φｒｙ
のハイレベルにより、カラムアドレスデコーダＣＤＣＲ
による相補データ線の通常の選択動作は禁止され、予備
相補データ線ＤｒＯ・ＤｒＯｘＤｒ３・Ｄｒ３への切り
換えが行われる。

以上のように、この実施例のダイナミック型ＲＡＭの冗
長アドレス切り換え回路ＲＡＣには４組の単位回路（Ｊ
ＲＡＣＯ〜ＬＪＲＡＣ３が設けられ、また、そのメモリ
アレイには同数の予備ワード線Ｗ　ｒ　Ｑ　ｗ　Ｗ　ｒ
　３及び予備相補データ綿ＤｒＯ・下ｒＯ％Ｄｒ３・Ｄ
ｒ３が設けられる。これらの囃位回路ＵＲＡＣＯ〜ＵＲ
ＡＣ３は、欠陥メモリセルの検出状況に応じて、予備ワ
ード線又は”？ｂＪデータ線のいずれにも割り当てるこ
とができる。このため、ダイナミック型ＲＡ　Ｍの欠陥
発生がワード線又はデータ線の−・方に偏った場合でも
、冗長アドレス切り１桑え回路ＲＡＣの４組の采泣回！
／ＪＵＲＡ　（：　０・〜ＵＲＡＣ３を無駄なく利用す
ることができろ。すなわち、第３図に示すよ・）に、例
えば冗長アドレス切り換え回路ＲＡＣに４組の単位回路
が設けられ、それぞれが２本の予備ワード線と２本の予
備データ線に固定的に割り当てられるような場合、欠陥
救済できるのは次表にΔ印で示される８つのケースに過
ぎない、しかし、この実施例のダイナミック型ＲＡＭの
場合、上記８つのケースの他次表に○印で示される６つ
のケースの欠陥救済が可能となる。したがって、単純計
算をした場合、この実施例のダイナミック型ＲＡＭの欠
陥救済率は第３図の場合に比較して１．７５倍となるが
、欠陥ワード線又は欠陥データ線が３〜４組発生する確
率が比較的高い場合、製品歩留りはそれ以上に改善され
るものとなる。

以上の本実施例に示されるように、この発明を予備メモ
リアレイを有するダイナミック型ＲＡＭ等の半導体記憶
装置に通用することにより、次のような効果が得られる
。すなわち、（１）不良アドレス記憶回路、アドレス比較回路及び予
備メモリアレイ駆動回路を含む冗長アドレス切り換え回
路の単位回路を、それぞれの不良アドレス記憶回路の所
定のビットに従って、予備ワード線用又は予備データ線
用として選択的に用いることができるようにすることで
、冗長アドレス切り換え回路の単位回路を、予備ワード
線又は予備データ線の両方に対して切り換え利用するこ
とができるという効果が得られる。

（２）上記（１）項により、比較的増設しやすい予備ワ
ード線及び予備データ線を冗長アドレス切り換え回路の
単位回路と同数ずつ設けることで、設置数が制限される
冗長アドレス切り換え回路の単位回路を無駄な（用いる
ことができるという効果が得られる。

（３）上記（１）項及び（２）項により、ダイナミック
型ＲＡＭ等の半導体記憶装置の欠陥救済率を向上するこ
とができるとともに、その製品歩留りを向上することが
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、予備ワード線
及び予備データ線の設置数は、４以外の数であってもよ
いし、必ずしも予備ワード線及び予備データ線の設置数
と冗長アドレス切り換え回路）＜ＡＣの単位回路の設置
数とを一致させる必要はない。また、第１図の冗長アド
レス切り換え回路ＲＡＣでは、各アドレス比較回路ＡＣ
Ｏ〜ＡＣ３にアドレス選択回路Ａ　Ｓ　Ｏ〜ＡＳ３を設
けることで、ロウアドレス（９号又はカラムアドレス信
号を選択しているが、ロウアドレス信号とカラムアドレ
ス信号を時分割して伝達するマルチプレクス方式のアド
レスバスを設け、アドレス比較動作を行うタイミングを
内部選択信号ｘ／７０〜ｘ／７３によって制御すること
で、ロウアドレス信号又はカラムアドレス信号を選択す
るようにしてもよい、冗長アドレス切り換え回路の不良
アドレス記憶回路ＲＯＭ０〜ＲＯＭ３及び冗長イネーブ
ル回路ＲＥＮの記憶素子は、ヒユーズ手段を用いるもの
でなく、例えばレーザ光線等によって特定の配線を切断
するようなものであうでもよい、また、冗長・イネーブ
ル回路ＲＥＮは設けられなくてもよいし、冗長アドレス
切り撓え回１ｉ！Ｉ）ＲＡＣは、例えばアドレス比較回
路ＡＣＯ〜ＡＣ３の出力信号を所定の外部端子から出力
するアドレスロールコール機能等を持たせてもよい。

さらに、第１図の冗長アドレス切り換え回路ＲＡＣ０）
具体的な構成は、この実施例に制限されないし、第２図
のダイナミック型ＲＡＭのゾロンク構成は、例えばメモ
リ）ルイを複数のメモリマントにより構成したり、記憶
データの書き込み・読み出しを複数ビットの単位で行わ
せるようにする等、種々の実施形態を採り・うる。

ニジ上の説明では主として本願発明者等によってなされ
た発明をその背景となった利用分野であるダイナミック
型ＲＡＭに通用した場合について説明したが、それに限
定されるものではなく、例えば、スタティック型ＲＡＭ
等の各種の半導体記憶装置にも通用できる０本発明は、
少なくとも予備メモリアレイを有し冗長アドレズ切り換
え機能を有する単導体記憶装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうら代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわら、不良アドレス記憶回路、アドレス比較回
路及び予備メモリアレイ駆動回路を含む冗長アドレス切
り換え回路の単位回路を、それぞれの不良アドレス記憶
回路の所定のビットに従って、予備ワード線用又は予備
データ線用として選択的に用いることができるようにす
ることで、冗長アドレス切り換え回路の単位回路を、予
備ワード線又は予備データ線の両方に対して切り換え利
用して無駄な（用いることができ、ダイナミック型ＲＡ
Ｍ等の半導体記憶装置の欠陥救済率及びその製品歩留り
を向上することができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の冗長アドレス切り換え回路の一実施例を示す回路ブロ
ック図、第２図は、第１図の冗長アドレス切り換え回路を含むダ
イナミック型ＲＡ　Ｍの一実施例を示すブロック図、第３図は、従来のダイナミック型ＲＡＭの冗長アドレス
切り換え回路ＲＡＣの−・例を示す回路ブロック宮であ
る。ＲＡＣ・・・冗長アドレス切り換え回路、８０Ｍ０〜Ｒ
ＯＭ３・・・不良アドレス記憶回路、ＡＳＯ〜ＡＳ３・
・・アドレス選択回路、ＡＣＯ〜ＡＣ３・・・アドレス
比較回路、ＲＷＤＯ〜ＲＷＤ３・・・予備ワードａ駆動
回路、ＲＤＳＯ〜ＲＤＳ３・・・予備データ線選択回路
、ＡＣＩ〜ＡＧ８・・・アンドゲート回路、ＯＧＩ、Ｏ
Ｇ２・・・オアゲート回路。Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣ・・・プリチャー
ジ回路、ＳＡ・・・センスアンプ、ＵＳＡ・・・センス
アンプ単位回路、Ｃ８Ｗ・・・カラムスイッチ、ＲＤＣ
Ｒｌ・・・１次ロウアドレステコーダ、ＲＤＣＲ２・・
・２次ロウアドレスデコーダ、ＣＤＣＲ・・・カラムア
ドレスデコーダ、ＲＡＩ）Ｂ・・・ロウアドレスバッフ
ァ、ＡＭＸ・・・アドレスマルチブレフサ、ＣＡ　Ｄ　
Ｂ・・・カラムアドレスバッファ、ＭＡ・・・メ・ｆン
アンブ、ＤＯｉ３・・・データ出カバンノア、Ｌ）ＩＢ
・・・データ人カバノフ７、ＲＥＦＣ・・・リフレッシ
ュカウンタ、Ｎ　Ｗ　ＩＮ・・・冗長イネーブル回路、
ｒＣ・・・タ１゛ミング制御回路。Ｃｓ・・・情報蓄積用キャパシタ、（ｔＡ　ｉｎ・・・
アドレス選択Ｍ　ＯＳ　Ｆ　Ｅ　’Ｉ’、Ｑ１〜Ｑ４・
・・ＰチャンネルＭＯＳ　Ｆ　ＩＡＴ、　Ｑ　５〜Ｑ１
？・・・ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ。第３図

Claims

【特許請求の範囲】１、不良アドレスを記憶しまたその所定の記憶ビットに
よって上記不良アドレスが予備ワード線又は予備データ
線のいずれに切り換えられるべきものであるかを記憶す
る不良アドレス記憶回路と、上記不良アドレス記憶回路
の上記所定のビットの出力信号に従って供給されるロウ
アドレス又はカラムアドレスと上記不良アドレスとを選
択的に比較するアドレス比較回路と、上記アドレス比較
回路から出力されるアドレス一致信号及び上記不良アド
レス記憶回路の上記所定のビットの出力信号に従って選
択的に動作状態とされ対応する予備ワード線又は予備デ
ータ線を選択状態とする冗長メモリアレイ駆動回路とを
含む冗長アドレス切り換え回路を具備することを特徴と
する半導体記憶装置。２、上記冗長アドレス切り換え回路、予備ワード線及び
予備データ線は、それぞれ同数ずつ設けられるものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置。