JPH02310890A - 冗長ブロツクを持つ半導体メモリ装置 - Google Patents

冗長ブロツクを持つ半導体メモリ装置

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JPH02310890A
JPH02310890A JP2056765A JP5676590A JPH02310890A JP H02310890 A JPH02310890 A JP H02310890A JP 2056765 A JP2056765 A JP 2056765A JP 5676590 A JP5676590 A JP 5676590A JP H02310890 A JPH02310890 A JP H02310890A
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キユ・ヒユン・チヨイ
Hyun-Kun Byun
ヒユン・クン・ビユン
Jung-Ryul Lee
ヤン・リユー・リー
Choong-Kun Kwak
チヨン・クン・ワ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置に係るもので、特に予備の冗
長メモリセルアレイを含む冗長ブロックを持つ半導体メ
モリ装置に係るものである。
［従来の技術］ 半導体メモリ装置が高密度化されて行くにつれて、生産
歩留りを向上するために、欠陥のある故障したノーマル
メモリセルを欠陥のない冗長メモリセルに交換する冗長
技術が使用されている。同時に、高密度の半導体メモリ
装置では、高速動作及び低電力消費を達成するために、
メモリセルを所定のメモリセルを持つ複数のブロックに
分割することが要求されている。
一般に、半導体メモリ装置のメモリセルは、相対的に列
でより多くの欠陥を持つので、各ブロック毎に冗長メモ
リセルな持つ冗長列を配置し、同一ブロック内で欠陥の
あるセルを持つノーマル列を欠陥のないセルを持つ冗長
列に交換する列冗長技術が使用されて来た。
［発明が解決しようとしている課題］ しかしながら、この従来の技術は１つのブロック中にお
いて欠陥のあるノーマル列の数が同一ブロック内で交換
し得る冗長列の数より多い場合に、列冗長を行なうこと
ができない問題点を持つ。その上、多数のブロックを持
つ半導体メモリ装置において、各ブロック毎に交換し得
る冗長列の数を増加することは、全体的なチップの大き
さの増加を招来し、これによって生産歩留りが小さくな
る。
また、読出し又は書込み動作中、半導体メモリ装置は同
一ブロック内にある全てのビットライン対をプリチャー
ジしているので、冗長列にあるメモリセルからデータが
読出されるとか書込まれる時、同一ブロック内にある故
障したノーマルメモリセルと接続されたビットライン対
、即ち・　故障したノーマル列もプリチャージされ、こ
れによって電流消耗の結果を招いてしまう。
しがたって、本発明の目的は、冗長メモリセルを持って
いない複数のノーマルブロックと冗長メモリセルのみで
構成された冗長ブロックとを持つ半導体メモリ装置を提
供することにある。
本発明の他の目的は、ノーマルブロック内の欠陥のある
列を冗長ブロックの列に交換し得るばかりでなく、一つ
のノーマルブロックを冗長ブロックに交換し得る半導体
メモリ装置を提供することにある。
本発明の他の目的は、列冗長を行ない且つ電力の消耗を
減少した半導体メモリ装置を提供することにある。
本発明の他の目的は、列冗長を行ない且つチップの大き
さを減らした半導体メモリ装置を提供することにある。
［課題を解決するための手段及び作用］・上記のような
本発明の目的を達成するために、本発明の半導体メモリ
装置は、各々に複数のノーマルメモリセルが接続された
複数のノーマル行及び列を持つ複数のノーマルブロック
と、各々に複数の冗長メモリセルが接続された複数の冗
長行及び列を持つ冗長ブロックと、ブロック選択アドレ
スに応答してノーマルブロックの中の一つを選択するブ
ロックデコーダと該ブロックデコーダの出力信号と列選
択アドレスとにより故障したノーマルメモリセルを含む
ノーマル列と交換する冗長列を選択するようにプログラ
ムされ、故障したノーマルメモリセルがアドレスされる
時に冗長動作信号を発生する冗長デコーダと、前記冗長
動作信号に応答して冗長制御クロックを発生する冗長ク
ロック発生器と、各々のノーマルブロックにあるノーマ
ル列と連結される複数のノーマル列デコーダとを具備し
、故障したノーマルメモリセルがアドレスされた時に、
前記冗長制御クロックによって前記ノーマルデコーダ全
てがディスエーブルされ、故障していないノーマルメモ
リセルがアドレスされた時に、前記ブロックデコーダの
出力信号によって前記ノーマルデコーダの中の一つがエ
ネーブルされて、前記列選択アドレスによって指定され
たノーマル列ラインが選択される６また、本発明は冗長
列ラインと接続された冗長プリチャージ回路と各々のノ
ーマルブロックにあるノーマル列ラインと接続された複
数のノーマルプリチャージチャージ回路とを持っており
、故障したノーマルメモリセルがアドレスされた時にノ
ーマルプリチャージ回路の全てが前記冗長制御クロック
に応答してディスエーブルされる。
しかし、故障していないノーマルメモリセルがアドレス
された時には、このセルを含むノーマルブロックのノー
マルプリチャージ回路のみがエネイブエルされる。冗長
ラインと連結された冗長センスアンプ及び各々のノーマ
ルブロックにあるノーマル列ラインと連結されたノーマ
ルセンスアンプもまた前記冗長及びノーマルプリチャー
ジ回路と同一方式で動作する。
−以下余白− ［実施例］ 以下、添付図面を参照して本発明の実施例を詳細に説明
する。尚、以下の説明で先頭に“／”のある信号は反転
信号を意味する。
第１図は本実施例の１メガビツトのスタティック半導体
メモリ装置（ＳＲＡＭ）のブロック図を示している。第
２図は第１のブロック図中の冗長メモリセルを持つ冗長
ブロックと、冗長プリチャージ回路及びセンスアンプと
を示した回路図であり、第３図は第１図のノーマルメモ
リセルな持つノーマルブロック中の第１番目のノーマル
ブロックと、上記ノーマルブロックと接続されるノーマ
ルプリチャージ回路及びセンスアンプとを示した回路図
である。
上記図面を参照すると、ＳＲＡＭの１メガビツトメモリ
アレイは、一つの冗長ブロックＲＢＬと１６個のノーマ
ルブロックＮ　Ｂ　Ｌ　Ｉ−Ｎ　Ｂ　Ｌ　１ｍとに分割
されている。上記各ブロック内にあるメモリセルは５１
２の行と１２８の列とのマトリックス状に配列されてい
る。
く冗長ブロック〉 上記冗長ブロックＲＢＬ内には、同一列にある５１２個
の冗長メモリセル２が各々冗長列を構成するビットライ
ンＲＢＬと／ＲＢＬとの間に接続されており、同一行に
ある１２８個の冗長メモリセルが各々冗長ワードライン
（又は冗長行ライン）　ＲＷ　Ｌ　ｒ〜ＲＢＬｓ＋ｉに
接続されている。冗長ビットライン対（ＲＢＬ、／ＲＢ
Ｌ）の上部端子には、上記冗長ブロックＲＢＬの選択時
に上記冗長ビットライン対をプリチャージし等化するた
めの冗長プリチャージ回路ＲＰＣが接続されており、上
記冗長ビットライン対（ＲＢＬ。
／ＲＢＬ）の下部端子に、パストランジスタ１０５〜１
０８で構成されたバスゲート２４を通じて各々冗長デー
タビットライン対（ＲＤＢ。
／ＲＤＢ）と連結されている。１２８対の冗長ビットラ
イン対と接続された冗長データビットライン対は、１６
対ずつ８つのグループに分割され、各グループの冗長デ
ータビットライン対（ＲＤＢ、／ＲＤＢ）は、冗長メモ
リセルの読出し動作時のみに、上記冗長ブロックＲＢＬ
の選択された冗長メモリセルに記憶されたデータを感知
する冗長センスアンプＲＳ　Ａ　ＩＮＲＳ　Ａ　ａに各
々接続されている。
〈ノーマルブロック〉 上記各ノーマルブロックＮ　Ｂ　Ｌ　ｒ〜Ｎ　Ｂ　Ｌ　
１８は、上記冗長ブロックＲＢＬの場合と同一な接続及
びアレイ関係にあるノーマルメモリセル３と、ノーマル
ビットライン対（ＮＢＬ、／ＮＢＬ）とノーマルクード
ライン（ノーマル行ライン）Ｎ　Ｗ　Ｌ　Ｉ＝Ｎ　Ｗ　
Ｌ　ｓｔ＊とを有している。上記ノーマルビットライン
対（ＮＢＬ、／ＮＢＬ）の上部には、１つのノーマルブ
ロックの選択時に選択されたノーマルブロックのビット
ライン対をプリチャージし等化するためのノーマルプリ
チャージ回路ＮＰＣが接続されており、上記ノーマルビ
ットライン対（ＮＢＬ、／ＮＢＬ）の下部端子は、パス
トランジスタ１１５〜１１８で構成されたノーマルバス
ケート２６を通じてノーマルデータビットライン通（Ｎ
ＤＢ。
／ＮＤＢ）と連結されている。各ノーマルブロック内に
ある１２８対のノーマルビットライン対と接続されたノ
ーマルデータビットライン対は、１６対ずつ８つのグル
ープに分割され、各グループのノーマルデータビットラ
イン対（ＮＤＢ。
／ＮＤＢ）は、選択されたノーマルブロックの読出し時
にデータ感知動作を行なうノーマルセンスアンプＳＡＩ
〜Ｓ　Ａ　ａと各々接続されている。
上記冗長ブロックＲＢＬの左側には、上記冗長ワードラ
イン又は行ラインＲＷ　Ｌ　ｓ〜ＲＷＬｓ＋□中の一つ
を選択するための冗長行デコーダＲＲＤが位置しており
、ノーマルブロック対（ＮＢＬ。
、ＮＢＬ２　）　〜（ＮＢＬ＋ｓ、ＮＢＬ＋ｓ）との間
には、左又は右のノーマルブロック内にある行ラインＮ
　Ｗ　Ｌ　Ｉ〜Ｎ　Ｗ　Ｌ　ｓ　ｌ　２中の一つを選択
するためのノーマル行デコーダＮ　ＲＤ　ｒ〜ＮＲＤａ
が配置されている。又、上記冗長ブロックＲＢＬとノー
マルブロックＮＢＬＩ〜ＮＢＬ＋ａとの下部には、対応
するブロック内の各グループのバスゲート２４．２６中
の一つを選択するための冗長列デコーダＲＣＤとノーマ
ル列デコーダＮＣＤ。
〜Ｎ　ＣＤ　ｒ　ｓが配置されている。
〈バッファ１０＞ バッファ１０は、ＴＴＬレベルの外部信号をＣＭＯＳレ
ベルの信号に変換するための通常の回路である。上記バ
ッファ１０は、外部アドレス信号Ｘ　Ａ　ｏ〜ｘＡＩ８
を内部アドレス信号Ａｏ〜Ａｓａとこれらの反転信号／
　Ａ　Ｏ〜／Ａ、６に変換するアドレスバッファと：外
部チップ選択信号／ＸＣＳをチップ選択信号Ｃ８とその
反転信号／ＣＳに変換するチップ選択バッファと：外部
書込みエネーブル信号／ＸＷＥを書込みエネーブル信号
ＷＥとその反転信号／ＷＥに変換する書込みエネーブル
バッファとで構成されている。
アドレス信号ＡＯ〜Ａ３はノーマルブロックを選択する
信号として使用され、アドレス信号Ａ４〜Ａ、及びＡｔ
□〜Ａｓｓは行ラインを選択する信号として、アドレス
信号Ａ８〜Ａ１□は列ラインを選択する信号として使用
される。
く遷移検出器１２〉 遷移検出器１２は、上記バッファ１０からのアドレス信
号Ａ０〜Ａ７及びＡ１□〜Ａｓｓとチップ選択信号Ｃ８
と後述の冗長クロック発生器２２からの第３冗長制御ク
ロツクφｒｄｂｓｔとに応答して短いパルスφｓｐｘを
発生し、上記アドレス信号Ａ　ａ　”　Ａ　ｌｌと書込
みエネーブル信号／ＷＥと応答して短いパルスφｓｐｙ
を発生する回路である。
上記遷移検出器１２は、上記アドレス信号へ〇〜ｉｓの
各々に対して論理レベルの両方向遷移、即ちｈｊｇｈ状
態からΩＯＷ状態への遷移ばかりでなく、Ｉ２ｏｗ状態
からｈｉｇｈ状態への遷移をも検出するアドレス遷移検
出器と；上記第３冗長制御クロツクφｒｄｂｓｔの両方
向遷移を検出する冗長クロック遷移検出器と；上記チッ
プ選択信号ＣＳと書込みエネーブル信号／ＷＥの各々に
対して一方向遷移、即ちＪ２ｏｗ状態からｈｉｇｈ状態
への遷移を検出するチップ選択遷移検出器及び書込みエ
ネーブル遷移検出器と；上記アドレス信号Ａ０〜Ａ７及
びＡ１□〜ＡＩ６に対するアドレス遷移検出器の出力信
号と上記冗長クロック遷移検出器の出力信号と上記チッ
プ選択遷移検出器の出力信号とを加算する第１加算回路
と；上記アドレス信号Ａａ””Ａｔ＋に対するアドレス
遷移検出器の出力信号と上記書込みエネーブル遷移検出
器の出力信号とを加算する第２加算回路とから構成され
ている。
上記遷移検出器と加算回路とは公知のものである。従っ
て、上記アドレス信号Ａ０〜Ａ？。
ＡＩ２〜ＡＩ、と第３冗長制御クロツクφｒｄｂｓｔと
チップ選択信号Ｃ８との中のある一つの信号遷移により
、上記パルスφｓｐｘがβＯＷ状態の短いパルスとして
発生する。同様の方式で、上記アドレス信号Ａ８〜Ａ＋
＋と上記書込みエネーブル信ｑ　／　Ｗ　Ｅとの中のあ
る一つの信号遷移によって、上記パルスφｓｐｙがｆｉ
ｏｗ状態の短いパルスとして発生する。
くメインクロック発生器１４〉 メインクロック発生器１４は、上記パルスφｓｐｘとφ
ｓｐｙとに応答して、ＳＲＡＭの動作を制御するクロッ
クφＢＬＭ　、　φＥＱＭ　、φＰＷＬ及びφＳＡを発
生する。上記クロックφＢＬＭとψＥＱＭとは各々ノー
マル又は冗長ビットライン対をプリチャージし等化する
ためのタイミングクロックであり、φＰＷＬはノーマル
及び冗長ワードラインをエネーブルするためのタイミン
グクロックであり、φＳＡはノーマル及び冗長センスア
ンプをエネーブルするためのタイミングクロックである
。
第４図は上記メインクロック発生器１４の回路図を示し
ている。
上記メインクロック発生器１４は、パルス幅を伸長する
ためのパルス幅伸長回路３ｏと、インバータ３１と、偶
数個のインバータで構成された遅延回路３７と、ＮＡＮ
Ｄゲート３２，３３゜３４と、ＮＯＲゲート３５．３６
と、ＡＮＤゲート３８とで構成されている。上記パルス
幅伸長回路３０は、短いパルス幅を持つパルスφＳＰＸ
とφＳＰＹとを本システムに適用又は使用し得るように
所定のパルス幅に伸長する。
上記プリチャージクロックφＢＬＭは、読出し時にβｏ
ｗ状態である書込みエネーブル信号ＷＥが入力されるＮ
ＡＮＤゲート３２によってｈｉｇｈ状態にエネーブルさ
れ、書込み時には上記φＳＰｘに応答してｈｉｇｈ状態
にエネーブルされる。上記等化クロックφＥＱＭは、書
込み又は読出し時に上記パルスφＳＰｘに応答してｈｉ
ｇｈ状態にエネーブルされる。ワードライン選択クロッ
クφＰＷＬは、書込み時にはＮＯＲゲート３６に供給さ
れるｈｊｇｈ状態の信号ＷＥによってｈｉｇｈ状態にエ
ネーブルされ、読出し時には上記パルスφＳＰＸ又はφ
ＳＰＹに応答してｈｉｇｈ状態にエネーブルされる。セ
ンスアンプを活性化するためのクロックφＳＡは、読出
し時にはｈｉｇｈ状態である信号／ＷＥと上記パルスφ
ＳＰｘ又はφＳＰＹに応答してｈｉｇｈ状態にエネーブ
ルされ、書込み時にはβｏｗ状態である上記信号／ＷＥ
が入力されるＮＡＮＤゲート３４によってｊ２ｏｗ状態
にディスエーブルされる。
くブロックデコーダ１８〉 ブロックデコーダ１８は、アドレスバッファからのブロ
ック選択アドレス信号へ〇〜Ａ３とその反転信号／　Ａ
　Ｏ〜／Ａ、とをデコードして、上記ノーマルブロック
対（ＮＢＬｓ　、ＮＢＬｉ　）〜（Ｎ　Ｂ　Ｌ　Ｉｆ　
Ｎ　Ｂ　Ｌ　＋ｓ）の中の一つを選択するためのノーマ
ルブロック対の選択信号ＢＰ、〜Ｂ　Ｐ　ａと、上記ノ
ーマルブロックＮ　Ｂ　Ｌ　、〜ＮＢＬ＋ｓ中の一つを
選択するためのブロック選択信号ＲＬ　Ｂ　Ｓ　ＩＮＲ
Ｌ　Ｂ　Ｓ　ｒ　ｓとを発生する。又、上記ブロックデ
コーダ１８は、後述の冗長クロック発生器２２から出力
する第１冗長制御信号φｃｎと上記ブロック選択信号Ｒ
ＬＢＳｓ〜ＲＬ　Ｂ　Ｓ　ｓａとに応答して上記ノーマ
ル行及び列デコーダＮ　ＲＤ　ＩＮＮ　ＲＤ　ａとＮＣ
ＤＩ〜ＮＣＤｔｓとをディスエーブルしたり選択的にエ
ネーブルするノーマル行及び列デコーダ選択信号Ｂ　Ｓ
　ｔ〜Ｂ　Ｓ　ｒ　ａを発生する手段と、上記冗長クロ
ック発生器２２から出力する第２冗長制御信号φｃｌｂ
ｓと上記ブロック選択信号ＲＬＢＳＩ〜ＲＬ　Ｂ　Ｓ　
＋ｓに応答してノーマルプリチャージ回路ＮＰＣとノー
マルセンスアンプＳ　Ａ　１〜ＳＡａとをディスエーブ
ルしたり選択的にエネーブルするノーマルプリチャージ
−回路及びセンスアンプ選択信号ＬＢＳＩ〜ＬＢＳ＋ａ
を発生する手段とを持っている。
第５図は上記ブロックデコーダの回路図を示している。
上記ブロックデコーダは、ＡＮＤゲート４０゜４４とＮ
ＡＮＤゲート４１．４５とＮＯＲゲート４２−ｒ、　４
２−２と遅延回路４３とで構成されている。上記ノーマ
ルブロック対選択信号Ｂ　Ｐ　ｌ〜ＢＰａはアドレスバ
ッファからのアドレス信号（Ａ＋　、／Ａ＋　）〜（Ａ
３　、　／Ａ！　）をデコーディングしてＡＮＤゲート
４０を通じて発生される。ブロック４６は全て同一構成
を持っている。
上記ブロック選択信号ＲＬＢＳ＋　−ＲＬＢＳ１６は、
ＮＡＮＤゲート４１とＮＯＲグー）’４２−＋とで構成
された部分によって発生される。上記ブロック選択信号
ＲＬ　Ｂ　Ｓ　ＩＮＲＬ　Ｂ　Ｓ　＋ｓは、アドレス信
号とｌｏｗ状態のチップ選択信号／Ｃ３との入力時に上
記ＮＯＲゲート４２−１から各々出力される。遅延回路
４３．ＮＡＮＤゲート４５及びＮＯＲゲート４２　＋３
とで構成された部分は、上記ブロック選択信号ＲＬＢＳ
、〜ＲＬ　Ｂ　Ｓ　１Ｍとφｃｎとに応答して各々前述
の信号Ｂ　Ｓ　ｒ〜ＢＳｔｇを発生する。各ブロック４
６のＡＮＤＮＯゲート４、上記信号ＲＬ　Ｂ　Ｓ　ｌ〜
ＲＬ　Ｂ　Ｓ　ｔ　ａと＄　ｃｌｂｓとに応答して前述
の信号ＬＢＳ＋−ＬＢＳ＋ｓを発生する。
チップ選択信号／Ｃ３と入力アドレス信号とが入力され
ると、ＮＡＮＤゲート４１とＮＯＲゲート４２−＋は後
述の冗長列デコーダＲＣＤに供給される上記信号ＲＬＢ
ＳＩ〜ＲＬ　Ｂ　Ｓ　ｌｓ中の一つなｈｉｇｈ状態にす
る。この時、上記アドレス信号が故障したノーマルメモ
リセルな指定するものであるとすれば、後述の冗長クロ
ック発生器２２からの信号φｃｎとφｃｌｂｓとは各々
ｈｉｇｈ状態と氾ＯＷ状態になるので、上記信号ＢＳ、
〜Ｂ　Ｓ　ｌｓとＬＢＳ、−ＬＢＳｌ、とは全てｆｌｏ
ｗ状態になり、ノーマル行及び列デコーダとノーマルプ
リチャージ回路及びノーマルセンスアンプとは全てディ
スエーブルされる。一方、上記アドレス信号が欠陥のな
いノーマルメモリセルなアドレスとすると、上記信号φ
ｃｎとφｃｌｂｓとは各々βｏｗ状態とｈｉｇｈ状態に
なり、これによって上記アドレスで指定されたノーマル
メモリセルな含む選択されたノーマルブロックと連結さ
れているノーマル行及び列デコーダをエネーブルする信
号Ｂ　Ｓ　ｌ”　Ｂ　Ｓ　ｒａをＮＯＲケート４２−２
が出方し、上記選択されたノーマルブロックと連結され
るノーマルプリチャージ回路及びノーマルセンスアンプ
をエネーブルスル信号ＬＢＳ＋　ＮＬＢＳ＋ａを上記Ａ
ＮＤゲート４４が出力する。
〈行プリデコーダ１６＞ 行プリデコーダ１６は、上記ブロックデコーダ１８から
の上記信号Ｂ　Ｐ　ｒ〜ＢＰ、及びＢ　Ｓ　ｒ〜ＢＳ＋
ｓと、上記メインクロック発生器１４からの上記器ワー
ドライン選択パルスφＰＷＬと、チップ選択信号Ｃ８と
、冗長クロック発生器２２からの第３冗長制御信号φｒ
ｄｂｓｔ及び第４冗長制御信号（Ａ４　、／Ａ４　　）
　　〜　（Ａ？　　、／Ａ）　）、　　（Ａｔａ。
／Ａｌ２）〜（Ａ　ｌｓ、　／　Ａ　ｒａ）をテコ−デ
ィングし、ノーマル行プリデコーディング信号ＲＰＢと
ＢＥ及び冗長プリデコーディング信号ＲＰＳとＲＰＥｌ
ｅ：発生する。
第６図は上記行プリデコーダ１６の回路図を示しており
、同一構成部分は同一参照番号を使用している。
参照番号５２はＡＮＤゲートであり、参照番号５３及び
５４は各々遅延回路とＮＡＮＤゲートである。上記信号
ＲＰＢは信号ＲＰＢＩ　Ａ、。
ＲＰＢｔ　Ｂａ、ＲＰＢｓ　ＣＪ　及びＲＰＢｊＤＪ　
’に示しており、信号ＢＥは信号Ｂ　−’　Ｅ　ａとＢ
、Ｅ。
とを、信号ＲＰＳは信号ＲＰ　Ｓ　ＡＪ　、　ＲＰ　Ｓ
　Ｂ　Ｊ、ＲＰＳＣ，及びＲＰｓＤ、　を、信号ＲＰ　
Ｅ　ハ信号ＲＰＥ、とＲＰＥ＋とを示す、ここで、Ｊは
工ないし８の定数であり、ｊは１ないし４の定数であり
、ｒは工ないし１６の定数である。
ＮＡＮＤケート５４−、から出力する上記信号ＲＰＢは
ノーマルブロック対の中の一つのノーマルブロック対に
接続されるノーマルワードライン対を選択するためのプ
リデコーディング信号である６例えば、第１番目のノー
マルブロック対（ＮＢＬ＋　、ＮＢＬａ　）のノーマル
ワードラインを選択するためにＲＰＢＩ　Ａ〜ＲＰＢ＋
Ａ４゜ＲＰＢｓ　Ｂ＋　ＮＲＰＢ＋　Ｂ４．ＲＰＢＩ　
Ｃｔ〜ＲＰＢＩＣ４及びＲＰＢ＋Ｄ＋〜ＲＰＢＩＤ４の
信号がノーマル行デコーダＮ　ＲＤ　ｒに供給される。
ＡＮＤゲート５２−１から出力する上記信号ＢＥは、上
記各々のノーマルブロック対の中の一つノーマルブロッ
クに接続されたノーマルワードライン対の一つを選択す
るためのプリデコーディング信号である。しかし、入力
アドレス信号によって欠陥のあるノーマルメモリセルが
指定されたとすると、全てｆｌｏｗ状態である信号ＢＳ
、〜Ｂ　Ｓ　＋ａによって上記信号ＢＥは全てβｏｗ状
態になり、これによって全てのノーマル行デコーダＮ　
ＲＤ　ＩＮＮ　ＲＤ　ａをディスエーブルする。
一方、入力アドレス信号によってｉ番目のノーマルブロ
ックＮ　Ｂ　Ｌ　Ｉ内にある欠陥のないノーマルメモリ
セルが指定されたとすると、信号φＰＷＬ　。
Ｃｓ及びＢＳＩが全てｈｉｇｈ状態である場合に、ノー
マルワードライン選択信号ＢｉＥｏとＢｔＥｔ中の一つ
がｈｉｇｈ状態になる。
ＮＡＮＤゲート５４−、から出力する上記信号ＲＰＳは
、冗長交換動作中にｈｉｇｈ状態になる上記信号φｒｄ
ｂｓｔの制御下に冗長ワードライン中の一対を選択する
ために冗長デコーダＲＲＤと接続される。ＡＮＤゲート
５２−２から出力する上記信号ＲＰＥは上記選択された
冗長ワードライン対の中の一つのワードラインを選択す
るために冗長行デコーダＲＲＤと接続される。もし、入
力アドレス信号によって指定されたノーマルメモリセル
に欠陥がなかったら、βｏｗ状態の上記信号φｒｄｂｓ
ｔとφＣ「とによって上記信号ＲＰＳ。
ＲＰＳＥとは各々ｈｉｇｈ状態とＩ２０Ｗ状態の出力を
し、これによって冗長行デコーダＲＲＤはディスエーブ
ルされる。
くノーマル行デコーダ〉 第７Ａ図はノーマル行デコーダＮＲＤ、〜Ｎ　ＲＤ　ａ
の各々において使用される基本的なデコーダ回路図であ
る。
各々のノーマル行デコーダは２５６個のデコーダを持っ
ている。上記デコーダ６０はＮＯＲゲート７０とＡＮＤ
ゲート７２〜７６とで構成されている。上記デコーダ６
ｏがノーマル行デコーダＮ　ＲＤ　ｓで使用されるとす
ると、ＮＯＲゲート７０の入力端子６１〜６４は、ＲＰ
ＢｓＡ＋〜ＲＰＢｓ　Ａ４中の一つ、ＲＰＢ３ＢＩ〜Ｒ
ＰＢ。
Ｂ４中の一つ、ＲＰ　Ｂ　ｓ　ＣＩＮＲＰ　Ｂ　ｓ　Ｃ
ａ中の一つ、ＲＰ　Ｃｓ　Ｄ　ｒ〜ＲＰＣ，Ｄ、中の一
つと各々接続され、この入力信号が全てρｏｗ状態であ
る時に左側ノーマルブロックＮ　Ｂ　Ｌ　ｓ内のノーマ
ルワードライン対Ｎ　Ｗ　Ｌ　Ｌ及びＮ　Ｗ　Ｌ　Ｌ−
１と右側ノーマルブロックＮ　Ｂ　Ｌ　ａ内のノーマル
ワードライン対ＮＷＬＦＩ及びＮ　Ｗ　Ｌ　Ｒ＋１　と
が選択される。同時に、ＡＮＤＮＯゲートと７３の他方
の入力端子６５と６６とは各々信号ＢａＥ０とＢ、Ｅｌ
とに連結され、ＡＮＤＮＯゲートと７５との他方の入力
端子６７と６８とは各々信号ＢａＥｏとＢ　ａ　Ｂ　ｒ
　とに連結される。これによって、上記ＮＯＲゲート７
０の出力と共にノーマルブロックＮ　Ｂ　Ｌ　ｓとＮＢ
Ｌ８の中の一つのブロック内にあるノーマルワードライ
ン対の中の一つのノーマルワードラインが選択される。
〈冗長行デコーダ〉 第７Ｂ図は冗長行デコーダＲＲＤを構成する基本的デコ
ーダ８０の回路図である。
同回路はＮＯＲゲート８５とＡＮＤＮＯゲート、８９と
で構成される。冗長行デコーダＲＲＤは、上記ノーマル
行デコーダの場合と同じように２５６個のデコーダ８０
で構成され、ＮＯＲゲート８５の入力端子８１〜８４は
、ＲＰ　Ｓ　Ａ　ｒ〜ＲＰＳＡ、中の一つ、ＲＰＳＢＩ
〜ＲＰＳＢ４中の一つ、ＲＰ　Ｓ　ＣＩＮＲＰ　Ｓ　Ｃ
４中の一つ、ＲＰＳＤＩ〜ＲＰＳＤ４中の一つと各々連
結され、その出力は一対のＡＮＤゲート８８゜８９に接
続される。ＡＮＤゲート８８．８９の入力端子８６．８
７には上記信号ＲＰ　Ｅ　ｏ及びＲＰＥ＋が各々人力さ
れる。
したがって、冗長列交換動作中は信号ＲＰＥ。
とＲＰＥ＋の中の一つがｈｉｇｈ状態であるので、ＮＯ
Ｒゲート８５の出力と共に冗長ワードラインＲＷＬＩＩ
とＲＷ　Ｌ　ＲＧＩの中の一つを選択し得る。
一方、冗長ブロックを選択しなかったノーマル動作時に
は、上記信号ＲＰＥｏとＲＰＥ＋とが全てＩ２ｏｗ状態
であるので、冗長行デコーダＲＲＤは冗長ワードライン
を選択することができない。
〈列プリデコーダ２０＞ 列プリデコーダ２ｏは、アドレスバッファからの列アド
レス信号（Ａａ　、　／Ａａ　）〜（Ａ目。
／Ａ＋＋）をプリデコーディングして、冗長列デコーダ
ＲＣＤに冗長プリデコーディング信号ＲＧＯ、ＲＧＩ及
びＲＦ、〜ＲＦアを出力し、ノーマル列デコーダＮ　Ｃ
Ｄ　１〜ＮＣＤ＋ａにノーマルプリデコーディング信号
Ｇｏ、Ｇｓ及びＦ０〜Ｆ、を提供する。
第８図を参照すると、列プリデコーダ２０は、列アドレ
ス信号ＡＭ、Ａ９及びＡ、ｌとこれらの反転信号をデコ
ーディングして、上記信号ＲＦＯ〜ＲＦ　ｔとＦ０〜Ｆ
７とを発生し、アドレス信号Ａｇｏとこの反転信°号／
ＡＩ。により上記信号ＲＧｏ　、ＲＧＩ　、Ｇｏ及びＧ
１を発生する。図面の中の同一参照番号は同−構成及び
同一部品を示す。参照番号１２３はＡＮＤゲート、参照
番号１２４は遅延回路、参照番号１２５はＮＡＮＤゲー
トであり、参照番号１２６はインバータである。
くノーマル列デコーダ〉 第９Ａ図を参照すると、ｉ番目のノーマルブロックＮＢ
Ｌ、と関連されたノーマル列デコーダＮＣＤ、が図示さ
ｈており、上記ノーマル列デコーダはＮＡＮＤゲート１
３１とＮＯＲゲート１３２とで構成されている。上記ノ
ーマル列デコーダＮ　ＣＤ　ｌは、ノーマルブロック選
択信号ＢＳ＋によってエネーブルされ、上記列プリデコ
ーダ２０からのノーマルブリーデコーディング信号Ｇｏ
、’Ｇ＋と、Ｆ０〜Ｆ７とによってノーマル列選択信号
Ｙｌ〜Ｙ＋ａは、第３図に示したように上記ノーマルブ
ロックＮ　Ｂ　Ｌ　ｌ内にある８つのグループのノーマ
ルメモリアレイ内にあるノーマルビットライン対（ＮＢ
Ｌ、／ＮＢＬ）と対応するノーマルデータビットライン
対（ＮＢＤ。
／ＮＤＢの間に接続されたパストランジスタ１１５．１
１６のゲートと各々接続される。
く冗長列デコーダ〉 冗長列デコーダＲＣＤは、欠陥のあるノーマル列を冗長
列に交換するようにプログラムさせた時に、列プリデコ
ーダ２０から列を選択するための冗長プリデコーディン
グ信号ＲＦ、〜ＲＦｔ。
ＲＧ、及びＲＧＩとブロックデコーダ１８からのブロッ
ク選択信号ＲＬＢＳ＋〜ＲＬ　Ｂ　Ｓ　ｒａとをデコー
ディングして、冗長ブロックＲＢＬの冗長列を選択する
冗長列選択信号ＹＦＩ〜Ｙ「１６と冗長クロック発生器
２２に供給される冗長動作信号Ｆ　ＣＲＤ　ｒ〜Ｆ　Ｃ
ＲＤ　ｒａとを発生する。上記冗長列選択信号Ｙｒ＋〜
Ｙｒ＋ａは、第２図に示したように冗長メモリアレイの
各々の８つのグループ内にある冗長ビットライン対（Ｒ
ＢＬ、／ＲＢＬ）と接続されたパストランジスタ１０５
．１０６のゲートと各々連結される。
第９Ｂ図は上記冗長列デコーダＲＣＤの回路図を示して
いる。
図面中の参照番号１０４−、ないし１４０−ｔｓは一つ
の故障したノーマルブロック又はノーマルブロック内に
ある故障したノーマルメモリセルに対応するノーマル列
を交換するためのプログラムをする冗長列プログラム装
置である。上記冗長列プログラム装置１４０−１ないし
１４０−ｔａは、出力ライン１４５を通じて上記冗長動
作信号Ｆ　ＣＲＤ　ｒ〜Ｆ　ＣＲＤ　ｔｓを出力し、遅
延回路１４２とＮＯＲゲート１４３とを通じて冗長列選
択信号Ｙｒ＋〜Ｙｒ＋ｓを出力する。
く冗長列プログラム装置〉 上記冗長列プログラム装置１４０−、ないし１４０−ｔ
ａは各々第１０図に示した構成を持っている。冗長列プ
ログラム装置１４０は、抵抗１５１とＰチャンネルＭＯ
Ｓトランジスタ１５２とＮチャンネルＭＯＳトランジス
タ１５３と多結晶シリコンのヒユーズＦＸ、ＦＹ、ＦＬ
ＢＳＩ〜ＦＬＢＳ＋ｓ、ＦＦｏ　ＮＦＦｔ　、ＦＧｏ　
、ＦＧ＋及びＦ　Ｌ　ｒ〜ＦＬｓとＮＡＮＤゲート１５
４とで構成されている。参照番号１４５はＮＡＮＤ１５
４の出力ラインである。
ブロック選択信号ＲＬＢＳ＋　−ＲＬＢＳ＋ｓと冗長列
選択信号ＲＦ　ｏ〜ＲＦ、と冗長列選択信号ＲＦ　ｏ〜
ＲＦフとＲＧ、及びＲＧ　ｒの各々は、上記トランジス
タ１５３のドレインソース通路を通じてヒユーズＦＬＢ
Ｓ＋〜Ｆ　Ｌ　Ｂ　Ｓ　＋ａ、　Ｆ　Ｆ　。
ＮＦＦｔ　、ＦＧ、及びＦＧ、の一端と接続されている
。上記ヒユーズＦ　Ｌ　Ｂ　Ｓ　ｓ　〜Ｆ　Ｌ　Ｂ　Ｓ
　ｔ　ａの他端は共にＮＡＮＤゲート１５４の第１入カ
ライン１５５に接続されている。同じ方式で上記ヒユー
ズＦ　Ｆ　ｏ〜Ｆ　Ｆ　ｔの他端と上記ヒユーズＦ　Ｇ
　ｏとＦＧ、の他端は各々共に、ＮＡＮＤゲート１５４
の第２人カライン１５６と第３人カライン１５７とに接
続されている。上記第１．第２及び第３人カライン１５
５，１５６，１５７と基準電圧Ｖｓｓ（接地電位）との
間には、各ヒユーズＦＬ。
〜Ｆ　Ｌ　ｓが接続されている。
上記トランジスタ１５３のゲートは共通ゲートライン１
５８に接続されており、上記共通ゲート・　　ライン１
５８は上記トランジスタ１５２のドレインと接続されて
いる。上記トランジスタ１５２のソースは、電源供給電
圧Ｖｃｃと接続され、上記トランジスタ１５２のドレイ
ンと基準電圧Ｖｓｓとの間１こはヒユーズＦＹが接続さ
れる。上記トランジスタ１５２のゲートは、電源電圧Ｖ
ｃｃと基準電圧Ｖｓｓとの間に直列に接続されたヒユー
ズＦＸと抵抗１５１との接続点に連結されている。
く冗長列プログラム方法〉 ＳＲＡＭの製造後のテスト結果として、ノーマルブロッ
クＮ　Ｂ　Ｌ　ＩＮＮ　Ｂ　Ｌ　ｒ　ａ内にある全ての
ノーマルメモリセルが欠陥ないものとして検出された時
には、冗長列プログラム装置１４０−１〜１４０−ｔｓ
内にあるどのヒユーズも切断されない、この場合は、上
記各冗長列プログラム装置のトランジスタ１５３はＯＦ
Ｆ状態であり、上記ＮＯＲゲート１５４の全ての入力信
号はヒユーズＦＬ、〜Ｆ　Ｌ　ｓを通じてβＯＷ状態で
あるので、上記冗長列プログラム装置１４０−＋〜１４
０−３の出力ライン１４５は全てｈｉｇｈ状態になる。
従って、冗長動作信号Ｆ　ＣＲＤ　ｒ〜ＦＣＲＤｔａは
全てｈｉｇｈ状態であり、冗長列選択信号Ｙｒ、〜Ｙｒ
＋ｓは冗長列を選択しないように全てβｏｗの状態とな
る。
一方、テスト結果としてノーマルメモリセルが欠陥のあ
るものと検出されると、上記欠陥のあるノーマルメモリ
セルを冗長メモリセルに交換するためのプログラムが行
われる。プログラムは上記冗長列プログラム装置１４Ｃ
１，〜１４０−＋ａ内にある所定のヒユーズを切断する
ことにより行われる。本実施例の半導体メモリ装置はノ
ーマルブロックＮＢＬＩ〜ＮＢＬ＋ｅの中の一つのブロ
ックを冗長ブロックＲＢＬに交換し得るばかりでなく、
上記ノーマルブロック内にある故障したノーマルメモリ
セルを持つノーマル列を冗長ブロック内の冗長列に交換
することができる。
全ての故障したメモリセルが一つのノーマルブロック内
に局限されている場合にこのノーマルブロックを冗長ブ
ロックＲＢＬに交換するには、冗長列プログラム装置１
４０−、〜１４０−１ｓ内にあるマスタヒユーズＦＸ、
ＦＹ及びＦＬＩ〜ＦＬ３を切断し、上記冗長列プログラ
ム装置の各々が上記欠陥のあるノーマルブロックを選択
すると同時に冗長列選択信号Ｙｒ＋〜Ｙｒ１＋ｓを発生
するように列選択ヒユーズを切断することにより達成さ
れる０例えば、ノーマルブロックＮ　Ｂ　Ｌ　＋を冗長
ブロックＲＢＬに交換するために、各々の冗長列プログ
ラム装置内にあるマスタヒユーズＦ　Ｘ　、　　Ｆ　Ｙ
　、　Ｆ　Ｌ　ＩＮＦ　Ｌ　ｓとブロック選択ヒユーズ
ＦＬＢＳ２〜Ｆ　Ｌ、　Ｂ　Ｓ　＋ｓがレーザビームに
よって切断される。同時に、１６の冗長列選択信号Ｙ　
ｒ　ｌ”　Ｙ　ｒ　＋　ａが冗長列デコーダＲＣＤから
出力するように、各々の冗長列プログラム装置内にある
列選択ヒユーズＦＦＯ〜ＦＦ？とＦＧＯとＦＧｌの中の
選択されたヒユーズが切断される。
即ち、ノーマル列選択信号Ｙｒ、を発生するためには、
上記プログラム装置１４０−＋にある列選択ヒユーズＦ
　Ｆ　Ｉ””　Ｆ　Ｆ　ｔとＦ　Ｇ　ｒを切断し、Ｙ２
に対応するＹｒ２を発生するためには、プログラム装置
１４０−２にあるヒユーズＦ　Ｆ　ｒ〜ＦＦ？とＦＧ、
を切断する。このような方式で冗長列選択プログラムが
行われる。
次に、ノーマルブロック内の故障したメモリセルを持つ
ノーマル列を冗長列と交換するためのプログラムを説明
する。説明の便宜上、第１番目のノーマルブロックＮ　
Ｂ　Ｌ　１の第１番目のノーマル列と第２番目のノーマ
ルブロックＮ　Ｂ　Ｌ　ｘの１６番目のノーマル列との
交換について説明する。上記ノーマルブロックＮＢＬＩ
の第１番目のノーマル列を交換するためには、プログラ
ム装置１４０−１（７）？スタヒューズＦＸ、ＦＹ及び
ＦＬ。
〜Ｆ　Ｌ　ｓとブロック選択ヒユーズＦＬＢＳ、〜Ｆ　
Ｌ　Ｂ　Ｓ　＋ａ及び列選択ヒユーズＦＦＩ　”ＦＦｙ
とＦＧＩ　とが切断され、上記ノーマルブロックＮ　Ｂ
　Ｌ　ｚの１６番目のノーマル列を交換するためにプロ
グラム装置１４０−２のマスタヒユーズＦＸ、ＦＹ及び
Ｆ　Ｌ　ｒ〜ＦＬ３とブロック選択ヒユーズＦＬＢＳＩ
　、ＦＬＢＳ、〜Ｆ　Ｌ　Ｂ　Ｓ　＋ｓ及び列選択ヒユ
ーズＦ　Ｆ　ｏ〜ＦＦ６とＦＧＯとが切断される。残り
のプログラム装置１４０−ｓ〜１４０−＋ｓ内にあるヒ
ユーズの切断はない。
このようにすると、ノーマルブロックＮ　Ｂ　Ｌ　ｒの
第１番目のノーマル列を選択するアドレス信号が入力さ
れると、上記プログラム装置１４０−、の出力ライン１
４５はβｏｗ状態となり、プログラム装置１４０−２〜
１４０−＋ｍ　（７）出力ライン１４５は全てｈｉｇｈ
状態になって、これによって冗長列選択信号Ｙｒ＋をｈ
ｉｇｈ状態にし、Ｙ　ｒｚ〜Ｙ　ｒ＋ａをｆｌｏｗ状態
にする。従って、本実施例での列冗長では最大１６のノ
ーマル列を交換し得る。
〈冗長クロック発生器２２〉 第１１図は冗長クロック発生器２２の回路図を示してい
る。
冗長クロック発生器２２は、冗長列デコーダＲＣＤから
の列冗長動作信号Ｆ　ＣＲＤ　＋〜ＦＣＲＤ＋ｓを加算
して冗長制御信号を発生する加算器１６０と上記冗長制
御信号のタイミングを制御するタイミング回路１６１と
で構成される。
参照番号１６２は遅延回路である。故障しないノーマル
列への交換のないノーマル動作では、上記冗長列デコー
ダＲＣＤの出力信号ＦＣＲＤ１〜Ｆ　ＣＲＤ　ｒ　ａは
全てｈｉｇｈ状態であるので、上記加算器１６０の出力
ライン１６０はβｏｗ状態であり、これによって第２冗
長制御クロツクφｃｌｂｓをｈｉｇｈ状態にし、第１．
第３．第４冗長制御信号φｃｎ。
φｒｄｂｓｔ及びφｃｒをβＯＷ状態にする。一方、列
交換動作中に上記信号Ｆ　ＣＲＤ　ｌ−Ｆ　ＣＲＤ　ｒ
　ａの一つがβＯＷ状態になるので、上記加算器１６０
の出力ライン１６３はｈｉｇｈ状態になり、これによっ
て第１．第３及び第４冗長制御信号φｃｎ。
φｒｄｂｓｔ　、　　φｃｒをｈｉｇｈ状態にし、第２
冗長制御信号クロックφｃｌｂｓを１２０ｗ状態にする
。
く列冗長の読出し動作〉 以下、本実施例によるブロック列冗長の読出し動作を説
明する。説明を簡便にするために、第１番目のノーマル
ブロックＮ　Ｂ　Ｌ　＋の故障していないノーマルメモ
リセルを読出した後の、上記ノーマルブロックＮＢＬ、
の故障したノーマルメモリセルを読出す場合を、第１２
図のタイミングチャートを参照して説明する。上記故障
したノーマルメモリセルを交換するためのプログラムは
既に行われていると仮定する。
読出し動作中には、バッファ１０からのチップ選択信号
Ｃ３はｈｉｇｈ状態であり、ライトエネーブル信号ＷＥ
はｆ２ｏｗ状態である０列プリデコーダ２０は、上記バ
ッファ１０からのアドレス信号（Ａａ　、　／ＡＩ　）
〜（Ａ　Ｉｌ＋　／　Ａ　＋＋）に応答して冗長列プリ
デコーディング信号ＲＧ、、ＲＧ、とＲＦ、〜ＲＦ、と
を発生する。一方、上記ノーマルブロックＮＢＬＩの故
障していないノーマルメモリセルが読出された時には、
冗長クロック発生器２２からの第２冗長制御信号φｃｌ
ｂｓと第１．第３及び第４冗長制御信号φＣｎ。
＄　ｒｄｂｓｔ　、　　φｃｒは、各々ｈｉｇｈ状態と
Ｒｏｗ状態である。ブロックデコーダ１８、はアドレス
バッファ１０からアドレス信号（ＡＯ、／ＡＯ＞〜（Ａ
３　、／Ａ、）に応答してブロック選択信号ＲＬＢＳ、
〜ＲＬＢＳ＋ａを発生する。
そうすると、冗長列デコーダＲＣＤは、上記信号ＲＧｏ
　、ＲＧｌ、ＲＦｏ〜ＲＦフとＲＬＢ　Ｓ　Ｉ”　ＲＬ
　Ｂ　Ｓ　＋ｓとに応答して、入力アドレス信号が上記
故障したノーマルメモリセルを指定していることを検出
して、冗長動作信号であるＦＣＲＤＩ〜ＦｃＲＤｌＮ中
の一つ、即チ交換プログラムされた一つのプログラム装
置の出力をβｏｗ状態にする。すると、冗長クロック発
生器２２は、上記信号ＦＣＲＤＩ〜ＦＣＲＤｔａに応答
して上記第２冗長制御信号φｃｌｂｓと第１．第３及び
第４冗長制御信号φｃｎ、φｒｄｂｓｔ　、φｃｒを各
々βｏｗ状態とｈｉｇｈ状態に変更する。
一方、プリチャージクロックφＢＬＭは１２０ｗ状態の
ＷＥによってｈｉｇｈ状態を維持し、等化クロックφＥ
ＱＭ　、ワードライン選択クロックφＰＷＬ及びセンス
アンプエネーブルクロックφＳＡはアドレス信号Ａ０〜
Ａｓｓの変更と上記第３冗長制御信号φｒｄｂｓｔの変
更に応答して、各々参照番号２００．２０２，２０４と
して表示されたタイミング信号を持つ。βＯＷ状態の第
２冗長制御クロツクφｃｌｂｓは、上記ブロックデコー
ダ１８からの信号ＬＢＳＩ〜Ｌ　Ｂ　Ｓ　１８の全てな
βｏｗ状態にし、ｈｉｇｈ状態の第１冗長制御クロツク
φｃｎは、上記ブロックデコーダ１８からの信号ＢＳ、
〜Ｂ　Ｓ　＋ｓの全てなＲｏｗ状態にする。信号ＬＢＳ
Ｉ〜Ｌ　Ｂ　Ｓ　＋ａのｆ２ｏｗ状態はノーマルブロッ
クＮ　Ｂ　Ｌ　ｔ〜ＮＢＬ＋ａに接続されたノーマルプ
リチャージ回路ＮＰＣとノーマルセンスアンプＳＡｌ〜
ＳＡａの全てをディスエーブルさせ、信号ＢＳ＋〜Ｂ　
Ｓ　＋ｓのβＯＷ状態はノーマルデコーダＮ　ＣＤ　ｒ
〜ＮＣＤ＋ａの全てをディスエーブルさせる。
行プリデコーダ１６は、上記βｏｗ状態の信号ＢＳＩ〜
ＢＳ＋ｓに応答して１２０ｗ状態の信号ＢＥを発生し、
これによってノーマル行デコーダＮＲＤＩ−ＮＲＤｓを
全てディスエーブルする。
しかし、上記行プリデコーダ１６は、ｈｉｇｈ状態の上
記クロックφＰＷＬとブロックデコーダ１８からの上記
信号Ｂ　Ｐ　Ｉ””　Ｂ　Ｐ　ａ及びアドレス信号（Ａ
４　　、　　／Ａｎ　　）　　〜　（Ａ？　　、／Ａ）
　）と　（Ａｌ１゜／ＡＩ□）〜（Ａ　＋ｓ、　／　Ａ
　＋ａ）とｈｉｇｈ状態の冗長制御クロックφｒｄｂｓ
ｔ及びφｒｃｓに応答して冗長行選択信号ＲＰＳとＲＰ
Ｅを発生し、これによって一つの選択された冗長行ライ
ンなｈｉｇｈ状態に活性化する。又、上記冗長ブロック
ＲＢＬと接続された冗長プリチャージ回路ＲＰＣと冗長
センスアンプＲＳ　Ａ　＋〜ＲＳＡａは、前述のｈｉｇ
ｈ状態の第３冗長制御クロツクφ「ｄｂｓｔによって活
性化される。従って、冗長列デコーダＲＣＤによって選
択された冗長列からデータを読出すことができる。
前述したように、冗長ブロック内の選択されたメモリセ
ルからデータが読出される時に、ノーマルブロックと接
続されたノーマルプリチャージ回路、ノーマルセンスア
ンプ、ノーマル行及び列デコーダの全てがディスエーブ
ルされるため、電力消耗の増加を防止し得る。一方、冗
長ブロックの選択されたメモリセルを読出したのちにノ
ーマルブロックの選択された故障していないメモリセル
な読出す場合には、冗長列デコーダＲＣＤの出力信号Ｆ
　ＣＲＤ　ｒ〜ＦＣＲＤｔｓの全てがｈｉｇｈ状態であ
るので、φｃ　ｌｂｓがｈｉｇｈ状態、φｃｎ、　　φ
ｒｄｂｓｔとφｃｒはρ０讐状態になり、これによって
冗長プリチャージ回路ＲＰ、冗長センスアンプＲＳＩ〜
ＲＳＡ＆及び冗長行デコーダＲＲＤをディスエーブルす
る。
書込み動作中の電力消耗を防止するための冗長クロック
発生器からのクロックφｃｎ、　φｃｌｂｓ。
φｃｒ、　φｒｄｂｓｔ及びクロックデコーダからの発
生信号の制御動作は、前述の読出し動作の場合と同一な
方式で動作するのでこれ以上の説明は省略する。
前述したように、本実施例では、多数のメモリブロック
を持つ半導体メモリ装置において、別途の冗長ブロック
を配置して冗長制御クロックを使用してプリチャージ回
路、センスアンプ及び行と列デコーダをエネーブル又は
ディスエーブルするため電力消耗を減らし得る利点があ
る。
［発明の効果］ 本発明により、冗長メモリセルを持っていない複数のノ
ーマルブロックと冗長メモリセルのみで構成された冗長
ブロックとを持つ半導体メモリ装置を提供できる。
又、ノーマルブロック内の欠陥のある列を冗長ブロック
の列に交換し得るばかりでなく、一つのノーマルブロッ
クを冗長ブロックに交換し得る半導体メモリ装置を提供
できる。
又、列冗長を行ない且つ電力の消耗を減少した半導体メ
モリ装置を提供できる。
又、列冗長を行ない且つチップの大きさを減らした半導
体メモリ装置を提供できる。
【図面の簡単な説明】
第１図は本実施例の半導体メモリ装置の構成を示すブロ
ック図、 第２図は８つのグループの冗長メモリセルアレイを持つ
冗長ブロックとその周辺回路を示す回路図、 第３図は８つのグループのノーマルメモリセルアレイを
持つノーマルブロックとその周辺回路を示す回路図、 第４図は第１図のメインクロック発生器の論理回路図、 第５図は第１図のブロックデコーダの論理回路図、 第６図は第１図の行プリデコーダの論理回路図、 第７Ａ図及び第７Ｂ図は各々第１図のノーマル行デコー
ダと冗長行デコーダの論理回路図、第８図は第１図の列
プリデコーダの論理回路図、 第９Ａ図及び第９Ｂ図は各々第１図のノーマル列デコー
ダと冗長列デコーダの論理回路図、第１０図は第９Ｂ図
の冗長プログラム装置の回路図、 第１１図は第１図の冗長クロック発生器の論理回路図、 第１２図は本実施例の半導体メモリ装置の読出し動作の
タイミングチャートである。 図中、１０・・・バッファ、１２・・・遷移検出器、１
４・・・メインクロック発生器、１６・・・行プリデコ
ーダ、１８・・・ブロックデコーダ、２ｏ・・・列プリ
デコーダ、２２・・・冗長クロック発生器、ＮＢＬＩ〜
ＮＢＬ＋ａ・・・ノーマルブロック、ＮＲＤ、〜Ｎ　Ｒ
Ｄ　ａ・・・ノーマル行デコーダ、ＮＣＤ、〜Ｎ　ＣＤ
　ｒ　ａ・・・ノーマル列デコーダ、ＲＢＬ・・・冗長
ブロック、ＲＲＤ・・・冗長行デコーダ、ＲＣＤ・・・
冗長列デコーダである。 特許出願人　サムソン・エレクトロニクス・カンパニー
・リミテッド 第７Ａ図 ＮＣＤｉ

Claims (6)

    【特許請求の範囲】
  1. （１）欠陥のあるノーマルメモリセルを持つノーマル列
    ラインを冗長メモリセルを持つ冗長列ラインと交換する
    半導体メモリ装置であつて、各々が複数のノーマルメモ
    リセルが接続された複数のノーマル行及び列ラインを持
    ち、各ノーマルブロックの前記ノーマル列ラインが複数
    のノーマル列グループに分割される複数のノーマルブロ
    ックと、 複数の冗長メモリセルが接続された複数の冗長行及び列
    ラインを持ち、前記冗長列ラインが前記一つのノーマル
    ブロック内にあるノーマル列グループと同一の冗長列グ
    ループに分割される冗長ブロックとを有し、 ブロック選択アドレス信号に応答して、前記ノーマルブ
    ロック中の一つを選択するブロック選択信号を発生する
    ブロックデコーダと、 列選択アドレス信号に応答して、前記各ノーマル及び冗
    長列グループ中の一つのノーマル及び冗長列を指定する
    列プリデコーディング信号を発生する列プリデコーダと
    、 欠陥のあるノーマルメモリセルを含むノーマル列をアド
    レスするブロック選択信号及びプリデコーディング信号
    の入力時に、前記各々の冗長列グループ内にある前記欠
    陥のあるノーマル列に対応する冗長列を選択するととも
    に冗長動作信号を発生する冗長列デコーダと、 前記冗長動作信号の入力時に冗長制御クロックを発生す
    る冗長クロック発生器と、 各々のノーマルブロックに接続された複数のノーマル列
    デコーダであつて、欠陥のないノーマルメモリセルがア
    ドレスされる時には、前記ノーマル列デコーダの中の一
    つが前記ブロック選択信号及び前記列プリデコーディン
    グ信号に応答して、前記欠陥のないノーマルメモリセル
    を含むノーマルブロックのノーマル列グループ内のノー
    マル列を選択し、欠陥のあるノーマルメモリセルがアド
    レスされた時には、前記冗長クロックに応答して前記ノ
    ーマルデコーダの全部がディスエーブルされる複数のノ
    ーマル列デコーダとを備えることを特徴とする半導体メ
    モリ装置。
  2. （２）ノーマル行及び列のマトリックス状に配列される
    複数のノーマルメモリセルを持ち、前記各ノーマル列が
    各ノーマル列に配置されたノーマルメモリセルがその間
    に接続される一対のノーマルビットラインを持つ複数の
    ノーマルブロックと、冗長行と列に配置された複数の冗
    長メモリセルを持ち、前記各冗長列が各冗長列に配置さ
    れた冗長メモリセルがその間に接続される一対の冗長ビ
    ットラインを持ち、前記冗長ビットライン対は欠陥のあ
    るノーマルビットライン対を代替するように構成される
    冗長ブロックと、 第１のアドレス信号と第１の冗長制御信号とに応答して
    第１及び第２の選択信号を提供する手段と、 前記ノーマルブロックの各々と関連して、 ノーマルビットライン対が第２のアドレス信号によつて
    指定される場合に、前記第２のアドレス信号と前記第２
    の選択信号とに応答して欠陥のないノーマルビットライ
    ン対を選択し、欠陥のあるノーマルビットライン対が指
    定されるときは、前記第２の選択信号によつてディスエ
    ーブルされるノーマル列デコーディング手段と、 前記第２のアドレス信号と前記第１の選択信号とに応答
    して、各々の欠陥のあるノーマルビットライン対に対応
    する冗長ビットライン対を各々選択するとともに冗長動
    作信号を提供する冗長列デコーディング手段と、 前記冗長動作信号に応答して前記第１の冗長制御信号を
    発生する手段とを備えることを特徴とする半導体メモリ
    装置。
  3. （３）前記第１の冗長制御信号発生手段は前記冗長動作
    信号に応答して第２及び第３の冗長制御信号を更に提供
    し、前記第１及び第２の選択信号提供手段は前記第２の
    制御信号と前記第１の選択信号に応答して第３の選択信
    号を更に提供し、前記各々対応するノーマルブロックの
    ノーマルビットライン対の各々と関連し、欠陥のあるノ
    ーマルビットライン対の指定時に前記第３の選択信号に
    よつてディスエーブルされるノーマルプリチャージング
    手段と、 前記冗長ブロックの冗長ビットライン対の各々と関連し
    、前記欠陥のあるノーマルビットライン対の指定時に前
    記第３の制御信号によつてエネーブルされる冗長プリチ
    ャージング手段とを更に備えることを特徴とする請求項
    第２項記載の半導体メモリ装置。
  4. （４）前記各々のノーマルブロックのノーマルビットラ
    イン対の各々と関連し、前記欠陥のあるノーマルビット
    ライン対の指定時に前記第３の選択信号によつてディス
    エーブルされるノーマルセンシング手段と、 前記冗長ブロックの冗長ビットライン対の各々と関連し
    、前記欠陥のあるノーマルビットライン対の指定時に前
    記第３の制御信号によつてエネーブルされる冗長センシ
    ング手段とを更に備えることを特徴とする請求項第２項
    記載の半導体メモリ装置。
  5. （５）各々がノーマル行と列に配列された複数のノーマ
    ルメモリセルを持つ複数のノーマルブロックと、各々の
    ノーマルブロックのノーマル行と列の数と同一の数の冗
    長行と列に配置された複数の冗長メモリセルを持つ冗長
    ブロックと、第１のアドレス信号に応答してブロック選
    択信号を発生するブロックデコーディング手段と、前記
    各々のノーマルブロックと各々関連し第２のアドレス信
    号に応答して所定のノーマル列を選択するノーマル列デ
    コーディング手段とを有し、前記ノーマルブロックに欠
    陥のあるノーマル列を冗長列に交換する半導体メモリ装
    置であつて、前記ブロック選択信号と前記第２のアドレ
    ス信号とに応答して、前記欠陥のあるノーマル列に対応
    する冗長列を選択するとともに冗長動作信号を発生する
    冗長列デコーディング手段と、 前記冗長動作信号に応答して第１の冗長制御信号を生成
    する冗長クロック発生手段とを備え、前記ブロックデコ
    ーディング手段は前記第１のアドレス信号と前記第１の
    冗長制御信号とに応答してノーマル列デコーディング手
    段の選択信号を発生し、上記ノーマル列デコーディング
    手段は前記交換が遂行されるときには前記ノーマル列デ
    コーディング手段の選択信号によつてディスエーブルさ
    れることを特徴とする半導体メモリ装置。
  6. （６）各々がノーマル行と列に配列されたノーマルメモ
    リセルを持つ複数のノーマルブロックと、冗長行と列に
    配列された冗長メモリセルを 持ち、前記各々の冗長列が欠陥のあるノーマル列を交換
    するためのものである冗長ブロックと、第１のアドレス
    信号と第１の制御信号とを入力するように接続され、第
    １及び第２の選択信号を出力する手段と、 前記ノーマルブロックの各々と関連し、前記第２の選択
    信号と第２のアドレス信号とに応答してノーマル列を選
    択するようにデコーディングする手段と、 前記第１の選択信号と前記第２のアドレス信号とを入力
    するように接続されており、選択されたノーマル列に欠
    陥のあるときに対応する一つの冗長列を選択するように
    デコーディングするとともに冗長動作信号を提供する手
    段と、 前記冗長動作信号に応答して前記第１の制御信号を生成
    する手段とを備え、 前記交換動作が行われるときに、前記ノーマル列を選択
    するようにデコーディングする手段がディスエーブルさ
    れることを特徴とする半導体メモリ装置。
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