DE4001223A1

DE4001223A1 - Halbleiterspeichervorrichtung mit einem redundanten block

Info

Publication number: DE4001223A1
Application number: DE4001223A
Authority: DE
Inventors: Kyu-Hyun Choi; Hyun-Kun Byun; Jung-Ryul Lee; Choong-Kun Kwak
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1989-05-24
Filing date: 1990-01-17
Publication date: 1990-11-29
Also published as: FR2647583B1; JPH0614438B2; NL193622B; US5297085A; GB2231984B; NL193622C; GB9002191D0; KR910005601B1; JPH02310890A; GB2231984A; FR2647583A1; NL9000227A; DE4001223C2; KR900019028A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicher vorrichtung und genauer auf eine Halbleiterspeichervorrichtung mit einem redundanten Block, der eine Ersatz- oder redundante Speicherzellenan ordnung enthält.

Entsprechend der Entwicklung von Halbleiterspeichervorrichtungen hoher Dichte werden Redundanztechniken verwendet, um defekte, normale Speicherzellen durch defektfreie, redundante Speicherzellen zu ersetzen, um die Produktausbeute zu erhöhen. Gleichzeitig erfordern Halbleiterspei chervorrichtungen hoher Dichte eine Einteilung der Speicherzellen in eine Mehrzahl von Blöcken, die vorbestimmte Speicherzellen enthalten, um eine schnelle Verarbeitung und einen geringen Leistungsverbrauch zu er reichen. Da allgemein Speicherzellen in Halbleiterspeichervorrichtungen mehr Defekte in Spalten aufweisen, werden in Halbleiterspeichervorrich tungen Ersatz- oder redundante Spalten angeordnet, in welchen redun dante Speicherzellen mit jedem Block verbunden sind und ein Spaltenre dundanzschema verwendet haben, das normale Spalten mit einer defekten, normalen Speicherzelle oder Speicherzellen durch eine redundante Spalte mit defektfreien redundanten Speicherzellen in dem gleichen Block er setzt.

Dieser Stand der Technik hat ein Problem, das eine Nicht-Redun danz der Spalten bewirken kann, wenn die Anzahl der defekten, normalen Spalten in irgendeinem der Blöcke größer ist als die Anzahl der ersetzen den, redundanten Spalten in demselben Block. Darüberhinaus führt in Halbleiterspeichervorrichtungen mit einer Mehrzahl von Blöcken eine zu nehmende Zahl von ersetzenden, redundanten Spalten für jeden Block zu einer Vergrößerung des Chips und dadurch zu einer Verringerung der Produktionsausbeute. Während der Schreib- oder Leseoperation laden die Halbleiterspeichervorrichtungen alle Bitleitungspaare in demselben Block. Daher werden, wenn Daten in oder aus einer Speicherzelle in einer re dundanten Spalte ausgelesen oder eingeschrieben werden, Bitleitungs paare, die mit einer defekten, normalen Speicherzelle, d. h. einer defekten, normalen Spalte in demselben Block verbunden sind, geladen und führen daher zu einem Leistungsverlust.

Die Aufgabe der vorliegenden Erfindung ist, eine Halbleiterspei chervorrichtung mit einer Mehrzahl von normalen Blöcken, die nur nor male Speicherzellen ohne redundante Speicherzellen enthalten, und einer redundanten Block, der nur redundante Speicherzellen enthält, zur Ver fügung zu stellen.

Eine andere Aufgabe der Erfindung ist, eine Halbleiterspeichervor richtung zur Verfügung zu stellen, die geeignet ist, nicht nur defekte Spalten in normalen Blöcken durch Spalten aus dem redundanten Block zu ersetzen, sondern auch einen der normalen Blöcke durch den redundanten Block zu ersetzen.

Eine weitere Aufgabe der vorliegenden Erfindung ist, eine Halblei terspeichervorrichtung zur Verfügung zu stellen, die die Chipgröße in seiner Spaltenredundanz verringern kann.

Zur Erfüllung der obigen Aufgaben und anderer Vorteile stellt die vorliegende Erfindung einen Halbleiterspeicher zur Verfügung mit einer Mehrzahl von normalen Blöcken, die jeweils eine Mehrzahl von normalen Zellen- und Spaltenleitungen, die jeweils mit einer Mehrzahl von normalen Speicherzellen verbunden sind, besitzen; mit einem redundanten Block, der eine Mehrzahl von normalen Zellen- und Spaltenleitungen, die jeweils mit einer Mehrzahl von normalen Speicherzellen verbunden sind, besitzt; mit einem Blockdekodierer zur Auswahl einer der normalen Blöcke in Ant wort auf erste Adreßsignale; mit einem Redundanzspaltendekodierer, der programmiert ist, redundante Spalten, die normale Spalten mit defekten normalen Speicherzellen ersetzen, entsprechend dem Ausgangssignal des Blockdekodierers und zweiten Adreßsignalen auszuwählen, wobei der De kodierer Redundanzoperationssignale erzeugt, wenn eine defekte, normale Speicherzelle adressiert wird; mit einem Redundanztaktgeber zur Erzeu gung eines Redundanzkontrolltaktes in Antwort auf die Redundanzoperati onssignale; und mit einer Mehrzahl von normalen, mit den jeweiligen nor malen Spalten in den jeweiligen normalen Blöcken verbundenen Spaltende kodierern, wobei alle Dekodierer durch den Redundanzkontrolltakt ge sperrt werden, wenn eine defekte, normale Speicherzelle adressiert wird, und einer der Dekodierer durch die Ausgangssignale des Blockdekodierers zur Auswahl einer von den zweiten Adreßsignalen adressierten Spalten leitung angeschaltet wird, wenn eine defektfreie, normale Speicherzelle adressiert wird.

Die vorliegende Erfindung weist außerdem einen Redundanzlade schaltkreis, der mit den redundanten Spaltenleitungen verbunden ist, und eine Mehrzahl normaler Ladeschaltkreise, die mit den normalen Spalten leitungen in dem jeweiligen normalen Block verbunden ist, auf. Wenn eine defekte, normale Zelle adressiert wird, werden alle normale Ladeschalt kreise in Antwort auf den Redundanzkontrolltakt gesperrt. Aber wenn eine defektfreie, normale Zelle adressiert wird, wird nur der normale La deschaltkreis in dem normalen Block, der die defektfreie, normale Zelle enthält, angeschaltet. Redundanzleseverstärker, die mit den redundanten Spaltenleitungen verbunden sind, und normale Leseverstärker, die mit den normalen Spaltenleitungen in den jeweiligen normalen Blöcken ver bunden sind, arbeiten auf die gleiche Weise wie die Redundanz- und nor malen Ladeschaltkreise.

Die vorliegende Erfindung wird besser verstanden anhand der nachfolgenden Beschreibung unter Bezugnahme auf die beigefügten Zeich nungen.

Fig. 1 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung nach der vorliegenden Erfindung;

Fig. 2 ist ein schematisches Schaltkreisdiagramm eines redundanten Blocks mit redundanten Speicherzellenanordnungen in acht Gruppen und ihre peripheren Schaltkreise;

Fig. 3 ist ein schematisches Schaltkreisdiagramm eines normalen Blocks mit normalen Speicherzellenanordnungen in acht Gruppen und ihre peripheren Schaltkreise;

Fig. 4 ist ein logisches Schaltkreisdiagramm eines Haupttaktgenera tors in Fig. 1;

Fig. 5 ist ein logisches Schaltkreisdiagramm eines Blockdekodierers in Fig. 1;

Fig. 6 ist ein logisches Schaltkreisdiagramm eines Zellen-Vordeko dierers in Fig. 1;

Fig. 7A und Fig. 7B sind jeweils logische Schaltkreisdiagramme ei nes normalen Zellendekodierers und eines Redundanz-Zellendekodierers in Fig. 1;

Fig. 8 ist ein logisches Schaltkreisdiagramm eines Spalten-Vordeko dierers in Fig. 1;

Fig. 9A und Fig. 9B sind jeweils logische Schaltkreisdiagramme ei nes normalen Spaltendekodierers und eines Redundanz-Spaltendekodierers in Fig. 1;

Fig. 10 ist ein schematisches Schaltkreisdiagramm einer Redundanz- Programmiervorrichtung in Fig. 9B;

Fig. 11 ist ein logisches Schaltkreisdiagramm eines Redundanz-Takt generators in Fig. 1; und

Fig. 12 ist ein Taktdiagramm zur Erklärung einer Leseoperation in einer Halbleiterspeichervorrichtung in Fig. 1.

Hiernach wird das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung ausführlich unter Bezugnahme auf die beigefügten Zeichnungen erklärt.

Fig. 1 zeigt ein Blockdiagramm einer 1 Megabit statischen Speicher vorrichtung (SRAM) nach der vorliegenden Erfindung. Fig. 2 ist Schalt kreisdiagramm, das einen redundanten Block mit redundanten Speicher zellen, einen Redundanz-Ladeschaltkreis und Redundanz-Leseverstärker zeigt, und Fig. 3 ist ein Schaltkreisdiagramm, das einen normalen Block mit normalen Speicherzellen, einen normalen Ladeschaltkreis und normale Leseverstärker zeigt.

Unter Bezugnahme auf die obigen Zeichnungen ist die 1 Megabit Speichervorrichtung des SRAM in einen redundanten Block RBL und 16 normale Blöcke NBL 1 bis NBL 16 aufgeteilt. Speicherzellen sind in den je weiligen Blöcken in Matrixform mit 512 Zeilen und 128 Spalten angeordnet. In dem redundanten Block RBL sind 512 redundante Speicherzellen 2 in jeweils derselben Spalte mit einem redundanten Bitleitungspaar RBL, verbunden, und 128 redundante Speicherzellen in denselben Zeilen sind jeweils mit redundanten Wort- (oder Zeilen-) Leitungen RWL 1-RWL 512 ver bunden. Ein Redundanz-Ladeschaltkreis RPC zum Laden und Ausgleichen der redundanten Bitleitungspaare bei Auswahl des redundanten Blocks RBL ist mit den oberen Anschlüssen der redundanten Bitleitungspaare (RBL, ) verbunden. Die unteren Anschlüsse der redundanten Bitlei tungspaare sind jeweils mit redundanten Datenbitleitungspaaren (RDB, ) über Durchlaßgatter 24, die aus Durchlaßtransistoren 105 bis 106 be stehen, verbunden. Die redundanten Datenbitleitungspaare, die jeweils mit 128 Bitleitungspaaren verbunden sind, sind in acht Gruppen mit jeweils 16 redundanten Datenbitleitungspaaren aufgeteilt, die redundanten Daten bitleitungspaare (RDB, ) in den jeweiligen Gruppen sind jeweils mit Redundanz-Leseverstärkern RSA 1 bis RSA 8 verbunden zum Lesen gespei cherter Daten aus ausgewählten redundanten Speicherzellen im redun danten Block RBL in einem Lesevorgang.

Jeder der normalen Blöcke NBL 1 bis NBL 16 umfaßt normale Speicherzellen 3, normale Bitleitungspaare (NBL, ) und normale Zeilen- (oder Wort-) leitungen NWL 1 bis NWL 512 in der gleichen Verbindung und Anordnung wie die des redundanten Blocks RBL. Ein normaler Lade schaltkreis NPC zum Laden und Ausgleichen normaler Bitleitungspaare (NBL, ) - bei Auswahl einer der normalen Blöcke - in dem ausgewählten, normalen Block, ist mit den oberen Anschlüssen der normalen Bitleitungs paare (NBL, ) verbunden. Die unteren Anschlüsse der normalen Bit leitungspaare sind mit normalen Datenleitungspaaren (NDB, ) über normale Durchlaßgatter 26, die aus Durchlaßtransistoren 115 bis 118 be stehen, verbunden. 128 normale Bitleitungspaare in den jeweiligen norma len Blöcken sind in acht Gruppen von je sechzehn normalen Bitleitungs paaren unterteilt, und die normalen Datenleitungspaare in den jeweiligen Gruppen sind jeweils mit normalen Leseverstärkern SA 1 bis SA 8 verbunden zum Lesen von in einer ausgewählten, normalen Speicherzelle in einem der ausgewählten, normalen Blöcke gespeicherten Daten bei einem Lesevor gang.

An der linken Seite des redundanten Blocks RBL ist ein Redundanz- Zeilendekodierer zur Auswahl einer der redundanten Zeilen- (oder Wort-) Leitungen RWL 1 bis RWL 512 und normale Zeilendekodierer NRD 1 bis NRD 8 zur Auswahl einer der normalen Zeilenleitungen NWL 1 bis NWL 512 im lin ken oder rechten normalen Block jeweils zwischen den normalen Blockpaa ren (NBL 1, NBL 2) bis (NBL 15, NBL 16) angeordnet. In einem unteren Be reich des redundanten Blocks RBL und der normalen Blöcke NRD 1 bis NRD 8 befinden sich jeweils ein Redundanz-Spaltendekodierer RCD und normale Spaltendekodierer NCD 1 bis NCD 16 zur Auswahl eines Durchlaß gatters 24 oder 26 in den jeweiligen Gruppen in dem entsprechenden Block.

Ein Puffer 10 ist ein herkömmlicher Schaltkreis zur Umwandlung externer TTL-Niveau Signale auf interne CMOS-Niveau Signale. Der Puffer 10 weist einen Adreßpuffer zur Umwandlung externer Adressen XA 0 bis XA 16 in interne Adressen A 0 bis A 16 und ihre Komplemente bis , einen Chipauswahlpuffer zum Umwandeln eines externen Chipauswahlsi gnals in ein internes Chipauswahlsignal CS und sein Komplement und einen Schreibfreigabepuffer zur Umwandlung eines externen Schreibfreigabsignals in ein internes Schreibfreigabesignal WE auf. Die Adreßsignale A 0 bis A 3 werden als Signale zur Auswahl eines der normalen Blöcke benutzt, die Adreßsignale A 4 bis A 7 und A 12 bis A 16 als solche zur Auswahl einer der normalen oder redundanten Wortleitungen und die Adreßsignale A 8 bis A 11 als solche zur Auswahl der normalen oder redundanten Spaltenleitungen.

Ein Übergangsdetektor 12 arbeitet zur Erzeugung kurzer Pulse Φ SPX in Antwort auf die Adreßsignale A 0 bis A 7, A 12 bis A 16, auf das Chipauswahlsignal CS und auf ein drittes Redundanz-Kontrollsignal Φ rdbst von einem Redundanz-Taktgenerator 22, wie hiernach erklärt wird, und zur Erzeugung kurzer Pulse Φ SPY in Antwort auf die Adreßsignale A 8 bis A 11 und das Schreibfreigabesignal WE. Der Übergangsdetektor 12 umfaßt Adreßübergangsdetektoren zum Detektieren bidirektionaler Übergänge lo gischer Zustände, d. h. von Übergängen sowohl vom niedrigen Zustand auf den hohen Zustand als auch vom hohen Zustand auf den niedrigen Zu stand, für die jeweiligen Adreßsignale A 0 bis A 16; einen Redundanz-Takt übergangsdetektor zum Detektieren bidirektionaler Übergänge des dritten Redundanz-Kontrollsignals Φ rdbst; Chipauswahl- und Schreibfreigabe- Übergangsdetektoren zum Detektieren eindirektionaler Übergänge logi scher Zustände, d. h. von Übergängen vom niedrigen Zustand in den ho hen Zustand, für jeweils eins vom Chipauswahlsignal CS und dem Schreibfreigabesignal ; einen ersten Summationsgenerator zum Summie ren der jeweiligen Ausgangssignale der Adreßübergangsdetektoren für die Adreßsignale A 0 bis A 7 und A 12 bis A 16, des Redundanz-Taktüber gangsdetektors und des Chipauswahl-Übergangsdetektors; und einen zwei ten Summationsgenerator zum Summieren der jeweiligen Ausgangssignale der Adreßübergangsdetektoren der Adreßsignale A 8 bis A 11 und des Schreibfreigabe-Übergangsdetektors. Die Übergangsdetektoren und der Summationsgenerator sind im Stand der Technik bekannt. Daher erzeugt ein Signalübergang irgendeines der Adreßsignale A 0 bis A 7 und A 12 bis A 16, des dritten Redundanz-Kontrollsignals Φ rdbst und des Chipauswahlsignals CS aus dem Puls Φ SPX einen kurzen Puls im niedrigen Zustand. Auf die gleiche Weise erzeugt ein Signalübergang irgendeines der Adreßsignale A 8 bis A 11 und des Schreibfreigabesignals WE aus dem Puls Φ SPY einen kurzen Puls im niedrigen Zustand.

Ein Haupttaktgenerator 14 erzeugt Taktsignale Φ BLM, Φ EQM, Φ PWL und Φ SA zur Operationskontrolle der SRAM-Vorrichtung in Antwort auf die Pulse Φ SPX und Φ SPY. Die Taktsignale Φ BLM und Φ EQM sind jeweils Signale zum Laden und Ausgleichen von normalen und redundanten Bitlei tungspaaren, das Taktsignal Φ PWL zum freigeben von Wortleitungen in den jeweiligen Blöcken und Φ SA zum Aktivieren von Leseverstärkern.

Fig. 4 zeigt ein schematisches Schaltkreisdiagramm des Haupttakt generators 14, der Pulsbreitenverbreiterungsschaltkreise 30, Verzöge rungsschaltkreise 37, NAND-Gatter 32 bis 34, NOR-Gatter 35 und 36 und ein AND-Gatter aufweist. Der Pulsbreitenverbreiterungsschaltkreis arbeitet zur Verbreiterung der Pulse Φ SPX und Φ SPY mit kurzen Pulsbreiten zu einer vorgegebenen Pulsbreite, um sie im vorliegenden System anzuwen den oder zu benutzen. Das Ladetaktsignal Φ BLM wird in einen hohen Zu stand gebracht durch das NAND-Gatter 32 mit dem Schreibfreigabesignal WE im niedrigen Zustand am Eingang bei einem Lesetakt und wird in einen hohen Zustand gebracht bei einem Schreibtakt in Antwort auf den Puls Φ SPX. Das Ausgleichstaktsignal Φ EQM wird in einen hohen Zustand gebracht in Antwort auf den Puls Φ SPX bei einem Schreib- oder Lesetakt. Das Wortleitungsauswahl-Taktsignal Φ PWL wird in einen hohen Zustand gebracht über das NOR-Gatter 36 durch einen hohen Zustand des Signals WE bei einem Schreibsignal und wird in einen hohen Zustand gebracht in Antwort auf den Puls Φ SPX oder Φ SPY bei einem Schreibtakt. Das Lese verstärkeraktivierungs-Taktsignal Φ SA wird in einen hohen Zustand ge bracht bei einem Lesetakt in Antwort auf das Signal WE in einem hohen Zustand und den Puls Φ SPX oder Φ SPY in einen niedrigen Zustand und wird in einen niedrigen Zustand gebracht bei einem Schreibsignal durch das NAND-Gatter 34 mit dem WE-Signal im niedrigen Zustand am Eingang.

Ein Blockdekodierer 18 dekodiert Blockauswahladreßsignale A 0 bis A 3 und ihre Komplemente bis , wodurch normale Blockpaar-Auswahl signale BP 1 bis BP 8 zur Auswahl eines der normalen Blockpaare (NBL 1, NBL 2) bis (NBL 15, NBL 16) und Blockauswahlsignale RLBS 1 bis RLBS 16 zur Auswahl einer der normalen Blöcke NBL 1 bis NBL 16 erzeugt werden. Der Blockdekodierer 18 weist eine Vorrichtung zum Erzeugen normaler Zeilen- und Spaltendekodierer-Auswahlsignale BS 1 bis BS 16 zum Abschalten oder selektiven Freigeben der normalen Zeilen- und Spaltendekodierer NRD 1 bis NRD 8 und NCD 1 bis NCD 16 in Anwort auf ein erstes Redundanz-Kontroll signal Φ CN vom Redundanztaktgenerator 22 und auf die Blockauswahlsi gnale RLBS 1 bis RLBS 16 und eine Vorrichtung zum Erzeugen von normal len Ladeschaltkreis- und Leseverstärker-Auswahlsignalen LBS 1 bis LBS 16 zum Ausschalten oder selektiven freigeben der normalen Ladeschaltkreise NPC und der normalen Leseverstärker SA 1 bis SA 8 in Antwort auf ein zweites Redundanz-Kontrollsignal Φ clbs vom Redundanz-Taktgeber 22 und auf die Signale RLBS 1 bis RLBS 16 auf.

Fig. 5 zeigt ein Schaltkreisdiagramm des Blockdekodierers, der AND- Gatter 40 und 44, NAND-Gatter 41 und 45, ein NOR-Gatter 42 und einen Verzögerungsschaltkreis 43 aufweist. Die normalen Blockpaar-Dekodiersi nalge BP 1 bis BP 8 werden erzeugt durch Dekodieren der Adreßsginale A 1 und bis A 3 und des Adreßpuffers über das AND-Gatter 40. Die Blöcke 46 sind alle von der gleichen Bauweise. Die Blockauswahlsignale RLBS 1 bis RLBS 16 werden von Teilen erzeugt, die NAND-Gatter 41 oder NOR-Gatter 42-1 besitzen. Die Signale RLBS 1 bis RLBS 16 sind jeweils Aus gangssignale an den NOR-Gattern 42-1 auf Erhalt von Adreßsignalen und des Chipauswahlsignals in einem niedrigen Zustand. Teile mit den Ver zögerungsschaltkreisen 43, den NAND-Gattern 45 und den NOR-Gattern 42-2 in den jeweiligen Blöcken 46 erzeugen die Signale BS 1 bis BS 16 in Ant wort auf die Signale RLBS 1 bis RLBS 16 und Φ cn. AND-Gatter 44 in den Blöcken 46 erzeugen jeweils die Signale LBS 1 bis LBS 16 in Antwort auf die Signale RLBS 1 bis RLBS 16. Wenn das Chipauswahlsignal und Ein gangsadreßsignale angelegt waren, bringen die NAND-Gatter 41 und NOR- Gatter 42-1 eines der Blockauswahlsignale RLBS 1 bis RLBS 16, die einen Redundanz-Spaltendekodierer RCD zur Verfügung gestellt werden, in einen hohen Zustand. Zu diesem Zeitpunkt, wenn besagte Adreßsignale eine defekte, normale Speicherzelle bezeichnen sollen, gehen die Taktsi gnale Φ rdbst und Φ clbs des Redundanz-Taktgenerators 22 jeweils in einen hohen und einen niedrigen Zustand über, wie hiernach diskutiert werden wird, und dann gehen alle Signale BS 1 bis BS 16 und LBS 1 bis LBS 16 in niedrige Zustände über, so daß sie alle normalen Spalten- und Zeilendeko dierer und normalen Leseverstärker abschalten. Auf der anderen Seite, wenn Adreßsignale eine defektfreie, normale Speicherzelle bezeichnen sol len, gehen die Taktsignale Φ rdbst und Φ clbs jeweils in einen niedrigen und einen hohen Zustand über und dann stellen die NOR-Gatter 42-2 Signale BS 1 bis BS 16 zur Verfügung, die einen normalen Zeilen- und Spal tendekodierer, der mit dem ausgewählten, normalen Block, der der durch die Adreßsignale adressierten, normalen Speicherzelle entspricht, freige ben, und die AND-Gatter 44 stellen Signale LBS 1 bis LBS 16 zur Verfü gung, die einen normalen Ladeschaltkreis und normalen Leseverstärker, die mit dem ausgewählten, normalen Block verbunden sind, freigeben.

Ein Zeilenvordekodierer 16 führt eine Vordekodierung der Zei lenadreßsignale (A 4, ) bis (A 7, ) und (A 12, ) bis (A 16, ) vom Adreßpuffer unter der Kontrolle der Signale BP 1 bis BP 8 und BS 1 bis BS 16, des Wortleitungsauswahl-Taktsignals Φ PWL, des Chipauswahlsignals CS, des dritten Redundanz-Kontrollsignals Φ rdbst und des vierten Redun danz-Kontrollsignals Φ cr durch und erzeugt Vordekodierungssignale RPB und BE und Redundanz-Vordekodierungssignale RPS und RPE.

Fig. 6 zeigt an Schaltkreisdiagramm des Zeilenvordekodierers 16, in dem für die gleichen Teile die gleichen Bezugszeichen verwendet werden. Das Bezugszeichen 52 bezeichnet ein AND-Gatter und die Bezugszeichen 53 und 54 bezeichnen jeweils einen Verzögerungsschaltkreis und ein NAND- Gatter. Die Signale RPB stellen Signale RPBiAj, RPBiBj, RPBiCj und RPBiDj dar, und die Signale BE stellen die Signale BiE 0 und BiE 1 dar, die Signale RPS die Signale RPSAj, RPSBj, RPSCj und RPSDj und die Signale RPE die Signale RPE 0 und RPE 1 dar, wobei i eine ganze Zahl von 1 bis 8 ist, j eine ganze Zahl von 1 bis 4 und k von 1 bis 16. Die Signale RPB von den NAND-Gattern 54-1 sind Vordekodiersignale zur Auswahl normaler Wortlei tungen in einem der normalen Blockpaare. Um zum Beispiel normale Wort leitungen im ersten, normalen Blockpaar (NBL 1, NBL 2) auszuwählen, wer den die Signale RPB 1 A 1 bis RPB 1 A 4, RPB 1 B 1 bis RPB 1 B 4, RPB 1 C 1 bis RPB 1 C 4, und RPB 1 D 1 bis RPB 1 D 4 dem normalen Zeilendekodierer NRD 1 zur Verfügung gestellt. Die Signale BE von den AND-Gattern 52-1 sind Vorde kodiersignale zur Auswahl einer der normalen Wortleitungen. Wenn jedoch eine defekte, normale Speicherzelle durch die Eingangsadreßsignale be zeichnet wird, gehen alle Signale BE in niedrige Zustände durch die Si gnale BS 1 bis BS 16, die alle im niedrigen Zustand sind, wodurch alle nor malen Zellendekodierer NRD 1 bis NRD 8 ausgeschaltet werden. Wenn auf der anderen Seite eine defektfreie, normale Speicherzelle im i-ten, normalen Block NBLi durch die Eingangsadreßsignale bezeichnet wird, geht eine der normalen Wortleitungsauswahlsignale BiE 0 und BiE 1 in den hohen Zustand durch die Signale Φ PWL, CS und BSi, die alle im hohen Zustand sind. Die Signale RPS vom NAND-Gatter 54-2 sind mit dem Redundanz-Zeilendekodie rer RRD verbunden, um ein Paar redundanter Wortleitungen unter der Kontrolle des Signals Φ rdbst auszuwählen, das in einen hohen Zustand während einer Redundanzspalten-Ersetzungsoperation geht, und die Si gnale RPE vom AND-Gatter 52-2 sind mit dem Redundanz-Zeilendekodierer RRD verbunden, um eine redundante Wortleitung aus dem ausgewählten redundanten Wortleitungspaar auszuwählen. Wenn alle normalen, von Ein gangsadreßsignalen bezeichnete Speicherzellen nicht defekt sind, gehen alle Signale RPS und RPE in hohe Zustände mit den Signale Φ rdbst und Φ cr in niedrigen Zuständen, wodurch der Redundanz-Zellendekodierer RRD abgeschaltet wird.

Fig. 7A ist ein Schaltkreisdiagramm eines in den jeweiligen normalen Zeilendekodierern NRD 1 bis NRD 8 benutzten Basisdekodierers. Jede der normalen Zeilendekodierer besitzt 256 Dekodierer. Der Dekodierer 60 be steht aus einem NOR-Gatter 70 und AND-Gattern 72 bis 75. Wenn der De kodierer 60 im normalen Zellendekodierer NRD 3 angewendet wird, sind die Eingänge 61 bis 64 des NOR-Gatters 70 jeweils mit einem der Signale RPB 3 A 1 bis RPB 3 A 4, einem der Signale RPB 3 B 1 bis RPB 3 B 4, einem der Si gnale RPB 3 C 1 bis RPB 3 C 4 und einem der Signale RPB 3 D 1 bis RPB 3 D 4 ver bunden. Wenn diese Eingangssignale alle in niedrigen Zuständen sind, können normale Wortleitungspaare (NWLL, NWLL+1) im normalen Block NBL 5 und normale Wortleitungspaare (NWLR, NWLR+1) im normalen Block NBL 6 ausgewählt werden. Zur gleichen Zeit sind andere Eingänge 65 und 66 der AND-Gatter 72 und 73 jeweils mit den Signalen B 5 E 0 und B 5 E 1 verbunden, und andere Eingänge 67 und 68 der AND-Gatter 74 und 75 sind jeweils mit den Signalen B 6 E 0 und B 6 E 1 verbunden, wodurch eine normale Wort leitung des normalen Wortleitungspaares in einem Block der normalen Blöcke NBL 5 und NBL 6 ausgewählt wird.

Fig. 7B zeigt ein Schaltkreisdiagramm eines in dem Redundanz-Zei lendekodierer RRD verwendeten Basisdekodierers, der aus einem NOR-Gat ter 85 und AND-Gattern 88 bis 89 besteht. Der Redundanz-Zeilendekodi rer RRD besitzt 256 Dekodierer. Die Eingänge 81 bis 84 des NOR-Gatters 85 sind jeweils mit einem der Signale RPSA 1 bis RPSA 4, RPSB 1 bis RPSB 4, RPSC 1 bis RPSC 4 und RPSD 1 bis RPSD 4 verbunden, und sein Ausgang ist mit einem Eingang jedes der AND-Gatter 88 und 89 verbunden. Die Ein gänge 86 und 87 der AND-Gatter 88 und 89 empfangen jeweils die Signale RPE 0 bis RPE 1 der AND-Gatter 52-2 in Fig. 6. Da das Signal Φ cr in einen hohen Zustand und eins der Signale PE 0 und PE 1 in einen hohen Zustand während der Redundanzzeilen-Ersetzungsoperation geht, kann daher eine der redundanten Wortleitungen RWLR und RWLR+1 mit dem Ausgang des NOR-Gatters 85 ausgewählt werden. Auf der anderen Seite kann in einer normalen Betriebsart, in der kein redundanter Block ausgewählt wird, da die Signale RPE 0 und RPE 1 alle im niedrigen Zustand sind, der Redun danz-Zeilendekodierer keine redundante Wortleitungen auswählen.

Ein Spaltenvordekodierer 20 führt eine Vordekodierung der Spal tenadreßsignale (A 8, bis (A 11, vom Adreßpuffer aus, wodurch Redundanz-Spalten-Vordekodiersignale RG 0, RG 1 und RF 0 bis RF 7, die dem Redundanz-Spaltendekodierer RCD zur Verfügung gestellt werden, und normale Spalten-Vordekodiersignale G 0, G 1 und F 0 bis F 7 für die normalen Spaltendekodierer NCD 1 bis NCD 16 erzeugt werden.

Unter Bezugnahme auf Fig. 8, erzeugt der Spaltenvordekodierer 20 die Signale RF 0 bis RF 7 und F 0 bis F 7 durch Dekodieren der Spaltenadreßsignale A 8, A 9 und A 11 und ihrer Komplemente, und erzeugt die Signale RG 0, RG 1, G 0 und G 1 mit dem Adreßsignal A 10 und seinem Komplement. In der Zeichnung stehen die gleichen Bezugszeichen für die gleichen Teile. Die Bezugszeichen 123 bis 126 bezeichnen jeweils ein AND-Gatter, einen Verzögerungsschaltkreis, ein NAND-Gatter und einen Inverter.

Unter Bezugnahme auf Fig. 9A wird ein normaler, mit dem i-ten normalen Block NBLi verbundener Spaltendekodierer gezeigt, der aus dem NAND-Gatter 131 und den NOR-Gattern 132 besteht. Der normale Spalten dekodierer NCDi wird aktiviert oder freigegeben durch das normale Zeilen- und Spaltendekodierer-Auswahlsignal BSi und bringt eines der nor malen Spaltenauswahlsignale Y 1 bis Y 16 in einen hohen Zustand mit den normalen Spalten-Vordekodiersignalen G 0, G 1 und F 0 bis F 7. Wie in Fig. 3 gezeigt, sind die Signale Y 1 bis Y 16 jeweils mit den Gattern der Durch laßtransistoren 115 und 116 gekoppelt, die mit normalen Bitleitungspaaren (NBL, und normalen Datenleitungspaaren (NDB, ) in jeder von acht Gruppen im normalen Block NBLi verbunden sind.

Der Redundanz-Spaltendekodierer RCD dekodiert, wenn er programm miert ist, defekte, normale Spalten durch redundante Spalten zu ersetzen, die Redundanz-Spaltenvordekodiersignale RF 0 bis RF 7, RG 0 und RG 1 vom Spaltenvordekodierer 20 und die Blockauswahlsignale RLBS 1 bis RLBS 16 vom Blockdekodierer 18 zur Auswahl redundanter Spalten im redundanten Block RBL und redundanter Operationssignale FCRD 1 bis FCRD 16, die dem Redundanztaktgenerator 22 zugeführt sind. Die Redundanz-Spaltenaus wahlsignale Yr 1 bis Yr 16 sind jeweils mit den Gattern der Durchlaßtransi storen 105 und 106 verbunden, deren Drainelektroden mit den jeweiligen redundanten Bitleitungspaaren (RBL, ) in jeder der acht Gruppen von redundanten Speicherzellenanordnungen verbunden sind, wie in Fig. 2 gezeigt.

Fig. 9B zeigt ein logisches Schaltkreisdiagramm des Redundanz- Spaltendekodierers RCD. In der Zeichnung bezeichnen die Bezugszeichen 140-1 bis 140-16 Redundanz-Spaltenprogrammiervorrichtungen zum Pro grammieren des Ersatzes eines ausgewählten defekten, normalen Blocks oder normaler Spalten, die defekten, normalen Speicherzellen in normalen Blöcken entsprechen. Die Redundanz-Spaltenprogrammiervorrichtungen 140-1 bis 140-16 erzeugen die Redundanz-Spaltenauswahlsignale Yr 1 bis Yr 16 über die Verzögerungsschaltkreise 142 und die NOR-Gatter 143. Jede der Spaltenprogrammiervorrichtungen 140-1 bis 140-16 hat die gleiche Bauweise wie die Redundanz-Spaltenprogrammiervorrichtung 140 wie in Fig. 10 gezeigt. Die Redundanz-Spaltenprogrammiervorrichtung 140 besteht aus einem p-Kanal MOSFET-Transistor 152, n-Kanal MOSFET-Transistoren 153, Sicherungen FX, FY, FLBS 1 bis FLBS 16, FF 0 bis FF 7, FG 0, FG 1 und FL 1 bis FL 3 aus polykristallinem Silizium und aus einem NAND-Gatter 154. Das Bezugszeichen 145 bezeichnet eine Ausgangsleitung des NAND-Gatters 154. Die Blockauswahlsignale RLBS 1 bis RLBS 16 und die Redundanz-Spal tenauswahlsignale RF 0 bis RF 7, RG 0 und RG 1 sind jeweils mit den einen Ende der Sicherungen FLBS 1 bis FLBS 16, FF 0 bis FF 7, FG 0 und FG 1 über die Drain-Source Pfade des Transistors 153 verbunden. Die anderen Enden der Sicherungen FLBS 1 bis FLBS 16 sind gemeinsam mit einer er sten Eingangsleitung 155 verbunden. Auf die gleiche Weise sind die ande ren Enden der Sicherungen FF 0 bis FF 7 und der Sicherungen FG 0 und FG 1 gemeinsam mit einer zweiten Eingangsleitung 156 und einer dritten Eingangsleitung 157 des NAND-Gatters 154 verbunden. Die Sicherungen FL 1 bis FL 3 sind jeweils den ersten, zweiten und dritten Ein gangsleitungen 155 bis 157 und dem Referenzpotential Vss (Erdpotential) angeschlossen. Die Gatter der Transistoren 153 sind mit einer gemeinsa men Gatterleitung 158 verbunden, die mit der Drainelektrode des Transi stors 152 verbunden ist. Die Sourceelektrode des Transistors 152 ist mit der Spannungsversorgung Vcc verbunden, und die Sicherung FY ist zwi schen der Drainelektrode des Transistors 152 und dem Referenzpotential Vss angeschlossen. Das Gatter des Transistors 152 ist mit dem Verbin dungsknoten aus einem Widerstand 151 und der Sicherung Fx verbunden, die in Reihe zwischen der Spannungsversorgung Vcc und dem Referenz potential Vss geschaltet sind.

Als Testergebnis gibt es nach der Herstellung von SRAM-Vorrich tungen kein Durchschmelzen oder Durchschneiden von irgendwelchen Si cherungen in den Redundanz-Spaltenprogrammiervorrichtungen 140-1 bis 140-16 mittels eines Laserstrahls, wenn keine der normalen Speicherzellen in den normalen Blöcken NBL 1 bis NBL 16 als defekt festgestellt wird. Dann sind alle Transistoren 153 in den entsprechenden Programmiervor richtungen ausgeschaltet. Da alle Eingangssignale des NAND-Gatters 154 über die Sicherungen FL 1 bis FL 3 in niedrigen Zustand sind, stehen alle Ausgangsleitungen 145 der Programmiervorrichtungen 140-1 bis 140-16 im hohen Zustand. Daher sind die Redundanz-Operationssignale FCRD 1 bis FCRD 16 alle im hohen Zustand und die Redundanz-Spaltenauswahlsignale Yr 1 bis Yr 16 sind alle im niedrigen Zustand, um keine redundanten Spal ten auszuwählen. Wenn auf der anderen Seite normale Speicherzellen als defekt festgestellt werden, wird die Programmierung zum Ersetzen der defekten, normalen durch redundante Speicherzellen durchgeführt. Die Programmierung kann durchgeführt werden durch Durchschmelzen vorbe stimmter Sicherungen in den Redundanz-Spaltenprogrammiervorrichtungen 140-1 bis 1490-16. Nach dem Merkmal der vorliegenden Erfindung kann die vorliegende Vorrichtung die Ersetzung sowohl eines der normalen Blöcke NBL 1 bis NBL 16 durch den redundanten Block RBL als auch die Ersetzung normaler Spalten, die defekte, normale Speicherzellen in den normalen Blöcken enthalten, durch redundante Spalten im redundanten Block durchführen. Wenn alle defekten Speicherzellen auf nur einen normalen Block beschränkt sind, kann die Ersetzung dieses normalen Blocks durch den redundanten Block RBL erreicht werden durch das Durchschmelzen der Hauptsicherungen FX, FY und FL 1 bis FL 3 in den Redundanz-Spal tenprogrammiervorrichtungen 140-1 bis 140-16 und die Spaltenauswahlsi cherungen, um Erzeugen der der Spaltenauswahlsignale Yr 1 bis Yr 16. Um zum Beispiel den normalen Block NBL 1 durch den redundanten Block RBL zu ersetzen, werden die Hauptsicherungen FX, FY und FL 1 bis FL 3 und die Blockauswahlsicherungen FLBS 2 bis FLBS 16 in den jeweiligen Redundanz- Spaltenprogrammiervorrichtungen mittels Laserstrahl durchgeschmolzen. Zur gleichen Zeit werden ausgewählte Sicherungen der Spaltenauswahlsi cherungen FF 0 bis FF 7, FG 0 und FG 1 in den jeweiligen Redundanz-Spal tenprogrammiervorrichtungen durchgeschmolzen. Das heißt, daß das Re dundanz-Spaltenauswahlprogramm derart durchgeführt wird, daß die Spaltenauswahlsicherungen FF 1 bis FF 7 und FG 1 in der Programmiervor richtung 140-1 durchgeschmolzen werden, um das dem normalen Spalten auswahlsignal Y 1 entsprechende Redundanzspaltenauswahlsignal Yr 1 zu erzeugen, und daß dann die Sicherungen FF 1 bis FF 7 und FG 0 in der Programmiervorrichtung 140-2 durchgeschmolzen werden, um das dem Si gnal Y 2 entsprechende Signal Yr 2 zu erzeugen, und so fort.

Nun wird die Programmierung zum Ersetzen normaler Spalten mit defekten Speicherzellen in normalen Blöcken diskutiert. Zur Erleichterung der Diskussion wird die Ersetzung der ersten normalen Spalte im ersten normalen Block NBL 1 und der sechszehnten normalen Spalte im zweiten normalen Block NBL 2 diskutiert. Zum Ersetzen der ersten normalen Spalte im normalen Block NBL 1 werden die Hauptsicherungen FX, FY und FL 1 bis FL 3, die Blockauswahlsicherungen FLBS 2 bis FLBS 16 und die Spaltenaus wahlsicherungen FF 1 bis FF 7 und FG 1 in der Programmiervorrichtung 140-1 mittels Laserstrahl geschmolzen und zum Ersetzen der sechzehnten normalen Spalte im normalen Block NBL 2 werden die Hauptsicherungen FX, FY und FL 1 bis FL 3, die Blockauswahlsicherungen FLBS 1 und FLBS 3 bis FLBS 16 und die Spaltenauswahlsicherungen FF 0 bis FF 6 und FG 0 ge schmolzen. In den übrigen Programmiervorrichtungen 140-3 bis 140-16 werden keine Sicherungen durchgeschmolzen. Wenn daher Adreßauswahl signale in der ersten normalen Spalte im normalen Block NBL 1 eingegeben werden, geht die Ausgangsleitung 145 der Programmiervorrichtung 140-1 in einen niedrigen Zustand und die Ausgangsleitungen 145 der Program miervorrichtung 140-2 bis 140-16 gehen alle in hohe Zustände, wodurch das Redundanz-Spaltenauswahlsignal Yr 1 in einen hohen Zustand und die Signale Yr 2 bis Yr 16 in niedrige Zustände gebracht werden. Daher kann das Spaltenredundanzsystem der vorliegenden Erfindung bis maximal sechzehn normale Spalten ersetzen.

Fig. 11 zeigt ein logisches Schaltkreisdiagramm des Redundanz- Taktgenerators 22, der eine Vorrichtung 160 zum Aufsummieren der Re dundanz-Operationssignale FCRD 1 bis RCRD 16 vom Redundanz-Spaltende kodierer RCD zur Erzeugung eines Redundanz-Kontrollsignals und einen Taktschaltkreis 161 zur Kontrolle des Taktes des Redundanz-Kontrollsi gnals aufweist. Die Bezugszeichen 162 bezeichnen Verzögerungsschalt kreise. Im normalen Betrieb, in dem keine Ersetzung von defekten, nor malen Spalten stattfindet, da die Ausgangssignale FCRD 1 bis FCRD 16 des Redundanz-Spaltendekodierers RCD alle in hohen Zuständen sind, bleibt die Ausgangsleitung der Summiervorrichtung 160 in einem niedrigen Zu stand, wodurch das zweite Redundanz-Kontrollsignal Φ clbs in einem hohen Zustand und die ersten, dritten und vierten Redundanz-Kontrollsignale Φ cn, Φ rdbst und Φ cr in niedrigen Zuständen gehalten werden. Auf der an deren Seite geht bei einer Spaltensetzungsoperation, da eines der Si gnale FCRD 1 bis FCRD 16 in einen niedrigen Zustand geht, die Ausgangs leitung 163 der Summiervorrichtung 160 in einen hohen Zustand, wodurch ersten, dritten und vierten Redundanz-Kontrollsignale Φ cn, Φ rdbst und Φ cr in hohe Zustände und das zweite Redundanz-Kontrollsignal Φ clbs in einen niedrigen Zustand geht.

Hiernach wird ein Lesevorgang mit einer Block-Spalten-Redundanz nach der vorliegenden Erfindung erklärt. Zur Einfachheit der Erklärung wird, nachdem eine defektfreie, normale Speicherzelle im ersten normalen Block NBL 1 ausgelesen worden ist, unter Bezugnahme auf das Taktdia gramm in Fig. 12 erklärt, wie eine defekte, normale Speicherzelle im er sten normalen Block ausgelesen wird. Es wird angenommen, daß die Pro grammierung zur Ersetzung der defekten, normalen Speicherzelle schon durchgeführt wurde.

Das Chipauswahlsignal CS und das Schreibfreigabesignal WE vom Puffer 10 sind in niedrigen Zuständen beim Lesevorgang. Der Spaltenvor dekodierer 20 erzeugt Redundanz-Spaltenvordekodiersignale RG 0, RG 1 und RF 0 bis RF 7 in Anwort auf die Adreßsignale (A 8, ) bis (A 11, ) aus dem Puffer 10. Wenn auf der anderen Seite die defektfreie, normale Speicherzelle im normalen Block NBL 1 ausgelesen wurde, sind das zweite Redundanz-Kontrollsignal Φ clbs und die ersten, dritten und vierten Re dundanz-Kontrollsignale Φ cn, Φ rdbst und Φ cr jeweils in einem hohen bzw. in niedrigen Zuständen. Der Blockdekodierer 18 stellt Blockauswahlsignale RLBS 1 bis RLBS 16 in Antwort auf die Adreßsignale (A 0, ) bis (A 3, ) vom Adreßpuffer zur Verfügung. Dann detektiert der Redundanz-Spal tendekodierer RCD, daß die Eingangsadreßsignale die defekte, normale Speicherzelle in Antwort auf die Signale RG 0, RG 1, RF 0 bis RF 7 und RLBS 1 bis RLBS 16 adressieren, und bringt eines der Operationspulssignale FCRD 1 bis FCRD 16, d. h. den Ausgang einer Programmiervorrichtung, die pro grammiert ist, die defekte, normale Spalte zu ersetzen, in einen niedrigen Zustand. Daher bringt der Redundanz-Taktgenerator 22 des zweite Redun danz-Kontrollsignal Φ clbs und die ersten, dritten und vierten Redundanz- Kontrollsignale Φ cn, Φ rdbst und Φ cr jeweils in einen niedrigen bzw. hohe Zustände. Auf der anderen Seite bleibt das Ladetaktsignal Φ BLM in einem hohen Zustand mit WE in einem niedrigen Zustand, und das Ausgleichstaktsignal Φ EQM, das Wortleitungs-Auswahlwahltaktsignal Φ PWL und das Leseverstärkerfreigabe-Taktsignal Φ SA geben jeweils Taktsignale, die durch die Bezugszeichen 200, 202 und 204 gekennzeichnet sind, in Ant wort auf die Adreßsignale A 0 bis A 16 und das dritte Redundanz-Kontroll signal Φ rdbst. Das zweite Redundanz-Kontrollsignal Φ clbs im niedrigen Zu stand bringt alle Signale LBS 1 bis LBS 16 vom Blockdekodierer 18 in nied rige Zustände, und das erste Redundanz-Kontrollsignal Φ cn im hohen Zu stand bringt alle Signale BS 1 bis BS 16 vom Blockdekodierer 18 in niedrige Zustände. Die niedrigen Zustände der Signale LBS 1 bis LBS 16 verursachen das Abschalten aller normaler Ladeschaltkreise NPC, der normalen Lese verstärker SA 1 bis SA 8 und der normalen Spaltendekodierer NCD 1 bis NCD 16, die mit den normalen Blöcken NBL 1 bis NBL 16 verbunden sind. Der Zeilen-Vordekodierer 16 erzeugt Signale BE in niedrigen Zuständen in Antwort auf die Signale BS 1 bis BS 16 in niedrigen Zuständen, wodurch alle normalen Zeilendekodierer NRD 1 bis NRD 8 abgeschaltet werden. Jedoch erzeugt der Zeilen-Vordekodierer 16 Redundanz-Zeilenauswahlsignale RPS und RPE in Antwort auf die Taktsignale Φ PWL im hohen Zustand, die Si gnale BP 1 bis BP 8 vom Blockdekodierer 18, die Adreßsignale (A 4, ), bis (A 7, ) und (A 12, ) bis (A 16, ) und die Redundanz-Kontrollsignale Φ rdbst und Φ cr, wodurch eine ausgewählte, redundante Zeilenteilung in einen hohen Zustand aktiviert wird. Ebenfalls werden der Redundanz-La deschaltkreis RPC und die Redundanz-Leseverstärker RSA 1 bis RSA 8 ak tiviert oder freigegeben durch das dritte Redundanz-Kontrollsignal Φ rdbst im hohen Zustand. Daher können Daten auf der durch den Redundanz- Spaltendekodierer RCD ausgewählten redundanten Spalte ausgelesen wer den.

Wie oben diskutiert ergibt während des Lesevorgangs von der aus gewählten Speicherzelle im redundanten Block das Abschalten der norma len Ladeschaltkreise, der normalen Leseverstärker und der normalen Zei len- und Spaltendekodierer als Ergebnis eine Verhinderung von Lei stungsverlust.

Auf der anderen Seite bringt, nachdem die ausgewählte Speicher zelle im redundanten Block ausgelesen worden ist, das Auslesen der aus gewählten Speicherzelle im normalen Block alle Ausgangssignale FCRD 1 bis FCRD 16 des Redundanz-Spaltendekodierers RCD in hohe Zustände. Daher geht das Kontrollsignal Φ clbs in einen hohen Zustand und die Kontrollsi gnale Φ cn, Φ rdbst und Φ cr in niedrige Zustände, wodurch der Redundanz- Ladeschaltkreis RPC, die Redundanz-Leseverstärker RSA 1 bis RSA 8 und der Redundanz-Zeilendekodierer RRD abgeschaltet werden.

Da die Kontrolloperation der Taktsignale Φ cn, Φ clbs, Φ cr und Φ rdbst vom Redundanz-Taktgenerator und die Ausgangssignale vom Blockdekodie rer zur Verhinderung von Leistungsverlust bei Schreibvorgängen in der gleichen Weise wie beim Lesevorgang erfolgen, wird keine weitere Erklä rung folgen.

Claims

1. Eine Halbleiterspeichervorrichtung mit:
einer Mehrzahl von normalen Blöcken, die jeweils eine Mehrzahl von normalen Zeilen- und Bitleitungspaaren besitzen, die jeweils eine Mehrzahl von normalen Speicherzellen daran und dazwischen angeordnet haben, wobei die normalen Bitleitungspaare in den jeweiligen normalen Blöcken so angeordnet sind, daß sie eine Mehrzahl von normalen Bitlei tungspaargruppen bilden;
einem redundanten Block, der jeweils eine Mehrzahl von redundan ten Zeilen- und Bitleitungspaaren besitzt, die jeweils eine Mehrzahl von redundanten Speicherzellen daran und dazwischen angeordnet haben, wo bei die redundanten Bitleitungspaare in dem redundanten Block so ange ordnet sind, daß sie redundante Bitleitungspaargruppen bilden, deren Zahl gleich der der normalen Bitleitungsgruppen ist;
Vorrichtungen zum Erzeugen von Blockauswahlsignalen zur Auswahl einer der normalen Blöcke in Antwort auf erste Adreßsignale;
Vorrichtungen zum Erzeugen von Spaltenvordekodiersignalen, die selektiv eine der normalen Bitleitungspaare in den jeweiligen Bitleitungs paargruppen in jedem der normalen Blöcke und eines der redundanten Bitleitungspaare in den jeweiligen redundanten Bitleitungspaargruppen in Antwort auf zweite Adreßsignale adressieren;
einem Redundanz-Spaltendekodierer zur Auswahl von redundanten Bitleitungspaaren in den jeweiligen redundanten Bitleitungspaargruppen, die dem defekten, normalen Bitleitungspaar entsprechen, in Antwort auf die Blockauswahlsignale und die Spalten-Vordekodiersignale, die ein nor males Bitleitungspaar adressieren, das eine defekte, normale Speicherzelle enthält;
Vorrichtungen zur Erzeugung eines Redundanzkontrollsignals in Antwort auf die Redundanzoperationssignale;
und mit einer Mehrzahl von normalen, mit den jeweiligen normalen Blöcken verbundenen Spaltendekodierern, wobei einer der Spaltendekodie rer in Antwort auf die Blockauswahlsignale angeschaltet wird, wenn eine defektfreie, normale Speicherzelle adressiert wird, und normale Bitlei tungspaare mit einem normalen Bitleitungspaar mit der defektfreien, nor malen Speicherzelle in den jeweiligen normalen Bitleitungspaargruppen in dem adressierten, normalen Block auswählt, und wobei die Dekodierer in Antwort auf das Redundanzkontrollsignal gesperrt werden, wenn die de fekte, normale Speicherzelle adressiert wird.

2. Eine statische Speichervorrichtung mit wahlfreiem Zugriff mit:
einer Mehrzahl von normalen Blöcken, die jeweils eine Mehrzahl von normalen Speicherzellen in Matrixform aus normalen Zeilen und Spalten besitzen, wobei alle normalen Spalten ein Paar normaler Bitleitungen be sitzen, zwischen denen die normalen Speicherzellen in den jeweiligen nor malen Spalten angeschlossen sind;
einem redundanten Block, der jeweils eine Mehrzahl von redundan ten Speicherzellen in redundanten Zeilen und Spalten besitzt, wobei alle redundanten Spalten ein Paar redundanter Bitleitungen besitzen, zwischen denen die redundanten Speicherzellen in den jeweiligen redundanten Spalten angeschlossen sind, wobei die redundanten Bitleitungspaare zum Ersetzen defekter, normaler Bitleitungspaare vorhanden sind;
Vorrichtungen zum zur Verfügungstellen von ersten und zweiten Auswahlsignalen in Antwort auf erste Adreßsignale und ein erstes Redun danz-Kontrollsignal;
normalen Spaltendekodiervorrichtungen, die mit den jeweiligen nor malen Blöcken verbunden sind, zur Auswahl von defektfreien, normalen Bitleitungspaaren, wenn die normalen Bitleitungspaare durch zweite Adreßsignale bestimmt sind, in Antwort auf die zweiten Adreßsignale und die zweiten Auswahlsignale, wobei die Dekodiervorrichtungen durch die zwei ten Auswahlsignale ausgeschaltet werden, wenn defekte, normale Bitlei tungspaare dadurch bestimmt werden;
Redundanz-Spaltendekodiervorrichtungen, die auf die zweite Adreßsignale und die ersten Auswahlsignale reagieren, zur Auswahl von re dundanten Bitleitungspaaren, die den jeweiligen defekten, normalen Bit leitungspaaren, die den jeweiligen defekten, normalen Bit leitunspaaren entsprechen, und zum Erzeugen von Redundanz-Operati onssignalen;
und Vorrichtungen zum Erzeugen des ersten Redundanz-Kontrollsi gnals in Antwort auf die Redundanz-Operationssignale.

3. Eine Vorrichtung nach Anspruch 2, wobei die Erzeugungsvor richtungen weiterhin zweite und dritte Redundanzkontrollsignale in Ant wort auf die Redundanzoperationssignale zur Verfügung stellen und wobei die Vorrichtung zum zur Verfügungstellen weiterhin dritte Auswahlsignale in Antwort auf das zweite Kontrollsignal und das erste Auswahlsignal er zeugt, wobei die Vorrichtung weiterhin aufweist;
normale Ladevorrichtungen, die jeweils mit einem der normalen Bit leitungspaare in den jeweiligen entsprechenden, normalen Blöcken ver bunden sind, wobei die normalen Ladevorrichtungen durch die dritten Auswahlsignale bei der Auswahl von defekten, normalen Bitleitungspaaren ausgeschaltet werden;
und Redundanz-Ladevorrichtungen, die jeweils mit einem der re dundanten Bitleitungspaare im redundanten Block verbunden sind, wobei die Redundanz-Ladevorrichtungen durch das dritte Kontrollsignal bei Auswahl freigegeben werden.

4. Eine Vorrichtung nach Anspruch 2, die weiterhin aufweist:
normale Lesevorrichtungen, die jeweils mit einem der normalen Bit leitungspaare im normalen Block verbunden sind, wobei die normale Lese vorrichtung durch die dritten Auswahlsignale bei Auswahl abgeschaltet werden;
und Redundanz-Lesevorrichtungen, die jeweils mit einem der re dundanten Bitleitungspare im redundanten Block verbunden sind, wobei die Redundanz-Lesevorrichtungen durch das dritte Kontrollsignal bei Auswahl freigegeben werden.

5. Eine Halbleiterspeichervorrichtung mit einer Mehrzahl von nor malen Blöcken mit einer Mehrzahl von normalen Speicherzellen, die in normalen Zeilen und Spalten angeordnet sind, mit einem redundanten Block mit einer Mehrzahl von redundanten Speicherzellen, die in redun danten Zeilen und Spalten angeordnet sind, deren Anzahl gleich der der normalen Zeilen und Spalten in den jeweiligen normalen Blöcken ist, mit Blockdekodiervorrichtungen, die auf erste Adreßsignale antworten, zur Erzeugung von Blockauswahlsignalen und mit normalen Spaltendekodier vorrichtungen, die jeweils mit den entsprechenden normalen Blöcken ver bunden sind, zur Auswahl von vorbestimmten normalen Spalten darin in Antwort auf zweite Adreßsignale, wobei die Verbesserung der Vorrichtung zum Ersetzen defekter, normaler Spalten in den normalen Blöcken durch redundante Spalten aufweist;
Redundanz-Spaltendekodiervorrichtungen, die auf die Blockauswahl signale und die zweiten Adreßsignale antworten, zur Auswahl von redun danten Spalten, die den defekten, normalen Spalten entsprechen, und zum Erzeugen von Redundanz-Operationssignalen;
und eine Redundanz-Takterzeugungsvorrichtung, die auf die Re dundanz-Operationssignale antwortet, zum Erzeugen eines ersten Redun danz-Kontrollsignals;
wobei die Blockdekodiervorrichtungen normale Spaltendekodiervor richtungs-Auswahlsignale in Antwort auf die ersten Adreßsignale und auf das erste Redundanz-Kontrollsignal erzeugen und wobei die normalen Spaltendekodiervorrichtungen durch die normalen Spaltendekodiervor richtungs-Auswahlsignale bei dieser Ersetzung abgeschaltet werden.

6. Eine Halbleiterspeichervorrichtung mit:
einer Mehrzahl von normalen Blöcken, die jeweils in normalen Zeilen und Spalten angeordnet Speicherzellen besitzen;
einem redundanten Block, der in redundanten Zeilen und Spalten angeordnete redundante Speicherzellen besitzt, wobei die jeweiligen re dundanten Spalten zum Ersetzen von defekten, normalen Spalten sind;
Vorrichtungen, die funktionell zum Empfang von ersten Adreßsigna len und einem ersten Kontrollsignal angeschlossen sind, zum Erzeugen von ersten und zweiten Auswahlsignalen;
Vorrichtungen, die mit den jeweiligen normalen Blöcken verbunden sind, zum Dekodieren und zur Auswahl von normalen Spalten darin in Antwort auf zweite Adreßsignale und die zweiten Auswahlsignale;
Vorrichtungen, die funktionell zum Empfang der ersten Auswahlsi gnale und der zweiten Adreßsignale angeschlossen sind, zum Dekodieren, ob eine der ausgewählten, normalen Spalten defekt ist, und zur Auswahl einer dazu entsprechenden redundanten Spalte und zum Erzeugen von Redundanz-Operationssignalen;
und mit Vorrichtungen zum Erzeugen des ersten Kontrollsignals in Antwort auf die Redundanz-Operationssignale, wodurch die Vorrichtungen zum Dekodieren und zur Auswahl normaler Spalten alle bei ihrem Ersetzen abgeschaltet werden.