DE69214850T2

DE69214850T2 - Redundantes Speichergerät mit wahlfreiem Zugriff das mit einem Kodierer zwischen Programmierschaltungen und Redundanzwortleitungtreiberschaltungen ausgerüstet ist

Info

Publication number: DE69214850T2
Application number: DE69214850T
Authority: DE
Inventors: Hiroshi Nakayama
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1991-01-25
Filing date: 1992-01-16
Publication date: 1997-05-28
Anticipated expiration: 2012-01-17
Also published as: JP2629463B2; EP0496282A2; KR960000679B1; KR920015384A; DE69214850D1; JPH04252500A; EP0496282A3; US5224073A; EP0496282B1

Description

Redundantes Speichergerät mit wahifreiem Zugriff, das mit einem Kodierer zwischen den Programmierschaltungen und den redundanten Wortleitungstreiberschaltungen ausgerüstet ist

ERFINDUNGSGEBIET

Die Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere eine Redundanztechnologie, um die Halbleiterspeichervorrichtung vor einem Defekt zu schützen.

BESCHREIBUNG DES STANDES DER TECHNIK

Ein typisches Beispiel einer Halbleiterspeichervorrichtung mit Redundanz ist in den Zeichnungen, in Fig. 1, gezeigt und umfaßt eine Mehrzahl Speicherzellenarrayblöcke 1. Jeder der Speicherzellenarrayblöcke 1 wird durch eine Mehrzahl Speicherzellen gebildet, die in Zeilen und Spalten angeordnet sind, wobei die meisten der Speicherzellen als reguläre Speicherzellen dienen, denen reguläre Wortleitungen WL zugeordnet sind. Die übrigen Speicherzellen dienen als redundante Speicherzellen und zwei Paare redundanter Wortleitungen RWL1, RWL2, RWL3 und RWL4 sind mit den Zeilen der redundanten Speicherzellen assoziiert.
Die regulären Wortleitungsgruppen WL sind jeweiligen Wortleitungstreiberschaltungen 2 zugeordnet, und die regulären Wortleitungen WL jeder Gruppe werden selektiv durch die entsprechende Wortleitungstreiberschaltung 2 getrieben. Eine Wortleitungsauswahlvorrichtung 3 ist für die Wortleitungstreiberschaltungen 2 vorgesehen und zur Auswahl einer regulären Wortleitung aus der Gruppe regulärer Wortleitungen WL betreibbar.
Zwei redundante Wortleitungstreiberschaltungen 4a und 4b sind für jeden Speicherzellenarrayblock 1 vorgesehen, wobei die zwei redundanten Wortleitungstreiberschaltungen 4a und 4b jeweils mit den zwei Paaren redundanter Wortleitungen RWL1/RWL2 und RWL3/RWL4 gekoppelt sind. Die redundanten Wortleitungstreiberschaltungen 4a und 4b sind mit der Wortleitungsauswahlvorrichtung 3 verbunden, wobei die Wortleitungsauswahlvorrichtung 3 eine der zwei redundanten Wortleitungen RWL1/RWL2 oder RWL3/RWL4 für jede redundante Wortleitungstreiberschaltung 4a oder 4b bestimmt.
Programmierschaltungen 5 sind jeweils den Speicherzellenarrayblöcken 1 zugeordnet, wobei jede der Programmierschaltungen 5 über drei Signalleitungen S1, S2 und R1 mit der redundanten Wortleitungstreiberschaltung 4a und 4b und der Wortleitungstreiberschaltung 2 verbunden 9 ist. Wenn defekte reguläre Speicherzellen in dem zugehörigen Speicherzellenarrayblock 1 gefunden werden, wird die Zeilenadresse, die den mit den defekten Speicherzellen verbundenen regulären Wortleitungen entspricht, in der zugehörigen Programmierschaltung 5 gespeichert, wobei die Programmierschaltung 5 wahlweise die drei Signalleitungen S1, S2 und R1 treibt. Die mit der defekten regulären Speicherzelle oder Speicherzellen gekoppelte reguläre Wortleitung wird im folgenden einfach als defekte Wortleitung bezeichnet. Eine der Signalleitungen S1 und S2 verbreitet ein Treiberschaltsignal zu der zugehörigen Wortleitungstreiberschaltung 4a oder 4b beim Aufruf der defekten Wortleitung, wobei die Programmierschaltung 5 gleichzeitig ein Verbietungssignal über die Signalleitung R1 an die zugehörige Wortleitungstreiberschaltung 2 liefert. Das Verbietungssignal löscht die Auswahl durch die Auswahlvorrichtung 3.
Obwohl es in Fig. 1 nicht gezeigt wird, werden die interen Zeilenadressenbits selektiv der Wortleitungsauswahlvorrichtung 3 zugeführt, wobei die Wortleitungsauswahlvorrichtung 3 dekodierte Zeilenadressenbits an die Wortleitungstreiberschaltungen 2 und die Programmierschaltungen 5 liefert, wobei die Programmierschaltungen 5 die dekodierten Zeilenadressenbits überwachen, um zu sehen, ob eine defekte Wortleitung bestimmt ist oder nicht. Wenn keine reguläre Wortleitung durch eine der redundanten Wortleitungen RWL1 bis RWL4 ersetzt wird, erlauben die dekodierten Zeilenadressenbits jeder der Wortleitungstreiberschaltungen 2, eine der zugehörigen Wortleitungen WL in einen aktiven Pegel zu treiben. Dann werden Datenbits aus den regulären Speicherzellen in die zugehörigen Bitleitungen (nicht gezeigt) ausgelesen, und die so über die Bitleitungen ausgelesenen Datenbits werden wahlweise nach außen abgeführt.
Wenn jedoch defekte Wortleitungen jeweils durch die redundanten Wortleitungen RWL1 bis RWL4 ersetzt wurden, überwachen die Programmierschaltungen 5 die dekodierten Zeilenadressenbits, um zu sehen, ob die durch die dekodierten Zeilenadressenbits bezeichnete Zeilenadresse mit einer der darin gespeicherten Zeilenadressen übereinstimmt. Wenn die Zeilenadresse mit keiner der Zeilenadressen übereinstimmt, erzeugt die Programmierschaltung 5 kein Freischaltsignal und kein Verbietungssignal, und die Auswahlvorrichtung 3 und die Wortleitungstreiberschaltungen 2 treiben wahlfrei die regulären Wortleitungen WL. Wenn andererseits die Adresse mit einer der darin gespeicherten Zeilenadressen übereinstimmt, liefert die Prograinmierschaltung 5 wahlweise das Freischaltsignal an die zugehörige Signalleitung S1 oder S2, und das Verbietungssignal an der Signalleitung R1 verursacht, daß die zugehörige Wortleitungstreiberschaltung 2 inaktiv bleibt. Aus diesem Grund werden wahlweise die redundanten wortleitungen RWL1 bis RWL4 anstelle der defekten Wortleitungen in den aktiven Pegel getrieben.
Bei den Halbleiterspeichervorrichtungen nach dem Stand der Technik tritt jedoch ein Problem auf, wenn die Gesamtsumme der Signalleitungen S1, S2 und R1 zu große für ein freies Layout der Komponentenschaltungen und Blöcke ist. Genauer gesagt, da jede der Programmierschaltungen 5 die drei Signalleitungen S1, S2 und R1 benötigt, steigt die Gesamtsumme der Signalleitungen S1, S2 und R1 zusammen mit der Zahl der Speicherzellenarrayblöcke. Wenn alle der Programmierschaltungen 5 so angeordnet sind, daß sie in der Nähe aller Wortleitungstreiberschaltungen 2 und aller redundanter Wortleitungstreiberschaltungen 4a und 4b sind, stellt der Anstieg der Signalleitungen kein Problem dar. Jedoch neigen andere Schaltungskomponenten, wie die Zeilenadressendecodiereinheiten, dazu, die Programmierschaltung von den zugehörigen Wortleitungstreiberschaltungen 2 und den redundanten Wortleitungstreiberschaltungen 4a und 4b zu trennen, und von den Designern wird erwartet, die Signalleitungen S1, S2 und R1 durch den freien Raum in einer komplizierten Weise hindurchzuführen Dies führt zu ernsthaften Hindernissen bei der vergrößerung der Integrationsdichte.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist deshalb eine wichtige Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die es ermöglicht, daß Programmierschaltungen mit Treiberschaltungen über eine relativ kleine Zahl von Signalleitungen gekoppelt sind.
Um diese Aufgabe zu lösen, schlägt die Erfindung vor, eine redundante Wortleitungstreiberschaltung mit einem kodierten Signal auszuwählen.
Erfindungsgemäß wird eine Halbleiterspeichervorrichtung geschaffen, die auf einem einzelnen Halbleiterchip ausgebildet ist, mit: a) einer Vielzahl Speicherzellenarrayblöcke, die jeweils durch eine Vielzahl von in Zeilen und Spalten angeordneten Speicherzellen gebildet sind, wobei die Zellen in den ersten ausgewählten Spalten als reguläre Speicherzellen dienen, die Zellen in den zweiten ausgewählten Zeilen als redundante Speicherzellen dienen; b) einer Vielzahl regulären wortleitungsgruppen, die jeweils der Vielzahl der Speicherzellenarrays zugeordnet sind und jeweils eine Vielzahl regulärer Wortleitungen aufweisen, die jeweils den ersten Zellen zugeordnet sind, um wahlweise zu ermöglich, daß Datenbits aus den regulären Speicherzellen ausgelesen werden; c) einer Vielzahl Wortleitungstreiberschaltungen, die jeweils der Vielzahl regulärer Wortleitungsgruppen zugeordnet sind und wahlweise die Vielzahl Wortleitungen der zugehörigen Wortleitungsgruppen treiben; d) einer Vielzahl redundanter Wortleitungsgruppen, die jeweils der Vielzahl Speicherzellenarrayblöcke zugeordnet sind und jeweils eine Vielzahl redundanter Wortleitungen aufweisen, die jeweils den zweiten Zeilen zugeordnet sind, um wahlweise zu ermöglichen, daß Datenbits aus den redundanten Speicherzellen ausgelesen werden, wobei die Vielzahl redundanter Wortleitungen jeder redundanten Wortleitungsgruppe jeweils defekte reguläre Wortleitungen ersetzt, die aus der Vielzahl regulärer Wortleitungen des zugehörigen Speicherzellenarrayblocks ausgewählt und die mit defekten regulären Speicherzellen verbunden sind; e) einer Vielzahl redundanter Wortleitungstreiberschaltungen, die jeweils der Vielzahl Speicherzellenarrayblöcke zugeordnet sind und jeweils eine Vielzahl redundanter Wortleitungstreiberschaltungen aufweisen, die mit den redundanten Wortleitungen der zugehörigen redundanten Wortleitungsgruppen gekoppelt sind, um wahlweise zu ermöglichen, daß Datenbits aus den redundanten Speicherzellen ausgelesen werden; und f) einer Vielzahl Programmierschaltungen, die jeweils der Vielzahl der Speicherzellenarrayblöcke zugeordnet sind und jeweils Zeilenadressen speichern, die defekten regulären Wortleitungen, wenn diese vorhanden sind, des zugehörigen Speicherzellenarrayblocks zugeordnet sind, wobei jede der Vielzahl Programmierschaltungen interne Zeilenadressenbits überwacht, um zu sehen, ob eine der defekten Wortleitungen bestimmt wurde oder nicht, wobei jede der Vielzahl der Programmierschaltungen zur Erzeugung eines Mehrfachbit-Freigabesignals, das eine der defekten Wortleitungen anzeigt, die durch die internen Zeilenadressenbits bestimmt wurde, und eines Verbietungssignals zum Löschen des Freigabezustands der Wortleitungstreiberschaltung, wenn die internen Adressenbits eine Adresse anzeigen, die einer der defekten Wortleitungen zugeordnet ist, betreibbar ist; und g) einer Enkodereinheit, an die die Mehrfachbit-Freigabe- und Verbietungssignale von den Programmierschaltungen angelegt werden, und die betreibbar ist, um ein Kodesignal, das aus einer Vielzahl von Signalleitungen besteht, zu erzeugen, welches an die Vielzahl der Wortleitungstreiberschaltungen und an die Vielzahl redundanter Wortleitungstreiberschaltungen angelegt wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Merkmale und Vorteile der erfindungsgemäßen Halbleiterspeichervorrichtung werden aus der folgenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen klar verständlich. In den Zeichnungen ist:
Fig. 1 ein Blockdiagramm, das die Anordnung der Halbleiterspeichervorrichtung gemäß dem Stand der Technik zeigt;
Fig. 2 ist ein Blockdiagramm, das die Anordnung der erfindungsgemäßen Halbleiterspeichervorrichtung zeigt;
Fig. 3 ist ein Schaltdiagramm, das die Anordnung einer Enkodereinrichtung zeigt, die in der in Fig. 2 gezeigten Halbleiterspeichervorrichtung enthalten ist; und
Fig. 4 ist ein Schaltdiagramm, das die Anordnung einer Enkodereinrichtung zeigt, die in einer anderen erfindungsgemäßen Halbleiterspeichervorrichtung integriert ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

In den Zeichnungen, in Fig. 2, wird eine erfindungsgemäße Halbleiterspeichervorrichtung auf einem einzelnen Halbleiterchip 11 ausgebildet und umfaßt eine Vielzahl Speicherzellenarrayblöcke 111, 112, ... und 11i. Jeder dieser Speicherzellenarrayblöcke 1 ist durch eine Vielzahl Speicherzellen M11, M1n, Mm1 und Mmn gebildet, die in Zeilen und Spalten angeordnet sind, wobei die ersten Zeilen Speicherzellen in jedem Speicherzellenarrayblock 111, 112 oder 11i als reguläre Speicherzellen dienen, die jeweiligen regulären Wortleitungen WL1, WL2 oder WLi zugeordnet sind. Die übrigen Speicherzellen in zweiten Zeilen dienen als redundante Speicherzellen und zwei Paare redundanter Wortleitungen RWL1, RWL2, RWL3 und RWL4 sind jeweils den zweiten Zeilen redundanter Speicherzellen jedes Speicherzellenarrayblocks 111, 112 oder 11i zugeordnet.
Die regulären Wortleitungsgruppen WL1, WL2 und WLi sind jeweils den regulären Wortleitungstreiberschaltungen 121, 122 und 12i zugeordnet, und die regulären Wortleitungen WL jeder Gruppe WLL, WL2 oder WLI werden wahlweise durch die zugehörigen regulären Wortleitungstreiberschaltungen 121, 122 oder 12i betrieben. Eine Wortleitungsauswahlvorrichtung 13 ist für die Wortleitungstreiberschaltungen 121, 122 und 12i vorgesehen und zur Auswahl einer Wortleitung aus der Gruppe der regulären Wortleitungen WL1, WL2 oder WLi betreibbar
Zwei redundante Wortleitungstreiberschaltungen 141a und 141b, 142a und 142b bzw. 14ia und 14ib sind für jeden Speicherzellenarrayblock 111, 112 bzw. 11i vorgesehen und die zwei redundanten Wortleitungstreiberschaltungen 141a/141b, 142a/142b bzw. 14ia/14ib sind jeweils mit zwei Paaren redundanter Wortleitungen RWL1/RWL2 und RWL3/RWL4 gekoppelt. Die redundanten Wortleitungstreiberschaltungen 141a/141b, 142a/142b und 141a/141b sind mit der Wortleitungsauswahlvorrichtung 13 verbunden, wobei jede der redundanten Wortleitungstreiberschaltungen 141a bis 14ib eine redundante Wortleitung aus den zugehörigen zwei redundanten Wortleitungen beruhend auf einem der dekodierten Zeilenadressenbits auswählt. Eine Enkodereinheit 14 ist mit allen redundanten Wortleitungstreiberschaltungen 141a/141b, 142a/142b und 14ia/14ib über nur (i + 2) Signalleitungen EC1, EC2, EC3 bis ECK verbunden.
Die Programmierschaltungen 151, 152 und 15i sind jeweils den Speicherzellenarrayblöcken 111, 112 und 11i zugeordnet, wobei die Programmierschaltungen 151, 152 und 15i über Signalleitungen S11 bis S1i, S21 bis S2i und R11 bis R1i mit der Enkodereinheit 15 verbunden sind. Wenn die regulären Speicherzellen Datenbits nicht korrekt speichern können, werden diese regulären Speicherzellen als defekte reguläre Speicherzellen erkannt. Wenn diese defekten Speicherzellen in einem der Speicherzellenarrayblöcke 111, 112 oder ih gefunden werden, werden die den defekten Wortleitungen zugeordneten Zeilenadressen in den zugehörigen Programmierschaltungen 151, 152 oder 15i gespeichert, wobei jede der Programmierschaltungen 151, 152 oder lsi ein Mehrfachbit-Freigabesignal an die zugehörige Signalleitung S11/S21, S12/S22 oder S1i/S2i und ein Verbietungssignal an die zugehörige Signalleitung R11, R12 oder R1i bei Übereinstimmung einer durch die dekodierten Zeilenadressenbits angezeigten Adresse mit einer der der defekten Wortleitung zugeordneten Zeilenadressen liefert. Eines der Teilbits des Freigabesignals zeigt den Freigabezustand für eine der redundanten Wortleitungstreiberschaltungen 141a/141b, 142a/142b oder 14ia/14ib an, wobei das andere Teilbit den Sperrzustand der weiteren zuqehörigen redundanten Wortleitungstreiberschaltung anzeigt. Das Verbietungssignal zeigt das Löschen des Freigabezustands der zugehörigen regulären Wortleitungstreiberschaltung an. Wenn z.B. die dekodierten Zeilenadressenbits eine defekte Wortleitung anzeigen, die durch die mit der redundanten Wortleitungstreiberschaltung 141a verbundenen redundante Wortleitung RWL1 zu Ersetzten ist, entscheidet die zugehörige Programmierschaltung 151 anhand der dekodierten Zeilenadressenbits und verursacht, daß das Mehrfachbit-Freigabesignal die redundante Wortleitungstreiberschaltunge 141a freischaltet und die redundante Wortleitungstreiberschaltung 141b sperrt. Die Programmierschaltung 151 erzeugt weiterhin das Verbietungssignal und liefert dieses an die reguläre Wortleitungstreiberschaltung 121. Die weiteren Programmierschaltungen 152 bis 15i haben keinen Einfluß auf die redundanten Wortleitungstreiberschaltungen 142a, 142b, 14ia und 14ib und auf die regulären Wortleitungstreiberschaltungen 122 bis 12i. Zu diesem Zweck ist jede der Signalleitungen Rll bis Rli über eine der Signalleitungen EC3 bis ECK mit nur einer der zugehörigen regulären Wortleitungstreiberschaltungen verbunden, aber ebenso mit der zugehörigen redundanten Wortleitungstreiberschaltung. Jede der Programmierschaltungen 151 bis 15i hat einen Array aus Sicherungselementen und die Zeilenadressen werden durch selektives Brechen der Sicherungselemente gespeichert.
Die Enkodereinheit 15 umfaßt ein erstes NOR-Gate 15a, das mit den Signalleitungen S11, S12 und S1i verbunden ist, ein zweites NOR-Gate 15b, das mit den Signalleitungen S21, S22 und S2i verbunden ist, und ein Bündel Signalwege 15c zur freien Ausbreitung der Verbietungssignale. Das erste NOR- Gate 15a ist mit der Signalleitung EC1 verbunden, die so geschaltet ist, daß sie an den redundanten Wortleitungstreiberschaltungen 141a, 142a und 141a endet. Das zweite NOR-Gate ist mit der Signalleitung EC2 verbunden, die ebenfalls so geschaltet ist, daß sie an den redundanten Wortleitungstreiberschaltungen 141b, 142b und 14ib endet. Die Signalleitungen EC1 und EC2 und das Bündel der Signalleitungen 15c übertragen ein Kodesignal an die regulären Wortleitungstreiberschaltungen 121 bis 12i und die redundanten Wortleitungstreiberschaltungen 141a bis 14ib.
Jedes der NOR-Gates 15a und 15b ist angeordnet, wie es in Fig. 3 gezeigt ist, und umfaßt einen Lasttransistor QN11 vom n-Kanal-Anreicherungstyp, der zwischen einer Quelle -der positiven Spannungsleitung Vdd - und der zugehörigen Signalleitung EC1 oder EC2 geschaltet ist, und eine Parallelschaltung aus Umschalttransistoren QN21, QN22 bis QN2i vom n-Kanal-Anreicherungstyp, die parallel zwischen der zugehörigen Signalleitung EC1 oder EC2 und einer Massespannungsleitung GND geschaltet sind. Die Signalleitungen S11 bis S1i oder S21 bis S2i sind jeweils mit den Gateelektroden der Umschalttransistoren QN21 bis QN2i vom n-Kanal-Anreicherungstyp gekoppelt.
Das so angeordnete NOR-Gate verhält sich wie folgt. Wenn die Teilbits an den zugehörigen Signalleitungen S11 bis 21i oder S21 bis S2i im niedrigen Pegel sind, ermöglicht es das NOR-Gate isa oder 15b, daß die zugehörigen Signalleitungen EC1 oder EC2 in einem hohen Pegel verbleiben. Wenn jedoch eines der Teilbits in einem hohen Pegel ist, wird die zugehörige Signalleitung EC1 oder EC2 über einen der Umschalttransistoren QN11 bis QN1i oder QN21 bis QN21 vom n- Kanal-Anreicherungstyp entladen.
Wenn alle regulären Speicherzellen einwandfrei sind, wird keine der regulären Wortleitungen durch die redundanten Wortleitungen RWL1 bis RWL4 ersetzt. In dieser Situation veranlassen die internen Adressenbits, daß die Auswahleinheit 13 eine der Wortleitungen aus jeder der Wortleitungsgruppen WL1, WL2 und WL1 auswählt. Die Programmierschaltungen 151 bis 15i ermöglichen es jedoch, daß die Mehrfachbit- Freigabesignale und die Verbietungssignale inaktiv sind, und aus diesem Grund ermöglichen es die dekodierten Zeilenadressenbits, daß die regulären Wortleitungstreiberschaltungen 121 bis 12i selektiv die zugehörigen Wortleitungen auf einen aktiven Pegel treiben. Dann werden Datenbits jeweils über die zugehörigen Bitleitungen aus den regulären Speicherzellen ausgelesen, die mit den aktivierten regulären Wortleitungen verbunden sind.
Unter der Annahme, daß defekte reguläre Speicherzellen in dem Speicherzellenarrayblock 111 gefunden werden und daß die vier defekten regulären Wortleitungen durch die redundanten wortleitungen RWL1 bis RWL4 ersetzt werden, werden die den defekten Wortleitungen zugeordneten Zeilenadressen in der Programmierschaltung 151 gespeichert. Wenn das externe Zeilenadressensignal die defekte Wortleitung anzeigt, die durch die redundante Wortleitung RWL1 ersetzt wurde, bestimmt die Programmierschaltung 151 die Bestimmung durch Vergleich der Zeilenadresse, die durch die dekodierten Zeilenadressenbits angezeigt wird, mit den darin gespeicherten Zeilenadressen und erzeugt das Mehrfachbit-Freigabesignal auf den Signalleitungen S11 und S21 sowie das Verbietungssignal auf der Signalleitung R11. Das Teilbit auf der Signalleitung S11 ist in einem aktiven hohen Pegel und das andere Teilbit auf der Signalleitung S21 verbleibt in dem niedrigen Pegel. Dann erlaubt das NOR-Gate 15a, daß die Signalleitung EC auf den niedrigen Pegel abfällt, und das NOR-Gate 15b hält die Signalleitung im hohen Pegel. Somit wird dann nur die redundante Wortleitungstreiberschaltung 141a durch die Signalleitung EC1 und die Signalleitung EC3 freigeschaltet, die das Verbietungssignal übertragen, und sie treibt die redundante Wortleitung RWL1 auf den aktiven Pegel anstelle der defekten Wortleitung. Die redundante Wortleitungstreiberschaltung 141b jedoch verbleibt inaktiv, da die Signalleitung EC2 in dem hohen Pegel ist. Da die anderen Programmierschaltungen 152 bis 15i kein Verbietungssignal erzeugen, treiben die anderen redundanten Wortleitungstreiberschaltung 142a bis 141b nicht die zugehörigen redundanten Wort leitungen.
Im Gegensatz dazu wird die defekte durch die redundante Wortleitung RWL3 zu ersetzende Wortleitung durch die dekodierten Zeilenadressenbits bestimmt, wobei die Programmierschaltung 151 die Signalleitung S21 verschiebt und das NOR- Gate 15b es der Signalleitung EC2 ermöglicht, abzufallen. Dann wird die redundante Wortleitungstreiberschaltung 141b freigeschaltet, und die anderen redundanten Wortleitungstreiberschaltungen 141a und 142a bis 141b verbleiben inaktiv.
Wie aus der vorangehenden Beschreibung ersichtlich ist, werden, da die erfindungsgemäße Halbleiterspeichervorrichtung selektiv das Paar redundanter Wortleitungstreiberschaltungen mit dem kodierten Signal freischaltet, die Signalleitungen EC1 bis ECk gegenüber jenen nach der Halbleiterspeichervorrichtung gemäß dem Stand der Technik verringert, und ein Designer kann leicht das Layout der Verdrahtung herstellen.

Zweite Ausführungsform

In Fig. 4 der Zeichnungen wird ein NOR-Gate, das einen Teil der Enkodereinheit bildet, dargestellt. Die anderen Komponenten der zweiten Ausführungsform sind ähnlich jenen der ersten Ausführungsform und deshalb wird aus Gründen der Einfachheit hier keine weitere Beschreibung wiedergegeben.
Das in Fig. 4 gezeigte NOR-Gate umfaßt einen vorladungstransistor QP1 vom p-Kanal-Anreicherungstyp, der zwischen einer Quelle - der Leistungsversorgungsleitung Vdd - und einer der Signalleitungen EC1 und EC2 geschaltet ist, und eine Mehrzahl von Umschalttransistoren vom n-Kanal-Anreicherungstyp, die parallel zwischen der Signalleitung EC1 oder EC2 und der Massespannungsleitung GND geschaltet sind. Der Vorladungstransistor QP1 vom p-Kanal-Anreicherungstyp ist von einem Vorladungssignal PCH abhängig, wobei das Vorladungssignal PCH auf den niedrigen Pegel abgesenkt wird, bevor sich die dekodierten Zeilenadressenbits ändern. Die Umschalttransistoren vom n-Kanal-Anreicherungstyp werden jeweils durch die Signalleitungen S11 bis S1i oder S21 bis S2i geschaltet. Das so gestaltete NOR-Gate erzielt den NOR- Betrieb der Teilbits der Mehrfachbit-Freigabesignale ähnlich wie die erste Ausführungsform.
Obwohl besondere Ausführungsformen der Erfindung gezeigt und beschrieben wurden, ist es für den Fachmann offensichtlich, daß verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne vom Rahmen der Erfindung abzuweichen.

Claims

1. Halbleiterspeichervorrichtung, die auf einem einzelnen Halbleiterchip (11) ausgebildet ist, mit:

a) einer Vielzahl Speicherzellenfelderblöcke (111/112/11i), die jeweils durch eine Vielzahl in Zeilen und Spalten angeordneten Speicherzellen (M11 - Mmn) gebildet sind, wobei die Zellen in den ersten ausgewählten Spalten als reguläre Speicherzellen dienen, die Zellen in den zweiten ausgewählten Zeilen als redundante Speicherzellen dienen;

b) einer Vielzahl regulärer Wortleitungsgruppen (WL1/WL2/WLi), die jeweils der Vielzahl Speicherzellenfelder zugeordnet sind und jeweils eine Vielzahl regulärer Wortleitungen haben, die jeweils den ersten Zeilen zugeordnet sind, um wahlweise zu ermöglichen, daß Datenbits aus den regulären Speicherzellen ausgelesen werden;

c) einer Vielzahl Wortleitungstreiberschaltungen (121/122/12i), die jeweils der Vielzahl regulärer Wortleitungsgruppen zugeordnet sind und wahlweise die Vielzahl Wortleitungen der zugehörigen Wortleitungsgruppen treiben;

d) einer Vielzahl redundanter Wortleitungsgruppen, die jeweils der Vielzahl Speicherzellenfelderblöcke zugeordnet sind und jeweils eine Vielzahl redundanter Wortleitungen (RWL1/RWL2/RWL4) haben, die jeweils den zweiten Zeilen zugeordnet sind, um wahlweise zu ermöglichen, daß Datenbits aus den redundanten Speicherzellen ausgelesen werden, wobei die Vielzahl redundanter Wortleitungen jeder redundanten Wortleitungsgruppe jeweils defekte reguläre Wortleitungen ersetzt, die aus der Vielzahl regulärer Wortleitungen des zugehörigen Speicherzellenfelderblocks ausgewählt und mit defekten regulären Speicherzellen verbunden sind;

e) einer Vielzahl redundanter Wortleitungstreiberschaltungsgruppen (141a/141b; 142a/142b/14ia/14ib), die jeweils der Vielzahl Speicherzellenfelderblöcke zugeordnet sind und jeweils eine Vielzahl redundanter Wortleitungstreiberschaltungen haben, die mit den redundanten Wortleitungen der zugehörigen redundanten Wortleitungsgruppe gekoppelt sind, um wahlweise zu ermöglichen, daß Datenbits aus den redundanten Speicherzellen ausgelesen werden; und

f) eine Vielzahl Programmierschaltungen (151/152/15i), die jeweils der Vielzahl Speicherzellenfelderblöcke zugeordnet sind und jeweils Zeilenadressen speichern, die den defekten regulären Wortleitungen - wenn diese vorhanden sind - des zugehörigen Speicherzellenfelderblocks zugeordnet sind, wobei jeder der Vielzahl Programmierschaltungen interne Zeilenadressenbits uberwacht, um zu sehen, ob eine der defekten Wortleitungen bestimmt wurde oder nicht, wobei jede der Vielzahl der Programmierschaltungen zur Erzeugung eines Mehrfachbit-Freigabesignals (S1i/S2i), das eine der defekten Wortleitungen anzeigt, die durch die internen Zeilenadressenbits bestimmt wurde, und eines Verbietungssignals (R1i) zum Löschen des Freigabezustands der Wortleitungstreiberschaltung, wenn die internen Adressenbits eine Adresse anzeigen, die einer der defekten Wortleitungen zugeordnet ist, betreibbar ist, gekennzeichnet durch

g) eine Enkodereinheit (15), an die die Mehrfachbit-Freigabe- und Verbietungssignale von den Programmierschaltungen angelegt werden, und die betreibbar ist, um ein Codesignal, das aus einer Vielzahl von Signalleitungen (EC1/EC2/EC3 bis ECK) besteht, zu erzeugen, welches an die Vielzahl der Wortleitungstreiberschaltungen und an die Vielzahl redundanter Wort leitungstreiberschaltungsgruppen angelegt wird.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Enkodereinheit ein erstes NOR-Gate (15a), an das jeweilige aus einem der Mehrfachbit-Freigabesignale ausgewählte Komponentenbits angelegt werden, ein zweites NOR-Gate (15b), an das andere aus einem der Mehrfachbit- Freigabesignale ausgewählte Komponentenbits angelegt werden, und einen Signalweg (15c) für das Verbietungssignal enthält.

3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der die ersten und zweiten NOR-Gates enthalten: einen Lasttransistor (QN11), der zwischen einer Quelle eines Leistungsspannungspegels (Vdd) und einem Ausgabeknoten (EC1 oder EC2) geschaltet ist, und eine Vielzahl Umschalttransistoren (QN21 bis QN2i), die parallel zwischen dem Ausgabeknoten und einer anderen Quelle des Leistungsspannungspegeis (GND) verbunden sind und durch die Komponentenbits geschaltet werden, die von der Vielzahl Programmierschaltungen zugeführt werden.

4. Halbleiterspeichervorrichtung nach Anspruch 2, bei der jedes der ersten und zweiten NOR-Gates enthält einen Vorladetransistor (QP1), der zwischen einer Quelle des Leistungsspannungspegels (Vdd) und einem Ausgabeknoten (EC1 oder EC2) geschaltet ist und von einem Vorladesignal (PCH) abhängig ist, und eine Vielzahl Umschalttransistoren (QN31 bis QN3i), die parallel zwischen dem Ausgabeknoten und einer anderen Quelle des Leistungsspannungspegels verbunden sind und durch die Komponentenbits geschaltet werden, die von der Vielzahl Programmierschaltungen zugeführt werden.