KR960000679B1

KR960000679B1 - 인코더를 가진 용장 랜덤 액세스 메모리 장치

Info

Publication number: KR960000679B1
Application number: KR1019920000893A
Authority: KR
Inventors: 히로시 나까야마
Original assignee: 니뽄 덴끼 가부시끼가이샤; 세끼모또 다다히로
Priority date: 1991-01-25
Filing date: 1992-01-23
Publication date: 1996-01-11
Also published as: US5224073A; DE69214850T2; KR920015384A; EP0496282B1; JPH04252500A; JP2629463B2; DE69214850D1; EP0496282A3; EP0496282A2

Abstract

내용 없음.

Description

인코더를 가진 용장 랜덤 액세스 메모리 장치

제1도는 종래 반도체 메모리 장치의 배치를 도시한 블럭도.

제2도는 본 발명에 따른 반도체 메모리 장치의 배치를 도시한 블럭도.

제3도는 제2도에 도시된 반도체 메모리 장치내에 내장된 인코더의 배치를 도시한 회로도.

제4도는 본 발명에 따른 다른 반도체 메모리 장치내에 내장된 인코더의 배치를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체 칩 13 : 워드 라인 선택 유니트

15 : 인코더 유니트

본 발명은 반도에 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 결함을 해소하는 용장 기술(redundant technology)에 관한 것이다.

용장도를 갖춘 반도체 메모리 장치의 통상적인 예가 제1도에 도시되어 있고, 다수의 메모리 셀 어레이 블럭(1)을 포함하고 있다. 각 메모리 셀 어레이 블럭(1)은 행렬로 배열된 다수의 메모리 셀로 구현되고, 대부분의 메모리 셀은 정규(regular) 워드라인 WL과 결합된 정규 메모리 셀 역할을 한다. 나머지 메모리 셀은 용장 메모리 셀은 용장 메모리 셀 역할을 하며, 두쌍의 용장 원드라인 RWL1, RWL2, RWL3 및 RWL4은 용장 메모리 셀의 행과 걸합된다.

정규 워드 라인 그룹 WL은 제각기 워드 라인 구동 회로(2)와 관련되고, 각 그룹의 정보 워드 라인 WL은 관련된 워드 라인 구동 회로(2)에 의해 선택적으로 구동된다. 워드 라인 구동 회로(2)에 워드 라인 선택기(3)가 제공되어, 각 정규 워드 라인 그룹 WL으로부터 정규 워드 라인을 선택한다.

각 메모리 셀 어레이 블럭(1)에 두 용장 워드 라인 구동 회로(4a 및 4b)가 제공되고, 두 용장 워드 라인 구동 회로(4a 및 4b)는 제각기 두쌍의 용장 워드 라인 RWL1/RWL2 및 RWL3/RWL4에 결합된다. 용장 워드 라인 구동 회로(4a 및 4b)는 워드 라인 선택기(3)에 결합되고, 워드 라인 선택기(3)는 용장 워드 라인 RWL1/RWL2 또는 RWL3/RWL4 중의 하나를 각 용장 워드 라인 구동 회로(4a 또는 4b)에 대해 지정한다.

메모리 셀 어레이 블럭(1)에 프로그래밍 회로(5)가 각각 결합되고, 각 프로그래밍 회로(5)는 3개의 신호라인 S1, S2 및 R1을 통해 용장 워드 라인 구동 회로(4a 및 4b)와 워드라인 구동회로(2)에 결합된다. 결함있는 정규 메모리 셀이 관련 메모리 셀 어레이 블럭(1)내에서 발견될 경우, 결함있는 정규 메모리 셀에 결합된 정규 워드 라인에 할당된 행어드레스가 관련 프로그래밍 회로(5)내에 저장되고, 프로그래밍 회로(5)는 3개의 신호 라인 S1, S2 및 R1을 선택적으로 구동시킨다. 결함있는 정규 메모리 셀과 결합된 정규 워드 라인은 이하 ″결함있는 워드 라인″이라 칭한다. 신호라인 S1 및 S2 중의 하나는 결합있는 워드 라인이 지적되면 인에이블 신호를 관련 용장 워드 라인 구동 회로(4a 또는 4b)로 전달하고, 이와 동시에 프로그래밍회로(5)는 신호 라인 R1을 통해 금지 신호를 관련 워드 라인 구동회로(2)에 공급한다. 금지 신호에 의해 선택기(3)는 선택 동작을 하지 못한다.

제1도에 도시되지는 않았지만, 내부 행 어드레스 비트는 워드 라인 선택 유니트(3)에 선택적으로 공급되고, 워드 라인 선택 유니트(3)는 디코드된 행 어드레스 비트를 워드 라인 구동 회로(2) 및 프로그래밍 회로(5)에 공급하며, 그리고 프로그래밍 회로(5)는 결함있는 워드 라인이 지적되었는지는 알 수 있도록 디코드된 행 어드레스 비츠를 모니터한다. 어느 정규 워드 라인이 용장 워드 라인 RWL1 내지 RWL4로 대체되지 않을 경우, 디코드된 행 어드레스 비트는 각각의 워드 라인 구동 회로(2)가 관련 워드 라인 WL중의 하나를 활동 레벨로 구동하게 한다. 그때, 데이타 비트는 정규 메모리 셀로부터(도시되지 않은) 관련 비트 라인으로 판독되어, 비트 라인으로 판독된 데이타 비트는 비트 라인의 외부에 선택적으로 공급된다.

그러나, 결함있는 워드 라인이 제각기 용장 워드 라인 RWL1 내지 RWL4로 대체될 경우, 프로그래밍 회로(5)는 디코드된 행 어드레스 비트에 의해 표시된 행 어드레스가 저장된 행어드레스중 어느 하나와 정합되었는지를 알 수 있도록 디코드된 행 어드레스 비트를 모니터한다. 행 어드레스가 행 어드레스중의 어느 하나와 정합되지 않았을 경우, 프로그래밍 회로(5)는 인에이블 신호 및 금지 신호를 발생하지 않으며, 선택기(3) 및 워드 라인 구동 회로(2)는 정규 워드 라인 WL을 선택적으로 구동한다. 반면에, 행 어드레스가 저장된 행 어드레스중의 어느 하나와 정합될 경우, 프로그래밍 회로(5)는 인에이블 신호를 관련 신호 라인 S1 또는 S2에 선택적으로 공급하고, 신호 라인 R1상의 금지 신호는 관련 워드 라인 구동 회로(2)가 비활동적이게 한다. 이런 이유로, 용장 워드 라인 RWL1 내지 RWL4은 결함있는 워드 라인 대신에 활동 레벨로 선택적으로 구동된다.

그러나, 신호 라인 S1, S2 및 R1의 전체 합이 너무 많아 콤포넌트 회로 및 블럭을 자유롭게 배치할 수 없는 종래 반도체 메모리 장치에서 문제가 있다. 상세히 설명하면, 각 프로그래밍 회로(5)가 3개의 신호 라인 S1, S2 및 R1을 필요로 하므로, 신호 라인 S1, S2 및 R1의 전체 합은 많은 메모리 셀 어레이 블럭과 함께 증가된다. 모든 프로그래밍 회로(5)가 모든 워드 라인 구동 회로(2) 및 모든 용장 워드 라인 구동 회로(4a 및 4b)에 근접하여 배치될 경우, 증가된 신호 라인은 문제가 되지 않는다. 그러나, 행 어드레스 디코더 유니트와 같은 다른 회로 콤포넌트는 관련 워드 라인 구동 회로(2) 및 용장 워드 라인 구동 회로(4a 및 4b)로부터 프로그래밍 회로(5)를 분리하는 경향이 있으며, 설계자는 빈 공간을 통해 신호라인 S1, S2 및 R1이 통과하기를 기대한다. 이는 집적 밀도를 향상시키는데 있어서 중대한 장애가 된다.

[발명의 요약]

그러므로, 본 발명의 중요한 목적은 비교적 적은 수의 신호 라인을 통해 구동 회로를 프로그래밍 회로에 결합시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.

이런 목적을 성취하기 위하여, 본 발명은 코드된 신호를 가진 용장 워드 라인 구동 회로를 선택하도록 제안한다.

본 발명에 따르면, 단일 반도체 칩상에 제조된 반도체 메모리 장치가 제공되는데, 상기 반도체 메모리 장치는, a) 행과 열로 배열된 다수의 메모리 셀과, 상기 행에서 선택되어 정규 메모리 셀로 동작하는 제1행의 메모리 셀과, 상기 행에서 선택되어 용장 메모리 셀로 동작하는 제2행의 메모리 셀에 의해 각각 실행되는 다수의 메모리 셀 어레이 블럭과, b) 각각 실행되는 다수의 메모리 셀 어레이 블럭과 각각 관련되고, 데이타 비트를 정규 메모리 셀로부터 선택적으로 판독하기 위해 제1행과 각각 관련된 다수의 정규 워드 라인을 각각 가지는 다수의 정규 워드 라인 그룹과, c) 다수의 정규 워드 라인 그룹과 각각 관련되고, 그 관련된 라인 그룹의 다수의 워드 라인을 선택적으로 구동하는 다수의 워드 라인 구동 회로와, d) 다수의 메모리 셀 어레이 블럭 각각 관련되고, 데이타 비트를 용장 메모리 셀로부터 선택적으로 판독하기 위해 제2행과 각각 관련된 다수의 용장 워드 라인을 각각 가지는 다수의 용장 워드 라인 그룹으로서, 이 각각의 용장 워드 라인 그룹의 다수의 용장 워드 라인은, 관련 메모리 셀 어레이 블럭의 다수의 정규 워드 라인으로부터 선택되어 결함있는 정규 메모리 셀과 결합되는 결함있는 정규 워드 라인으로 각각 대체할 수 있는 상기 다수의 용장 워드 라인 그룹과, e) 다수의 메모리 셀 어레이 블럭과 각각 관련되고, 데이타 비트를 용장 메모리 셀로부터 선택적으로 판독하기 위해 관련 용장 워드 라인 그룹의 용장 워드 라인과 결합된 다수의 용장 워드 라인 구동 회로를 각각 가지는 다수의 용장 워드 라인 구동 회로 그룹과, f) 다수의 메모리 셀 어레이 블럭과 각각 관련되고, 관련 메모리 셀 어레이 블럭의 결함있는 정규 워드 라인에 각각 할당된 행어드레스를 각각 기억하는 다수의 프로그래밍 회로로서, 각각의 프로그래밍 회로가 결함있는 워드 라인중의 하나가 지적되었는지 그렇지 않은지를 알 수 있도록 내부 행 어드레스를 모니터할지라도, 각각의 다수의 프로그래밍 회로는 내부 어드레스 비트가 결함있는 워드 라인중의 하나에 할당된 어드레스를 나타낼때 내부행 어드레스 비트가 지적하는 결함있는 워드 라인중의 하나를 지적하는 멀티-비트 인에이블 신호와 워드라인 구동 회로의 인에이블 상태를 제거하는 금지 신호를 생성하도록 동작하는 상기 다수의 프로그래밍 회로 및, g) 프로그래밍 회로로부터 상기 멀티-비트 인에이블 신호와 금지 신호를 제공받아 코드된 신호를 생성하여 이 신호를 다수의 워드 라인 구동 회로와 다수의 용장 워드 라인 구동 회로 그룹에 제공하는 인코더 유니트를 구비한다.

본 발명에 따른 반도체 메모리 장치의 특징과 이점은 첨부된 도면을 참조로 하여 기술된 다음의 설명에서 분명하게 이해할 수 있다.

제2도에서, 본 발명을 실시한 반도체 메모리 장치는 단일 반도체 칩(11)상에 제조되고, 다수의 메모리 셀 어레이 블럭(111, 112‥‥ 및 11i)을 포함한다. 각 메모리 셀 어레이 블럭(1)은 행렬로 배열된 다수의 메모리 셀 M11, MIn, Mml 및 Mmn에 의해 실행되고 각 메모리 셀 어레이 블럭 (111, 112 또는 11i)의 제1행의 메모리 셀은 정규 워드 라인 WL1, WL2 또는 WLi과 관련된 정규 메모리 셀로서 동작한다. 제2행의 잔여 메모리 셀은 용장 메모리 셀로서 동작하며, 두쌍의 용장 워드 라인 RWL1, RWL2, RWL3 및 RWL4은 각 메모리 셀 어레이 블럭(111, 112 또는 11i)의 용장 메모리 셀의 제2행과 결합된다.

정규 워드 라인 그룹 WL1, WL2 및 WLi은 정규 워드 라인 구동 회로(121, 122 및 12i)와 각각 관련되고, 각 워드 라인 WL1, WL2 또는 WLi의 정규 워드 라인 WL은 관련된 정규 워드 라인 구동 회로(121, 122 또는 12i)에 의해 선택적으로 구동된다. 워드 라인 구동 회로(121, 122 및 12i)에 워드 라인 선택 유니트(13)가 제공되어, 각 정규 워드 라인 그룹 WL1, WL2 또는 WLi으로부터 워드 라인을 선택한다.

두 용장 워드 라인 구동 회로(141a 및 141b), (142a 및 142b), 또는 (14ia 및 14ib)는 각 메모리 셀 어레이 블럭(111, 112 또는 11i)에 제공되고, 두 용장 워드 라인 구동 회로(141a/141b, 142a/141b 또는 14ia/14ib)는 두쌍의 용장 워드 라인 RWL1/RWL2 및 RWL3/RWL4에 각각 결합된다. 용장 워드 라인 구동 회로 (141a /141b, 142a, 142b 및 14ia/14ib)는 워드 라인 선택 유니트(13)와 결합되고, 각 용장 워드 라인 구동회로(141a 내지 14ib)는 디코드된 하나의 행 어드레스 비트에 기초하여 관련 두 용장 워드 라인에서 용장 워드 라인을 선택한다. 인코더 유니트(15)는 단지(i+2) 신호 라인 EC1, EC2, EC3 내지 ECK을 통하여 모든 용장 워드 라인 구동 회로(141a/141b, 142a/142b 및 14ia/14ib)와 결합된다.

프로그래밍 회로(151, 152 및 15i)는 메모리 셀 어레이 블럭(111, 112 및 11i)과 각각 관련되고, 또한 프로그래밍 회로(151, 152 및 15i)는 신호 라인 S11 내지 Sli, S21 내지 S2i 및 R11 내지 R1i을 통해 인코더 유니트(15)와 결합된다. 정규 메모리 셀이 데이타 비트를 적당히 저장할 수 없을 경우, 이들 정규 메모리 셀은 결함있는 정규 메모리 셀로서 인식된다. 결함있는 메모리 셀이 메모리 셀 어레이 블럭(111, 112 또는 11i)중 하나에 있을 경우, 결함있는 워드 라인에 할당된 행 어드레스는 관련 프로그래밍 회로(151, 152 또는 15i)내에 저장되고, 각 프로그래밍 회로(151, 152 또는 15i)는 결함있는 워드 라인에 할당된 행어드레스들중 하나와 함께 디코드된 행 어드레스가 지적하는 어드레스에 일치하여 멀티-비트 인에이블 신호를 관련 신호라인 Sl1/S21, S12/S22 또는 S1i/S2i에 제공하고 금지 신호를 관련 신호 라인 R11, R12 또는 R1i에 제공한다. 인에이블 신호의 한 콤포넌트 비트는 한 용장 워드 라인 구동 회로(141a/141b, 142a/142b 또는 14ia/14ib)중 하나에 대한 인에이블된 상태를 나타내고, 다른 콤포넌트 비트는 다른 관련 용장 워드 라인 구동 회로의 디스에이블된 상태를 나타낸다. 금지 신호는 관련 정규 워드 라인 구동 회로의 인에이블된 상태의 제거를 나타낸다. 예를들면, 디코드된 행 어드레스 비트가 용장 워드 라인 구동 회로(141a)와 결합된 용장 워드 라인 RWL1으로 대체된 결함있는 워드 라인으로 표시될 경우, 관련 프로그래밍 회로(151)는 디코드된 행 어드레스 비트를 식별하고, 멀티-비트 인에이블 신호로 하여금 용장 워드 라인 구동 회로(141a)를 인에이블하게 하고, 용장 워드 라인 구동 회로(141b)를 디스에이블하게 한다. 프로그래밍 회로(151)는 또한 금지 신호를 생성하여, 정규 워드 라인 구동 회로(121)에 제공한다.

그러나, 다른 프로그래밍 회로(152 내지 15i)는 용장 워드 라인 구동 회로 (142a, 142b, 14ia 및 14ib)와 정규 워드 라인 구동 회로(122 내지 12i)에 영향을 주지 않는다. 이런 경우에, 신호 라인 R11 내지 R1i 각각은 신호 라인 EC3 내지 ECK 중 하나를 통해 관련 정규 워드 라인 구동 회로 및 관련 용장 워드 라인 구동 회로와 결합된다. 각 프로그래밍 회로(151 내지 15i)는 퓨즈 소자의 어레이를 가지며, 행 어드레스는 퓨즈 소자를 선택적으로 차단함으로써 메모리된다.

인코더 유니트(15)는 신호 라인 S11, S12 및 S1i과 결합된 제1NOR게이트(15a)와, 신호 라인 S21, S22 및 S2i과 결합된 제2NOR게이트(15b)와, 금지 신호를 자유로이 전달하는 일단의 신호 경로(15c)를 포함한다. 제1NOR게이트 (15a)는 용장 워드 라인 구동 회로(141a, 142a 및 14ia)에서 종료하도록 브랜치 (branch)되는 신호 라인 EC1과 결합된다. 제2NOR게이트는 용장 워드 라인 구동 회로(141b, 142b 및 14ib)에서 종료하도록 브랜치되는 신호 라인 EC2과 결합된다. 신호 라인 EC1 및 EC2과 일단의 신호 라인(15c)은 정규 워드 라인 구동 회로(121 내지 12i)와 용장 워드 라인 구동 회로(141a 내지 14ib)로 코드 신호를 전송한다.

각 NOR게이트(15a 및 15b)는 제3도에 도시된 바와 같이 배열되고, 정 전압 라인 Vdd의 소스와 관련 신호 라인 EC1 또는 EC2 사이에 결합된 n-채널 증진형 부하 트랜지스터 QN11와, 관련 신호 라인 EC1 또는 EC2와 접지 전압 라인 GND 사이에 병렬로 결합된 병렬 조합된 n-채널 증진형 스위칭 트랜지스터 QN21, QN22 내지 QN2i를 포함한다. 신호 라인 S11 내지 S1i 또는 S21 내지 S2i은 n-채널 증진형 스위칭 트랜지스터 QN21 내지 QN2i의 게이트 전극과 각각 결합된다.

이와 같이 배열된 NOR게이트는 아래와 같은 동작을 한다. 관련 신호 라인 S11 내지 S1i 또는 S21 내지 S2i 상의 콤포넌트 비트가 저 레벨이면, NOR 게이트(15a 또는 15b)는 관련 신호 라인 EC1 또는 EC2를 고 레벨로 유지한다. 그러나, 한 콤포넌트 비트가 로레벨일 경우, 관련 신호 라인 EC1 또는 EC2는 n-채널 증진형 스위칭 트랜지스터 QN11 내지 QN1i 또는 QN21 내지 QN2i 중 하나를 통해 방전된다.

모든 정규 메모리 셀이 우수할 경우, 어느 정규 워드 라인도 용장 워드 라인 RWL1 내지 RWL4으로 대체되지 않는다.

이런 상황에서, 내부 어드레스 비트에 따라 선택 유니트(13)는 워드 라인 그룹 WL1, WL2 및 WLi 각각으로부터 한 워드 라인을 지정할 수 있다. 그러나, 프로그래밍 회로(151 내지 15i)에 의해 멀티-비트 인에이블 신호 및 금지 신호는 비활동적이게 되며, 이런 이유로, 디코드된 행 어드레스 비트에 따라 정규 워드 라인 구동 회로(121 내지 12i)가 활동 레벨로 관련 워드 라인을 선택적으로 구동한다. 그때, 데이타 비트는 활동적인 워드 라인에 결합된 정규 메모리 셀로부터 결합된 비트 라인으로 각각 판독된다.

이제, 결함있는 정규 메모리 셀이 메모리 셀 어레이 블럭(111)내에서 관련되고, 4개의 결함있는 정류 워드 라인이 용장 워드 라인 RWL1 내지 RWL4로 대체될 경우, 결함있는 워드 라인에 할당된 행 어드레스는 프로그래밍 회로(151)내에 저장된다. 외부 행 어드레스 신호가 용장 워드 라인 RWL1으로 대체된 결함있는 워드 라인을 나타낼 경우, 프로그래밍 회로(151)는 디코드된 행 어드레스 비트가 지정한 행 어드레스와 프로그래밍 회로내에 저장된 행 어드레스를 비교하고, 신호 라인 S11 및 S21상에 멀티-비트 인에이블 신호를 발생하고 신호 라인 R11 상에 금지 신호를 발생시킴으로써 지정을 식별한다. 신호 라인 S11상의 콤포넌트 비트는 활동적인 고 레벨이고, 신호 라인 S21상의 다른 콤포넌트 비트는 저 레벨이다. 그때, NOR 게이트(15a)는 신호 라인 EC를 저 레벨로 약화시키고, NOR 게이트(15b)는 신호 라인을 고 레벨로 유지시킨다. 그때, 용장 워드 라인 구동 회로(141a)만은 금지 신호를 전송하는 신호 라인 EC3와 신호 라인 EC1으로 인에이블되어, 용장 워드 라인 RWL1을 결함있는 워드 라인 대신에 활동 레벨로 구동시킨다. 그러나, 용장 워드 라인 구동 회로(141b)는 고 레벨의 신호 라인 EC2 때문에 비활동적으로 남아있다. 다른 프로그래밍 회로(152 내지 15i)는 어떤 금지 신호도 발생시키지 않으므로, 다른 용장 워드 라인 구동 회로(142a내지 14ib)는 관련 용장 워드 라인을 구동시키지 않는다.

대조적으로, 용장 워드 라인 RWL3로 대체된 결함있는 워드 라인은 디코드된 행 어드레스 비트에 의해 지정되고, 프로그래밍 회로(151)는 신호 라인 S21을 시프트시키고, NOR 게이트(15b)는 신호 라인 EC2를 다운시킨다. 그때, 용장 워드 라인 구동 호로(141b)는 인에이블되고, 다른 용장 워드 라인 구동 회로(141a, 142a 내지 14ib)는 비활동적으로 남아 있는다.

위에서 언급한 바에서 알 수 있는 바와 같이, 본 발명에 따른 반도체 메모리 장치가 코드된 신호로 한쌍의 용장 워드 라인 구동 회로를 선택적으로 인에이블하므로, 신호 라인 EC1 내지 ECK은 종래 반도체 메모리 장치의 신호 라인보다 감소되며, 설계자는 배선을 쉽게 완료할 수 있다.

제4도에서, 인코더 유니트의 일부를 형성하는 NOR 게이트가 설명된다. 제2실시예의 다른 콤포넌트는 제1실시예의 것과 유사하여, 간략화하기 위해 더이상 설명되지 않는다.

제4도에 도시된 NOR 게이트는 전원 전압 라인 소스 Vdd와 신호 라인 EC1 및 EC2 중의 하나 사이에 결합된 p-채널 증진형 프리차징(precharging) 트랜지스터 QP1와 신호 라인 EC1 또는 EC2와 접지 전압 라인 GND 사이에 병렬로 결합된 다수의 n-채널 증진형 스위칭 트랜지스터를 구비한다. p채널 증진형 프리차징 트랜지스터 Qpl는 프리차징 신호 PCH에 응답하고, 프리차징 신호 PCH는 디코드된 행 어드레스 비트의 변화에 앞서 저 레벨로 약화된다. n-채널 증진형 스위칭 트랜지스터는 제각기 신호 라인 S11 내지 S1i 또는 S21 내지 S2i에 의해 게이트된다. 이와 같이 배치된 NOR 게이트는 제1실시예의 것과 유사한 바와 같이 멀티-비트 인에이블 신호의 콤포넌트 비트상에서 NOR 동작을 수행한다.

본 발명의 특정 실시예가 도시되고 기술되었지만, 본 분야의 숙련자는 본 발명의 정신 및 범주로부터 벗어나지 않고 다양하게 변형시킬 수 있다.

Claims

어드레스 신호가 미리 설정된 제1 및 제2값중의 어느 하나에 응답하여 제1검출 신호(R11)를 발생하고, 상기 어드레스 신호가 미리 설정된 제3 및 제4값중의 어느 하나에 응답하는 제2검출 신호(R12)를 발생하고, 상기 어드레스 신호가 상기 제1 및 제3값중의 어느 하나에 응답하여 제3검출 신호(EC1)를 발생하고, 상기 어드레스 신호가 상기 제2 및 제4값중의 어느 하나에 응답하여 제4검출 신호(EC2)를 발생하는 프로그래밍 회로와, 각각 대응하는 메모리셀을 선택하는 복수의 제1워드 라인(WL1)과, 각각 대응하는 용장 메모리셀을 선택하는 제1 및 제2용장 워드라인(RWL1 내지 RWL4)을 포함하는 제1셀 어레이 영역(111)과, 각각 대응하는 메모리셀을 선택하는 복수의 제2워드라인 (WL2)과, 각각 대응하는 용장 메모리셀을 선택하는 제3 및 제4용장 워드라인(RWL1 내지 RWL4)을 포함하는 제2셀 어레이 영역(112)과, 상기 제1검출 신호가 발생하지 않는 것에 응답하는 상기 어드레스 신호에 의거하여 상기 제1워드라인 하나를 활성 상태로 하는 제1워드라인 구동 회로(121)와, 상기 제2검출 신호가 발생하지 않는 것에 응답하는 상기 어드레스 신호에 의거하여 상기 제2워드 라인 하나를 활성 상태로 하는 제2워드 라인 구동 회로(122)와, 상기 제2검출 신호 및 상기 제3검출 신호가 발생하는 것에 응답하여 상기 제1용장 워드 라인을 활성상태로 하는 제1용장 라인 구동 회로(141a)와, 상기 제1검출 신호 및 상기 제4검출 신호가 발생하는 것에 응답하여 상기 제2용장 워드 라인을 활성 상태로 하는 제2용장 워드 라인 구동 회로(141b)와, 상기 제2검출 신호 및 상기 제3검출 신호가 발생하는 것에 응답하여 상기 제3용장 워드 라인을 활성 상태로 하는 제3용장 워드 라인 구동 회로(142a)와, 상기 제2검출 신호 및 제4검출 신호가 발생하는 것에 응답하여 상기 제4용장 워드 라인을 활성 상태로 하는 제4용장 워드 라인 구동 회로(142b)로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.