KR100327506B1 - 반도체 기억장치 - Google Patents

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Abstract

본 발명의 반도체 기억장치는 (1) 다른 임게 전압을 가지도록 프로그램되어 있는 플로팅 게이트형의 제 1 및 제 2 트랜지스터, (2) 상기 제 1 및 제 2 트랜지스터가 온됨에 따라, 상기 임계 전압들 사이의 차에 근거하는 2진 데이터를 생성하여, 그 2진 데이터를 보유하는 래치 회로, 및 (3) 셋업 신호의 온/오프에 따라, 제 1 전압의 작용하에서 제 1 전압을 상승시켜 얻어진 전압 또는 제 1 전압을 선택하는 한편, 셋업 신호의 입력에 따라 제 2 전압의 작용하에서 제 2 전압을 상승시켜 얻어진 전압 또는 제 1 전압보다 낮은 제 2 전압을 선택하며, 상기 제 2 전압이 정상치 또는 그 보다 높은 값을 갖는 지에 따라, 제 1 및 제 2 트랜지스터의 게이트에 선택된 전압을 출력한다. 이로써 복수의 범위들중 하나의 전원 전압에서 정상적으로 동작하며 전원 전압이 변동할 때 안정적인 동작을 유지할 수 있는 반도체 기억장치를 제공한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 용장치환용 어드레스 및 디바이스의 초기 상태등의 데이터보유에 이용되는 플로팅 게이트형의 트랜지스터를 갖는 반도체 기억장치에 관한 것이다.
최근, 대용량의 메모리 디바이스에 있어서, 메모리셀의 결함에 의한 불량을 구제하는 수단으로서, 용장 회로에 의한 불량 메모리셀의 대체가 행하여지고 있다. 이 용장 회로는 불량 메모리셀이 존재하는 경우에 그 대체를 위한 예비의 메모리셀, 및 불량 메모리셀의 어드레스(이하, 불량 어드레스라 함)를 기억하여 그 불량 메모리셀과 예비 메모리셀을 대체하기 위한 회로로 구성되어 있다. 이 불량 어드레스를 기억시키는 방법으로서, 디바이스의 종류에 따라 대략 이하의 두 가지 방법이 이용되고 있다.
첫째, DRAM 및 SRAM등의 휘발성 메모리에 대해서는, 디바이스내에 폴리실리콘, 금속등으로 형성된 복수의 퓨즈를 배치하여, 그 퓨즈를 전기적으로 절단하거나, 또는 레이저빔등에 의해 절단함으로써 불량 어드레스를 기억시키는 방법이 실행된다.
종래, EPROM, 플래쉬 메모리등에서는, 메모리셀 그 자체가 비휘발성이기 때문에, 그 메모리셀을 퓨즈 대신 이용하여, 용장 구제용의 불량 어드레스 및 디바이스의 초기 상태를 기억시키기 위한 기억 소자로서 사용되고 있다.
도 5는 종래의 EPROM 또는 플래쉬 메모리에 사용되는 용장 구제용의 불량 어드레스 기억 회로, 또는 디바이스의 초기 상태를 기억시키기 위한 기억 회로를 나타낸 회로도이다. 이하, 상기 기억 회로를 옵션 회로라 한다. 이 옵션 회로에 대해서는, 예컨대 미국 특허 제 5,267,213호(발행일: 1993년 11월 30일)에 개시되어 있다.
옵션 회로(1a)는 도 5에 나타낸 바와 같이 불량 어드레스의 1비트를 기억시킬 수 있는 것이고, 2개의 플로팅 게이트형의 트랜지스터(이하, 플로팅 게이트 트랜지스터라 함)(2,3), N형 트랜지스터(4,5,6,7), 및 P형 트랜지스터(8,9)로 구성되어 있다. 일반적으로, 이러한 기억 회로는 CAM (Content Addressable Memory)셀이라고도 한다. 이러한 옵션 회로(1a)내의 플로팅 게이트형의 트랜지스터(2,3)의 게이트에는 각각 바이어스 전압 발생회로(10)의 출력인 바이어스 전압(Vgate)이 공급되어 있다. 또한, N형 트랜지스터(4,5)의 게이트에는 각각 공통으로, 바이어스 전압 발생 회로(11)의 출력이 공급되어 있다.
상기 P형 트랜지스터(8), N형 트랜지스터(4) 및 플로팅 게이트형의 트랜지스터(2)는 전원 전압(Vcc)과 Vss 레벨(그라운드 레벨) 사이에, 이 순서로 직렬로 접속되고, P형 트랜지스터(9), N형 트랜지스터(5) 및 플로팅 게이트형의 트랜지스터(3)도 전원전압(Vcc)과 Vss 레벨 사이에, 이 순서로 직렬로 접속되어 있다.
P형 트랜지스터(8)의 게이트는 P형 트랜지스터(9)와 N형 트랜지스터(5)의 접속점(N4)에 접속되고, P형 트랜지스터(9)의 게이트는 P형 트랜지스터(8)와 N형 트랜지스터(4)의 접속점(N3)에 접속되어 있다. 또한, N형 트랜지스터(6,7)의 드레인에는 프로그램 전압(VPRG)(약 10∼12V 정도)이 각각 공급되고, N형 트랜지스터(6,7)의 게이트에는 프로그램 신호(PRG1,PRG2)가 각각 입력되어 있다.
N형 트랜지스터(6)의 소스는 플로팅 게이트형의 트랜지스터(2)와 N형 트랜지스터(4)의 접속점(N1)에 접속되고, N형 트랜지스터(7)의 소스는 플로팅 게이트형의 트랜지스터(3)와 N형 트랜지스터(5)의 접속점(N2)에 접속되어 있다.
옵션 회로(1a)는 P형 트랜지스터(9)와 N형 트랜지스터(5)의 접속점(N4)을 통해 출력(OUT1)을 출력한다. 이러한 복수의 옵션 회로가 제공되고 (도 5에서는 설명의 편의상, 2개가 제공된 경우를 나타냄), 옵션 회로(1b)에서는 N형트랜지스터(6,7)의 게이트에 프로그램 신호(PRG3,PRG4)가 각각 입력되고, P형 트랜지스터(9)와 N형 트랜지스터(5)의 접속점(N4)을 통해 출력(OUT2)이 출력된다.
이하 상기 구성에 따른 동작을 설명한다. 먼저, 상기 옵션 회로(1a)에 1비트를 기억시키는 것에 대해서 설명한다. 그 일예로서, 옵션 회로(1a)에 2진 논리의 “0" 을 기억(프로그램)시키는 경우에 대해서 설명한다.
상기 옵션 회로(1a)내의 모든 플로팅 게이트형의 메모리셀(트랜지스터(2,3))은 UV 소거(자외선 소거)되어 있고, 그 임계 전압은 약 2V∼3V 정도로 중화되어 있다.
바이어스 전압 발생 회로(10)는 통상 전원 전압(Vcc)을 출력하게 되어 있지만, 프로그램시에는 바이어스 전압 발생 회로(10)의 출력은 1OV 이상의 고전압으로 설정되어, 바이어스 전압 발생 회로(11)에 의해 출력되는 바이어스 전압은 Vss 레벨로 하강된다. 이로써, N형 트랜지스터(4,5)가 오프되어, 프로그램 신호(PRG1)만이 7V∼8V 정도로 상승된다.
이 상태로 일정기간, N형 트랜지스터(6,7)의 드레인에는 프로그램 전압(VPRG)(약 10V∼12V 정도)이 공급되지만, N형 트랜지스터(7)는 오프되고 또한 N형 트랜지스터(6)가 온되어 있기 때문에, N형 트랜지스터(6)를 통해 플로팅 게이트형의 트랜지스터(2)의 드레인측(상기 접속점 N1)에, 6V∼7V 정도의 전압이 인가된다.
이로써, 플로팅 게이트형의 트랜지스터(2)의 드레인 및 소스 사이에 전류가 흐르게 된다. 이 전류에 의해 발생한 핫일렉트론은 플로팅 게이트형의트랜지스터(2)에 인가되어 있는 바이어스 전압(Vgate)에 의해 플로팅 게이트형의 트랜지스터(2)의 플로팅 게이트에 주인된다. 이로써, 트랜지스터(2)의 임계 전압이 상승된다. 그 결과, 상기 임계 전압은 대략 전원 전압 Vcc 또는 그 이상으로 상승된다. 한편, 플로팅 게이트형의 트랜지스터(3)의 임계 전압은 2V∼3V 정도로 중화된 상태이다. 따라서, 플로팅 게이트형의 트랜지스터(2,3)의 임계 전압 사이의 차에 의해, 옵션 회로(1)에 “0"을 기억시킬 수 있다. 이는 통상의 핫일렉트론 주입형의 EPROM, 플래쉬 메모리등의 기입과 완전히 같다.
한편, 옵션 회로(1a)에 “1"을 기억시키는 경우에 대해 설명하면 다음과 같다.
상기 프로그램 신호(PRG2)만이 전원 전압(Vcc) 이상으로 설정된다. 이 상태로 일정기간, N형 트랜지스터(6,7)의 드레인에는 프로그램 전압 (VPRG)(약 10V∼12V 정도)이 공급된다. N형 트랜지스터(6)는 오프되고 또한 N형 트랜지스터(7)만이 온되어 있기 때문에, 상기 트랜지스터(7)를 통해 플로팅 게이트형의 트랜지스터(3)의 드레인측(상기 접속점 N2)에 6V∼7V 정도의 전압이 인가되어, 플로팅 게이트형의 트랜지스터(3)의 드레인 및 소스 사이에 전류가 흐른다.
상기한 경우와 같이, 플로팅 게이트형의 트랜지스터(3)의 임계 전압이 상승된다. 한편, 플로팅 게이트형의 트랜지스터(2)의 임계 전압은 2V∼3V 정도로 중화된 상태이다. 따라서, 플로팅 게이트형의 트랜지스터(2,3)의 임계 전압 사이의 차에 따라, 옵션 회로(1a)에 “1"을 기억시킬 수 있다.
디바이스 출하전에 이상의 처리가 CAM내의 모든 옵션 회로(1a)에 대하여 실행되어, 각각 “0" 또는 “1"이 기억(프로그램)된다.
다음, 이상과 같이 프로그램된 디바이스가 출하된 후 사용자에 의해 사용되는 경우의 동작에 대해서 설명한다. 설명의 편의상, 옵션 회로(1a)에 “O"이 기억(프로그램)되어 있는 것으로 한다. 이 디바이스에 전원이 투입되면, 바이어스 전압 발생 회로(1O)의 출력인 바이어스 전압(Vgate)은 전원 전압(Vcc)으로 설정되고, 바이어스 전압 발생 회로(11)의 출력(VB)은 N형 트랜지스터(4,5)의 임계 전압의 2배 정도(약 2V 정도)의 전압까지 상승되어, N형 트랜지스터(4,5)는 도통 상태가 된다. 이때, 트랜지스터(2,3)의 게이트에는 바이어스 전압(Vgate)(=전원 전압 Vcc)이 공급되어 있지만, 이 바이어스 전압(Vgate)은 플로팅 게이트형의 트랜지스터(3)의 임계 전압보다 높고, 또한 플로팅 게이트형의 트랜지스터(2)의 임계 전압보다 낮은 중간 전압이기 때문에, 플로팅 게이트형의 트랜지스터(3)는 온되고, 플로팅 게이트형의 트랜지스터(2)는 오프된다.
따라서, 출력(OUTl)(옵션 회로(1a)의 출력)은 플로팅 게이트형의 트랜지스터(3) 및 N형 트랜지스터(5)에 의해 “L" 레벨로 하강된다. 또한, 출력(OUT1)은 P형 트랜지스터(8)의 게이트에 공급되어 있기 때문에, 출력 (OUT1)이 “L" 레벨로 하강됨에 따라 P형 트랜지스터(8)가 도통하지만, 플로팅 게이트형의 트랜지스터(2)는 비도통 상태이기 때문에, 상기 접속점(N3)은 완전히 전원 전압(Vcc) 레벨까지 상승된다. 상기 접속점(N3)의 전위가 Vcc 레벨로 상승됨에 따라, 그것을 게이트 전압으로 하는 P형 트랜지스터(9)가 비도통으로 되고, 상기 접속점(N4)은 완전히 Vss 레벨로 된다. 이 단계에서, 상기 접속점(N3,N4)은 각각 완전히 전원 전압(Vcc) 레벨과 Vss 레벨로 되어 있기 때문에, 더 이상 DC 전류는 흐르지 않는다. 상기 출력(OUT1)은“0"으로 된다.
또한, 출력(OUT1)이 “1"로 되는 경우는, 플로팅 게이트형의 트랜지스터(2,3)의 임계 전압의 고저의 관계가 반대의 경우이고, 그 이후는 상기동작과 마찬가지므로, 상세한 설명은 생략한다.
이상이 옵션 회로(1a)의 동작이고, 전원 투입후에, 상기 상태가 래치된다. 다른 모든 옵션 회로(1b,1c)(도시 안됨),… 에 대해서도 동일 상태가 래치되고, 각 회로에서 “0" 또는 “1"이 출력된다.
그러나, 전술한 도 5의 종래의 옵션 회로(1a)에서는 다음과 같은 문제가 있다.
즉, 전원 전압(Vcc)이 저전압화되면, 또한 그것에 따라 플래쉬셀(플로팅 게이트형의 트랜지스터(2,3))의 게이트에 공급되는 전압도 낮아지게 된다. 플래쉬셀의 임계 전압(약 2V∼3V 정도)은 다른 트랜지스터의 임계 전압(약 1V 정도)과 비교하면 극단적으로 높고, 게이트 전압이 플래쉬셀의 임계 전압보다 낮게 되면, 상기 옵션 회로는 동작할 수 없게 되는 불량이 초래된다.
이러한 경우, 전원 전압(Vcc)을 상승시켜 얻어진 전압을 바이어스 전압(Vgate)에 부가함에 의해 해결될 수 있다. 또는, 플래쉬셀을 소거하여 임계 전압 자체를 하강시키는 해결책이 생각된다. 그러나, 이러한 해결책은 테스트 시간의 증가 및 신뢰성에 미치는 악영향이 걱정되기 때문에 바람직하지 않다.
저전압만으로 동작하는 경우는, 전원 전압(Vcc)을 상승시켜 얻어진 고정 전압을 바이어스 전압(Vgate)에 부가할 수도 있다. 그러나, 저전압에서의 동작 및 통상의 전원 전압에서의 동작 둘다를 행하는 것이 필요한 경우, 간단하게 전원 전압(Vcc)을 상승시켜 얻어진 전압을 부가하면, 전원 전압(Vcc)이 통상의 전압일때, 바이어스 전압(Vgate)은 부가한 승압분만큼 지나치게 높은 것으로 된다. 이와 같이 바이어스 전압(Vgate)이 지나치게 높으면, 플로팅 게이트형의 트랜지스터(2,3)가 오프되지 않고, 도 5에 나타낸 옵션 회로(1a)는 출력(OUT1)으로서 출력“1"을 출력할 수 없게 될 가능성이 있다.
이 문제를 극복하기 위해서는, 전압 검지 회로를 추가하여 통상 전압과 저전압 사이에서 게이트전압을 절환하는 것이 필요하다. 그러나, 이 경우에, 전압 모드가 절환될때의 동작, 프로세스에서의 변화 및 동작 환경에 따른 절환 전압의 변화, 및 검지 회로의 전력 소비등의 문제점이 있다. 통상 전압 또는 저전압에 대응하는 것을 옵션으로 설정하면 좋지만, 공급된 전압이 변화하면 옵션을 설정하기 위한 회로 자체를 정상으로 동작시킬 수 없다. 따라서, 이것이 근본적인 해결책으로 될 수 없다.
본 발명은 상기한 문제점을 고려하여 제안된 것으로서, 본 발명의 목적은 플래쉬셀의 특성 및 신뢰성을 변화시키지 않고 복수의 전원 전압들중 하나에서 정상적으로 동작하며, 전원 전압이 변동하더라도 안정적인 동작을 유지하도록 설계된 반도체 기억장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 기억장치는, (1) 서로다른 임계 전압을 가지도록 프로그램되어 있는 플로팅 게이트형의 제 1 및 제 2 트랜지스터, (2) 상기 제 1 및 제 2 트랜지스터가 온됨에 따라, 상기 임계 전압 사이의 차에 근거하는 2진 데이터를 생성하여 이를 보유하는 보유 회로, 및 (3) 바이어스 전압 절환 회로를 포함한다. 제 1 전원 전압하에서 동작하고 있을 때, 상기 바이어스 전압 절환 회로는 셋업 신호가 입력되어 있는 동안에는 상기 제 1 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편 그 이외는 상기 제 1 전원 전압을 선택하여, 제 1 및 제 2 트랜지스터의 게이트에 선택된 전압을 출력한다. 한편, 상기 제 1 전원 전압보다 낮은 제 2 전원 전압하에서 동작하고 있을 때, 상기 바이어스 전압 절환 회로는 상기 셋업 신호가 입력됨에 따라 상기 제 2 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편, 상기 제 2 전원 전압이 정상치보다높게 된 경우에는 상기 제 2 전원 전압을 선택하여, 상기 제 1 및 제 2 트랜지스터의 게이트에 상기 선택된 전압을 출력한다.
상기 발명에 의하면, 반도체 기억장치가 제 1 전원 전압하에서 동작하는 경우, 셋업 신호가 입력되고 있는 동안(셋업 신호가 온인 경우)에는, 바이어스 전압 절환 회로로부터 상기 제 1 전원 전압을 상승시켜 얻어진 전압이 선택되고, 그 선택된 전압이 플로팅 게이트형의 제 1 및 제 2 트랜지스터의 게이트에 각각 출력된다. 한편, 셋업 신호가 입력되어 있지 않으면(셋업 신호가 오프인 경우), 바이어스 전압 절환 회로로부터 제 1 전원 전압이 선택되어, 플로팅 게이트형의 제 1 및 제 2 트랜지스터의 게이트에 각각 출력된다. 상기 어떤 경우에도, 프로그램된 임계 전압에 따라, 제 1 및 제 2 트랜지스터중 하나가 온되고, 다른 하나는 오프된다. 이에 따라, 보유 회로는 양트랜지스터의 상기 임계 전압들 사이의 차에 근거하는 2진 데이터를 생성하여, 그 데이터를 보유한다.
제 1 전원 전압이 공급될때, 어떠한 이유에 의해서 제 1 전원 전압이 정상인 전압치보다 높게 되더라도, 제 1 및 제 2 트랜지스터는 상기한 바와 같이 프로그램되어 있기 때문에, 상기 2진 데이터는 유지된다. 한편, 어떠한 이유에 의해서 제 1 전원 전압이 정상인 전압치보다 낮게 된 경우, 상기제 1 및 제 2 트랜지스터는 보다 고임피던스상태에 가깝게 되기 때문에, 보유 회로에 의해서 보유된 상기 2진 데이터가 유지된다.
그러나, 반도체 기억장치를 저전압 전원으로 동작시킨 경우, 제 1 및 제 2 트랜지스터의 게이트에 공급되는 전압도 낮게 된다. 제 1 및 제 2 트랜지스터의 임계 전압은 플로팅 게이트형이 아닌 다른 트랜지스터와 비교하면 극단적으로 높게(수배 높다) 되어, 저전압 전원으로 반도체 기억장치를 동작시킬 수 없게 되는 단점을 초래한다.
이 문제를 해소하도록, 상기 본 발명에 의하면, 반도체 기억장치가 제 2 전원 전압(제 1 전원 전압보다 낮은 전압)하에서 동작하는 경우, 상기 셋업 신호의 입력에 따라 상기 제 2 전원 전압을 상승시켜 얻어진 전압이 선택되어, 이것이 바이어스 전압 절환 회로로부터 플로팅 게이트형의 제 1 및 제 2 트랜지스터의 게이트에 각각 출력된다. 따라서, 제 1 전원 전압보다 낮은 제 2 전원 전압하에서 반도체 기억장치가 동작하는 경우, 제 2 전원 전압을 상승시켜 얻어진 전압이 바이어스 전압 절환 회로에 의해 선택되어 제 1 및 제 2 트랜지스터의 게이트에 각각 공급되기 때문에, 반도체 기억장치는 정상으로 동작하게 되고, 상기 단점을 확실하게 회피할 수 있다.
제 2 전원 전압이 공급될때, 어떠한 이유에 의해 제 2 전원 전압이 정상인 전압치보다 높게 된 경우, 제 2 전원 전압을 상승시켜 얻어진 전압은, 상기 2개의 임계 전압들중 높은 쪽보다 더 높게 된다. 이 경우, 가령 하나의 임계 전압이 다른쪽의 임계 전압보다 높게 되도록 프로그램되어 있더라도, 제 2 전원 전압이 정상인 경우에 오프되는 트랜지스터(다른쪽 트랜지스터보다 높은 임계 전압을 갖는 플로팅 게이트형의 트랜지스터)가 오동작으로 온되기 쉬워져, 보유 회로에 보유되어 있는 2진 데이터가 반전된다.
이 문제를 해소하도록, 상기 본 발명에 의하면, 이 경우의 상기 바이어스 전압 절환 회로는 상기 제 2 전원 전압을 선택하여 이것을 상기 제 1 및 제 2 트랜지스터의 게이트에 각각 출력한다. 이로써 상기 바이어스 전압 절환 회로의 출력은 제 2 전원 전압을 상승시켜 얻어진 전압에서 제 2 전원 전압 레벨을 향해 하강된다.
이 전압 하강 과정에서, 제 2 전원 전압을 상승시켜 얻어진 전압과 제 2 전원 전압 사이에서 상기 바이어스 전압 절환 회로의 출력이 적절한 값을 갖게 되면(즉, 제 1 및 제 2 트랜지스터의 게이트에 출력된 전압이 상기 임계 전압들중 높은 쪽보다 낮게 되면), 상기 오동작으로 온되어 있는 트랜지스터가 오프되어, 상기 2진 데이터가 인버젼 전의 상태로 복귀한다. 또한, 상기 바이어스 전압 절환 회로에서 제 2 전원 전압을 상승시켜 얻어진 전압이 출력된다. 한편, 어떠한 이유에 의해제 2 전원 전압이 정상인 전압치보다 낮게 된 경우, 상기 제 1 및 제 2 트랜지스터는 보다 고임피던스 상태에 가깝게 되기 때문에, 보유 회로에 의해 보유된 상기 2진 데이터가 유지된다.
본 발명의 다른 목적, 특징, 및 장점은 첨부 도면들을 참조하여 행해지는 이하의 상세한 설명에 의해 충분히 이해될 수 있을 것이다.
도 1은 본 발명에 따른 반도체 기억장치의 구성예를 나타낸 회로도,
도 2(a)는 저전압품의 회로에 전원을 투입한 후의 타이밍도, 도 2(b)는 통상전압품의 회로에 전원을 투입한 후의 타이밍도,
도 3(a)는 통상전압품의 경우의 전원 전압의 변동에 대한 상기 반도체 기억장치의 동작을 설명하는 타이밍도, 도 3(b)는 저전압품의 경우의 전원 전압의 변동에 대한 상기 반도체 기억장치의 동작을 설명하는 타이밍도,
도 4는 본 발명에 따른 반도체 기억장치의 다른 구성예를 나타낸 회로도, 및
도 5는 종래의 반도체 기억장치의 구성예를 나타낸 회로도이다.
본 발명의 일 실시예를 도 1 내지 도 4를 참조하여 설명하면 다음과 같다.
본 발명의 반도체기억장치의 예로서, 옵션 회로(27a,27b)를 도 1에 나타낸다. 여기서, 옵션 회로(27a)는 전원 전압(통상 전압, 제 1 전원 전압)이 공급된 경우에 정상으로 동작하는 제품(이하, 통상 전압품이라 함)과, 상기 전원 전압보다 낮은 전압(제 2 전원 전압)이 공급된 경우에 정상으로 동작하는 제품(이하, 저전압품이라 함) 사이의 절환을 위한 것이고, 옵션 회로(27b)는, 예컨대 불량 어드레스 기억 또는 디바이스 초기 상태의 기억을 위한 일반적인 회로이다.
도 1에서, 옵션 회로(27a)는 2개의 플로팅 게이트형의 트랜지스터(12,13), N형 트랜지스터(14,15,16,17,21,22) 및 P형 트랜지스터(18,19)로 구성되어 있다.
플로팅 게이트형의 트랜지스터(12,13)는 각각 반도체기판상에 절연막을 통해 형성된 플로팅 게이트, 이 플로팅 게이트와 절연막을 통해 용량 결합되는 제어 게이트, 상기 반도체기판내에 마련되고 상기 플로팅 게이트하의 기판 부분과 접속되는 기판, 반대 도전형의 불순물 확산영역을 포함하고, 상기 플로팅 게이트형의 트랜지스터(12,13)에 통상 전압품 또는 저전압품의 절환 정보를 기억시킨다.
상기 플로팅 게이트형의 트랜지스터(12,13)를 조합함에 의해, 또한 상기 플로팅 게이트형의 트랜지스터(12)의 플로팅 게이트에 축적된 전하량과 상기 플로팅 게이트형의 트랜지스터(13)의 플로팅 게이트에 축적된 전하량을 다르게 함에 의해, 그의 임계전압의 차를 이용하여 2진 전압 데이터를 기억(프로그램) 또는 출력한다.
상기 플로팅 게이트형의 트랜지스터(12)의 드레인과 N형 트랜지스터(14)의 소스는 접속점(Nl1)에서 서로 접속되고, 플로팅 게이트형의 트랜지스터(13)의 드레인과 N형 트랜지스터(15)의 소스는 서로 접속점(N12)에서 접속되어 있다. 상기 N형 트랜지스터(14)의 드레인, N형 트랜지스터(21)의 드레인, 및 P형 트랜지스터(18)의 드레인은 접속점(N13)에서 서로 접속되고, N형 트랜지스터(15)의 드레인, N형 트랜지스터(22)의 드레인, 및 P형 트랜지스터(19)의 드레인은 접속점(N14)에서 서로 접속되어 있다.
상기 N형 트랜지스터(21)의 게이트와 P형 트랜지스터(18)의 게이트는함께 N형 트랜지스터(22)의 드레인에 접속되어 있다. 또한, N형 트랜지스터(22)의 게이트와 P형 트랜지스터(19)의 게이트는 함께 N형 트랜지스터(21)의 드레인에 접속되어 있다. 상기 P형 트랜지스터(18,19)의 소스에는 전원전압(Vcc)이 공급된다. 플로팅 게이트형의 트랜지스터(12,13)의 소스 각각에서의 전위는 Vss 전압 레벨로 풀다운되어 있다.
또한, 상기 P형 트랜지스터(18) 및 N형 트랜지스터(21)는 제 1 직렬 회로를 구성하며, 상기 P형 트랜지스터(19) 및 N형 트랜지스터(22)는 제 2 직렬 회로를 구성하고 있다. 또한, 상기 제 1 및 제 2 직렬 회로는 래치 회로(24)(보유 회로)를구성하여, 플로팅 게이트형의 트랜지스터(12,13)의 임계 전압의 차에 의한 전압차를 래치 회로(24)의 2진 데이터 형태로 보유한다.
또한, 이들 플로팅 게이트형의 트랜지스터(12,13)의 게이트에는 바이어스 전압 절환 회로(20)의 출력인 바이어스 전압(Vgate)이 공급되고, N형트랜지스터(14,15)의 게이트에는 바이어스 전압 절환 회로(25)의 출력(VB)이 공급된다. 프로그램 전압(VPRG)은 N형 트랜지스터(16,17)를 통해 상기 접속점(Nl1,N12)에 공급되어, 상기 플로팅 게이트형의 트랜지스터(12,13)에 전류를 공급가능하도록 하고 있다. 이들 N형 트랜지스터(16,17)의 게이트에는 프로그램 신호(PRG1,PRG2)가 각각 공급되어 있다.
래치 회로(24)의 출력(OUT1)과 셋업 신호(SETUP)는 OR 게이트(30)(논리합 연산회로)에 공급되며, 상기 OR 게이트(30)의 출력과 프로그램 신호 (PROG)는 바이어스 전압 절환 회로(20)에 입력된다.
다음, 전원 투입시 및 셋업시의 상기 옵션 회로(27a)의 동작을 설명한다. 도 2는 상기 옵션 회로(27a)의 전원 투입시 및 셋업시의 타이밍도를 나타낸다.
본 실시예에서는, 플로팅 게이트형의 트랜지스터(13)의 임계 전압이 전원 전압이상으로 프로그램되며(플로팅 게이트형의 트랜지스터(12)의 임계 전압은 2∼3V 정도로 중화된 상태이다), 옵션 회로(27a)의 출력(OUT1)은 2진 논리의 "H" 레벨로 되는 경우를 저전압품으로 하고, 플로팅 게이트형의 트랜지스터(12)의 임계 전압이 전원 전압이상으로 프로그램되며(플로팅 게이트형의 트랜지스터(13)의 임계 전압은 2∼3V 정도로 중화된 상태이다), 옵션 회로(27a)의 출력(OUT1)이 2진 논리의 “L"레벨로 되는 경우를 통상 전압품으로 규정한다.
또한, 상기 플로팅 게이트형의 트랜지스터(12,13)를 프로그램하는 방법에 대해서는, 종래 기술에서 설명한 바와 같은 방법을 이용하기 때문에, 여기서는 상세한 설명을 생략한다.
도 1의 구성에서, 전원 투입후에 셋업이 행하여지지만, 이때 셋업 신호(SETUP)가 “L" 레벨(그라운드 레벨)로부터“H" 레벨(전원 전압 레벨)로 되면, 상기 OR 게이트(30)의 출력은 “L" 레벨로부터 “H" 레벨로 된다. OR 게이트(30)의 출력은 상기 바이어스 절환 회로(20)에 입력되고, 여기서 OR 게이트(30)의 출력이 "H" 레벨인 경우에, 승압 전압(전원 전압의 1.5배의 전압)이 바이어스 전압(Vgate)으로 선택되어 출력되는 한편, OR 게이트(30)의 출력이 “L" 레벨인 경우에, 전원 전압 자체가 바이어스 전압(Vgate)으로 출력된다.
이때, 바이어스 전압 절환 회로(25)의 출력(VB)은 N형 트랜지스터(14,15)의 임계 전압의 2배 정도(약 2V 정도)의 전압까지 상승되어, N형 트랜지스터(14,15)가 온 상태로 된다.
저전압품의 경우에, 공급되는 전원 전압을 Vcc2(제 2 전원 전압)로 하면, 셋업 후에는, 바이어스 전압(Vgate)으로서 1.5.Vcc2의 전압이 플로팅 게이트형의 트랜지스터(12,13)에 각각 공급될때, 옵션 회로(27a)가 정상으로 동작한다.
이 경우, 플로팅 게이트형의 트랜지스터(13)의 임계 전압이 전원 전압(Vcc2) 이상으로 프로그램되어 있는 동시에, 플로팅 게이트형의 트랜지스터(12)의 임계 전압은 2V∼3V 정도로 중화된 상태이다. 따라서, 바이어스 전압(Vgate)이 1.5.Vcc2인 경우, 플로팅 게이트형의 트랜지스터(13)는 오프되며, 또한 플로팅 게이트형의 트랜지스터(12)는 온된다.
이로써, 출력/OUT1은 플로팅 게이트형의 트랜지스터(12) 및 N형 트랜지스터(14)에 의해“L" 레벨(그라운드 레벨)로 하강된다. 출력/OUT1은 P 형 트랜지스터(19)의 게이트로 공급되므로, 출력/OUT1이 “L" 레벨로 하강됨에 따라 P형 트랜지스터(19)가 온되지만, 플로팅 게이트형의 트랜지스터(13)는 오프 상태이기 때문에, 상기 접속점(N14)의 전위는 완전히 전원전압(Vcc2) 레벨까지 상승된다. 상기 접속점(N14)의 전위가 전원 전압(Vcc2) 레벨로 상승됨에 따라, 그의 게이트에 접속점(N14)에서의 전원 전압(Vcc2) 레벨의 전압이 공급되는 P형 트랜지스터(18)가 오프되며, 그의 게이트에 동일 전압이 공급되는 N형 트랜지스터(21)가 온되기 때문에, 상기 접속점(N13)의 전위는 완전히 Vss 레벨로 된다. 이 단계에서, 상기 접속점(N13,N14)의 전위는, 각각 완전히 Vss 레벨 및 전원 전압(Vcc2) 레벨로 되어 있기 때문에, 더 이상 DC 전류는 흐르지 않는다. 출력(OUT)은 “H" (전원 전압(Vcc2)) 레벨로 된다.
그후, 상기 셋업 신호(SETUP)가 “L" 레벨로 변하더라도, OR 게이트(30)에 입력되는 접속점(N14)의 전위가 “H" 레벨을 유지하기 때문에, OR 게이트(30)의 출력은 “H" 레벨로 된다. 따라서, 바이어스 전압 절환회로(20)는 1.5.Vcc2의 전압을 계속 출력하게 된다(도 2(a)의 Vgate 파형 참조). 따라서, 전원이 공급되는 한, 옵션 회로(27a)의 출력은 “H" 레벨을 유지하여(도 2(a)의 OUT 파형 참조), 상기 옵션 회로(27a)는 정상으로 동작한다.
한편, 통상전압품의 경우에는, 상기 전원전압(Vcc2)보다 높은 전원 전압(Vcc1)(제 1 전원 전압)이 공급된다고 하면, 전원 투입후의 셋업시에, 셋업 신호(SETUP)가 “L" 레벨(그라운드 레벨)로부터“H" 레벨(전원 전압 Vcc1 레벨)로 되며(도 2(b)의 SETUP 파형 참조), OR 게이트(30)의 출력은 “H" 레벨로 되기 때문에, 바이어스 전압(Vgate)으로서 1.5.Vcc1의 전압이 상기 바이어스 전압 절환 회로(20)를 통해 플로팅 게이트형의 트랜지스터(12,13)에 공급된다. 이때, 플로팅 게이트형의 트랜지스터(12)의 임계 전압이 전원전압(Vcc1) 이상으로 프로그램되는 동시에, 플로팅 게이트형의 트랜지스터(13)의 임계 전압이 2∼3V 정도로 중화된 상태이기 때문에, 아래와 같이 각 트랜지스터가 동작하여, 출력(OUT1)은 “L" 레벨로 된다.
더 구체적으로, 출력 OUT1(접속점(N14)의 전위)은 플로팅 게이트형의 트랜지스터(13) 및 N형 트랜지스터(15)의 온 동작에 따라 “L" 레벨로 하강된다. 출력(OUT1)은 P형 트랜지스터(18)의 게이트로 공급되기 때문에, 출력(OUT1)이 “L" 레벨로 하강됨에 따라, P형 트랜지스터(18)가 온되지만, 플로팅 게이트형의 트랜지스터(12)는 오프 상태이기 때문에, 상기 접속점(N13)의 전위는 완전히 전원 전압(Vcc1) 레벨까지 상승된다.
이 접속점(N13)의 전위가 전원 전압(Vcc1) 레벨로 상승됨에 따라, 그의 게이트에 접속점(N13)에서의 전원 전압(Vcc1) 레벨의 전압이 공급되는 P형트랜지스터(19)가 오프되고, 그의 게이트에 동일 전압이 공급되는 N형 트랜지스터(22)가 온되기 때문에, 상기 접속점(N14)의 전위는 완전히 Vss 레벨(그라운드 레벨)로 된다. 이 단계에서, 상기 접속점(N13,N14)의 전위는 각각 완전히 전원 전압(Vcc1) 레벨 및 Vss 레벨로 되어 있기 때문에, 더 이상 DC 전류는 흐르지 않는다. 출력(OUT)은 “L"레벨로 된다.
그후, 셋업 신호(SETUP)가 “H" 레벨로부터 “L" 레벨로 변하면, OR 게이트(30)로 입력되는 2개의 신호(셋업 신호와 출력 OUT1)는 모두“L" 레벨로 되기 때문에, OR 게이트(30)로부터 바이어스 전압 절환 회로(20)에 “L" 레벨의 신호가 보내진다. 이로써 바이어스 전압 절환 회로(20)에서는 전원 전압(Vcc1)이 출력된다(도 2(a)의 Vgate 파형 참조). 통상전압품의 경우에는, 바이어스 전압(Vgate)으로서 전원 전압(Vcc1)이 공급될때 옵션 회로(27a)가 정상으로 동작하기 때문에, 그후 전원이 공급되는 한, 옵션 회로(27a)의 출력은“L" 레벨을 유지하게 된다(도 2(a)의 OUT 파형 참조). 바이어스 전압(Vgate)으로서 Vcc1의 전압이 플로팅 게이트형의 트랜지스터(12,13)에 각각 공급될 때, 옵션 회로(27a)가 정상으로 동작한다.
이 경우에, 플로팅 게이트형의 트랜지스터(12)의 임계 전압이 전원전압(Vcc1) 이상으로 프로그램되는 동시에, 플로팅 게이트형의 트랜지스터(13)의 임계 전압이 2∼3V 정도로 중화된 상태이다. 따라서, 플로팅 게이트형의 트랜지스터(13)는 온되고, 또한 플로팅 게이트형의 트랜지스터(12)는 오프된다.
그 결과, 상기한 바와 같이, 출력(OUT1)은 플로팅 게이트형의트랜지스터(13) 및 N형 트랜지스터(15)에 의해 “L" 레벨로 하강된다. 또한, 출력 (OUT1)은 P형 트랜지스터(18)의 게이트로 공급되기 때문에, 출력(OUT1)이 “L" 레벨로 하강됨에 따라, P형 트랜지스터(18)가 온 되지만, 플로팅 게이트형의 트랜지스터(12)는 오프 상태이기 때문에, 상기 접속점(N13)의 전위는 완전히 전원 전압(Vcc1) 레벨까지 상승된다. 이 접속점(N13)의 전위가 전원 전압(Vcc1) 레벨로 상승됨에 따라, 그의 게이트에 접속점(N13)에서의 전원 전압 (Vcc1) 레벨의 전압이 공급되는 P형 트랜지스터(19)가 오프되어, 상기 접속점(N14)의 전위는 완전히 Vss 레벨로 된다. 이 단계에서, 상기 접속점(N13,N14)의 전위는 각각 완전히 전원 전압(Vcc1) 레벨 및 Vss 레벨로 되기 때문에, 더 이상 DC 전류는 흐르지 않는다. 출력(OUT)은“L"레벨로 된다.
여기서, 정상적으로 전원 전압(전원 전압 Vcc1 또는 전원 전압 Vcc2중 하나)이 공급될때 전원 전압의 변동이 생기는 경우, 이에 대한 상기 옵션 회로(27a)의 동작을 도 3(a) 및 3(b)를 참조하여 설명하면 다음과 같다.
먼저, 통상전압품의 경우에는, 도 3(a)에 나타낸 바와 같이, 전원 전압(Vcc1)이 정상인 상태에서는(셋업시를 제외함), 바이어스 전압(Vgate)으로서 전원 전압(Vcc1)이 바이어스 전압 절환 회로(20)로부터 출력되고, 옵션 회로(27a)의 출력(OUT1)은 상기한 바와 같이 “L" 레벨을 유지한다.
만일 전원 전압(Vcc1)이 정상치 이상으로 높게 된 경우에는, 플로팅 게이트형의 트랜지스터(13)의 임계 전압은 플로팅 게이트형의 트랜지스터(12)의 임계 전압보다 낮게 프로그램되어 있기 때문에, 옵션 회로(27a)의 출력(OUT1)은 “L" 레벨을 유지하는 한편, 전원 전압(Vcc1)이 정상치보다 낮게 된 경우에는, 플로팅 게이트형의 트랜지스터(13,12)는 보다 고임피던스 상태에 가깝게 되기 때문에, 래치 회로(24)에 의해 보유되는 출력(OUT1)이 “L" 레벨을 유지한다.
한편, 저전압품의 경우에는, 셋업 실행후, 전원 전압(Vcc2)이 정상인 상태에서는 바이어스 전압 절환 회로(20)로부터 바이어스 전압(Vgate)으로서 1.5.Vcc2의 전압이 출력되고, 옵션 회로(27a)의 출력(OUT1)은 상기한 바와 같이 “H" 레벨을 유지한다.
만일 전원 전압(Vcc2)이 정상치 이상으로 높게 된 경우, 플로팅 게이트형의 트랜지스터(13)의 임계 전압이 플로팅 게이트형의 트랜지스터(12)의 임계 전압보다 높게 프로그램되어 있더라도(플로팅 게이트형의 트랜지스터(13)의 임계 전압이 도 3(b)의 t1의 시점 또는 t2의 시점에 해당하는 전압보다 낮게 설정되어 있는 경우), 상기 임계 전압의 크기에 의해 플로팅 게이트형의 트랜지스터(13)가 온되어, 그 결과로 옵션 회로(27a)의 출력(OUT1)은 실수로 “L" 레벨로 변화될 가능성이 있다(도 3(b)의 t1 내지 t2의 구간).
이 경우에, 상기 OR 게이트(30)의 출력은 “L" 레벨로 변화하기 때문에, 바이어스 전압 절환 회로(20)의 출력(바이어스 전압 Vgate)은 전원 전압(Vcc2) 레벨을 향해 하강한다. 1.5.Vcc2 레벨과 Vcc2 레벨 사이에는 적정한 바이어스 전압(Vgate)(플로팅 게이트형의 트랜지스터(13)의 임계 전압 이 전원 전압(Vcc2)을 상승시켜 얻어진 전압 보다 높게 된 경우의 플로팅 게이트형의 트랜지스터(13)의임계 전압 보다 높게 되는 레벨)의 레벨이 존재하기 때문에, 바이어스 전압 절환 회로(20)의 출력이 그 적정한 레벨이 되었을때, 출력(OUT1)은 “H" 레벨로 복귀한다(도 3(b)의 t2의 시점). 따라서, 바이어스 전압 절환 회로(20)의 출력이 1.5.Vcc2로 복귀하여, 상기 옵션 회로(27a)가 정상으로 동작한다(도 3(b)의 Vgate 참조).
한편, 전원 전압(Vcc2)이 정상치보다 낮게 된 경우, 플로팅 게이트형의 트랜지스터(13,12)는 더욱 고임피던스 상태에 가깝기 때문에, 래치 회로(24)에 의해 보유되는 출력(OUT1)은 “H" 레벨로 된다.
그러나, 종래 예(도 5에 나타낸 구성을 갖는 예)와 같이 N형 트랜지스터(21,22)가 제공되어 있지 않을때, 저전압품의 경우, 옵션 회로(27a)의 전원투입후의 동작 및 전원 전압의 변동에 대한 동작이 불안정하게 되고, 대처할 수 없게 된다. 이와 반대로, 본 실시예에 의하면, 출력(OUT1)을 래치 회로(24)에 의해 보유함으로써, 상기한 바와 같이 옵션 회로(27a)의 전원 투입후의 상기 불안정한 동작 및 전원 전압의 변동에 대한 동작이 확실하게 안정화된다.
그러나, 옵션 회로(27a)의 출력(OUT1) 확정후에 바이어스 전압 절환 회로(20)의 출력(Vgate)을 Vss 레벨로 고정함으로써, 출력(OUT1)을 래치 회로(24)에 의해 보유하는 것으로 생각된다. 그렇지만, 이 경우에, 바이어스 전압 절환 회로(20)의 출력(바이어스 전압 Vgate)을 Vss 레벨로 고정하는 타이밍에 공급되는 전원 전압(Vcc2)이 변하는 경우, 출력(OUT1)의 내용은 보증할 수 없게 된다.
이와 대조적으로, 본 실시예에 의하면, 항상 독출 동작을 행하기 때문에, 어떠한 타이밍으로 전원 전압(Vcc2)이 변동하더라도, 상기한 바와 같이 전원전압(Vcc2)이 소정 레벨(적정한 전원 전압 레벨)로 복귀하면, 출력(OUT1)은 적절하게 회복된다.
상기한 바와 같이, 통상 전압품에서는, 플로팅 게이트형의 트랜지스터(12)를 프로그램(트랜지스터(12)의 임계 전압을 전원 전압(Vcc1) 이상으로 설정한다)함에 의해, 자동적으로 바이어스 전압 절환 회로(20)의 출력(Vgate)은 전원 전압(Vcc1)으로 절환되는 한편, 저전압품에서는, 플로팅 게이트형의 트랜지스터(13)를 프로그램(트랜지스터(13)의 임계 전압을 전원 전압(Vcc2) 이상으로 설정한다)함에 의해, 자동적으로 바이어스 전압 절환 회로(20)의 출력은 전원 전압(Vcc2)을 상승시켜 얻어진 1.5.Vcc2의 전압으로 절환된다. 이로써 상기 옵션 회로(27a)가 적절하게 동작한다.
도 1에 나타낸 바와 같이, 본 실시예에 의하면, 바이어스 전압 절환 회로(20)의 출력(바이어스 전압 Vgate)이 불량 어드레스 기억 및 디바이스 초기 상태의 기억을 위한 다른 옵션 회로(27b,27)(도시 안됨),…의 플로팅 게이트형의 트랜지스터(12,13)의 게이트에도 입력되기 때문에, 통상전압품 또는 저전압품에 관계 없이, 동일 구성을 갖는 옵션 회로를 이용하여 확실하게 안정된 동작을 얻을 수 있다.
또한, 전원 전압 범위를 설정하는 복수의 옵션 회로를 준비하여, 3종류 이상의 다른 전원 전압 범위에 대해 대비할 수 있다. 예컨대, 옵션 회로들(27a,27b)을 2개 준비하고, 각각의 전원 전압에 대하여 바이어스 전압이 적정한 경우 옵션 회로(27a,27b)의 출력이 표 1과 같이 되도록 각 플로팅 게이트형의트랜지스터(12,13)의 임계 전압을 설정(프로그램)함에 따라 3종류의 다른 전원 전압에 대응할 수 있다.
더 구체적으로, 상기 옵션 회로(27a,27b)의 출력과 셋업 신호(SETUP)에 따라, 다음과 같이 바이어스 전압(Vgate)을 선택한다.
셋업 신호(SETUP)가 “H" 레벨일때, 옵션 회로(27a,27b)의 출력에 관계없이 바이어스 전압(Vgate)을 1.5.Vcc로 하고, 셋업 신호(SETUP)가 “L" 레벨일때, 옵션 회로(27a,27b)의 출력이 모두 “L" 레벨이면, 바이어스 전압(Vgate)을 Vcc로 하고, 셋업 신호(SETUP)가 “L" 레벨일때, 옵션 회로(27a,27b)의 출력중 하나가“L" 레벨이고 다른 하나가“H" 레벨이면, 바이어스 전압(Vgate)을 1.2.Vcc로 하고, 셋업 신호(SETUp)가 “L" 레벨일때, 옵션 회로(27a,27b)의 출력이 모두 “H" 레벨이면, 바이어스 전압(Vgate)을 1.5.Vcc로 한다.
바이어스 전압(Vgate)이 지나치게 높아서 옵션 회로가 정확하게 동작할 수 없을 경우에, 옵션 회로의 출력은 "H" 레벨로 되어야 할 부분이 “L" 레벨로 출력이 변화하기 때문에, 바이어스 전압(Vgate)이 낮은 레벨로 절환되어, 두 가지의 전원 전압 범위에 대해 준비된 경우와 같이, 정상의 바이어스 전압 범위로 복귀한다.
한편, 바이어스 전압(Vgate)이 지나치게 낮아서 옵션 회로가 정확하게 동작할 수 없는 경우에는, 래치 회로(24)에 의해 올바른 출력이 보유되기 때문에, 두 가지의 전원 전압 범위에 대해 준비된 경우와 같이, 정상으로 동작할 수 있다.
상기한 바와 같이, 2개의 옵션 회로를 사용함에 의해 3종류의 다른 전원 전압 범위에 대한 적절한 성능을 얻을 수 있다.
또한, 표 1에서는, 옵션 회로(27a,27b)중 하나가 “L" 레벨이고 다른 하나가 “H" 레벨인 모드들 모두가 동일 전원 전압 범위에 대처하도록 되어 있다. 상기 모드들 모두에서 바이어스 전압(Vgate)이 상기한 범위의 전원 전압에 대해 정상 범위내로 되므로, 옵션 회로는 정확하게 출력할 수 있다.
예컨대, 전원 전압(Vcc)이 2.7V∼3.0V(이 범위는 2.7V∼3.6V와 2.4V∼3.0V 범위중 어느 쪽에도 적합하다)인 범위에서 옵션 회로를 동작시키는 경우, 바이어스 전압(Vgate)이 Vcc 또는 1.2.Vcc 인 것에 관계없이, 옵션 회로는 정상으로 동작한다. 즉, 옵션 회로(27a,27b)의 출력이 모두“L" 레벨, 또는 하나가 “L" 레벨이고 다른 하나가 “H" 레벨인 모드들중 어느 하나로 설정되더라도, 각각 설정된 출력이 얻어질 수 있다. 이는, 전원 전압(Vcc)이 두 가지의 범위에 대해 준비된 경우에도 적용되고, 본 발명에 따르면, 복수의 다른 전원 전압 범위에 부분적으로 중복하는 영역이 있는 경우에도 옵션 회로를 정확하게 동작시킬 수 있다.
또한, 각 전원전압품의 옵션 회로의 출력은 표 1에 나타낸 바와 같이 프로그램되어, 자동적으로 각 경우에 대해 적절한 바이어스 전압(Vgate)을 바이어스 전압 절환 회로(20)에서 출력하는 동작은 상기한 바와 마찬가지이다.
표 1
옵션회로(27a)의 출력 옵션회로(27b)의 출력 전원전압(Vcc) 바이어스 전압(Vgate)
"L" 레벨 "L" 레벨 2.7V-3.6V Vcc(2.7V-3.6V)
"L" 레벨 "H" 레벨 2.4V-3.0V 1.2.Vcc(2.9V-3.6V)
"H" 레벨 "L" 레벨 2.4V-3.0V 1.2.Vcc(2.9V-3.6V)
"H" 레벨 "H" 레벨 1.8V-2.4V 1.5.Vcc(2.7V-3.3V)
또한, 도 1에 나타낸 래치 회로(24)의 N형 트랜지스터들중 하나의 N형 트랜지스터(21)를 생략한 채 도 4에 나타낸 바와 같이 래치 회로(24)를 구성함에 의해, 소자수를 감소시킬 수 있다. 이 래치 회로(24)의 출력(OUT1)이 “H" 레벨일때는, 플로팅 게이트형의 트랜지스터(12), N형 트랜지스터(14) 및 P형 트랜지스터(19)가 온되고, 플로팅 게이트형의 트랜지스터(13), N형 트랜지스터(22) 및 P형 트랜지스터(18)가 오프되기 때문에, 출력(OUT1)의 “H" 레벨이 보유된다.
한편, 도 4의 경우에는, 출력(OUT1)이 “L" 레벨일때는 플로팅 게이트형의 트랜지스터(12)와 P형 트랜지스터(19)가 오프되고, 플로팅 게이트형의 트랜지스터(13), N형 트랜지스터(22) 및 P형 트랜지스터(18)가 온되기 때문에, 출력(OUT1)의 “L" 레벨이 보유된다.
도 4에 나타낸 구성에서는, 출력(OUT1)의 레벨에 관계없이 래치 회로의 좌우 부분들 사이의 발란스가 무너지기 때문에, 도 1에 나타낸 구성(4개의 소자로 된 래치 회로(24))의 경우 보다, 트랜지스터 사이즈 및 바이어스 전압(Vgate)의 절환시의 소비 전류에 주의할 필요가 있다.
또한, 복수의 옵션 회로들 사이에 상기 래치 회로(24)를 포함하는 옵션 회로와 종래의 래치 회로를 포함하지 않는 옵션 회로를 혼재시킨 구성으로 될 수 있다.이 경우, 예컨대 전원 전압 범위를 설정하도록 옵션 회로로서 상기 래치 회로(24)를 포함하는 상기 옵션 회로를 채용하여 안전성을 높이는 한편, 다른 옵션 회로로서 종래의 래치 회로를 포함하지 않는 옵션 회로를 채용함으로써, 전체적으로 소자수를 감소시킬 수 있다.
본 발명에 따른 제 1 반도체 기억장치는, 상기한 바와 같이, (1) 서로 다른 임계 전압을 가지도록 프로그램되어 있는 플로팅 게이트형의 제 1 및 제 2 트랜지스터, (2) 상기 제 1 및 제 2 트랜지스터가 온됨에 따라, 상기 임계 전압 사이의 차에 근거하는 2진 데이터를 생성하여 이를 보유하는 보유 회로, 및 (3) 바이어스 전압 절환 회로를 포함한다. 제 1 전원 전압하에서 동작하고 있을 때, 상기 바이어스 전압 절환 회로는 셋업 신호가 입력되어 있는 동안에는 상기 제 1 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편 그 이외는 상기 제 1 전원 전압을 선택하여, 제 1 및 제 2 트랜지스터의 게이트에 선택된 전압을 출력한다. 한편, 상기 제 1 전원 전압보다 낮은 제 2 전원 전압하에서 동작하고 있을 때, 상기 바이어스 전압 절환 회로는 상기 셋업 신호가 입력됨에 따라 상기 제 2 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편, 상기 제 2 전원 전압이 정상치보다높게 된 경우에는 상기 제 2 전원 전압을 선택하여, 상기 제 1 및 제 2 트랜지스터의 게이트에 상기 선택된 전압을 출력한다.
상기 발명에 의하면, 반도체 기억장치가 제 1 전원 전압하에서 동작하는 경우, 셋업 신호가 입력되고 있는 동안(셋업 신호가 온인 경우)에는, 바이어스 전압 절환 회로로부터 상기 제 1 전원 전압을 상승시켜 얻어진 전압이 선택되고, 그 선택된 전압이 플로팅 게이트형의 제 1 및 제 2 트랜지스터의 게이트에 각각 출력된다. 한편, 셋업 신호가 입력되어 있지 않으면(셋업 신호가 오프인 경우), 바이어스 전압 절환 회로로부터 제 1 전원 전압이 선택되어, 플로팅 게이트형의 제 1 및 제 2 트랜지스터의 게이트에 각각 출력된다. 상기 어떤 경우에도, 프로그램된 임계 전압에 따라, 제 1 및 제 2 트랜지스터중 하나가 온되고, 다른 하나는 오프된다. 이에 따라, 보유 회로는 양트랜지스터의 상기 임계 전압들 사이의 차에 근거하는 2진 데이터를 생성하여, 그 데이터를 보유한다.
제 1 전원 전압이 공급될때, 어떠한 이유에 의해서 제 1 전원 전압이 정상인 전압치보다 높게 되더라도, 제 1 및 제 2 트랜지스터는 상기한 바와 같이 프로그램되어 있기 때문에, 상기 2진 데이터는 유지된다. 한편, 어떠한 이유에 의해서 제 1 전원 전압이 정상인 전압치보다 낮게 된 경우, 상기제 1 및 제 2 트랜지스터는 보다 고임피던스상태에 가깝게 되기 때문에, 보유 회로에 의해서 보유된 상기 2진 데이터가 유지된다.
그러나, 반도체 기억장치를 저전압 전원으로 동작시킨 경우, 제 1 및 제 2 트랜지스터의 게이트에 공급되는 전압도 낮게 된다. 제 1 및 제 2 트랜지스터의 임계 전압은 플로팅 게이트형이 아닌 다른 트랜지스터와 비교하면 극단적으로 높게(수배 높다) 되어, 저전압 전원으로 반도체 기억장치를 동작시킬 수 없게 되는 단점을 초래한다.
이 문제를 해소하도록, 상기 본 발명에 의하면, 반도체 기억장치가 제 2 전원 전압(제 1 전원 전압보다 낮은 전압)하에서 동작하는 경우, 상기 셋업 신호의입력에 따라 상기 제 2 전원 전압을 상승시켜 얻어진 전압이 선택되어, 이것이 바이어스 전압 절환 회로로부터 플로팅 게이트형의 제 1 및 제 2 트랜지스터의 게이트에 각각 출력된다. 따라서, 제 1 전원 전압보다 낮은 제 2 전원 전압하에서 반도체 기억장치가 동작하는 경우, 제 2 전원 전압을 상승시켜 얻어진 전압이 바이어스 전압 절환 회로에 의해 선택되어 제 1 및 제 2 트랜지스터의 게이트에 각각 공급되기 때문에, 반도체 기억장치는 정상으로 동작하게 되고, 상기 단점을 확실하게 회피할 수 있다.
제 2 전원 전압이 공급될때, 어떠한 이유에 의해 제 2 전원 전압이 정상인 전압치보다 높게 된 경우, 제 2 전원 전압을 상승시켜 얻어진 전압은, 상기 2개의 임계 전압들중 높은 쪽보다 더 높게 된다. 이 경우, 가령 하나의 임계 전압이 다른쪽의 임계 전압보다 높게 되도록 프로그램되어 있더라도, 제 2 전원 전압이 정상인 경우에 오프되는 트랜지스터(다른쪽 트랜지스터보다 높은 임계 전압을 갖는 플로팅 게이트형의 트랜지스터)가 오동작으로 온되기 쉬워져, 보유 회로에 보유되어 있는 2진 데이터가 반전된다.
이 문제를 해소하도록, 상기 본 발명에 의하면, 이 경우의 상기 바이어스 전압 절환 회로는 상기 제 2 전원 전압을 선택하여 이것을 상기 제 1 및 제 2 트랜지스터의 게이트에 각각 출력한다. 이로써 상기 바이어스 전압 절환 회로의 출력은 제 2 전원 전압을 상승시켜 얻어진 전압에서 제 2 전원 전압 레벨을 향해 하강된다.
이 전압 하강 과정에서, 제 2 전원 전압을 상승시켜 얻어진 전압과 제 2 전원 전압 사이에서 상기 바이어스 전압 절환 회로의 출력이 적절한 값을 갖게 되면(즉, 제 1 및 제 2 트랜지스터의 게이트에 출력된 전압이 상기 임계 전압들중 높은 쪽보다 낮게 되면), 상기 오동작으로 온되어 있는 트랜지스터가 오프되어, 상기 2진 데이터가 인버젼 전의 상태로 복귀한다. 또한, 상기 바이어스 전압 절환 회로에서 제 2 전원 전압을 상승시켜 얻어진 전압이 출력된다. 한편, 어떠한 이유에 의해 제 2 전원 전압이 정상인 전압치보다 낮게 된 경우, 상기 제 1 및 제 2 트랜지스터는 보다 고임피던스 상태에 가깝게 되기 때문에, 보유 회로에 의해 보유된 상기 2진 데이터가 유지된다.
상기한 바와 같이, 본 발명에 따른 제 2 반도체 기억장치는, 상기한 바와 같이, 상기 보유 회로가, (1) 게이트가 서로 접속되어 있고, 전원 전압 레벨과 그라운드 레벨 사이에 제 1 P형 트랜지스터 및 제 1 N형트랜지스터가 그 순서로 직렬로 접속되어 있으며, 상기 제 1 P형 트랜지스터와 제 1 N형 트랜지스터를 접속하는 접속점을 통해 상기 보유 회로의 출력 신호를 반전함에 의해 얻어진 신호를 출력하는 제 1 직렬 회로, 및 (2) 게이트가 서로 접속되어 있고, 전원 전압 레벨과 그라운드 레벨 사이에 제 2 P형 트랜지스터 및 제 2 N형 트랜지스터가 이 순서로 직렬로 접속되며, 제 2 P형 트랜지스터와 제 2 N형 트랜지스터를 접속하는 접속점을 통해 상기 보유 회로의 출력 신호를 출력하는 제 2 직렬 회로를 포함하며, (i) 상기 제 1 직렬 회로의 출력은 상기 제 2 직렬 회로의 제 2 P형 트랜지스터 및 제 2 N형 트랜지스터의 게이트에 각각 공급되는 한편, 상기 제 2 직렬 회로의 출력은 상기 제 1 직렬 회로의 제 1 P형 트랜지스터 및 제 1 N형 트랜지스터의 게이트에 각각 공급되며, (ii) 상기 플로팅 게이트형의 제 1 및 제 2 트랜지스터는, (a) 상기 플로팅 게이트형의 제 1 트랜지스터가 온되면, 제 1 직렬 회로의 출력이 그라운드 레벨로 되고, 제 2 직렬 회로의 출력이 전원 전압 레벨로 되는 한편, (b) 상기 플로팅 게이트형의 제 2 트랜지스터가 온되면, 제 2 직렬 회로의 출력이 그라운드 레벨로 되고 제 1 직렬 회로의 출력이 전원 전압 레벨로 되도록 접속된 것을 특징으로 하고 있다.
상기 발명에 의하면, 상기 제 1 반도체 기억장치의 작용에 더하여, 플로팅 게이트형의 제 1 트랜지스터가 온되면(이때, 플로팅 게이트형의 제 2 트랜지스터가 오프됨), 제 1 직렬 회로의 출력이 그라운드 레벨로 되고, 제 2 직렬 회로의 제 2 P형 트랜지스터가 온되고 또한 제 2 N형 트랜지스터가 오프되기 때문에, 제 2 직렬 회로의 출력은 완전히 전원 전압 레벨까지 상승된다. 이에 따라, 상기 전원 전압 레벨의 전압이 게이트로 공급되는 제 1 P형 트랜지스터가 오프되고 또한 그의 게이트에 동일 전압이 공급되는 제 1 N형 트랜지스터가 온되기 때문에, 상기 제 1 직렬 회로의 출력은 완전히 그라운드 레벨까지 하강된다. 이 단계에서, 제 1 및 제 2 직렬 회로의 출력은 각각 완전히 전원 전압 레벨 및 그라운드 레벨로 되어 있기 때문에, 더 이상 DC 전류는 흐르지 않는다.
또한, 플로팅 게이트형의 제 2 트랜지스터가 온되면(이 때, 플로팅 게이트형의 제 1 트랜지스터는 오프됨), 제 2 직렬 회로의 출력이 그라운드 레벨로 되기 때문에, 제 1 직렬 회로의 제 1 P형 트랜지스터는 온되고 또한 제 1 N형 트랜지스터는 오프되기 때문에, 제 1 직렬 회로의 출력은 완전히 전원 전압 레벨까지 상승된다. 이에 따라, 상기 전원 전압 레벨의 전압이 게이트로 공급되는 제 2 P형 트랜지스터가 오프되고 또한 동일 전압이 게이트로 공급되는 제 2 N형 트랜지스터가 온되기 때문에, 상기 제 2 직렬 회로의 출력은 완전히 그라운드 레벨까지 하강된다. 이 단계에서, 제 1 및 제 2 직렬 회로의 출력은 각각 완전히 그라운드 레벨 및 전원 전압 레벨로 되어 있기 때문에, 더 이상 DC 전류는 흐르지 않는다.
본 발명의 제 3 반도체 기억장치는, 상기한 바와 같이, 제 2 반도체 기억장치에 있어서, 상기 보유 회로의 출력 및 상기 셋업 신호를 수신하여 양자에 대한 논리합 연산을 행하는 논리합 연산 회로를 더 포함하여, 상기 바이어스 전압 절환 회로는 상기 논리합 연산 회로에서 전원 전압 레벨의 신호를 받는 경우에 공급되어 있는 전원 전압을 상승시켜 얻어진 전압을 선택하여, 상기 논리합 연산 회로에서 그라운드 레벨의 신호를 받은 경우에 상기 전원 전압을 선택하는 것을 특징으로 하고 있다.
상기 발명에 의하면, 상기 제 2 반도체 기억장치의 작용에 더하여, 바이어스 전압 절환 회로는, 보유 데이터의 출력 및 상기 논리합 연산 회로에 의한 셋업 신호의 논리합 연산의 결과에 따라, 공급되어 있는 전원 전압 또 는 상기 전원 전압을 상승시켜 얻어진 전압을 선택하여, 상기 제 1 및 제 2 트랜지스터의 게이트에 각각 출력한다. 셋업 이후는, 보유 회로의 출력에 따라 바이어스 전압 절환 회로가 출력될 전압 레벨을 선택한다.
제 2 전원 전압으로 동작하고 있을 때에, 어떠한 이유에 의해 제 2 전원 전압이 정상인 전압치보다 높게 되어 플로팅 게이트형 트랜지스터중 제2 전원 전압이정상인 경우에 오프되는 트랜지스터를 오동작으로 온시켜, 원래 보유 회로에서 전원 전압 레벨의 신호가 출력되는 경우라도, 논리합 연산 회로에서는 그라운드 레벨의 신호가 바이어스 전압 절환 회로에 보내어진다.
바이어스 전압 절환 회로에서는, 제 2 전원 전압이 선택되어 플로팅 게이트형의 제 1 및 제 2 트랜지스터의 게이트에 각각 출력된다. 이로써 상기 바이어스 전압 절환 회로의 출력은 제 2 전원 전압을 상승시켜 얻어진 전압 레벨로부터 제 2 전원 전압 레벨을 향해 하강된다. 이 전압 하강의 과정에서, 제 2 전원 전압을 상승시켜 얻어진 전압과 제 2 전원 전압 사이에서, 상기 바이어스 전압 절환 회로의 출력이 적절한 값을 갖게 되면(제 1 및 제 2 트랜지스터의 게이트에 각각 출력되어 있던 전압이 상기 임계 전압들중에 높은 쪽보다 낮게 되면), 상기 오동작으로 온되어 있는 트랜지스터가 오프되어, 상기 2진 데이터가 인버젼되기 전으로 복귀한다.
이 결과, 보유 회로에서 전원 전압 레벨(제 2 전원 전압 레벨)의 신호가 출력되기 때문에, 논리합 연산 회로에 전원 전압 레벨의 신호가 입력되어, 논리합 연산 회로의 출력은 전원 전압 레벨로 된다. 이로써, 바이어스 전압 절환 회로는 제 2 전원 전압을 상승시켜 얻어진 전압을 선택하여, 그 전압을 플로팅 게이트형의 제 1 및 제 2 트랜지스터의 게이트에 각각 출력한다.
따라서, 논리합 연산 회로를 제공하는 간단한 구성으로, 제 2 전원 전압이 정상인 전압치보다 높게 된 경우에도 정상적인 동작을 하도록 보장된다.
본 발명의 제 4 반도체 기억장치는, 상기한 바와 같이, 서로 다른 임계 전압이 프로그램되어 있는 플로팅 게이트형의 제 1 및 제 2 트랜지스터, 및 상기 제 1및 제 2 트랜지스터가 온됨에 따라, 상기 임계 전압들 사이의차에 근거하는 2진 데이터를 생성하여 이것을 보유하는 보유 회로로 이루어지는 복수의 기억 회로를 포함하며, 상기 임계 전압은 복수의 상기 기억 회로 사이에서 각각 다르도록 프로그램되어 있고, 상기 반도체 기억장치는 (i) 제 1 전원 전압하에서 동작하고 있을 때는, 셋업 신호가 입력되어 있는 동안에는 상기 제 1 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편, 그 이외는 상기 제 1 전원 전압을 선택하여, 상기 기억 회로의 제 1 및 제 2 트랜지스터의 게이트에 상기 선택된 전압을 출력하고, (ii) 상기 제 1 전원 전압보다 낮은 제 2 전원 전압하에서 동작하고 있을 때는, 상기 셋업 신호의 입력에 따라 상기 제 2 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편 상기 제 2 전원 전압이 정상치보다 높게 된 경우에 상기 제 2 전원 전압을 선택하여, 상기 기억 회로의 제 1 및 제 2 트랜지스터의 게이트에 선택된 상기 전압을 출력하는 바이어스 전압 절환 회로를 더 포함한다.
상기 발명에 의하면, 임계 전압이 기억 회로들 사이에서 각각 다르게 되도록 프로그램함으로써, 복수의 전원 전압 범위들중 하나에서 적절한 성능이 얻어진다. 각 기억 회로는 공급되는 전원 전압에 따라 상기 제 1 반도체 기억 장치와 동일한 동작을 하도록 설계된다.
본 발명에 따른 제 5 반도체 기억장치는, 상기한 바와 같이, 상기 제 1 반도체 기억장치에 있어서, 상기 보유 회로는 (1) 게이트가 서로 접속되어 있고, 전원 전압 레벨과 그라운드 레벨 사이에 제 2 P형 트랜지스터 및 제 2 N형 트랜지스터가 이 순서로 직렬로 접속되어 있고, 제 2 P형 트랜지스터와 제 2 N형 트랜지스터의접속점을 통해 상기 보유 회로의 출력 신호를 출력하는 직렬 회로, (2) 게이트가 상기 직렬 회로의 상기 접속점에 접속되고, 소스에 전원 전압 레벨의 전압이 공급되고, 드레인이 상기 제 2 N형 트랜지스터의 게이트에 접속된 제 1 P형 트랜지스터를 포함하고, 상기 플로팅 게이트형의 제 1 및 제 2 트랜지스터는, (i) 상기 플로팅 게이트형의 제 1 트랜지스터가 온되면, 상기 제 1 P형 트랜지스터의 소스의 전위가 그라운드 레벨로 되고, 상기 직렬 회로의 출력이 전원 전압 레벨이 되는 한편, (ii) 상기 플로팅 게이트형의 제 2 트랜지스터가 온되면, 상기 직렬 회로의 출력이 그라운드 레벨이 되고, 상기 제 1 P형 트랜지스터의 소스의 전위가 전원 전압 레벨이 되도록 접속되어 있는 것을 특징으로 하고 있다.
상기의 발명에 의하면, 상기 제 1 반도체 기억장치의 작용에 더하여, 플로팅 게이트형의 제 1 트랜지스터가 온되면, 제 1 P형 트랜지스터의 출력이 그라운드 레벨로 되기 때문에, 직렬 회로의 제 2 P형 트랜지스터가 온되고 또한 제 2 N형 트랜지스터가 오프되기 때문에, 상기 직렬 회로의 출력은 완전히 전원 전압 레벨까지 상승된다. 이로써 게이트에 상기 전원 전압 레벨이 공급되는 제 1 P형 트랜지스터가 오프되기 때문에, 상기 제 1 P형트랜지스터의 드레인의 전위는 완전히 그라운드 레벨까지 하강된다. 그 결과, 더 이상 DC 전류가 흐르지 않게 된다.
또한, 플로팅 게이트형의 제 2 트랜지스터가 온되면, 상기 직렬 회로의 출력이 그라운드 레벨로 되어, 제 1 P형 트랜지스터가 온되기 때문에, 상기 제 1 P형 트랜지스터의 드레인의 전위는 완전히 전원 전압 레벨까지 상승된다. 이로써 상기 전원 전압 레벨이 게이트에 공급되는 제 2 P형 트랜지스터가 오프되고 또한 동일전압이 게이트에 공급되는 제 2 N형 트랜지스터가 온되기 때문에, 상기 직렬 회로의 출력은 완전히 그라운드 레벨까지 하강된다. 그 결과, 더 이상 DC 전류가 흐르지 않게 된다.
또한, 상기 본 발명의 상기한 반도체 기억장치는 상기 제 2 반도체 기억장치의 보유 회로에서 제 1 N형 트랜지스터가 제외된 구성으로 이루어지기 때문에, 그 만큼 필요한 소자수를 감소시킬 수 있다.
이상과 같이 본 발명의 반도체 기억장치에 의하면, 플래쉬 셀의 특성및 신뢰성을 변화시키지 않고, 디바이스 출하전에 복수의 전원 전압품중 하나의 절환이 가능해지는 동시에, 상기 장치에 인가되는 전원 전압에서 다른 옵션 회로(예컨대, 용장 정보의 기억용으로 이용되는 회로들)의 안정적인 동작을 보장할 수 있다.
이상 본 발명이 설명되었지만, 여러 가지 방식으로 변경될 수 있음은 명백하다. 이러한 변경은 본 발명의 정신과 범위에서 벗어나는 것으로 간주되지 않으며, 그러한 모든 변경은 첨부된 특허청구의 범위내에 포괄됨이 당업자들에게 명백할 것이다.

Claims (12)

  1. 서로 다른 임게 전압을 가지도록 프로그램된 플로팅 게이트형의 제 1 및 제 2 트랜지스터;
    상기 제 1 및 제 2 트랜지스터가 온됨에 따라 상기 임계 전압들 사이의 차에 근거하는 2진 데이터를 생성하여 상기 2진 데이터를 보유하는 보유 회로; 및
    제 1 전원 전압하에서 동작하고 있을 때는, 셋업 신호가 입력되어 있는 동안 상기 제 1 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편, 그 이외는 상기 제 1 전원 전압을 선택하여, 선택된 상기 전압을 상기 제 1 및 제 2 트랜지스터의 게이트로 출력하고,
    상기 제 1 전원 전압보다 낮은 제 2 전원 전압하에서 동작하고 있을 때는, 상기 셋업 신호가 입력되는 동안 상기 제 2 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편, 상기 제 2 전원 전압이 정상치보다 높게 된 경우에 상기 제 2 전원 전압을 선택하여, 상기 제 1 및 제 2 트랜지스터의 게이트에 상기 선택된 전압을 출력하는 바이어스 전압 절환 회로를 포함하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 보유 회로는 :
    게이트가 서로 접속되어 있고, 전원 전압 레벨과 그라운드 레벨 사이에 제 1 P형 트랜지스터 및 제 1 N형 트랜지스터가 이 순서로 직렬로 접속되어 있고, 제 1 P형 트랜지스터와 제 1 N형 트랜지스터를 접속하는 접속점을 통해 상기 보유 회로의 출력 신호를 반전하여 얻어진 신호를 출력하는 제 1 직렬 회로; 및
    게이트가 서로 접속되어 있고, 전원 전압 레벨과 그라운드 레벨 사이에 제 2 P형 트랜지스터 및 제 2 N형 트랜지스터가 이 순서로 직렬로 접속되어 있고, 제 2 P형 트랜지스터와 제 2 N형 트랜지스터를 접속하는 접속점을 통해 상기 보유 회로의 출력 신호를 출력하는 제 2 직렬 회로를 포함하며,
    상기 제 1 직렬 회로의 출력은 상기 제 2 직렬 회로의 제 2 P형 트랜지스터 및 제 2 N형 트랜지스터의 게이트에 각각 공급되는 한편, 상기 제 2직렬 회로의 출력은 상기 제 1 직렬 회로의 제 1 P형 트랜지스터 및 제 1 N형 트랜지스터의 게이트에 공급되며;
    상기 플로팅 게이트형의 제 1 및 제 2 트랜지스터는, 상기 플로팅 게이트형의 제 1 트랜지스터가 온되면, 제 1 직렬 회로의 출력이 그라운드 레벨로 되고 제 2 직렬 회로의 출력이 전원 전압 레벨이 되는 한편, 상기 플로팅 게이트형의 제 2 트랜지스터가 온되면, 제 2 직렬 회로의 출력이 그라운드 레벨이 되고 제 1 직렬 회로의 출력이 전원 전압 레벨이 되도록 접속되어 있는 반도체기억장치.
  3. 제 2 항에 있어서, 상기 보유 회로의 출력 및 상기 셋업 신호를 수신하여 양자에 대한 논리합 연산을 실행하는 논리합 연산 회로를 더 포함하며,
    상기 바이어스 전압 절환 회로는, 상기 논리합 연산 회로에서 전원 전압 레벨의 신호를 수신한 경우에는 공급된 전원 전압을 상승시켜 얻어진 전압을 선택하며, 그라운드 레벨의 신호를 수신한 경우에는 상기 전원 전압을 선택하는 반도체기억장치.
  4. 서로 다른 임계 전압을 가지도록 프로그램되어 있는 플로팅 게이트형의 제 1 및 제 2 트랜지스터, 및 상기 제 1 및 제 2 트랜지스터가 온됨에 따라 상기 임계 전압들 사이의 차에 근거하는 2진 데이터를 생성하여 상기 2진 데이터를 보유하는 보유 회로로 이루어지는 복수의 기억 회로를 포함하며, 상기 임계 전압은 하나의 기억 회로가 다른 기억 회로와 각각 다르도록 프로그램되어 있고,
    제 1 전원 전압하에서 동작하고 있을 때는, 셋업 신호가 입력되어 있는 동안에 상기 제 1 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편, 그 이외에는 상기 제 1 전원 전압을 선택하여, 상기 선택된 전압을 상기 기억 회로의 제 1 및 제 2 트랜지스터의 게이트에 출력하며,
    상기 제 1 전원 전압보다 낮은 제 2 전원 전압하에서 동작하고 있을 때는, 상기 셋업 신호가 입력되는 동안에는 상기 제 2 전원 전압을 상승시켜 얻어진 전압을 선택하는 한편, 상기 제 2 전원 전압이 정상치보다 높게 된 경우에는 상기 제 2 전원 전압을 선택하여, 상기 기억 회로의 제 1 및 제 2 트랜지스터의 게이트에 상기 선택된 전압을 출력하는 바이어스 전압 절환 회로를 더 포함하는 반도체 기억장치.
  5. 제 1 항에 있어서, 상기 보유 회로는 :
    게이트가 서로 접속되어 있고, 전원 전압 레벨과 그라운드 레벨 사이에 제 2P형 트랜지스터 및 제 2 N형 트랜지스터가 이 순서로 직렬로 접속되어 있고, 제 2 P형 트랜지스터와 제 2 N형 트랜지스터를 접속하는 접속점을 통해 상기 보유 회로의 출력신호를 출력하는 직렬 회로; 및
    게이트가 상기 직렬 회로의 상기 접속점에 접속되고, 소스에 전원 전압 레벨의 전압이 공급되며, 드레인이 상기 제 2 N형 트랜지스터의 게이트에 접속된 제 1 P형 트랜지스터를 포함하고,
    상기 플로팅 게이트형의 제 1 및 제 2 트랜지스터는,
    상기 플로팅 게이트형의 제 1 트랜지스터가 온되면, 상기 제 1 P형 트랜지스터의 소스의 전위가 그라운드 레벨로 되고 상기 직렬 회로의 출력은 전원 전압 레벨로 되며,
    상기 플로팅 게이트형의 제 2 트랜지스터가 온되면, 상기 직렬 회로의 출력이 그라운드 레벨로 되고, 상기 제 1 P형 트랜지스터의 소스의 전위가 전원 전압 레벨로 되도록 접속되어 있는 반도체 기억장치.
  6. 제 1 플로팅 게이트형 트랜지스터, 제 2 플로팅 게이트형 트랜지스터, 및 2진 데이터를 보유하는 데이터 보유부를 포함하며, 상기 제 1 플로팅 게이트형 트랜지스터의 게이트와 제 2 플로팅 게이트형 트랜지스터의 게이트를 접속하고 상기 제 1 플로팅 게이트형 트랜지스터에 저장된 전하량을 상기 제 2 플로팅 게이트형 트랜지스터에 저장된 전하량과 다르게 함으로써 상기 제 1 및 제 2 플로팅 게이트형 트랜지스터의 임계 전압들 사이의 차에 따라 2진 데이터를 보유하며,
    제 1 전원 전압으로 동작하는 경우에는 제 1 논리 레벨을 출력하고, 제 1 논리 레벨보다 낮은 제 2 전원 전압으로 동작하는 경우에는 제 2 논리 레벨을 출력하며,
    상기 출력이 제 1 논리 레벨인 경우에는 상기 제 1 및 제 2 플로팅 게이트형의 트랜지스터의 게이트에 제 1 전원 전압을 공급하며,
    상기 출력이 제 2 논리 레벨인 경우에는 상기 제 1 및 제 2 플로팅 게이트형의 트랜지스터의 게이트에 제 2 전원 전압을 상승시켜 얻어진 전압을 공급하도록 설계된 제어회로를 더 포함하는 반도체 기억장치.
  7. 제 6 항에 있어서, 상기 데이터 보유부는 2개의 직렬 회로로 된 병렬 회로를 포함하며, 상기 직렬 회로들중 하나는 제 2 도전형의 제 1 트랜지스터와 제 1 도전형의 제 3 트랜지스터로 구성되며, 다른 직렬 회로는 제 2 도전형의 제 2 트랜지스터와 제 1 도전형의 제 4 트랜지스터로 구성되고,
    상기 제 2 도전형의 제 1 트랜지스터와 상기 제 1 도전형의 제 3 트랜지스터의 게이트가 제 2 도전형의 제 2 트랜지스터와 제 1 도전형의 제 4 트랜지스터를 접속하는 접속점에 접속되고;
    상기 제 2 도전형의 제 2 트랜지스터와 상기 제 1 도전형의 제 4 트랜지스터의 게이트는 상기 제 2 도전형의 제 1 트랜지스터와 제 1 도전형의 제 3 트랜지스터를 접속하는 접속점에 접속되며,
    상기 제 2 도전형의 제 1 및 제 2 트랜지스터에 전원 전압이 인가되며, 상기제 1 도전형의 제 3 및 제 4 트랜지스터에는 그라운드 전압이 인가되는 반도체 기억장치.
  8. 제 6 항에 있어서, 상기 데이터 보유부의 출력이 상기 제 1 및 제 2 플로팅 게이트형의 트랜지스터의 게이트 전압을 제어하는 바이어스 전압 절환 회로에 보내지는 반도체 기억장치.
  9. 제 8 항에 있어서, 상기 데이터 보유부의 출력 및 셋업 신호의 논리합 연산 결과가 상기 바이어스 전압 절환 회로에 공급되는 반도체 기억장치.
  10. 제 8 항에 있어서, 상기 바이어스 전압 절환 회로는, 상기 논리합 연산결과가 제 1 논리 레벨인 경우에는 상기 제 1 및 제 2 플로팅 게이트형의 트랜지스터의 게이트에 제 1 전원 전압을 공급하는 한편, 상기 논리합 출력이 제 2 논리 레벨인 경우에는 상기 제 1 및 제 2 플로팅 게이트형의 트랜지스터의 게이트에 제 2 전원 전압을 상승시켜 얻어진 전압을 공급하는 반도체 기억장치.
  11. 제 9 항에 있어서, 상기 바이어스 전압 절환 회로는, 상기 논리합 연산결과가 제 1 논리 레벨인 경우에는 상기 제 1 및 제 2 플로팅 게이트형의 트랜지스터의 게이트에 제 1 전원 전압을 공급하는 한편, 상기 논리합 출력이 제2 논리 레벨인 경우에는 상기 제 1 및 제 2 플로팅 게이트형의 트랜지스터의 게이트에 제 2 전원 전압을 상승시켜 얻어진 전압을 공급하는 반도체 기억장치.
  12. 제 6 항에 있어서, 상기 데이터 보유부는 직렬 회로 및 제 2 도전형의 제 2 트랜지스터로 된 병렬 회로를 포함하며, 상기 직렬 회로는 제 2 도전형의 제 1 트랜지스터와 제 1 도전형의 제 3 트랜지스터로 구성되며 :
    제 2 도전형의 상기 제 1 트랜지스터 및 제 1 도전형의 제 3 트랜지스터의 게이트는 제 2 도전형의 제 2 트랜지스터의 드레인에 접속되며;
    제 2 도전형의 제 2 트랜지스터의 게이트는 상기 제 2 도전형의 제 1 트랜지스터와 제 1 도전형의 제 3 트랜지스터를 접속하는 접속점에 접속되며;
    상기 제 2 도전형의 제 1 및 제 2 트랜지스터에 전원 전압이 인가되며;
    상기 제 1 도전형의 제 3 트랜지스터에 그라운드 전압이 인가되는 반도체 기억장치.
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