KR100782616B1

KR100782616B1 - 메모리 칩 상의 발생기 시스템을 제어하는 제어기, 메모리 칩 상의 원격 시스템을 제어하는 제어기 및 메모리 칩 상의 발생기 시스템을 제어하는 방법

Info

Publication number: KR100782616B1
Application number: KR1020027012305A
Authority: KR
Inventors: 바인푸르트너올리버
Original assignee: 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority date: 2000-03-23
Filing date: 2001-03-14
Publication date: 2007-12-06
Also published as: TW502258B; EP1266379B1; US6141284A; KR20020088084A; WO2001071721A3; DE60103623T2; EP1266379A2; DE60103623D1; WO2001071721A2

Abstract

메모리 칩 상의 발생기 시스템을 제어하는 플렉시블한 프로그램 가능한 제어기(100)에 있어서, 제어기는 다수 X 개의 상태를 포함하는 상태도에 따라 상태 머신으로서 동작한다. 상태 저장 소자(106)는 리셋 상태, 리셋 신호나 연관된 보수 셋 신호를 발생시키기 위하여 상태도에서 현재 상태에서 다음 상태로의 변화, 또는 다수 X 개의 상태의 다음 상태를 위하여 참 상태 신호와 보수 참 상태 신호로 구성된 다수 X 개의 변경된 상태 출력 신호에 응답한다. 출력 장치(108)는 발생기 시스템을 제어하기 위하여 리셋 신호 및 보수 셋 신호 또는 리셋 상태 중 하나의 상태 또는 다음 상태와 연관된 M 개의 출력 신호(OUT0-OUT4) 중 별개의 기설정된 신호를 생성하도록 상태 저장 소자로부터 출력된 다수 X 개의 변경된 상태 출력 신호 중 참 출력 신호 및 보수 참 상태 신호에 응답한다.

Description

메모리 칩 상의 발생기 시스템을 제어하는 제어기, 메모리 칩 상의 원격 시스템을 제어하는 제어기 및 메모리 칩 상의 발생기 시스템을 제어하는 방법{METHOD AND APPARATUS FOR AN IMPROVED RESET AND POWER-ON ARRANGEMENT FOR A DRAM GENERATOR CONTROLLER}

본 출원은 동일 발명자와 동일 양수인에 의한 1998년 3월 27일자 출원된 미국 출원 제 60/079,717호의 분할 출원 및 1999년 2월 22일자 출원된 미국 출원 제 09/253,996호와 관련되어 있다.

또한, 본 출원은 동일 발명자와 동일 양수인에 의한 동일자 출원 중인 "동적 램 발생기 제어기를 위한 플렉시블 제어기를 위한 방법 및 장치", "동적 램 발생기 제어기를 위한 출력 장치를 포함한 플렉시블 제어기를 위한 방법 및 장치" 그리고 "동적 램 발생기 제어기의 용이한 상태 확인을 위한 방법 및 장치"와 관련되어 있다.

본 발명은 메모리 칩 내에서 발생기 시스템을 위한 플렉시블 제어기에 사용되는 출력 장치와 관련되어 있으며, 발생기 시스템에 쉽게 적용할 수 있어 제어기 동작에서 빠른 "최종 시점 변경(last-minute-changes)"을 가능하게 하며 리셋 상태에서도 출력 신호 제어를 행하여 상태도(state diagram)에서 최초 상태를 모두 이용할 수 있도록 한다.

최근의 동적 램 칩은 다수의 발생기 회로에 의해 발생되는 칩 상의 여러가지 다른 전압(예를 들어, 10가지 이상)을 갖는다. 이러한 전압은 칩 상에서 여러가지 동작 블럭에 예를 들어, 센스 증폭기와 워드 라인 구동기를 위한 동작 전류를 제공하는 몇 가지의 전압 뿐만 아니라 예를 들어, 수신 회로와 바이어스 전류를 발생하기 위한 몇 가지의 기준 전압을 포함한다. 이와 같은 전압은 다수의 발생기 회로에 의하여 외부에서 공급되는 전압을 이용하여 생성된다.

전압 발생 회로에는 기본적으로 다음과 같은 세가지 동작 모드가 있다. 이러한 형태에는 (1) 정상 동작 단계, (2) 시험 및 고온 검사(burn-in) 단계, 그리고 (3) 파워 온 단계가 있다. 각각의 모드에서 발생기 시스템은 다른 방식으로 작동되며, 특정 방법으로 제어될 필요가 있다. 발생기 시스템을 위한 제어기는 각각의 다양한 모드에 대하여 모든 발생기의 기능을 적절히 조절할 수 있어야 한다. 상술하면, 동적 램 칩에 외부로부터 전압(VEXT)이 공급되면, 발생기 시스템은 파워 온 단계로 진입한다. 파워 온 단계 이후 동적 램 칩의 모든 전압은 안정되고, 발생기 시스템(그리고 모든 칩)은 정상 동작 단계로 진입한다. 고온 검사와 시험을 위해서는 다수의 기능이 발생기 시스템에 부가된다.

문제는 발생기 시스템의 모든 논리 동작과 발생기 시스템의 제어가 비교적 복잡하다는데 있다. 이것은 모든 하위 시스템으로 구성되는 설계의 후반부에서 더욱 그러하며, 제어기의 논리 기능에서의 변화가 반드시 요구된다. ZEUS DD1으로 알려진 최근의 1 기가비트 칩에서는 발생기 시스템의 논리 제어 기능은 전압 발생 기능과 완전히 분리되어 있다. 발생기 시스템의 논리 동작은 디지털 제어기(유한 상태 머신, a finite state machine)의 형태로 구현된다. 유한 상태 머신을 구현하기 위하여, 통합적 설계와 배치가 1 기가 바이트 동적 랜덤 액세스 메모리(DRAM) 칩에 사용된다. 위의 논리 동작은 진리표에서 확인할 수 있으며, 개별적인 소프트웨어 도구를 사용하여 짧은 시간 내에 자동적으로 회로를 만든다는 개념이다. 따라서, 제어기의 변화와 수정은 설계의 후반 단계에서도 이론적으로는 몇 시간 내에 이루어질 수 있다.

기존 해법의 문제점은 통합 설계 도구나 통합 배치 도구로 플렉시블하며 빠른 제어기의 설계를 제공하기 위해 발생하는 많은 문제점에 대한 해법을 제공할 수 없다는 것이다. 예를 들어, 통합 설계 도구는 도구의 조절과 기능을 학습하기 위해 많은 시간이 요구되며, 이 도구는 문제의 해결을 위한 수정과 필요한 문제 해결을 위해 필요한 작업을 수동적으로 행한다. 통합 배치 도구는 오류를 포함한 결과를 생성하며 수동적인 조사와 수정을 필요로 한다. 뿐만 아니라, 수동적인 수정을 필요로 하는 임계 경로를 위한 통합적 배치를 수동으로 검사하는 것이 요구되는 특정 전압을 생성하기 위하여 도구에 입력에 대한 시간 제한을 제공하지 못한다. 또한, 제어기가 리셋되면 출력 신호는 적절히 정의되지 않는다. 그러므로, 제어기의 논리 동작에 있어서의 변화를 매우 빠르며 체계적인 방식에 의해 얻을 수 있으며, 또한 출력 신호가 제어기의 리셋 기간 동안 적절히 정의될 수 있도록 하는 기술을 제공하는 것이 바람직하다.

본 발명은 발생기 회로를 위한 매우 플렉시블한 제어기 회로를 제공함으로써, 특정 발생기 시스템에 용이하게 적용되어 발생기 회로 동작의 최종 시점 변경을 가능하게 하며, 제어기의 리셋 기간 동안 출력 신호가 적절히 정의될 수 있는 기능을 하도록 한다.

본 발명은 적응적인 메모리 칩에서 발생기 시스템을 위한 제어기에서 사용되는 향상된 출력 장치와 관련되어 있으며, 발생기 시스템에 쉽게 적응될 수 있으며 제어기 동작에 있어서 빠른 "최종 시점 변경"을 가능하게 하며, 리셋 상태에서도 상태도의 최초 상태를 모두 이용할 수 있도록 하는 출력 신호 제어를 제공할 수 있다.

본 발명의 일 관점에서, 본 발명은 메모리 칩 상의 발생기 시스템을 제어하는 제어기에 관한 것으로, 다수 X 개의 상태를 포함하는 상태도에 따라 상태 머신으로서 작동하는 제어기에 관한 것이다. 제어기는 상태 저장 소자와 출력 장치로 구성되어 있다. 상태 저장 소자는 상태도의 현재 상태에서 다수 X 개의 상태의 다음 상태에 대한 참 상태 신호와 참 상태 신호의 보수로 구성된 변경된 다수 X 개의 상태 출력 신호를 발생하기 위한 다수 X 개의 상태의 다음 상태로 변화됨을 나타내는 입력 신호에 응답한다. 또한 상태 저장 소자는 리셋 신호와 셋 출력 신호의 보수를 발생하기 위한 외부 소스로부터 수신된 비동기 리셋 신호에 응답한다. 출력 장치는 참 상태 신호와 변경된 다수 X 개의 상태 출력 신호에서 참 상태 신호의 보수에 반응하며, 발생기 시스템을 제어하기 위한 리셋 신호 그 다음 상태와 연관된 M 개의 각 출력 신호를 위해 선택적으로 별개의 기설정된 값을 생성하기 위하여 상태 저장 소자로부터 출력된 리셋 신호와 셋 출력 신호의 보수에 반응한다.

다른 관점에서는, 본 발명은 다수 X 개의 상태를 포함하는 상태도에 따라 메모리 칩 상의 원격 시스템을 제어하기 위한 제어기에 관한 것이다. 제어기는 평가 장치, 상태 저장 소자, 그리고 출력 장치로 구성되어 있다. 평가 장치는 일정시점에서 다수 X 개의 상태 신호 중 단지 하나의 신호와 연관된 원격 소자로부터 제어기로 입력된 다수 N 개의 신호 중 단지 하나의 신호만을 평가한다. 평가 장치는 반대로 하나의 상태 신호와 다른 하나의 입력 신호가 기설정된 논리 조건에 해당할 경우 상태도에서 다음 상태로 진입하기 위한 기설정된 논리 값을 갖는 다수 Y 개의 출력 신호 중 하나를 발생한다. 상태 저장 소자는 외부에서 공급되는 비동기 리셋 신호와 각각 (a) 리셋 및 셋 신호의 보수, (b) 참 상태 신호와 다수 X 개의 상태의 다음 상태를 위한 참 상태 신호의 보수로 구성된 변경된 다수 X 개의 상태 출력 신호 중 하나를 발생하기 위해 평가 장치로부터 기설정된 논리 값을 갖는 다수 Y 개의 출력 신호에 응답한다. 참 상태 신호는 상태도에서 현재 상태로부터 다수 X 개의 상태의 다음 상태로 변화하였음을 나타내는 평가 장치로 복귀 전환된다. 출력 장치는 리셋 또는 셋 신호의 보수 중 하나에 응답하며, 제어기 시스템을 제어하기 위하여 다음 상태의 리셋 상태와 연관된 M 개의 출력 신호 각각에 대한 별개의 기설정된 논리 값을 선택적으로 발생하기 위하여 상태 저장 소자로부터 변경된 다수 X 개의 상태 출력의 참 상태 신호와 변경된 다수 X 개의 상태 출력 신호에 응답한다.

본 발명의 또 다른 관점에서, 본 발명은 다수 X 개의 상태를 포함하는 상태도에 따라 상태 머신으로 동작하는 제어기를 갖는 메모리 칩 상의 발생기 시스템을 제어하는 방법에 관한 것이다. 첫번째 단계로, (a) 리셋 및 셋 신호의 보수, (b) 참 상태 신호와 다수 X 개의 상태의 다음 상태를 위한 참 상태 신호의 보수 중 하나가 (a) 비동기 리셋 신호, (b) 상태도에서 현재 상태에서 다수 X 개의 상태의 다음 상태로의 변화로 구성된 그룹 중 하나의 상태를 나타내는 입력 신호에 대응하여 각각 생성된다. 두번째 단계로 출력 장치는 (a) 리셋 신호와 셋 신호의 보수, (b) 상태 저장 소자로부터 제 1 단계에서 생성된 변형된 다수 X 개의 상태 출력 신호에서 참 상태 신호와 참 상태 신호의 보수 중 하나에 응답한다. 출력 장치는 반대로 발생기 시스템을 제어하기 위한 리셋 신호와 다음 상태 중 활성화된 하나와 연관된 M 개의 출력 신호를 위한 별개의 기설정된 논리 값을 생성한다.

본 발명은 첨부된 도면 및 청구항과 함께 후술하는 상세한 설명을 통하여 보다 잘 이해될 수 있을 것이다.

도 1 은 예를 들어 종래 기술인 1 기가 비트 동적 랜덤 액세스 메모리 칩의 발생기 시스템을 제어하는 발생기 제어기의 상태 머신으로 사용되는 발생기 제어기의 일반적인 상태도를 도시하고 있다.

도 2 와 3 은 2 개의 논리적 AND 결합 입력 변수에 대한 제 1 상태에서 제 2 상태로의 전이를 나타내는 일부 상태도의 장치를 각각 예시적으로 도시하고 있다.

도 4 와 5 는 2 개의 논리적 OR 결합 입력 변수에 대한 제 1 상태에서 제 2 상태로의 전이를 나타내는 일부 상태도의 장치를 각각 예시적으로 도시하고 있다.

도 6 과 7 은 제 1 상태에서 2 개의 잠재적으로 후속하는 제 2 및 제 3 상태로의 조건부 분기를 나타내는 일부 상태도의 장치를 각각 예시적으로 도시하고 있다.

도 8 과 9 는 3 개의 상태가 동일한 후속 상태를 갖는 일부 상태도에서 상태 전이를 각각 예시적으로 도시하고 있다.

도 10 은 본 발명에 따른 동적 랜덤 액세스 메모리의 발생기 시스템을 위한 제어기의 계통도를 도시하고 있다.

도 11 은 본 발명에 따른 도 10 에 도시된 제어기의 일부를 형성하는 예시적인 상태 저장 소자에 사용하기 위한 다수의 해당하는 셋-리셋-매스터-슬레이브 플립 플롭 중 하나의 회선도를 예시적으로 도시하고 있다.

도 12 는 본 발명에 따른 도 10 에 도시된 제어기의 일부를 형성하는 평가 장치의 회선도를 예시적으로 도시하고 있다.

도 13 은 도 12 에 도시된 예시적 평가 장치의 동작과 구조를 설명하기 위한 상태도를 도시하고 있다.

도 14 는 본 발명에 따른 도 10 에 도시된 제어기의 일부를 형성하는 예시적인 전이 장치를 설명하기 위한 회선도를 도시하고 있다.

도 15a 와 15b 는 본 발명에 따른 도 10 에 도시된 제어기의 일부를 형성하는 예시적 출력 장치를 설명하기 위한 회선도를 도시하고 있다.

도 16a 와 16b 는 본 발명에 따른 도 13 에 도시된 바와 같이 5 개의 상태로 구성된 예시적인 선형 상태도의 동작을 설명하기 위하여 도 11, 12, 14 에 도시된 상태 저장 소자, 평가 장치 그리고 이전 장치를 위한 회로를 포함하는 도 10 에 도시된 예시적 제어기의 전체적인 장치를 도시하고 있다.

도 17 은 본 발명에 따라 도 13 에 도시된 제어기가 예시적인 선형 상태도를 구현함에 따라 상태 0-4 만이 수신되는 상태에서 도 16a 및 16b 에 도시된 예시적인 제어기의 가상 실험 결과를 시간에 따라 도시하고 있다.

도 18 은 본 발명에 따라 도 12 와 14 에 도시된 평가 장치 및/또는 전이 장치에서 사용될 수 있는 일부 행렬의 장치를 각각 예시적으로 도시하고 있다.

다수의 도면에서 동일한 참조 번호는 동일한 구성 요소를 나타낸다.

도 1 은, 예를 들어 종래 기술인 1 기가비트 동적 랜덤 액세스 메모리 칩(도시 안됨)을 위한 발생기 시스템(도시 안됨)을 제어하는 발생기 제어기의 상태 머신으로 사용되는 일반적인 형태의 상태도(10, 점선 사각형으로 도시됨)를 도시하고 있다. 상태도(10)는 원 11-43 내에 각각 S1-S33으로 표시된 33개의 상태를 갖는다. 상태도(10)는 단순한 예에 불과하며, 상태 머신은 제어되는 발생기 시스템에 따라 상태도를 경유하는 임의의 논리 동작이나 경로를 가질 수 있다. 따라서, 상태도는 상태 머신이 연관된 동적 램 칩 상에서 발생기 시스템 동작 형태의 각각에 대하여 적절한 제어 시퀀스를 갖도록 임의 개의 상태가 기설정된 시퀀스로 정렬될 수 있다. 상태도(10)에서는, 각각의 상태(S1-S33)는 특정 함수가 이행되는 상태를 말하며, 특정 상태의 출력에서 "C"는 다른 상태로 전이되는 경우 기설정된 조건이 반드시 일어남을 의미한다.

일반적인 동작에서, 외부 공급 전압이 파워 업하여 동적 램 칩에 공급될 때, 상태 머신은 원(11) 내의 상태(S1)로 표시된 리셋 상태로 진입한다. 상태 머신이 상태(S1)에서 초기화되면, 일반적으로 상태 머신은 파워 업 모드에 들어가고, 원(12-24)으로 도시된 각각 상태(S2-S24)의 순서를 따라 진행한다. 상태(S2-S24)를 따라 파워 업 시퀀스, 예를 들어 모든 발생기 하위 시스템이 순차적으로 기동되도록 조절한다. 상술하면, 상태 머신이 상태도(10)를 경유하여 진행함에 따라, 상태(S2-S24) 중 기설정된 상태는 발생기 시스템(도시 안됨) 내의 한 개 또는 그 이상의 하위 시스템을 기동한다. 상태도(10) 내의 모든 조건부 전이는 그 상태의 나가는 쪽 화살표 옆에 "C"라는 표시가 되어 있다. "C"는 한 개 또는 이상의 입력 신호(도시 안됨)가 요구되는 값, 예를 들어 입력 신호가 "로우"(일반적으로 0) 또는 "하이"(일반적으로 1) 상태에 있거나, 특정 문턱 수준에 도달할 때까지 특정 상태를 유지한다는 것을 의미한다. 이후에 비로소 다음 상태로의 전이가 일어난다.

원(11)의 리셋 상태(S1)가 되면, 조건 "C"가 상태(S1)의 출력에 나타나있지 않으므로, 조건없이 원(12)의 상태(S2)로의 전이가 일어난다. 원(12)의 상태(S2)에서 상태도(10)의 시퀀스는 상태(S2)의 출력에 표시된 것과 같이 특정 조건 "C"가 발생할 때까지 상태(S2)에 남아 있다. 상태 머신에 의해 조건 "C"가 감지 되면, 상태 머신은 원(13)의 상태(S3)로 진행한다. 상태(S3)의 출력은 원(14)의 상태(S4)로 전이하기 전에 요구되는 입력 신호에 조건이 없으므로, 예를 들어 단지 기설정된 지연만을 유발할 수 있다. 상태(S4) 역시 원(15)의 상태(S5)로의 이전에 조건이 없으므로 예를 들어 발생기 시스템 내의 기설정된 발생기를 기동할 수 있다. 상태 머신이 상태도(10)를 따라 진행하므로, 이것은 예를 들어 발생기 하위 시스템을 제어하는 특정 값을 갖는 20개의 출력 신호(도시 안됨)를 생성한다. 파워 업 시퀀스의 마지막으로 상태 머신은 원(34)의 상태(24)가 나타내는 아이들(idle) 모드에 머무른다. 특정의 시험 또는 셋 작업이 필요한 경우에는, 상태 머신은 원(35-43)의 상태(S25-S33)의 개별적인 순차열의 일부 또는 전부를 통하여 이전하고, 이후 원(34)의 상태(S24)의 아이들 모드로 돌아온다.

설계마다 상태도의 구조에 여러가지 다른 점이 있고 또한 보다 나은 설계를 위하여 부가되는 기능들이 기대되지만, 상태도(10)는 동적 램 칩의 발생기 제어기에 있어서 가장 일반적인 형태로 볼 수 있다. 일반적인 상태도(10)는 다음과 같은 점에서 특징이 있다. 먼저, 대부분의 상태가 하나의 선행 상태와 하나의 후행 상태를 갖는 다는 점에서 상태도의 대부분에 걸쳐 선형 구조를 갖는다. 두번째로, 후속 분기가 일어나는 대부분의 경우(하나의 상태에 1 개 이상의 잠재적 후속 상태를 갖는 경우) 2 개 이하의 후속 상태를 갖는다. 세번째로, 선행 분기가 일어나는 대부분의 경우, 각 상태 별로 2 개 이하의 잠재적 선행 상태를 갖는다. 네번째로, 두 개의 상태 사이에서 발생하는 대부분의 조건부 전이는 하나의 입력 변수에 따른다. 다섯번째로, 상태도(10)는 일반적으로 40 에서 60 개의 상태를 가지며, 10 개에서 20 개의 입력 신호, 20 에서 25 개의 출력 신호를 갖는다.

본 발명에 따른 범용 프로그램 가능 상태 머신을 구현하기 위하여 상태 머신은 상태도에서 가장 기본적인 구성 요소와 기설정된 변환으로 구성된다. 이러한 상태 머신의 기본적인 구조는 (a) 모든 상태에 있어서 오직 하나의 입력 신호만이 평가되어 모든 상태가 오직 하나의 조건부 후속 상태를 가질 수 있는 것을 의미하는 하나의 출력 조건(C)을 갖는 상태와 (b) 2 개 이하의 선행 상태를 갖는 상태로만 구현된다.

도 2 와 도 3 은 논리적으로 AND 결합된 2 개의 입력 변수(도시 안됨)에 대하여 상태 1(S1)에서 상태 2(S2)로의 전이를 위하여 부분적인 상태도를 각각 예시적으로 도시하고 있다. 도 2 에서는 제 1 및 제 2 입력 변수는 상태(S1)에서 각각 평가되고 제 1 및 제 2 변수가 기설정된 조건 C1 AND C2를 충족할 때에 한하여 상태(S1)에서 상태(S2)로의 전이(51)가 일어난다. 이와 같은 기설정된 조건(C1 AND C2)이 발생하여, 상태 머신에서 입력 변수가 기설정된 조건(C1 AND C2)이 충족되었음을 확인 할때까지 상태(S1)는 루프(50)로 표시된 바와 같이 연속적으로 제 1, 2 입력 변수의 조건을 재평가한다. 이후 상태(S2)로의 전이가 이행된다.

도 3 에는 도 2 에 도시된 장치가 상태(S1)로부터 중간 상태(Si)로의 제 1 전이(54)와 상태(Si)로부터 상태(S2)로의 제 2 전이(55), 2 개의 전이의 연속으로 변환된 장치가 도시되어 있다. 이 장치에서는, 각각의 전이(54, 55)는 오직 하나의 조건을 충족시키는 오직 하나의 입력 변수(도시 안됨)에 따라 일어한다. 상술하면, 제 1 입력 변수는 기설정된 조건(C1, 예를 들어 입력 변수가 하이)을 충족할 때까지 상태(S1)에 제공되고, 루프(56)로 표시된 바와 같이 연속적으로 평가된다. 조건이 충족되면 상태도에서 상태(Si)로의 전이가 발생한다. 상태(Si)는 제 2 변수가 기설정된 조건(C2, 예를 들어 입력 변수가 하이)을 충족시킬 때까지 계속해서 제 2 입력 변수를 평가한다. 이 조건이 충족되면 상태(Si)에서 상태(S2)로의 전이가 발생한다. 도 2 와 3 에 도시된 각각의 상태(S2)로의 전이는 전이 발생 전에 조건(C1 AND C2)이 충족되어야만 상태(S2)로의 전이가 일어난다. 도 2 와 도 3 의 차이는 연관된 상태 머신을 구현함에 있어서 도 3 에 도시된 장치가 보다 간단한 하드웨어로 구현될 수 있다는 점이다.

도 4 와 5 는 두 개의 논리적으로 OR 결합된 입력 변수에 의하여 제 1 상태에서 제 2 상태로의 전이를 나타내는 일부 상태도의 장치를 각각 예시적으로 도시하고 있다. 도 4에서 상태(S1)는 각각 제 1, 제 2 변수(도시 안됨)를 평가한다. 제 1 또는 제 2 변수가 기설정된 조건(C1 OR C2)을 각각 충족하면, 상태(S1)에서 상태(S2)로의 전이가 발생한다. 이와 같은 기설정된 조건(C1 OR C2)이 존재하고 상태(S1)에서 입력 변수가 기설정된 조건(C1 OR C2)이 충족 되었음을 확인할 때까지, 상태(S1)는 루프(61)로 표시된 것과 같이 계속해서 제 1 변수와 제 2 변수의 조건을 재평가한다.

도 5는 도 4에 도시된 장치를 제 1 및 제 2 입력 변수(도시 안됨)를 병렬적으로 평가하여 세가지 상태(S1, Si, S2)의 장치로 변환한 장치를 도시하고 있다. 상태(S1)는 제 1 입력 변수를 평가하여 제 1 입력 변수가 조건(C1)을 만족하는지를 결정하고, 상태(Si)는 제 2 입력 변수를 평가하여 제 2 입력 변수가 조건(C2)을 만족하는지를 결정한다. 먼저 상태(S1)가 조건(C1)을 만족하는지를 판단하여 조건(C1)이 충족되면, 상태 머신은 즉시 상태(S2)로 이동한다. 만약 조건(C1)이 상태(S1)에서 충족되지 않으면, 반전된 C1 신호가 경로(64)를 통하여 상태(Si)에 전달되고, 상태(Si)는 제 2 입력 변수을 평가하여 제 2 입력 변수가 조건(C2)를 만족하는지를 판단한다. 상태(Si)에서 조건(C2)가 만족되면 상태 머신은 상태(S2)로 전이한다. 만약 조건(C2)가 만족되지 않으면, 제어 신호는 경로(66)을 통하여 상태(Si)에서 상태(S1)로 되돌아 간다. 이와 같은 상태(S1)와 상태(Si) 사이의 이동은 조건(C1 OR C2) 중 하나가 만족될 때까지 반복된다. 도 5 에 도시된 전이 규칙은 상태(S1)와 상태(Si) 사이에 병렬적인 중간 상태를 더 포함시켜 2 이상 변수가 OR 결합된 입력 변수인 경우로 확장할 수 있다. 이러한 장치에 의하여 상태(S2)로 전이하기 전에 하나의 입력 변수가 전술한 조건 "C"를 만족할 때까지 상태 머신은 모든 중간 단계(상태 S1, Si)를 경유하며 순환하게 된다. 도 4 와 도 5 에 도시된 장치의 차이점은 상태 머신과 관련된 하드웨어의 구현에 있어서 차이가 있고, 도 5에 도시된 장치가 보다 간단하다는 점이다.

도 6 과 도 7 에는 제 1 상태(S1)로부터 두개의 잠재적인 후속 제 2 및 제 3 상태(S2, S3)로 조건부 분기를 나타내는 일부의 상태도에서 각 상태 전이가 예시적으로 도시되어 있다. 도 6 에서 상태(S1)는 제 1 및 제 2 입력 변수(도시 안됨)를 평가하고, 제 1 입력 변수가 조건(C1)을 만족하면 상태 머신은 상태(S2)로 전이한다. 제 1 입력 변수가 조건(C1)을 만족하지 못하고 제 2 입력 변수가 조건(C2)을 만족하면 상태 머신은 상태(S1)에서 상태(S3)로 전이한다. 제 1 입력 변수와 제 2 입력 변수가 모두 각각 조건(C1, C2)을 만족하지 못하면 조건(C1) 또는 조건(C2)이 충족되어 상태(S2) 또는 상태(S3)로 각각 전이될 때까지 상태(S1)는 루프(70)로 표시된 순차열을 반복한다.

도 7 에는 도 6 에 도시된 장치가 2 개의 입력 변수(도시 안됨)가 병렬적으로 평가되는 4 개의 상태(S1, SI, S2, S3)를 갖는 장치로 변환된 장치를 도시하고 있다. 최초 상태(S1)는 조건(C1)이 충족되는 지를 검사하고, 만약 조건(C1)이 충족되면 상태 머신은 즉시 상태(S2)로 전이한다. 조건(C1)이 상태(S1)에서 충족되지 않으면, 반전된 C1 신호가 경로(74)를 통하여 상태(Si)로 보내져 상태(Si)가 제 2 입력 변수가 조건(C2)을 충족시키는 지를 검사하게 한다. 조건(C2)가 충족되면 상태 머신은 상태(S3)로 전이한다. 조건(C2)가 충족되지 않으면 제어 신호는 경로(76)을 통하여 상태(Si)에서 상태(S1)으로 되돌아 간다. 상태(S1)와 상태(Si) 사이의 순환은 조건(C1 또는 C2) 중 하나가 충족될 때까지 반복된다. 이러한 전이 규칙은 병렬적으로 중간 상태(Si)를 부가함으로써 2 이상의 잠재적 후속 상태를 갖는 경우로 확장 될 수 있다. 이러한 장치에서 상태 머신은 2 이상의 입력 변수 중 하나의 변수가 상태 머신이 대응하는 다음 상태로 넘어가기 전에 조건(C)을 만족시킬 때까지 모든 중간 단계(Si)를 경유하며 순환한다.

도 8 과 도 9 는 3 가지 상태(S1, S2, S3)가 공통의 후속 상태(S4)를 갖는 일부의 상태도에서 상태 전이를 각각 예시적으로 도시하고 있다. 도 8에서 제 1, 제 2, 제 3 입력 변수(도시 안됨)는 상태(S1, S2, S3)에서 각각 병렬적으로 평가된다. 만약 상태(S1)에서 제 1 입력 변수가 조건(C1)을 만족하면, 상태 머신은 곧바로 상태(S4)로 전이한다. 이와 유사하게, 만약 상태(S2, S3)가 제 2 또는 제 3 입력 변수가 각각 해당하는 조건(C2, C3)을 만족시키면, 상태 머신은 즉시 상태(S4)로 전이한다.

도 9 에서는 도 8 에 도시된 장치를 5 개의 상태(S1, S2, Si, S3, S4)를 갖는 장치로 변환한 장치를 도시하고 있다. 상태(S1, S2, S3)에서 제 1, 제 2, 제 3 입력 변수가 병렬적으로 평가된다. 먼저 상태(S1)에서 조건(C1)이 충족되는 지를 검사하고, 만약 조건(C1)이 충족되면 상태 머신은 즉시 상태(S4)로 전이한다. 상태(S2)는 조건(C2)이 충족되는 지를 검사하여 만약 조건(C2)이 충족되면 상태 머신은 즉시 상태(Si)로 전이한다. 마찬가지로, 상태(S3)가 조건(C3)에 충족되는 지를 검사하여 조건(C3)이 충족되면 상태 머신은 곧바로 상태(Si)로 전이한다. 상태(S2 및/또는 S3)로 부터 전이를 감지하면 조건없이 상태(Si)에서 상태(S4)로의 전이가 발생한다.

도 2-8 은 기본적인 몇 개의 하드웨어 구성요소로 이루어진 도 3, 5, 7, 9에 도시된 것과 같이 범용 상태도를 제공하는 변환을 도시하고 있다. 도 2, 4, 6, 8(이것은 복잡한 조건을 포함한다)로부터 도 3, 5, 7, 9(연속적인 간단한 조건을 포함한다)로의 변환은 하나 또는 그 이상의 중간 단계(Si)가 삽입된다는 단점이 있다. 도 3, 5, 7, 9에 도시된 장치는 (a) 모든 출력 상태에서 오직 하나의 입력 신호만이 평가되며 이에 따라 모든 상태가 오직 하나의 조건부 후속 상태를 가지는 1 출구 조건(C)을 갖는 상태와 (b) 오직 2 개의 선행 상태를 갖는 상태로 이루어지는 다양한 기본 구성 요소로 이루어진다는 장점이 있다.

도 10 은 본 발명에 따라 예를 들어 동적 랜덤 액세스 메모리 칩(도시 안됨)의 발생기 시스템(도시 안됨)을 위한 일반적인 제어기(100, 점선 사각형 내에 도시됨)의 구성 요소를 도시하고 있다. 제어기(100)는 평가 장치(102), 전이 장치(104), 상태 저장 소자(106), 출력 장치(108) 그리고 굵은 선으로 표시된 버스(101, 103, 105, 107, 109)로 구성되어 있다. 평가 장치(102)는 버스(101, 107)를 통하여 입력 신호를 수신하고 버스(103)를 통하여 전이 장치(104)로 전달되는 출력 신호를 발생한다. 전이 장치(104)는 평가 장치(102)로부터 수신한 출력 신호에 대응하여 버스(105)를 통하여 상태 저장 소자(106)에 전달되는 출력 신호를 생성한다. 상태 저장 소자(106)는 버스(105)를 통하여 전이 장치(104)로부터 출력 신호를 입력 받고, 각각 리드(111, 113)를 통하여 외부에서 생성된 리셋 신호와 클록 신호를 입력 받는다. 상태 저장 소자(106)는 수신한 입력 신호에 대응하여 버스(107)을 통하여 평가 장치(102)와 출력 장치(108)에 입력되는 출력 신호를 생성한다. 출력 장치(108)는 버스(109)를 통하여 발생기 시스템(도시 안됨)의 발생기와 같은 원격 소자에 전달되는 출력 신호를 생성한다. 외부 전원 공급원(도시 안됨)은 리드(114)를 통하여 평가 장치(102), 전이 장치(104) 그리고 출력 장치(108)에서 사용되는 기설정된 전위(VEXT)를 제어기에 제공한다. 제어기(10)의 동작은 도 11 내지 도 15 를 통하여 자세하게 후술될 것이다.

도 11 은 본 발명에 따른 도 10 에 도시된 제어기(100)의 일부를 형성하는 상태 저장 소자(106, 점선 사각형으로 도시됨)의 장치를 예시적으로 도시하고 있다. 상태 저장 소자는 비동기 리셋 신호(ASRES)를 갖는 다수 N 개의 셋-리셋-마스터-슬레이브 플립 플롭(SR-MS-F/F) 회로(110a - 110n, SR-MS-F/F 회로 중 110a, 110b, 그리고 110n 만이 점선 사각형으로 각각 도시됨)으로 구성되어 있다. SR-MS-F/F 회로(110a)는 비동기 리셋 신호(ASRES)를 갖는 예시된 SR-MS-F/F 회로(110)의 회로도를 나타내기 위하여 확대되어 있다. 나머지 SR-MS-F/F 회로(110b-110n)는 이후 기술될 SR-MS-F/F 회로(110a)와 유사하게 설정되어 있으며 동일한 방식으로 동작한다.

제어기(100)의 동작을 이해하기 위하여, 상태 신호의 개수(N)는 예를 들어 도 1 에 도시된 상태도의 상태의 개수(S)와 일치한다. 이는 제어기(100)에 1 아웃 어브 N 코딩 방식이 사용됨을 의미하며, 모든 상태(S)는 상태 벡터에서 1 비트로 표시된다. 상태(S)가 활성화 되면, 해당 상태의 상태 벡터에 대응하는 비트는 하이(논리적으로 하이)가 되고, 상태 벡터의 나머지 비트는 로우(논리적으로 로우)가 된다. 각각의 상태 비트(N)는 1 개의 SR-MS-F/F 회로(110a-110n)에 1 개씩 저장된다.

SR-MS-F/F 회로(110a)는 제 1 인버터(112)와 제 2 인버터(116), 제 1 및 제 2 셋-리셋(S-R) 플립 플롭(F/F) 단계(114, 115, 각각 점선 사각형으로 도시됨)로 구성된다. 각각의 S-R F/F 단계(114, 115)는 각각 제 1, 제 2 및 제 3 2-입력 NAND 게이트(120, 121, 122), 2-입력 NOR 게이트(123) 그리고 제 1 및 제 2 2-입력 NOR 게이트(125, 126)로 구성된 NOR-S-R 플립 플롭(124, 점선 사각형으로 도시됨)으로 구성되어 있다. 클록(CLK) 신호는 리드(113)를 통하여 SR-MS-F/F 회로(110a)의 입력 단자(130)에서 수신되고, 제 1 인버터(112)를 통하여 제 1 S-R F/F 단계(114)의 제 1 및 제 2 NAND 게이트(120, 121)의 제 1 입력과 커플링되며, 제 2 S-R F/F 단계(115)의 제 1 및 제 2 NAND 게이트(120, 121)의 제 1 입력과 직접 커플링되어 있다. 리셋(R) 신호는 버스(105)를 통하여 SR-MS-F/F 회로(110a)의 입력 단자(132)에서 수신되며 제 1 S-R F/F 단계(114)에서 제 1 NAND 게이트(120)의 제 2 입력과 커플링된다. 셋(S) 신호는 버스(105)를 통하여 SR-MS-F/F 회로(110a)의 입력 단자(133)에서 수신되며 제 1 S-R F/F 단계(114)에서 제 2 NAND 게이트(121)의 제 2 입력과 커플링된다. 비동기 리셋(ASRES) 신호는 리드(111)를 통하여 SR-MS-F/F 회로(110a)의 입력 단자(131)에서 수신되며, 제 2 인버터(116)를 통하여 제 1 및 제 2 S-R F/F 단계(114, 115)에서 각각 제 3 NAND 게이트(122)의 제 1 입력과 커플링되고, 제 1 및 제 2 S-R F/F 단계(114, 115)에서 각각 NOR 게이트(123)의 제 1 입력과 직접 커플링된다. 제 1 및 제 2 S-R F/F 단계(114, 115) 각각의 제 1 및 제 2 NAND 게이트(120, 121)로부터 나온 출력은 연관된 제 1 및 제 2 S-R F/F 단계(114, 115)에서 제 3 NAND 게이트(122)와 NOR 게이트(123)의 제 2 입력과 각각 커플링된다. 제 1 및 제 2 S-R F/F 단계(114, 115)에서 각각의 제 3 NAND 게이트(122)와 NOR 게이트(123)의 출력은 연관된 NOR-S-R 플립 플롭(124)에서 제 1 및 제 2 NOR 게이트(125, 126)의 제 1 입력과 커플링된다. 제 1 S-R F/F 단계(114)의 NOR-S-R 플립 플롭에서 제 1 NOR 게이트(125)의 출력(Q)은 제 1 S-R F/F 단계(114)의 제 2 NOR 게이트(126)의 제 2 입력과 커플링되고, 제 2 S-R F/F 단계(115)의 제 2 NAND 게이트(121)의 제 2 입력과 커플링된다. 제 1 S-R F/F 단계(114)의 제 1 NOR-S-R 플립 플롭(124)에서 제 2 NOR 게이트의 출력(Qn)은 제 1 S-R F/F 단계(114)의 제 1 NOR 게이트(125)의 제 2 입력과 커플링되고, 제 2 S-R F/F 단계(115)의 제 1 NAND 게이트(120)의 제 2 입력과 커플링된다. 제 2 S-R F/F 단계(115)의 NOR-S-R F/F(124)에서 제 1 NOR 게이트(125)의 출력(Q)은 제 2 S-R F/F 단계(115)의 제 2 NOR 게이트(126)의 제 2 입력과 커플링되고, SR-MS-F/F 회로(110a)의 출력 단자(134)와 커플링된다. 제 2 S-R F/F 단계(115)의 NOR-S-R 플립 플롭(124)에서 제 2 NOR 게이트(126)의 출력(Qn)은 제 2 S-R F/F 단계(115)의 제 1 NOR 게이트(125)의 제 2 입력과 커플링되고, SR-MS-F/F 회로(110a)의 출력 단자(135)와 커플링된다. 제 2 S-R F/F 단계(115)의 NOR-S-R 플립 플롭(124)에서 제 1 NOR 게이트(125)와 제 2 NOR 게이트(126)의 출력(Q)은 SR-MS-F/F 회로(110a-110n)의 연관된 상태 출력(상태 0-n)를 의미한다. 제 2 S-R F/F 단계(115)의 NOR-S-R 플립 플롭(124)에서 제 1 NOR 게이트(125) 및 제 2 NOR 게이트(126)의 출력에서 Qn 신호의 "n"은 상태 출력 신호(Q)의 보수임을 의미한다.

SR-MS-F/F 회로(110a)는 비동기적으로 리셋할 수 있다. SR-MS-F/F 회로(110a)가 입력 단자에 하이(다시 말해 논리 "1")인 ASRES 신호를 수신하면, S-R F/F 단계(114, 115)는 입력 단자(132, 133)에서 수신되는 셋 및 리셋 입력 신호와 입력 단자(130)에서 수신되는 클록 신호에 관계 없이 즉시 로우(즉, 논리 "0")로 셋된다. 비동기 리셋 기능은 파워 온 모드의 시작 단계에서 상태 저장 소자(106) 내의 각각의 SR-MS-F/F 회로(110a-110n)를 적절히 리셋하기 위하여 요구된다. ASRES 입력 신호가 로우(논리 "0")이면, SR-MS-F/F 회로(110a)는 다음과 같이 동작한다. 클록 신호가 로우일 때, 제 1 S-R F/F 단계(114)는 셋(S) 및 리셋(R) 입력 신호에 의해 제어되나, 제 2 S-R F/F 단계(115)는 고정된다. SR-MS-F/F 회로(110a)의 출력 단자(134, 135)의 정보는 정적이며, 클록, 리셋 또는 셋 입력 신호에 영향을 받지 않는다. 클록 신호가 논리적 로우에서 논리적 하이로 올라가면, 제 1 S-R F/F 단계(114)는 고정되고, 제 2 S-R F/F 단계(115)는 개방되어 제 1 S-R F/F 단계(114)의 NOR-S-R 플립 플롭(124)에 저장된 현재 값은 제 2 S-R F/F 단계(115)의 NOR-S-R 플립 플롭(124)으로 전달된다. 단자(132, 133)에서의 리셋 또는 셋 입력 신호의 변화는 SR-MS-F/F 회로(110a)에 저장된 값에 영향을 주지 않는다.

표 1 에는 NOR-S-R 플립 플롭(124)으로 구성된 SR-MS-F/F 회로(110a)에서 각각의 제 1 및 제 2 단계(114, 115)에서 S-R F/F 단계(114)의 NAND 게이트(120)에 입력되는 셋(Sn) 신호, S-R F/F 단계(114)의 NAND 게이트(121)에 입력되는 리셋(Rn) 신호, SR-MS-F/F 회로(110a)의 출력 단자(134)에서 출력 되는 신호(Q)와 출력 단자(135)에서 출력되는 신호(Qn)가 나타나 있다.

표 1.

Sn	Rn	출력 Q	출력 Qn
0	0	Q_n-1	Q_n-1
0	1	0	1
1	0	1	0
1	1	(0)	(0)

표 1 의 아래 첨자 "n"과 "n-1"은 각각 입력/출력 신호가 변화 한 뒤의 현재 상태와 이러한 신호의 변하기 전의 이전 상태를 나타낸다. 상술하면, 현재 입력 쌍이 S = 0 이고 R = 0 이면 출력 신호(Q, Qn)는 변하지 않는다. S와 R이 모두 로우 가 되면, Q와 Qn은 모두 로우가 된다. 그러나, S와 R이 모두 동시에 하이로 바뀌면, Q와 Qn은 표 1 에서 (0)으로 표시된 것과 같이 더이상 예측할 수 없게 된다. SR-MS-F/F 회로(110a)의 논리 동작을 적절하게 정의하기 위해서는 마지막 상황은 회피하여야 하며, 본 발명에 따를 경우 이러한 상황은 발생하지 않는다.

도 12 는 본 발명에 따라 도 10 에 도시된 제어기의 일부를 형성하는 평가 장치(102, 점선 사각형으로 도시됨)을 예시적으로 도시한 회로도이다. 예로 든 평가 장치(102)는 이 장치를 후술하는 방식으로 동작하도록 하는 5 개의 상태(1-5) 신호(상태 0-4)와 5 개의 입력 변수 신호(IN0-IN4)를 수신한다. 그러나, 동일한 방식으로 동작하는 평가 장치(102)가 더 많은 입력 상태와 입력 변수 신호로 구성될 수 있다는 것은 자명하다.

예로 든 평가 장치(102)는 5 개의 인버터(150-154), 10 개의 NAND 게이트(160-169), 다른 영구 결합(173, 2 개의 연관된 단자 사이에 두꺼운 선으로 도시됨)에 의해 12 개의 병렬 수직 리드(172) 중 기설정된 리드과 연결된 15 개의 병렬 수평 리드로 이루어진 행렬(170, 점선 사각형으로 도시됨)로 구성되어 있다. 관련 단자 중 연결되지 않은 것(174)은 원하는 때에 영구 결합이 이루어 질 수 있도록 도시되어 있다. 상술하면, 입력 신호(IN0)는 버스(101)를 경유하여 특정 원격 소자(도시 안됨)로부터 수신되어 행렬(170)의 제 1 수직 리드(172)와 커플링되며, 제 1 인버터(150)를 경유하여 행렬(170)의 제 2 수직 리드(172)와 연결된다. 입력 신호(IN1)는 버스(101)를 경유하여 다른 원격 소자(도시 안됨)로부터 수신되어 행렬(170)의 제 3 수직 리드(172)와 연결되고, 제 2 인버터(151)를 경유하여 행렬(170)의 제 4 수직 리드(172)와 커플링된다. 입력 신호(IN2)는 버스(101)를 경유하여 특정 원격 소자(도시 안됨)로부터 수신되어 행렬(170)의 제 5 수직 리드(172)와 커플링되며, 제 3 인버터(150)를 경유하여 행렬(170)의 제 6 수직 리드(172)와 커플링된다. 입력 신호(IN3)는 버스(101)를 경유하여 특정 원격 소자(도시 안됨)로부터 수신되어 행렬(170)의 제 7 수직 리드(172)와 커플링되며, 제 4 인버터(150)를 경유하여 행렬(170)의 제 8 수직 리드(172)와 연결된다. 입력 신호(IN4)는 버스(101)를 경유하여 특정 원격 소자(도시 안됨)로부터 수신되어 행렬(170)의 제 9 수직 리드(172)와 커플링되며, 제 5 인버터(150)를 경유하여 행렬(170)의 제 10 수직 리드(172)와 커플링된다. 제 11 수직 리드(172)는 외부에서 공급되는 전압(VEXT)에 커플링되어 있으며, 제 12 수직 리드(172)는 제 1, 3, 6, 9, 10, 15 수평 리드와 영구 결합(173)을 통하여 커플링되며 또한 이는 접지되어 있다.

제 4 상태 입력 신호는 버스(107)를 경유하여 상태 저장 소자(106, 도 10에 도시됨)로부터 수신되며, 행렬(170)의 제 1 면에서 제 2 수평 리드(171)와 커플링되어 있고, 행렬(170)의 제 2 면의 바깥 쪽에서 제 1 및 제 2 NAND 게이트(160, 161)의 제 1 입력과 커플링되어 있다. 제 1 및 제 3 수평 리드(171)는 제 1 및 제 2 NAND 게이트(160, 161)의 제 2 입력과 각각 커플링되어 있다. 제 3 상태 입력 신호는 버스(107)를 경유하여 상태 저장 소자(106)로 부터 수신되며, 행렬(170)의 제 1 면에서 제 5 수평 리드(171)와 커플링되어 있고, 행렬(170)의 제 2 면의 바깥 쪽에서 제 3 및 제 4 NAND 게이트(162, 163)의 제 1 입력과 커플링되어 있다. 제 4 및 제 6 수평 리드(171)는 제 3 및 제 4 NAND 게이트(162, 163)의 제 2 입력과 각각 커플링되어 있다. 제 2 상태 입력 신호는 버스(107)를 경유하여 상태 저장 소자(106)로부터 수신되며, 행렬(170)의 제 1 면에서 제 8 수평 리드(171)와 커플링되어 있고, 행렬(170)의 제 2 면의 바깥 쪽에서 제 5 및 제 6 NAND 게이트(164, 165)의 제 1 입력과 커플링되어 있다. 제 7 및 제 9 수평 리드(171)는 제 5 및 제 6 NAND 게이트(164, 165)의 제 2 입력과 각각 커플링되어 있다. 제 1 상태 입력 신호는 버스(107)를 경유하여 상태 저장 소자(106)로부터 수신되며, 행렬(170)의 제 1 면에서 제 11 수평 리드(171)와 커플링되어 있고, 행렬(170)의 제 2 면의 바깥 쪽에서 제 7 및 제 8 NAND 게이트(166, 167)의 제 1 입력과 커플링되어 있다. 제 10 및 제 12 수평 리드(171)는 제 7 및 제 8 NAND 게이트(166, 167)의 제 2 입력과 각각 커플링되어 있다. 제 0 상태 입력 신호는 버스(107)를 경유하여 상태 저장 소자(106)로부터 수신되며, 행렬(170)의 제 1 면에서 제 14 수평 리드(171)와 커플링되어 있고, 행렬(170)의 제 2 면의 바깥 쪽에서 제 9 및 제 10 NAND 게이트(168, 169)의 제 1 입력과 커플링되어 있다. 제 13 및 제 14 수평 리드(171)는 제 9 및 제 10 NAND 게이트(168, 169)의 제 2 입력과 각각 커플링되어 있다. 제 1 및 제 2 NAND 게이트(160,161)는 각각 출력 신호(tran4u, tran4l)를 생성한다. 마찬가지로 제 3 및 제 4 NAND 게이트(162, 163)는 각각 출력 신호(tran3u, tran3l)를 생성하고, 제 5 및 제 6 NAND 게이트(164, 165)는 각각 출력 신호(tran2u, tran2l)을 생성하며, 제 7 및 제 8 NAND 게이트(166, 167)는 각각 출력 신호(tran1u, tran1l)를 생성하고, 제 9 및 제 10 NAND 게이트(168, 169)는 각각 출력 신호(tran0u, tran0l)를 생성한다. 5 개의 tran0u-tran4u와 5 개의 tran0l-tran4l 출력 신호는 버스(103, 도 10에 도시됨)를 경유하여 전이 장치(104, 도 10에 도시됨)에 전달된다.

동작에 있어서, 현 시점에서 도 10에 도시된 제어기(100) 내의 상태 머신은 상태 2(리드 171에서 상태 2 가 하이)에 있고, 상태 2는 평가 장치(102)에 입력되는 입력 신호(IN4)가 하이(예를 들어 논리 1)일 때 여기된다고 가정한다. 이러한 경우, 입력 신호(IN4)는 접속(174, 원(177)으로 표시됨)을 통하여 상태 2 신호가 연결된 NAND 게이트(164)에 같이 연결된다. 상태 2 신호가 하이이면, NAND 게이트(164)로부터 출력되는 출력 신호(tran2u)는 로우(예를 들어, 논리 0)가 된다. 이것은 상태 머신이 상태 2 를 벗어남을 의미한다. 상태 2 가 IN4 신호가 로우인 상태에서 여기된다면, 인버터(154)로부터 출력되는 반전된 IN4 신호는 행렬(170)의 제 10 수직 리드와 제 9 수평 리드 사이에 만들어진 접속(원(178) 내에 도시 안됨)에 의해 NAND 게이트(165)에 연결된다.

이와 다른 조건, 상태도에서 연관된 다음 상태로 조건 없이 전이하고자 할 때, 제 11 수직 리드(172, 외부 전원과 연결됨)와 NAND 게이트(160-169) 중 기설정된 어느 하나 사이의 연결(도시 안됨)이 셋된다. 상태도가 전이를 막고자 할 경우에는, 상태 4에 있어서 제 1 및 제 3 수평 리드(171)가 제 12 수직 리드(172) 사이에서 도시되었듯이, 제 12 수직 리드(172, 접지됨)와 특정 상태와 연관된 NAND 게이트(160-169) 중 기설정된 관련 게이트 쌍과의 사이에 연결이 셋된다.

도 13 은 도 12 에 도시된 예시적인 평가 장치(102)의 구조와 동작을 설명하기 위하여 5 개의 상태로 구성된 선형 상태도를 예시적으로 도시하고 있다. 일반적으로 파워 온 단계에서는 상태 머신은 원(180)으로 표시된 것과 같이 리셋(RES)된다. 이것은 모든 플립 플롭(도 11에 도시됨)이 ASRES 신호로 리셋 됨을 의미한다. 이 모드는 "진정한(real)" 상태는 아니다. 원(180) 내의 조건(RES)으로 인하여 상태 머신은 무조건적으로 원(181)으로 표시된 상태(S0)로 전이한다. 이 단계 이후의 각각의 상태 아래쪽에 표시된 조건은 상태 머신이 현 상태에서 다음 상태로 전이하기 위하여 충족되어야 한다. 전이 조건이 충족되지 않으면 상태 머신은 현 상태에 머물게 되며, 이는 둥근 화살표(186)로 표시되어 있다.

상태 머신이 상태 0 에 있고 전이 조건(IN2 = 1)이 충족되면, 도 12 에 도시된 평가 장치(102)는 다음과 같이 동작한다. 제 14 수평 리드(171)에서 상태 0 신호는 하이(논리 1)이며, 신호(IN2)는 제 5 수직 리드(172)에서는 하이이고 제 6 수직 리드(172)에서는 인버터(152)로 인하여 로우이다. 제 5 수직 리드(172)와 제 13 수평 리드(171)가 커플링되어 있으므로, NAND 게이트(168)의 모든 입력은 하이(논리 1)가 되며, 이로 인하여 NAND 게이트의 출력은 하이에서 로우로 바꾸게 된다. NAND 게이트(169)는 입력 중 하나가 제 12 수직 리드(172, 접지)와 제 15 수평 리드(171) 사이의 영구 결합(173)로 인하여 접지되어 있으므로 항상 하이(tran0l) 신호를 출력한다. NAND 게이트(168)의 이러한 출력은 상태 0 에서 다음 상태(상태 1)로의 전이가 이루어짐을 의미한다. 원(182)으로 표시된 상태 1 이 되고 전이 조건(IN2=0)이 만족되면, 제 11 수평 리드(상태 1)와 도 12에 도시된 인버터(152)에 의해 제 6 수직 리드(172)에 하이가 인가된다. 제 6 수직 리드(172)와 제 12 수평 리드(171) 사이가 결합(173)되어 있고, 상태 1 신호로 인하여 NAND 게이트(167)의 모든 입력에 하이(논리 1) 신호가 인가된다. NAND 게이트(167)의 출력은 하이 출력 신호에서 로우 출력 신호로 바뀐다. NAND 게이트(166)는 하나의 하이 입력(제 1 상태)을 가지며 NAND 게이트(166)의 제 2 입력은 제 10 수평 리드(171)와의 결합(173)을 통하여 접지되어 있다. NAND 게이트(167)로부터의 출력은 제 1 상태에서 다음 상태(제 2 상태)로의 전이가 일어남을 의미한다.

원(183)으로 표시된 상태 2 가 되고 전이 조건(IN4=1)이 만족되면, 제 8 수평 리드(171, 상태 2)와 제 9 수직 리드(172)에 하이가 인가된다. 상태 2 신호가 하이이고, 제 9 수직 리드(172)와 제 7 수평 리드(171) 사이에 원(177)으로 표시된 것과 같이 접속되어 있으므로, NAND 게이트(164)의 모든 입력에 하이(논리 1)가 인가된다. 이로 인하여 NAND 게이트(164)의 출력(tran2u)이 하이에서 로우로 변하고, 이는 상태 2 에서 다음 상태(상태 3)로의 전이가 일어남을 의미한다. 상태 2 와 연관된 NAND 게이트(165)의 출력은 하나의 입력이 제 12 수직 리드(172)와 제 9 수평 리드(171) 사이의 영구 결합(173)을 통하여 접지되어 있으므로 하이 출력에서 변하지 않는다.

원(184)으로 표시된 상태 3 으로 전이 되고 전이 조건(IN=1)이 만족되면, 제 5 수평 리드(171, 제 3 상태)와 제 3 수직 리드(172)에 모두 하이가 인가된다. 상태 3 신호가 하이이고, 제 3 수직 리드(172)와 제 4 수평 리드(171)가 접속되어 있으므로, NAND 게이트(162)의 모든 입력에 하이(논리 1)가 인가된다. 이로 인하여 NAND 게이트(162)의 출력이 하이에서 로우로 변하고, 이는 상태 3 에서 다음 상태( 상태 4)로의 전이가 일어남을 의미한다. 상태 3과 연관된 NAND 게이트(163)의 출력은 하나의 입력이 제 12 수직 리드(172)와 제 6 수평 리드(171) 사이의 영구 결합을 통하여 접지 되어 있으므로 변하지 않는다.

원(185)으로 표시된 상태 4 로 전이 되면, 상태 머신은 도 13에 도시된 예시적 상태도를 모두 경유하여 전이가 완료된다. NAND 게이트(160, 161)의 입력 중 하나가 행렬(170)의 제 12 수직 리드와 제 1 및 제 3 수평 리드(171) 사이의 영구 결합(173)을 통하여 접지 되어 있으므로 상태 4 를 벗어나는 전이는 일어나지 않는다.

위의 기술을 이용하여 어느 상태가 여기되어야 하는 지를 확인 할 수 있으며, 정확히 하나의 입력 변수(예를 들어, IN4)가 참 또는 거짓이므로 그 상태가 여기되어야 하는지를 확인할 수 있다. 이와 같은 기본적인 평가 정보는 필요한 변환이 수행된다면 범용 상태도를 구현하는데 반드시 필요한 것이다. 상태가 무조건적으로 여기된다면(도 12에는 도시 되어 있지 않지만 도 13에 도시된 RES 상태에서는 발생함), 여기되는 상태와 연관된 2 개의 NAND 게이트 중 하나는 영구적으로 전압원(VEXT)과 연결될 것이다. 상태도가 하나의 상태에서 종료하고 이 상태에서 다른 상태로의 전이가 더 이상 발생하지 않는다면, 이 상태와 연관된 NAND 게이트(예를 들어, NAND 게이트 160, 161)는 접지(로우) 된다.

도 14 는 본 발명에 따른 도 10 에 도시된 제어기(100)의 일부를 형성하는 예시적인 전이 장치(104, 점선 사각형으로 표시됨)의 회로도를 도시하고 있다. 예로 든 전이 장치(104)는 버스(103)를 경유하여 도 12 에 도시된 예로 든 평가 장치(102)로부터 5 개의 신호(tran0u-tran4u)와 5 개의 신호(tran0l-tran4l)를 수신하고 버스(105)를 경유하여 도 10 에 도시된 상태 저장 소자(106)로 5 개의 신호(set0-set4)와 5 개의 신호(reset0-reset4)를 전달하기 위하여 커플링되어 있다. 예시적 전이 장치(104)는 예시적 장치(190, 점선 사각형으로 도시됨)와 10개의 NAND 게이트(200-209)로 구성된다. 전이 장치(104)가 평가 장치(102)가 도 12 에 도시된 것 보다 크고 더 많은 입력 신호를 전이 장치(104)에 전달할 경우에는 더 많은 입력 신호와 더 큰 행렬(190)을 구성된다는 것은 자명하다.

행렬(190)은 20 개의 병렬 수직 리드(192) 중 기설정된 것과 다른 영구 결합(193)에 의해 연결될 수 있는 12 개의 병렬 수평 리드(191)로 구성된다. 원격 전원(도시 안됨)의 전위(VEXT)는 행렬(190)의 제 1(위) 수평 리드(191)와 연결되어 있고, 접지 전위는 행렬(190)의 제 2 수평 리드(191)와 연결되어 있다. 평가 장치(102)로부터의 입력(tran4u, tran3u, tran2u, tran1u, tran0)은 행렬(190)의 제 3, 5, 7, 9, 11 수평 리드(191)와 각각 커플링되어 있다. 평가 장치로부터의 입력 신호(tran4l, tran3l, tran2l, tran1l, tran0l)는 제 4, 6, 8, 10, 12 수평 리드(191)와 커플링되어 있다. 10 개의 NAND 게이트(200-209) 각각의 제 1 및 제 2 입력은 행렬(190)의 20 개의 수직 리드(192) 중 각각 하나씩에 연결된다. 예를 들어, NAND 게이트(200)의 제 1 및 제 2 입력은 각각 제 1 및 제 2 수직 리드(192)에 연결되고, NAND 게이트(201)의 제 1 및 제 2 입력은 각각 제 3 및 제 4 수직 리드(192)에 연결되고, NAND 게이트(202)의 제 1 및 제 2 입력은 각각 제 5 및 제 6 수직 리드(192)에 연결되며, 이러한 방식으로 마지막 NAND 게이트(209)의 제 1 및 제 2 입력은 각각 제 19 및 제 20 수직 리드(192)와 연결된다. NAND 게이트(200, 202, 204, 206, 208)는 각각 출력 신호(set0, set1, set2, set3, set4)를 제공하고, NAND 게이트(201, 203, 205, 207, 209)는 각각 출력 신호(reset0, reset1, reset2, reset3, reset4)를 제공한다.

다음의 예는 장치(104)의 일반적인 동작을 기술하고 있다. 상태 2 에서 상태 3 으로의 전이가 있다고 가정한다. 상태 2 에서 벗어나는 전이 과정에서 행렬(190)의 제 7 수평 리드에 커플링된 신호(tran2u)나 행렬(190)의 제 8 수평 리드와 커플링된 신호(tran2l)는 로우가 될 수 있다. 도 12 에 도시된 평가 장치(102)의 경우에서 설명하였듯이, 평가 장치(102)로부터 수신된 다른 모든 신호가 하이인데 비해 제 2 상태를 벗어나는 전이 중 신호(tran2u)는 로우 신호이다. 로우 신호(tran2l)가 원(193)으로 표시된 연결에 의해 NAND 게이트(205)의 제 1 입력과 커플링되어 있고, 하이 전위(VEXT)는 제 1 수평 리드(191)와 제 12 수직 리드(192)를 연결하는 영구 결합(193)을 통하여 NAND 게이트(205)의 제 2 입력과 영구적으로 접속되어 있다. NAND 게이트(205)에 로우와 하이가 입력되어 하이 출력 신호(reset2)를 생성하고 이를 버스(105)를 통하여 상태 저장 소자(106, 도 10과 11에 도시됨)에 전달한다. 이와 동시에, 로우 신호(tran2l)가 원(197)으로 표시된 영구 결합에 의해 NAND 게이트(206)의 제 1 입력에 연결되며, VEXT는 NAND 게이트(206)의 제 2 입력에 인가된다. 이로 인하여 NAND 게이트(206)는 하이 출력 신호(set3)를 발생시킨다. 하이 출력 신호(reset2)는 제 2 상태를 나타내는 셋-리셋 플립 플롭(110)과 연관된 상태 플립 플롭(110)을 리셋하기 위하여 버스(105)를 경유하여 상태 저장 소자(106)에 전달된다. 동시에, 하이 출력 신호(set3)은 제 3 상태를 나타내는 셋-리셋 플립 플롭(110)과 연관된 상태 플립 플롭(110)을 셋하기 위하여 버스(105)를 경유하여 상태 저장 장치(106)에 전달된다.

상태 저장 소자(106)에서는 상태 플립 플롭(110)이 사용되지 않지만, 행렬(190)의 연관된 수직 리드(192)를 통하여 전이 장치(104)의 셋 및 리셋 NAND 게이트의 입력은 영구 결합(도시 안됨)을 통하여 제 2 수평 리드(191)를 따라 접지 전위(로우)에 커플링되어 있다. 이로 인하여 최초 파워 온 모드 리셋(ASRS) 이후 상태 저장 소자(106) 내의 상태 플립 플롭(110)이 리셋 상태로 유지된다. 상태도가 하나의 상태에서 종료되고 이 상태에서 다른 상태로의 전이가 일어나지 않는다면 이 상태의 리셋 신호를 생성하는 NAND 게이트의 두 입력은 공급 전위(VEXT, 하이)에 접속된다. 따라서 리셋 신호는 항상 로우 상태가 되고, 일단 이 상태에 도달하면 이 상태는 리셋되지 않는다. 상태 4 와 연관된 NAND 게이트(209)에 대해서는 도 14 에 도시되어 있다.

도 15a 및 도 15b 는 본 발명에 따라 도 10 에 도시된 제어기(100)의 일부를 형성하는 5-상태 출력 장치(108, 점선 사각형으로 도시됨)의 회로도를 예시적으로 도시하고 있다. 예로 든 출력 장치(108)는 제 1, 제 2, 제 3, 제 4, 제 5 인버터(230-234), 제 1, 제 2, 제 3, 제 4, 제 5 노드(240-244, 각각 분리된 점선 사각형으로 도시됨) 그리고 행렬(250, 점선 사각형으로 도시됨)로 구성되어 있다. 노드(240-244)는 각각 인버터(230-234)와 연관되어 있다. 각각의 노드(240-244)는 각각 소스 전극, 게이트 전극, 드레인 전극을 가지는 풀 업 양전계 효과 트랜지스터(PFET, 247)와 풀 다운 음전계 효과 트랜지스터(NFET, 248)로 구성되어 있다. 각각의 노드(240-244)의 PFET(247)와 NFET(248)는 게이트 전극이 서로 커플링되어 있고, 외부에서 공급되는 전압(VEXT) 또는 접지 전위와 선택적으로 커플링된다. 각각의 노드(240-244)의 PFET(247)와 NFET(248)의 드레인 전극은 서로 커플링되어 있고, 인버터(230-234) 중 연관된 인버터의 입력과 커플링되어 있다. 각각의 노드(240-244)의 PFET(247)와 NFET(248)의 소스 전극은 각각 VEXT와 접지 전위에 각각 커플링되어 있다.

각각의 노드(240, 241, 242, 243, 244)의 PFET(247)와 NFET(248)의 게이트 전극이 접지 전위에 선택적으로 커플링되므로 노드의 PFET(247)가 활성화되고, NFET가 비활성화된 동안 인버터(230-234) 중 연관된 인버터의 입력에 VEXT를 인가한다. 이 조건에서는 노드(241, 243)에서 인버터(231, 233)로 VEXT를 제공하며 다른 신호는 인버터(231, 233)의 입력으로 제공되지 않는다. VEXT가 인버터(231, 233)의 입력으로 제공되고, 다른 신호가 인버터(231, 233)의 입력으로 제공되지 않으면 인버터(231, 233)는 로우를 출력한다. 노드(240, 241, 242, 243, 244)의 PFET(247)과 NFET(248)의 게이트 전극이 외부에서 공급되는 VEXT와 선택적으로 커플링되므로, 노드의 PFET(247)는 비활성화 되지만, NFET(248)는 활성화되어 인버터(230-234) 중 연관된 인버터의 입력에 접지 전위를 제공한다. 이러한 조건은 다른 신호가 인버터(230, 232, 234)의 입력으로 인가되지 아니하고 인버터(230, 232, 234)의 입력으로 접지 전위를 각각 제공하는 노드(240, 242, 244)의 경우에도 나타난다. 각각의 인버터(230, 232, 234)의 입력으로 접지 전위가 인가되는 경우에 인버터(230, 232, 234)는 하이를 출력한다.

예시적인 5-상태 출력 장치(108)를 위한 행렬(250)은 각각 제 1, 제 2, 제 3, 제 4 및 제 5 인버터(230-234)의 일단과 커플링되어 있는 제 1, 제 2, 제 3, 제 4 및 제 5 수직 리드(252)와, 24 개의 수평 리드(254), 30 개의 음전계 효과 트랜지스터(NFET, 260) 그리고 30 개의 양전계 효과 트랜지스터(PFET, 261)로 구성되어 있다. 행렬(250)의 24 개의 수평 리드(254)는 각각 4 개의 리드로 구성된 6 개의 그룹으로 나누어 지며, 4 개의 리드로 이루어진 각각의 그룹은 보수 셋/참 리셋 입력 또는 도 13에 도시된 상태도의 별개의 상태와 커플링되어 있다. 각 그룹의 수평 리드(254) 중에서 각 그룹의 제 1 수평 리드(254, 예를 들어 윗 리드)는 VEXT과 커플링되어 있고, 제 2 리드(254)는 상태 저장 소자(106)로부터 버스(107)를 통하여 보수 셋 신호 또는 별개의 연관된 보수 상태 신호(Qn)를 수신하도록 커플링되며, 각 그룹의 제 3 리드(254)는 상태 저장 소자(106)로부터 버스(107)를 통하여 연관된 참 리셋 신호 또는 상태 신호(Q)를 수신하도록 연결되고, 각 그룹의 제 4 수평 리드(254)는 접지 전위에 연결되어 있다. 30 개의 양전계 효과 트랜지스터(PFET, 261)는 각각 5 개의 PFET(261)로 이루어진 6 개의 그룹으로 나누어 진다. PFET의 각각의 그룹은 분리된 보수 셋 입력과 상태 0 - 4 와 연관되어 있다. PFET(261) 그룹의 각 PFET(261)는 (a) 게이트 전극이 VEXT와 커플링된 4 개의 수평 리드(254)의 그룹 중 연관된 제 1 수평 리드(254) 중 하나의 리드 또는 연관된 보수 셋 입력 또는 보수 상태 신호(Qn)와 커플링되어 있고, (b) 소스 전극이 VEXT와 커플링된 수평 리드 그룹 중 제 1 수평 리드와 커플링되어 있고, (c) 드레인 전극이 5 개의 수직 리드(252) 중 별개의 리드와 커플링되어 있다. PFET(261)의 게이트를 VEXT와 선택적으로 커플링 함으로써 PFET(261)는 비활성화 되고, 보수 셋 신호 또는 연관된 보수 상태 신호(Qn)에 응답하지 않는다. PFET(261)의 게이트가 연관된 보수 셋 입력 또는 보수 상태 신호(Qn)를 수신하도록 선택적으로 커플링되어 있다면, 연관된 입력 노드(예를 들어, 노드 240, 241, 242, 243, 244)는 보수 상태 신호(Qn)의 연관된 보수 셋가 활성화 될 때, 하이 레벨까지 올라간다.

30 개의 음전계 효과 트랜지스터(NFET, 260)는 5 개의 NFET(260)로 이루어진 6 개의 그룹으로 나누어진다. NFET(260)의 각 그룹은 참 리셋 입력 또는 상태 0 - 4 입력(Q) 중 하나와 연관되어 있다. 그룹의 각 NFET(260)는 (a) 게이트 전극이 접지 전위와 커플링된 연관된 수평 리드(254) 중 하나의 리드 또는 연관된 참 리셋 입력 또는 참 상태 신호(Q)와 커플링되어 있고, (b) 소스 전극이 접지 전위와 커플링되어 있고, (c) 드레인 전극이 5 개의 수직 리드(252) 중 별개의 리드와 커플링되어 있다. NFET(260)의 게이트를 접지 전위와 선택적으로 커플링 함으로써, NFET(260)는 비활성화되어 참 리셋 신호 또는 연관된 참 상태 신호(Q)에 응답하지 않는다. NFET(260)의 게이트가 연관된 참 리셋 또는 참 상태 신호(Q)를 수신하도록 선택적으로 커플링되어 있다면, 연관된 리셋 또는 상태 신호(Q)가 활성화 될 때 연관된 입력 노드(예를 들어, 노드 240)는 로우 레벨로 내려간다. 현재의 리셋 또는 상태(상태 1, 2, 3, 4)에 대하여 임의의 인버터(230-234)로부터 출력된 신호(OUT0, OUT1, OUT2, OUT3, OUT4)는 연관된 노드(240, 241, 242, 243, 244)가 풀 업 소자로 배열되어 있고 현재의 리셋 또는 상태 신호(Q)가 연관된 NFET(260)의 게이트와 커플링되어 있는 경우, 또는 노드(240, 241, 242, 243, 244)가 풀 다운 소자로 배열되어 있고 현재 셋/리셋 또는 상태 신호(Q/Qn)가 연관된 NFET(260) 또는 PFET(261) 중 하나의 게이트와 커플링되어 있지 않는 경우에 하이가 된다. 이와 달리, 현재의 상태(제 1, 2, 3, 4 상태)에 대하여 임의의 인버터(23-234)로부터 출력된 신호(OUT0, OUT1, OUT2, OUT3, OUT4)는 연관된 노드(240, 241, 242, 243, 244)가 풀 다운 소자로 배열되어 있고 현재 보수 셋 또는 보수 상태 신호(Qn)가 PFET(261)의 게이트에 커플링되어 있는 경우, 또는 노드(240, 241, 242, 243, 244)가 풀 업 소자로 배열되어 있고 현재 리셋 또는 상태 신호(Q)가 연관된 NFET(260) 또는 연관된 PFET(262) 중 하나의 게이트와 커플링되어 있지 않는 경우 로우 값을 갖는다.

예를 들어, 상태 2 가 활성화되어 제 2 상태 신호가 논리 1 이고, 제 2n 신호가 논리 0 이라고 하면, 제 1 수직 리드(252) 및 인버터(230)와 연관된 NFET 게이트(260)는 그 게이트가 선택적으로 접지되어 비활성화 된다. 제 1 수직 리드(252) 및 인버터(230)와 연관된 PFET 게이트(261)는 그 게이트가 VEXT와 선택적으로 커플링되어 비활성화 된다. 결과적으로, 노드(240)의 게이트가 VEXT에 선택적으로 커플링되므로 NFET(248)를 풀 다운 시키고, PFET(247)를 비활성화시켜 인버터(230)에 로우 입력을 제공한다. 그러므로 인버터(230)는 버스(109)를 통하여 리드(OUT0)에 하이 출력을 제공한다. NFET 게이트(260)와 PFET 게이트(261) 그리고 노드(247)의 게이트가 선택적으로 같은 방식으로 커플링되어 있으므로 제 5 수직 리드(252) 및 인버터(234)와 연관된 NFET 게이트(260) 및 PFET 게이트(261)에 대하여 같은 동작이 이루어진다.

동시에, 제 2 수직 리드(252) 및 인버터(231)에 연관된 PFET 게이트(261)는 게이트가 VEXT와 선택적으로 커플링되어 비활성화되고, NFET(260)는 게이트가 활성화된 상태 2 신호를 수신하도록 커플링된다. 노드(241)가 풀 업 소자로 커플링되었지만, NFET(260)와 활성 상태 2 신호가 커플링되어 있으므로 노드(241)는 풀 다운되어 인버터(231)에 로우 레벨을 출력한다. 결과적으로, 인버터(231)는 버스(109)를 통하여 리드(OUT1)에 하이 출력을 제공한다. 게이트(260, 261) 및 노드(233)의 게이트가 앞서 기술된 방법과 같은 방법으로 제 2 수직 리드(252)에 연결되어 있으므로 제 4 수직 리드(252), 인버터 노드(243), 인버터(233)와 연관된 NFET 및 PFET 게이트(260, 261)는 같은 방식으로 동작한다.

이와 동시에, 인버터(232)에 연결된 제 3 수직 리드(252)와 연관된 PFET 게이트(261)는 게이트가 노드(242)를 풀 업 하여 인버터(232)에 하이 입력을 제공하는 활성 보수 상태 2 신호(상태 2n)를 수신하도록 커플링된다. NFET(260)의 게이트는 선택적으로 접지되어 비활성화 된다. 결과적으로, 인버터(231)는 버스(109)를 통하여 리드(OUT2)에 로우 출력을 제공한다. 따라서, 상태 2 가 활성화될 때, 출력 장치(108)는 버스(109)를 통하여 리드(OUT0, OUT1, OUT3, OUT4)에 하이 출력을 제공하고, 버스(109)를 통하여 리드(OUT2)에 로우 출력을 제공한다. PFET 게이트(261)와 NFET 게이트(260)에 대하여 지금까지의 규칙에 의하여 현재 시간에 어느 상태가 활성화되면, 어떤 출력 리드(OUT0-OUT4)가 논리적으로 하이 또는 로우가 되는지를 쉽게 결정할 수 있다.

출력 장치(108)에 따라 리셋와 보수 셋 입력 신호가 수신되면 연관된 NFET(260)는 비활성화 되지만, 연관된 PFET(261, 수직 리드(252) 및 노드(240, 242, 244)와 연관됨)는 게이트가 보수 셋 신호를 수신하여 노드(240, 242, 244)를 풀 업 하도록 선택적으로 커플링된다. 이로 인하여 인버터(230, 232, 234)는 OUT0, OUT2, OUT4에 로우 출력(논리 0)을 제공한다. 동시에 노드(241, 243)와 연관된 PFET(261)와 NFET(260)는 게이트가 VEXT와 접지 전위에 각각 선택적으로 커플링되어 PFET(261)과 NFET(260)가 꺼지게 된다. 그러나, 노드(241, 243)는 PFET(247)와 NFET(248)의 게이트가 선택적으로 접지 전위에 커플링되어 NFET(248)를 비활성화 시키고, 풀 업 PFET(247)을 활성화 시켜 인버터(231, 233)에 하이 입력을 제공한다. 따라서, 인버터(231, 233)는 OUT1 및 OUT3에 로우 출력(논리 0)을 제공한다. RESET 또는 임의의 상태에 대응하여 출력 장치(108)에서 생성된 출력 신호(OUT0-OUT4)의 값은 노드(240-244)의 PFET(247) 및 NFET(248)의 게이트가 VEXT 또는 접지 전위와 선택적적으로 커플링되는 것, 그리고 PFET(261) 및 NFET(260)가 RESET 또는 상태 신호 또는 VEXT 또는 접지 전위와 선택적으로 커플링되는 것에 따라 달라지므로 프로그램이 가능하다.

출력 장치(108)는 파워 업 단계에서 일반적을 일어나는 리셋 상태에 대한 입력이 있는 경우에 잇점이 있다. 도 11 에 도시된 상태 저장 소자(106)에서 플립 플롭(110a-110e)의 초기화에 사용되는 리셋 신호는 출력 행렬(108)의 보수 셋 및 참 리셋 입력으로 제공된다. 이로 인하여 리셋 상태와 연관 될 수 있는 선택 출력 신호(OUT0-OUT4)을 적절히 정의할 수 있다. 각각의 출력 신호(OUT0-OUT4)의 진리값(논리적 0 또는 1)은 프로그램 할 수 있으며, 연관된 노드(240-244)의 PFET(247)와 NFET(248)의 게이트 연결과 SET/RESET 입력 신호 및 각각의 상태 0 - 4 입력 신호에 대한 연관된 PFET(261) 및 NFET(260)의 게이트 연결에 의해 결정된다.

도 16a와 16b는 본 발명에 따라 평가 장치(102)에 대해 도 13에 도시된 5 상태(S0-S4)로 이루어진 예시적 선형 상태도를 동작시키기 위하여 각각 도 11, 12 및 14에 도시된 상태 저장 소자(106), 평가 장치(102) 및 전이 장치(104)를 위한 회로를 포함하는 도 10에 도시된 예시적 제어기(100, 점선 사각형으로 도시됨)의 전체적 장치를 도시하고 있다. 상술하면, 도 16a 및 16b 에 도시된 예시적 제어기(100)는 5 가지 상태(상태 0-4), 5 가지 입력 신호(IN0-IN4) 그리고 5 가지 출력 신호(OUT0-OUT4)를 처리한다. 평가 장치(102)는 5 개의 인버터(150-154), 10 개의 NAND 게이트(160-169), 그리고 행렬(170)로 구성된다. 평가 장치(102)는 원격 소자(도시 안됨)로부터 버스(101)를 통하여 5 개의 입력 신호(IN0-IN4)를 수신하고, 상태 저장 소자(106)로부터 버스(107)를 통하여 5 개의 상태 신호(상태 1 - 5)를 수신한다. 평가 장치(102)는 출력 신호(tran0u-tran4u 또는 tran0l-tran4l)중 하나의 신호를 생성하여 임의의 순간에 버스(103)를 통하여 전이 장치(104)에 전달한다. 평가 장치(102)는 도 12 에 도시된 장치에 따르며 도 13 에 도시된 선형 상태도에 따른 평가 배열(102)에 대하여 전술한 방식으로 동작한다.

전이 장치(104)는 9 개의 NAND 게이트(201-209)와 행렬(190)로 구성된다. 전이 장치(104)는 버스(103)를 통하여 평가 장치(102)로부터 출력된 임의의 출력 신호(tran0u-tran4u 및 tran0l-tran4l)를 수신하며, 기설정된 출력 신호(SET0-SET4 및 RESET0-RESET4) 중 하나를 생성하여 이를 버스(105)를 통하여 상태 저장 소자(106)에 전달한다. 전이 장치(104)의 장치는 도 14에 도시된 것에 따른다.

상태 저장 소자(106)는 5 개의 셋-리셋 플립 플롭(SR F/F, 110a-110e)으로 구성되며, 각각의 SR F/F는 도 12 에 도시된 것으로 구성되어 있다. 또한 NOR 게이트(281, 282, 283)로 구성된 부가 원격 플립 플롭 장치(280)와 제 1 및 제 2 인버터(284, 285)가 상태 저장 소자(106)에 제공된다. 상태 저장 소자(106)는 리셋, 셋, 상태 0 - 4, 상태 0n - 4n 으로 표시된 출력 신호를 생성하여 이를 버스(107)를 통하여 출력 장치(108)에 제공하며, 여기서 상태 0 - 4 출력 신호는 평가 장치(102)로 전달된다.

예시적 제어기(100)의 동작은 리셋(일반적으로 전원 공급)으로 시작한다. 상태 저장 소자에 제공되는 비동기 리셋(ASRES) 입력 신호(RESET 신호로 알려짐)는 하이로 바뀌었다가 다시 로우로 바뀐다. 이로 인하여 상태 저장 소자(106)의 모든 플립 플롭(110a-110e)은 리셋 된다. 모든 상태에서 상태 저장 소자(106)의 정확히 하나의 플립 플롭(110a-110e)이 셋되고 다른 모든 플립 플롭은 리셋되어야 하므로 본 발명에 따른 연관된 상태 머신의 코딩 정의에 따르면 이 "모드"는 "진정한" 상태가 아니다. 부가적인 3 개의 NOR 게이트(281, 282, 283)와 부가 플립 플롭(280) 내의 제 1 인버터(284)는 최초 리셋 이후 플립 플롭(110a, 상태 0 에 대함)의 제 1 상태를 셋한다. 이는 조건없이 발생하며 상태 머신은 상태 0 에 있게 된다. 동시에, ASRES 신호가 리셋 신호로서 전달되며, 보수 셋 신호가 제 2 인버터(285)를 지나 버스(107)를 통하여 출력 장치(108)에 전달되어 앞선 출력 장치(108)에 대한 설명에서와 같이 기설정된 출력 신호(OUT0-OUT4)를 생성하기 위해 사용된다. 이로 인하여 전술한 바와 같이 평가 장치(102)에서 입력 신호(IN0-IN4)에 대한 평가가 이루어지고, 전이 장치(104)에서 모든 상태를 경유하여 전이가 이루어지며, 그리고 적절한 출력 신호(OUT0-OUT1)가 생성된다. 입력 신호(IN0, IN3)는 도 13 에 도시된 상태도에서 평가되지 않았으므로 평가 장치(102)에서 사용되지 않으며 어느 노드와도 커플링되지 않는다. 또한, 상태 4 에 도달하게 되면 상태 머신은 상태 4 에 머물게 된다. 따라서, 평가 장치(102)로부터 출력된 신호(tran4u, tran4l)는 평가 장치(104) 내의 행렬(190)의 어떠한 노드와도 커플링되지 않는다. 또한, 전이 장치(104)로부터 출력된 신호(RESET4)는 NAND 게이트(209)의 두 입력이 모두 공급 전압(VEXT)에 커플링되어 있으므로 항상 로우를 갖는다.

부가 플립 플롭 장치(280)와 출력 장치(108)를 사용함으로써 제어기(100)에 입력되는 신호(ASRES)가 활성화되어 있는 경우에도 원격 발생기 시스템을 완전히 제어할 수 있는 장점이 있다. 또한 상태 저장 소자(106) 내의 제 0 상태 플립 플롭(110a)의 입력(SET)은 NOR 결합한 2 개의 입력을 갖는데, 그 중 하나는 전이 장치(104)로부터 출력된 신호(SET0)로부터 전달된 입력이며, 다른 하나는 부가 플립 플롭 장치(280) 내의 NOR 게이트(281, 282)로부터 형성된 플립 플롭의 출력으로부터 전달된 입력이다. 이러한 방식으로 원하는 겅우 상태도의 다른 상태에서 선택적으로 상태 0(S0)으로 전이할 수 있다는 점에서 상태 0(S0)을 충분히 이용할 수 있게 된다.

도 17 은 본 발명에 따른 제어기(100)가 도 14 에 도시된 상태 0 - 4 로 구성된 예시적인 선형 상태도를 구현함에 따라 도 16a 와 16b 에 예로 든 제어기(100)에서 클록 신호, 리셋 신호(ASRES로 표현됨), IN0 - IN4 신호, 상태 0 - 4 신호 및 OUT0 - OUT4 신호에 의한 파형을 시간에 따라 도시한 것이다. 시간이 0(T0)일때 비동기 리셋 신호에 해당하는 리셋 펄스(300)로 상태 저장 소자(106)의 모든 플립 플롭(110a-110e)을 리셋하고 출력 장치(108)에 RESET 신호와 보수 SET 신호를 제공한다. RESET 신호와 보수 SET 신호는 도 15a 와 15b 에 도시된 예시적 출력 행렬(108)에 대한 설명에서와 같이 출력 신호(OUT0-OUT4)가 로우(논리 0) 값을 갖도록한다. 리셋 펄스(300) 이후 제 1 상승 클록 에지(302, T1)에서 상태 머신은 상태(S0)에 진입한다. T1과 T2 사이에서 제 0 상태 신호는 상태 저장 소자(106)에서 유일하게 활성화된 상태 신호이며, 출력 장치(108)에서 출력 신호(OUT0, OUT4)가 하이가 되도록 한다. 이는 도 15 에서 알 수 있듯이, 상태 0 신호는 인버터(230, 234)와 연관된 NFET(260)을 활성화 시켜 높은 출력 신호(OUT0, OUT4)를 생성하도록 인버터(230, 234)에 로우(접지)를 인가하게 한다.

T2 직전에 IN2 신호는 양(IN2 = 1)이 되고 도 13 에 도시된 것과 같이 제 0 상태에서 상태 1 로의 전이 조건이 충족되었으므로 상태 머신은 상태 1 로 전이된다. IN2에서 상승(304)이 시작한 이후 T2에서 상태 2 로 전이가 일어나는 시간 사이의 차이는 평가 장치(102)에서 IN2 신호가 버스(103)을 통하여 적절한 출력 신호(tran0u)를 생성하고 전이 장치(104)에서 적절한 출력 신호(RESET0, SET1)를 생성하여 버스(105)를 통하여 상태 저장 소자(106)에 전달하는 처리 시간으로 인하여 발생한다. 상태 저장 소자에서 상태 1(S1) 신호가 활성화되어 있는 동안 출력 장치(108)는 버스(109)를 통하여 하이 출력 신호(OUT1, OUT2, OUT3)을 생성한다. 도 13 에 도시되었듯이, 상태 머신이 상태 1에 도달하고 입력 신호(IN2)가 낮아지면 상태 1 에서 상태 2 로의 전이 조건이 충족되게 된다. 도 17 에서 IN2 신호는 T3 직전에 하강 에지(306)를 갖는다. IN2가 낮아지면 평가 장치(102)는 출력 신호(tran1u)를 생성하여 전이 장치(104)에 전달하고, 전이 장치(104)는 T3에서 상태 1 에서 상태 2 로의 전이가 일어나도록 출력 신호(RESET1, SET2)를 생성하여 상태 저장 소자(106)에 전달한다. 상태 2 가 하이인 T3에서 T4 사이의 시간 동안 출력 장치(108)는 버스(109)를 통하여 하이 신호(OUT0, OUT4)를 발생한다. IN4가 상승한 직후 T4에서 상태 2 에서 상태 3 으로의 전이와 IN1이 상승한 직후 T5에서 상태 3 에서 상태 4 로의 전이는 유사한 작동에 의하며 이로 인하여 다른 출력 신호(OUT0-OUT4)가 발생한다. 상태 머신이 상태 4(S4)에 도달하면 일련의 동작이 다시 시작하며 출력 장치(108)가 로우(논리 0) 값을 갖는 출력 신호(OUT0-OUT4)를 제공하는 시간인 T6에 다른 리셋 신호(308)가 발생하기 전까지 상태 4 에 머물게 된다(도 13에서 설명함).

도 18 은 본 발명에 따라 도 12 및 24 에 도시된 평가 장치(102) 및/또는 전이 장치(104)에 사용될 수 있는 부분 행렬(320, 점선 사각형으로 도시됨)의 장치를 예시적으로 도시한 것이다. 부분 행렬(320)은 제 1, 제 2, 제 3, 제 4 수직 도전성 금속선(330, 331, 332, 333), 제 1, 제 2, 제 3, 제 4 수평 도전성 금속선(335, 336, 337, 338) 그리고 각각의 제 1, 제 2, 제 3, 제 4 수평 도전성 금속선(335, 336, 337, 338) 아래쪽으로 각각 제 1, 제 2, 제 3, 제 4 수직 도전성 금속선(330, 331, 332, 333)의 표면에 형성된 각각 분리된 제 1, 제 2, 제 3, 제 4 도전성 컨택(342, 343, 344, 345)의 셋로 구성되어 있다. 특정 수직 도전성 금속선(330, 331, 332, 333)과 특정 수평 도전성 금속선(335, 335, 336, 337) 사이는 예를 들어, 제 1 수직 금속선(330) 위의 금속 컨택(342)과 제 1 수평 금속선(335)고 같이 수직 금속선과 원하는 수평 금속선을 연결하는 도전성 물질(350)의 조각을 붙여 쉽게 연결할 수 있다. 수직 및 수평 금속선 사이를 연결하거나 끊기 위해 도전성 물질(350)의 조각을 붙이거나 제거하여 설계의 마지막 단계에서 프로그램을 변경할 수 있다. 또한 설계자는 "금속 고정(metal-fix)"을 통하여 제어기(100)의 동작을 바꿀 수 있으며, 이는 단지 하나의 금속 레이어만이 연관되므로 비용면에서 효과적으로 설계를 변경할 수 있다는 것을 의미한다.

본 발명의 일실시예로서 수평선(335-339)은 제 1 형의 금속 도체로 구성되고, 수직선(330-333)은 제 2 형의 금속 도체로 구성되며, 금속 커넥터(350)는 제 1 형 및 제 2 형 금속 중 하나로 구성된다. 본 발명의 다른 실시예에서는 특정 수직 금속선(330-333)과 특정 수평 금속선(335-339) 사이를 접속하는데 오직 하나의 금속 레이어를 부가하거나 제거함으로써 비용면에서 효과적인 설계 변경이 가능한 다른 컨택 장치가 사용될 수 있다. 이러한 컨택 장치는 도 18에 도시된 컨택(342-345) 및 커넥터(345)를 대신하여 사용될 수 있다. 컨택 장치는 일부 또는 모든 평가 장치(102), 전이 장치(104) 그리고 출력 장치(108, 도 15에 도시된 NFET(260)는 적당한 컨택 장치로 대신할 수 있음)에 사용될 수 있다.

도 10 및 16 에 도시된 제어기(100)은 규격화된 구조를 가지므로 병렬하는 신호 라인(예를 들어, 모든 상태 신호(S0-S4), 모든 전이 신호(tran0u-tran4u, tran0l-tran4l) 등등)을 동일한 방식으로 설계할 수 있다. 이로 인하여 버스(103, 105, 107)의 병렬하는 신호 라인은 실질적으로 동일한 기생 저항과 용량성 부하를 갖게 된다. 따라서, 이들 라인에서의 신호 지연은 동일하게 된다. 제어기(100)에서의 임계 경로와 안전 최대 동작 주파수(safe maximum operating frequency)를 쉽게 결정할 수 있다.

본 발명의 제어기(100)의 장점은 다음과 같다. 첫째, 출력 장치(108)는 매우 일반적이고 간단한 구조를 갖도록 구현될 수 있다. 항상 하나의 상태 신호만이 하이이므로 상태 저장 소자(106)의 플립 플롭(110a-110n)으로부터 출력되는 상태 신호를 복호하기 위한 조합 논리가 필요하지 않다. 조합 논리가 필요하다면 플립 플롭(110a-110n)으로부터 출력되는 신호는 출력 장치(108)를 통하여 다른 지연 시간을 갖게 된다. 이로 인하여 출력 신호에 오류를 유발할 수 있으며 이러한 오류를 제거하기 위해서는 출력 신호를 클록 신호에 동기화 시킬 필요가 있다. 또한 출력 장치(108)는 리셋 상태에서 기설정되고 잘 정의된 출력 신호를 제공할 수 있도록 프로그램이 가능하다.

둘째로, 평가 장치(102)에서 입력 신호(IN0 - IN4)를 평가할 때, 1 아웃 어브 N 코딩으로 상태 정보(상태 0 - 4)와 입력 정보(IN0 - IN4)를 용이하게 논리 조합할 수 있으므로 상태 저장 소자(106)로부터 출력된 상태 신호(S0-S4)를 복호화 할 필요가 없다.

세째로, 상태 머신은 동작의 파워 온 모드에서 시작되어야 한다. 여기에는 상태 저장 소자(106)의 모든 플립 플롭(110a-110n)을 시작 값으로 리셋하며, RESET(또는 ASRES) 신호가 끝날 때 클록에 대하여 시간 위반이 없다는 것을 의미한다. 이러한 동작이 들어 맞지 않게 되면 리셋 상태에서 제 1 상태로 전이가 일어날 때, 전환되어야 하는 모든 플립 플롭(110a-110n)이 전환 되지 않을 수 있다. 이것은 상태 머신이 잘못된 상태로 전이 되거나 정의되지 않은 상태로 전이 됨을 의미한다. 본 발명의 제어기(100) 장치는 리셋 상태(모든 플립 플롭(110a-110n)이 리셋 됨)에서 제 1 상태(S0)로 전이로 정확하게 하나의 플립 플롭을 리셋하며 전이가 안전한 방식으로 이루어지므로 이러한 가능성이 배제된다. RESET 펄스가 종료될 때 제어기(100)에 셋 시간/유지 시간 위반이 있을 경우, 정확히 하나의 플립 플롭이 현재 클록 에지에서 전환되거나 다음 클록 에지(한 클록 주기의 지연)에서 전환된다. 두 경우 모두 잘못된 상태나 정의되지 않은 상태로 전이되지 않는다. 또한 제어기(100)는 부가 플립 플롭(280) 장치를 이용하여 임의의 다른 상태에서 처음 상태(상태 0)로의 전이가 어느 상태에서도 가능하도록 한다. 또한 리셋 상태에서 기설정되고 잘 정의된 출력 신호를 제공하는 RESET 펄스가 출력 장치에 제공된다.

네째로, 본 발명의 중요한 점은 상태 머신의 구조에 있는데, 평가 장치(102)와 전이 장치(104) 사이에 분명한 구분이 있다는 것이다. 두 상태 사이의 모든 전이는 정확히 하나의 전이 신호(tran0u-tran4u, tran0l-tran4l)가 로우가 됨에 따라 발생한다. 이러한 전이 신호는 다음 상태의 플립 플롭(110a-110n 중 하나)을 셋하고, 현재 상태의 플립 플롭을 리셋한다. 플립 플롭(110a-110n)에서 단 하나의 전이 신호에 의해 셋 및 리셋이 일어나므로 시간 위반은 실질적으로 발생하지 않는다. 현재의 클록 에지에서 발생하는 셋/리셋 중 하나 또는 셋/리셋 모두는 한 클록 주기 만큼 지연된다. 상태가 틀리거나 정의 되지 않는 경우는 없다. 또한 임의의 상태 전이에 단지 2 개의 플립 플롭(N 대 1 코딩)만이 연관되어 있으므로 이러한 안전성은 통계적으로 증가한다. 따라서 입력 신호를 동기화 시킨다거나 제어기(100)에서 동기화 되어있지 않은 신호를 사용하데 요구되는 부가적 회로를 줄일 수 있다.

다섯째로, 제어기(100)는 출력 신호(IN0-IN4)가 입력 신호(IN0-IN4)가 아닌 상태 신호에 종속적이라는 점에 특징이 있다. 제어기(100)가 입력 신호에 종속적이라면 출력 신호는 본 발명의 제어기(100)가 제공하는 것처럼 간단하게 발생되지 않을 것이다. 상태 신호(S0-S4)와 입력 신호(IN0-IN4)를 조합하는 조합 논리 회로가 요구될 것이다. 이때, 동기화 되어 있지 않은 입력 신호가 사용된다면 출력 신호에서 수용할 수 없는 오류가 발생될 수 있으며, 출력 신호(IN0-IN4)를 동기화 시키는 회로가 요구될 것이다.

여섯째로, 본 발명의 제어기(100)의 가장 큰 중요한 점은 예를 들어 도 18에 도시된 것과 같이 설계의 매우 나중 단계에서 프로그램(셋)이 가능하다는 것이다.

지금까지 설명된 본 발명의 특정 실시예는 본 발명의 일반 규칙을 설명하는 한 예에 불과하다. 당업자는 기술된 원칙에 일관되는 다양한 변경을 할 수 있을 것이다. 예를 들어, 평가 장치(102). 전이 장치(104), 상태 저장 소자(106) 그리고 출력 장치(108) 중 어느 하나 또는 전부는 각각의 구성 요소가 지금까지 설명된 동일한 동작을 보장하며 설계의 나중 단계에서 프로그램의 용이한 변경이 가능한 방식으로 동작하는 다른 적당한 장치로 구성될 수 있다.

Claims

메모리 칩 상의 발생기 시스템을 제어하며, 다수 X 개의 상태를 포함하는 상태도에 따라 상태 머신으로서 동작하는 제어기로서,

상기 상태도 내에서 상기 다수 X 개의 상태 중 현재 상태에서 다음 상태로의 변경을 의미하는 입력 신호에 응답하여, 상기 다수 X 개의 상태 중 상기 다음 상태에 대한 참 상태 신호 및 보수 참 상태 신호를 포함하는 다수 X 개의 변경된 상태 출력 신호를 생성하며, 외부 소스로부터 수신된 비동기식 리셋 신호에 응답하여 리셋 신호 및 보수 셋 출력 신호를 생성하는 상태 저장 소자와,

상기 다수 X 개의 변경된 상태 출력 신호의 상기 참 상태 신호 및 상기 보수 참 상태 신호와, 상기 상태 저장 소자로부터 출력된 상기 리셋 신호 및 상기 보수 셋 신호에 응답하여 상기 다음 상태와 연관된 M 개의 출력 신호 또는 상기 리셋 신호에 대한 별개의 기설정된 값을 선택적으로 발생시킴으로써 상기 발생기 시스템을 제어하는 출력 장치를 포함하는

제어기.
제 1 항에 있어서,

상기 출력 장치는 출력 행렬을 포함하고,

상기 출력 행렬은

각각 4 개의 제 1 도전성 라인으로 이루어진 X+1 개의 그룹으로 세분되는 다수의 병렬 제 1 도전성 라인과,

상기 다수의 병렬 제 1 도전성 라인과 실질적으로 직교하고, 기설정된 접점에서 상기 병렬 제 1 도전성 라인의 그룹과 중첩되는 다수 M 개의 병렬 제 2 도전성 라인을 포함하되,

상기 제 1 도전성 라인 그룹은

논리 "1" 전위에 커플링된 제 1 도전성 라인,

상기 다수 X 개의 변경된 상태 출력 신호에서 상기 보수 셋 신호 및 상기 보수 참 상태 신호 중 하나를 수신하도록 커플링된 제 2 도전성 라인,

상기 제 2 도전성 라인에 커플링된 상기 참 상태 신호와 연관되는 상기 다수 X 개의 변경된 상태 출력 신호에서 상기 리셋 신호 및 상기 참 상태 신호 중 하나를 수신하도록 커플링된 제 3 도전성 신호, 및

접지 전위에 커플링되는 제 4 도전성 라인을 포함하는

제어기.
제 2 항에 있어서,

상기 출력 장치는 다수 M 개의 인버터와 다수 M 개의 제 1 접속 소자를 더 포함하되,

상기 다수 M 개의 인버터는 각각 상기 다수 M 개의 제 2 도전성 라인 중 하나의 라인의 제 1 종단에 커플링되어 다수 M 개의 출력 신호 중 하나를 제공함으로써 상기 발생기 시스템을 제어하고,

상기 다수 M 개의 제 1 접속 소자는 각각 상기 다수 M 개의 병렬 제 2 도전성 라인 중 하나의 라인과 연관되어, 상기 다수 M 개의 인버터 중 연관된 하나의 인버터의 입력을 논리 "1" 신호와 접지 전위로 이루어진 그룹 중 하나에 선택적으로 커플링함으로써, 어떠한 다른 신호도 상기 M 개의 제 2 도전성 라인 중 상기 연관된 하나의 라인에 인가되지 않을 때 상기 연관된 인버터의 상기 입력을 제각각 풀링-업 및 풀링-다운하는

제어기.
제 3 항에 있어서,

각각의 제 1 접속 소자는 양전계 효과 트랜지스터(PFET) 및 음전계 효과 트랜지스터(NFET)를 더 포함하되,

상기 PFET는 논리 "1" 전위에 커플링된 소스 전극, 상기 다수 M 개의 병렬 제 2 도전성 라인 중 상기 관련된 라인에 커플링된 드레인 전극, 및 (a) 상기 PFET를 디스에이블링하기 위한 논리 "1" 전위와 (b) 상기 PFET를 인에이블링하여 상기 연관된 인버터의 상기 입력을 풀링 업하기 위한 접지 전위 중 하나에 선택적으로 커플링된 게이트 전극을 포함하며,

상기 NFET는 접지 전위에 커플링된 소스 전극, 상기 PFET의 상기 드레인 전극과 상기 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 라인에 커플링된 드레인 전극, 및 (a) 상기 연관된 인버터의 상기 입력을 풀링 다운하기 위한 논리 "1" 전위와 (b) 상기 NFET를 디스에이블링하기 위한 접지 전위 중 하나에 선택적으로 커플링된 게이트 전극을 포함하는

제어기.
제 4 항에 있어서,

상기 출력 행렬은

각각 M 개의 제 2 접속 소자로 이루어진 X+1 개의 그룹으로 나누어지되, 각각이 상기 다수의 병렬 제 1 도전성 라인 중 4 개의 제 1 도전성 라인으로 이루어진 각각의 그룹과 상기 M 개의 제 2 도전성 라인 중 별개의 도전성 라인 사이에 분리된 접점 영역과 연관되어 있는 다수의 제 2 접속 소자로 구성되며,

상기 M 개의 제 2 접속 소자 그룹의 각 제 2 접속 소자는 PFET와 NFET를 포함하되,

상기 PFET는 논리 "1" 전위와 커플링된 4 개의 제 1 도전성 라인의 상기 연관된 그룹의 상기 제 1 도전성 라인과 커플링된 소스 전극, 상기 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 도전성 라인의 별개의 도전성 라인과 커플링된 드레인 전극, 및 (a) 논리 "1" 전위와 커플링되어 상기 PFET를 디스에이블시키는 제 1 도전성 라인과 (b) 상기 보수 셋 신호와 상기 보수 참 상태 신호 중 연관된 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 별개의 도전성 라인에 커플링된 상기 제 1 접속 소자를 풀링 업하는 제 2 도전성 라인으로 구성된 그룹 중 하나와 선택적으로 커플링된 게이트 전극을 포함하고,

상기 NFET는 상기 접지 전위와 커플링된 4 개의 제 1 도전성 라인 중 상기 연관된 그룹의 상기 제 4 도전성 라인과 커플링된 소스 전극, 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 별개의 도전성 라인과 커플링된 드레인 전극, 및 (a) 상기 접지 전위에 커플링되어 상기 NFET를 디스에이블시키는 상기 제 4 도전성 라인과 (b) 상기 연관된 상태도의 상태가 활성화되어 있을 때 상기 리셋 신호와 상기 참 상태 신호 중 연관된 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 연관된 별개의 도전성 라인과 커플링되어 상기 제 1 접속 소자를 풀링 다운하는 제 3 도전성 라인으로 구성된 그룹 중 하나와 선택적으로 커플된 게이트 전극을 포함하되,

상기 연관된 PFET 및 NFET 중 오직 하나만이 각각의 제 2 접속 소자에서 선택적으로 활성화되는

제어기.
제 2 항에 있어서,

상기 출력 행렬은

각각 M 개의 제 1 접속 소자로 이루어진 X+1 개의 그룹으로 나누어지되, 각각이 다수의 제 1 도전성 라인 중 4 개의 제 1 도전성 라인으로 이루어진 각각의 그룹과 상기 M 개의 제 2 도전성 라인 중 별개의 도전성 라인 사이에 분리된 접점 영역과 연관되어 있는 다수의 제 1 접속 소자로 구성되며,

M 개의 제 2 접속 소자 그룹의 각 제 1 접속 소자는,

양전계 효과 트랜지스터(PFET) - 그 소스 전극은 논리 "1" 전위와 커플링된 4 개의 제 1 도전성 라인의 상기 연관된 그룹의 상기 제 1 도전성 라인과 커플링되어 있고, 그 드레인 전극은 상기 다수 M 개의 병렬 제 2 도전성 라인의 상기 연관된 도전성 라인의 별개의 도전성 라인과 커플링되어 있으며, 그 게이트 전극은 (a) 논리 "1" 전위에 커플링되어 상기 PFET를 디스에이블시키는 상기 제 1 도전성 라인, (b) 상기 보수 셋 신호와 연관된 보수 참 상태 신호 중 별개의 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 별개의 도전성 라인에 풀 업 신호를 제공하는 상기 제 2 도전성 라인에 선택적으로 커플링됨 - ,

음전계 효과 트랜지스터(NFET) - 그 소스 전극은 상기 접지 전위에 커플링된 4 개의 제 1 도전성 라인 중 상기 연관된 그룹의 상기 제 4 도전성 라인과 커플링되어 있고, 그 드레인 전극은 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 별개의 도전성 라인과 커플링되어 있으며, 그 게이트 전극은 (a) 상기 접지 전위와 커플링되어 상기 NFET를 디스에이블시키는 상기 제 4 도전성 라인, (b) 상기 상태도의 상기 리셋 신호와 상기 상태가 활성화되어 있을 때 상기 리셋 및 연관된 참 상태 신호 중 별개의 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 별개의 도전성 라인에 풀 다운 신호를 제공하는 상기 제 3 도전성 라인에 선택적으로 커플링됨 - 로 구성되며,

상기 연관된 PFET 및 NFET 중 오직 하나만이 각 제 1 접속 소자에서 선택적으로 활성화되는

제어기.
제 6 항에 있어서,

상기 출력 장치는

상기 발생기 시스템을 제어하기 위하여 각각 상기 다수 M 개의 제 2 도전성 라인 중 별개의 도전성 라인의 제 1 일단과 커플링되어 다수 M 개의 출력 신호 중 별개의 신호를 제공하는 다수 M 개의 인버터와,

각각 상기 다수 M 개의 병렬 제 2 도전성 라인 중 별개의 도전성 라인과 연관되어 있고, 상기 M 개의 제 2 도전성 라인 중 연관된 별개의 도전성 라인에 다른 신호가 인가되지 않을 때 상기 다수 M 개의 인버터 중 연관된 인버터의 입력을 상기 연관된 인버터의 상기 입력을 풀 업 하거나 풀 다운하기 위해 논리 "1" 신호와 접지 전위로 이루어진 그룹 중 하나에 선택적으로 커플링하는 다수 M 개의 제 2 접속 소자를 더 포함하는

제어기.
제 7 항에 있어서,

상기 제 2 접속 소자 각각은

양전계 효과 트랜지스터(PFET) - 그 소스 전극은 논리 1 전위에 커플링되고, 그 드레인 전극은 상기 다수 M 개의 병렬 도전성 라인 중 연관된 도전성 라인에 커플링되며, 그 게이트 전극은 선택적으로 (a) 상기 PFET를 디스에이블 시키기 위해서는 논리 "1" 전위, (b) 풀 다운 신호가 상기 제 1 접속 소자 중 연관된 소자로 부터 공급되지 않을 때 상기 PFET를 활성활 시켜 상기 연관된 인버터의 상기 입력을 풀 업하기 위해서는 접지 전위에 선택적으로 커플링됨 - ,

음전계 효과 트랜지스터(NFET) - 그 소스 전극은 접지 전위에 커플링되고, 그 드레인 전극은 상기 PFET의 상기 드레인 전극과 상기 다수 M 개의 병렬 제 2 도전성 라인 중 연관된 도전성 라인에 커플링되며, 그 게이트 전극은 상기 PFET의 상기 게이트 전극, 그리고 (a) 풀 업 신호가 상기 제 1 접속 소자 중 연관된 소자로 부터 공급되지 않을 때 상기 연관된 인버터의 입력을 풀 다운 시키기 위해서는 논리 "1" 전위, (b) 상기 NFET를 비활성화 시키기 위해서는 접지 전위로 이루어진 그룹 중 동일한 그룹에 커플링됨 - 로 구성된

제어기.
다수 X 개의 상태를 포함하는 상태도에 따라 동작하는 메모리 칩 상의 원격 시스템을 제어하는 제어기에 있어서, 상기 제어기는

임의의 시간에 응답하여 다수 X 개의 상태 신호 중 오직 하나의 신호와 연관된 원격 소자로부터 상기 제어기에 다수 N 개의 입력 신호 중 오직 하나의 신호를 평가하고, 상기 하나의 상태 신호와 상기 하나의 입력 신호가 기설정된 논리 조건을 만족하여 조건이 충족될 때 상기 상태도에서 다음 상태로 진입하기 위한 기설정된 논리 값을 갖는 다수 Y 개의 출력 신호 중 하나의 신호를 생성하는 평가 장치와,

(a) 외부에서 공급되는 비동기 리셋 신호와 (b) (1) 리셋 신호 및 보수 셋 신호와 (2) 각각 상기 다수 X 개의 상태의 상기 다음 상태를 위해 참 상태 신호와 보수 참 상태 신호로 구성된 다수 X 개의 변경된 상태 출력 신호를 발생시키기 위해 상기 평가 장치로부터 기설정된 논리 값을 갖는 상기 다수 Y 개의 출력 신호 중 하나의 신호에 응답하는 상태 저장 소자 - 여기서 상기 참 상태 신호는 상기 평가 장치로 재전송되어 상기 상태도에서 상기 다수 X 개의 상태 중 현재 상태에서 다음 상태로 변화되었음을 나타냄 - 와,

상기 발생기 시스템을 제어하기 위하여 상기 다음 상태와 연관된 각각의 상기 M 개의 출력 신호 또는 상기 리셋 신호에 대하여 별개의 기설정된 논리 값을 선택적으로 발생시키기 위하여 상기 상태 저장 소자로부터 출력된 다수 X 개의 변경된 상태 출력 신호 중 상기 참 상태 신호와 상기 보수 참 상태 신호, 상기 리셋 신호와 상기 보수 셋 신호에 응답하는 출력 장치로 구성된

제어기.
제 9 항에 있어서,

상기 출력 장치는

출력 행렬을 포함하되, 상기 출력 행렬은

상기 다수 X 개의 상태 중 별개의 상태, 상기 리셋 및 보수 셋 신호와 연관 되어 있으며, 논리 "1" 전위와 커플링된 제 1 도전성 라인, 다수 X 개의 변경된 상태 출력 신호 중 보수 셋 신호 중 별개의 신호와 보수 참 상태 신호를 수신하도록 커플링된 제 2 도전성 라인, 상기 제 2 도전성 라인과 커플링된 상기 참 상태 신호와 연관된 상기 다수 X 개의 변경된 상태 출력 신호 중 상기 리셋 신호와 상기 참 상태 신호 중 별개의 신호 수신하도록 커플링된 제 3 도전성 라인, 그리고 접지 전위와 커플링된 제 4 도전성 라인을 포함하는 각각 4 개의 제 1 도전성 라인으로 이루어진 X+1 개의 그룹으로 나누어지는 다수의 병렬 제 1 도전성 라인,

상기 다수의 병렬 제 1 도선과 실질적으로 직교하며 기설정된 접점에서 상기 병렬 제 1 도전성 라인의 그룹과 교차하는 다수 M 개의 병렬 제 2 도전성 라인을 포함하는

제어기.
제 10 항에 있어서,

상기 출력 장치는

발생기 시스템을 제어하기 위하여 각각 상기 다수 M 개의 제 2 도전성 라인 중 별개의 도전성 라인의 제 1 일단과 커플링되어 다수 M 개의 출력 신호 중 별개의 신호를 제공하는 다수 M 개의 인버터와,

각각 상기 다수 M 개의 병렬 제 2 도전성 라인 중 별개의 도전성 라인과 연관되어 있고, 상기 M 개의 제 2 도전성 라인 중 연관된 별개의 도전성 라인에 다른 신호가 인가되지 않을 때 상기 다수 M 개의 인버터 중 연관된 인버터의 입력을 상기 연관된 인버터의 상기 입력을 풀 업 하거나 풀 다운하기 위해 논리 "1" 신호와 접지 전위로 이루어진 그룹 중 하나에 선택적으로 커플링하는 다수 M 개의 제 1 접속 소자를 더 포함하는

제어기.
제 11 항에 있어서,

상기 제 1 접속 소자 각각은

양전계 효과 트랜지스터(PFET) - 그 소스 전극은 논리 1 전위에 커플링되고, 그 드레인 전극은 상기 다수 M 개의 병렬 도전성 라인 중 연관된 도전성 라인에 커플링되며, 그 게이트 전극은 선택적으로 (a) 상기 PFET를 디스에이블 시키기 위해서는 논리 "1" 전위, (b) 상기 PFET를 활성활 시켜 상기 연관된 인버터의 상기 입력을 풀 업하기 위해서는 접지 전위로 선택적으로 커플링됨 - ,

음전계 효과 트랜지스터(NFET) - 그 소스 전극은 접지 전위에 커플링되고, 그 드레인 전극은 상기 PFET의 상기 드레인 전극과 상기 다수 M 개의 병렬 제 2 도전성 라인 중 연관된 도전성 라인에 커플링되며, 그 게이트 전극은 상기 PFET의 상기 게이트 전극, 그리고 (a) 상기 연관된 인버터의 입력을 풀 다운 시키기 위해서는 논리 "1" 전위, (b) 상기 NFET를 비활성화 시키기 위해서는 접지 전위로 이루어진 그룹 중 동일한 그룹에 커플링됨 - 로 구성된

제어기.
제 12 항에 있어서,

상기 출력 행렬은

각각 M 개의 제 2 접속 소자로 이루어진 X+1 개의 그룹으로 나누어지되, 각각 상기 다수의 병렬 제 1 도전성 라인 중 4 개의 제 1 도전성 라인으로 이루어진 각각의 그룹과 상기 M 개의 제 2 도전성 라인 중 별개의 도전성 라인 사이에 분리된 접점 영역과 연관되어 있는 다수의 제 2 접속 소자로 구성되며,

상기 M 개의 제 2 접속 소자 그룹의 각 제 2 접속 소자는,

PFET - 그 소스 전극은 논리 "1" 전위와 커플링된 4 개의 제 1 도전성 라인의 상기 연관된 그룹의 상기 제 1 도전성 라인과 커플링되어 있고, 그 드레인 전극은 상기 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 도전성 라인의 별개의 도전성 라인과 커플링되어 있으며, 그 게이트 전극은 (a) 논리 "1" 전위와 커플링되어 상기 PFET를 디스에이블시키는 제 1 도전성 라인, (b) 상기 보수 셋 신호와 상기 보수 참 상태 신호 중 연관된 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 별개의 도전성 라인에 커플링된 상기 제 1 접속 소자를 풀 업 하는 제 2 도전성 라인으로 구성된 그룹 중 하나와 선택적으로 커플링됨 - 와,

NFET - 그 소스 전극은 상기 접지 전위와 커플링된 4 개의 제 1 도전성 라인 중 상기 연관된 그룹의 상기 제 4 도전성 라인과 커플링되어 있고, 그 드레인 전극은 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 별개의 도전성 라인과 커플링되어 있으며, 그 게이트 전극은 (a) 상기 접지 전위에 커플링되어 상기 NFET를 디스에이블시키는 상기 제 4 도전성 라인, (b) 상기 연관된 상태도의 상태가 활성화되어 있을 때 상기 리셋 신호와 상기 참 상태 신호 중 연관된 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 연관된 별개의 도전성 라인과 커플링된 상기 제 1 접속 소자를 풀 다운하는 제 3 도전성 라인으로 구성된 그룹 중 하나와 선택적으로 커플링됨 - 로 구성되며,

상기 연관된 PFET 및 NFET 중 오직 하나만이 각각의 제 2 접속 소자에서 선택적으로 활성화되는

제어기.
제 10 항에 있어서,

상기 출력 행렬은

각각 M 개의 제 1 접속 소자로 이루어진 X+1 개의 그룹으로 나누어지되, 각각이 다수의 제 1 도전성 라인 중 4 개의 제 1 도전성 라인으로 이루어진 각각의 그룹과 상기 M 개의 제 2 도전성 라인 중 별개의 도전성 라인 사이에 분리된 접점 영역과 연관되어 있는 다수의 제 1 접속 소자로 구성되며,

M 개의 제 2 접속 소자 그룹의 각 제 1 접속 소자는,

양전계 효과 트랜지스터(PFET) - 그 소스 전극은 논리 "1" 전위와 커플링된 4 개의 제 1 도전성 라인의 상기 연관된 그룹의 상기 제 1 도전성 라인과 커플링되어 있고, 그 드레인 전극은 상기 다수 M 개의 병렬 제 2 도전성 라인의 상기 연관된 도전성 라인의 별개의 도전성 라인과 커플링되어 있으며, 그 게이트 전극은 (a) 논리 "1" 전위에 커플링되어 상기 PFET를 디스에이블시키는 상기 제 1 도전성 라인, (b) 상기 보수 셋 신호와 연관된 보수 참 상태 신호 중 별개의 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 별개의 도전성 라인에 풀 업 신호를 제공하는 상기 제 2 도전성 라인에 선택적으로 커플링됨 - ,

음전계 효과 트랜지스터(NFET) - 그 소스 전극은 상기 접지 전위에 커플링된 4 개의 제 1 도전성 라인 중 상기 연관된 그룹의 상기 제 4 도전성 라인과 커플링되어 있고, 그 드레인 전극은 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 별개의 도전성 라인과 커플링되어 있으며, 그 게이트 전극은 (a) 상기 접지 전위와 커플링되어 상기 NFET를 디스에이블시키는 상기 제 4 도전성 라인, (b) 상기 상태도의 상기 리셋 신호와 상기 상태가 활성화되어 있을 때 상기 리셋 및 연관된 참 상태 신호 중 별개의 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 별개의 도전성 라인에 풀 다운 신호를 제공하는 상기 제 3 도전성 라인에 선택적으로 커플링됨 - 로 구성되며,

상기 연관된 PFET 및 NFET 중 오직 하나만이 각 제 1 접속 소자에서 선택적으로 활성화되는

제어기.
제 14 항에 있어서,

상기 출력 장치는

상기 발생기 시스템을 제어하기 위하여 각각 상기 다수 M 개의 제 2 도전성 라인 중 별개의 도전성 라인의 제 1 일단과 커플링되어 다수 M 개의 출력 신호 중 별개의 신호를 제공하는 다수 M 개의 인버터와,

각각 상기 다수 M 개의 병렬 제 2 도전성 라인 중 별개의 도전성 라인과 연관되어 있고, 상기 M 개의 제 2 도전성 라인 중 연관된 별개의 도전성 라인에 다른 신호가 인가되지 않을 때 상기 다수 M 개의 인버터 중 연관된 인버터의 입력을 상기 연관된 인버터의 상기 입력을 풀 업 하거나 풀 다운하기 위해 논리 "1" 신호와 접지 전위로 이루어진 그룹 중 하나에 선택적으로 커플링하는 다수 M 개의 제 2 접속 소자를 더 포함하는

제어기.
제 15 항에 있어서,

상기 제 2 접속 소자 각각은

양전계 효과 트랜지스터(PFET) - 그 소스 전극은 논리 1 전위에 커플링되고, 그 드레인 전극은 상기 다수 M 개의 병렬 도전성 라인 중 연관된 도전성 라인에 커플링되며, 그 게이트 전극은 선택적으로 (a) 상기 PFET를 디스에이블 시키기 위해서는 논리 "1" 전위, (b) 풀 다운 신호가 상기 제 1 접속 소자 중 연관된 소자로 부터 공급되지 않을 때 상기 PFET를 활성활 시켜 상기 연관된 인버터의 상기 입력을 풀 업하기 위해서는 접지 전위에 선택적으로 커플링됨 - 와,

음전계 효과 트랜지스터(NFET) - 그 소스 전극은 접지 전위에 커플링되고, 그 드레인 전극은 상기 PFET의 상기 드레인 전극과 상기 다수 M 개의 병렬 제 2 도전성 라인 중 연관된 도전성 라인에 커플링되며, 그 게이트 전극은 상기 PFET의 상기 게이트 전극, 그리고 (a) 풀 업 신호가 상기 제 1 접속 소자 중 연관된 소자로 부터 공급되지 않을 때 상기 연관된 인버터의 입력을 풀 다운 시키기 위해서는 논리 "1" 전위, (b) 상기 NFET를 비활성화 시키기 위해서는 접지 전위로 이루어진 그룹 중 동일한 그룹에 커플링됨 - 로 구성된

제어기.
다수 X 개의 상태를 포함하는 상태도에 따라 상태 머신으로서 동작하는 제어기를 갖는 메모리 칩 상의 발생기 시스템을 제어하는 방법에 있어서,

(a) 리셋 신호와 보수 셋 신호 및 (1) 비동기 리셋 신호, (2) 상기 다수 X 개의 상태에서 현재 상태에서 상기 다음 상태로의 상태도에서의 변경로 이루어진 그룹 중 하나의 그룹을 나타내는 입력 신호에 응답하여 상태 저장 소자에서 상기 다수 X 개의 상태의 다음 상태에 대한 참 상태 신호와 보수 참 상태 신호 상기 다수 X 개의 상태로 구성된 다수 X 개의 변경된 상태 출력 신호는 발생시키는 단계와,

(b) 출력 장치에서 상기 발생기 시스템을 제어하기 위하여 (1) 상기 리셋 신호와 상기 보수 셋 신호, (2) 상기 (a) 단계에서 상기 상태 저장 소자에 의해 발생된 상기 다수 X 개의 변경된 상태 출력 신호 중 상기 참 상태 신호와 상기 보수 참 상태 신호 중 하나의 신호에 응답하여 상기 리셋 신호 중 활성화된 신호 및 상기 다음 상태와 연관된 M 개의 출력 신호에 대한 별개의 기설정된 논리 값을 발생시키는 단계를 포함하는

제어 방법.
제 17 항에 있어서,

상기 (b) 단계는

(c) 상기 출력 장치의 출력 행렬에서 다수의 제 1 도전성 라인을 각각 4 개의 제 1 도전성 라인으로 이루어진 X+1 개의 그룹으로 나누는 단계 - 여기서 제 1 도전성 라인의 각 그룹은 (1) 다수 X 개의 상태, (2) 상기 리셋 신호와 상기 보수 셋 신호의 조합 중 별개의 하나의 신호와 연관되어 있음 - 와,

(c1) 4 개의 제 1 도전성 라인으로 이루어진 각 X+1 개 그룹의 제 1 도전성 라인을 논리적 1 전위에 커플링시키는 단계와,

(c2) 4 개의 제 1 도전성 라인으로 이루어진 각 X+1 개 그룹의 제 2 도전성 라인을 상기 다수 X 개의 변경된 상태 출력 신호에서 보수 셋 신호와 보수 참 상태 신호 중 별개의 신호를 수신하도록 커플링시키는 단계와,

(c3) 4 개의 제 1 도전성 라인으로 이루어진 각 X+1 개 그룹의 제 3 도전성 라인을 상기 제 2 도전성 라인에 커플링된 참 상태 신호와 연관된 상기 다수 X 개의 변경된 상태 출력 신호에서 상기 리셋 신호와 상기 참 상태 신호 중 상기 별개의 신호를 수신하도록 커플링시키는 단계와,

(c4) 4 개의 제 1 도전성 라인으로 이루어진 각 X+1 개 그룹의 제 4 도선을 접지 전위에 커플링시키는 단계와,

(d) 상기 다수의 제 1 도전성 라인과 실질적으로 직교하고 기설정된 접점에서 병렬 제 1 도전성 라인의 상기 그룹과 교차하도록 다수 M 개의 병렬 제 2 도전성 라인을 배열하는 단계를 포함하는

제어 방법.
제 18 항에 있어서,

상기 (b) 단계는

(e) 각각의 다수 M 개의 인버터를 상기 발생기 시스템을 제어하기 위하여 다수 M 개의 출력 신호 중 별개의 한 신호를 제공하는 상기 다수 M 개의 제 2 도전성 라인 중 별개의 도전성 라인 제 1 일단에 커플링시키는 단계와,

(f) 상기 M 개의 제 2 도전성 라인 중 상기 연관된 별개의 도전성 라인에 다른 신호가 인가되지 않을 때에는 상기 연관된 인버터의 상기 입력을 풀 업이나 풀 다운을 할 때에는 논리 "1" 신호와 접지 전위로 구성된 그룹 중 하나와 상기 다수 M 개의 인버터 중 연관된 인버터의 입력을 선택적으로 커플링하여 다수 M 개의 제 1 접속 소자를 상기 다수 M 개의 병렬 제 2 도전성 라인 중 별개의 도전성 라인과 연관시키는 단계를 더 포함하는

제어 방법.
제 19 항에 있어서,

상기 (b) 단계는

(g) 다수의 제 2 접속 소자를 각각 M 개의 제 2 접속 소자로 이루어진 X+1 개의 그룹으로 나누는 단계 - 여기서 각 제 2 접속 소자는 상기 다수의 병렬 제 1 도전성 라인에서 각각 4 개의 제 1 도전성 라인으로 이루어진 그룹과 상기 M 개의 제 2 도전성 라인 중 별개의 한 도전성 라인 사이의 별개의 접점 영역과 연관되어 있고, M 개의 제 2 접속 소자의 그룹의 각각의 제 2 접속 소자는 양전계 효과 트랜지스터(PFET)와 음전계 효과 트랜지스터(NFET)로 구성됨 - 와,

(h) 각 PFET의 소스 전극을 상기 논리 "1" 전위에 커플링된 상기 연관된 4 개의 제 1 도전성 라인 그룹의 상기 제 1 도전성 라인에 커플링시키고, 각 PFET의 드레인 전극을 상기 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 도전성 라인의 별개의 도전성 라인에 커플링시키며, 각 PFET의 게이트 전극을 (1) 상기 논리 "1" 전위에 커플링되어 상기 PFET를 디스에이블시키는 상기 제 1 도전성 라인, (2) 상기 보수 셋 신호와 상기 보수 참 셋 신호 중 상기 연관 있는 하나의 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 별개의 도전성 라인과 커플링된 상기 제 1 접속 소자를 풀 업 하는 상기 제 2 도전성 라인으로 이루어진 그룹 중 하나와 선택적으로 커플링시키는 단계와,

(i) 각 NFET의 소스 전극을 상기 접지 전위에 커플링되어 있는 4 개의 제 1 도전성 라인의 상기 연관된 그룹의 제 4 도전성 라인에 커플링시키며, 각 NFET의 드레인 전극을 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 별개의 도전성 라인에 커플링시키며, 각 NFET의 게이트 전극을 (1) 상기 접지 전위와 커플링되어 상기 NFET를 디스에이블시키는 제 4 도전성 라인과 (2) 상기 리셋 신호와 상기 상태도의 상기 상태가 활성화되어 있을 때, 상기 리셋 신호와 상기 참 상태 신호 중 상기 연관된 신호를 수신하여 상기 연관된 다수 M 개의 병렬 제 2 도전성 라인 중 상기 연관된 별개의 도전성 라인과 커플링된 상기 제 1 접속 소자를 풀 다운하는 상기 제 3 도전성 라인으로 이루어진 그룹 중 하나와 선택적으로 커플링시키는 단계를 더 포함하며,

상기 연관된 PFET와 NFET 중 오직 하나만이 각 제 2 접속 소자에서 선택적으로 활성화되는

제어 방법.