DE60103623T2

DE60103623T2 - Verfahren und gerät für eine verbesserte reset/einschalten-anordnung für ein dram-generatorsteuerungssystem

Info

Publication number: DE60103623T2
Application number: DE60103623T
Authority: DE
Inventors: Oliver Weinfurtner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-03-23
Filing date: 2001-03-14
Publication date: 2005-07-21
Anticipated expiration: 2021-03-15
Also published as: KR100782616B1; KR20020088084A; EP1266379B1; TW502258B; DE60103623D1; EP1266379A2; WO2001071721A3; US6141284A; WO2001071721A2

Description

Verweis auf verwandte Anmeldungen
Die vorliegende Anmeldung hängt mit den folgenden eigenen Anmeldungen desselben Erfinders zusammen und ist diesen entnommen:
Vorläufige Anmeldung lfd. Nummer 60/079,717, registriert am 27.3.1998, und US-Patentanmeldung lfd. Nummer 09/253,996, registriert am 22.2.1999.
Die vorliegende Anmeldung hängt außerdem mit den folgenden eigenen Anmeldungen desselben Erfinders zusammen, die am selben Datum wie die vorliegende Anmeldung registriert sind mit den Titeln: „Method And Apparatus For A Flexible Controller For A DRAM Generator Controller", "Method And Apparatus For A Flexible Controller Including An Improved Output Arrangement For A DRAM Generator Controller" und „Method And Apparatur For An Easy Identification Of A State Of A DRAM Generator Controller".
Technisches Gebiet
Die Erfindung betrifft eine verbesserte Ausgangsanordnung zur Verwendung in einer Steuerung für ein Generatorsystem in einem Speicherchip, die sehr flexibel ist und leicht an das Generatorsystem angepaßt werden kann, schnelle „Änderungen in letzter Minute" des Verhaltens der Steuerung ermöglicht und Ausgangssignalsteuerung auch während eines Rücksetzzustands bereitstellt, um eine volle Ausnutzung eines ersten Zustands in einem Zustandsdiagramm zu ermöglichen.
Allgemeiner Stand der Technik
Moderne DRAM-Chips können viele verschiedene Spannungen auf dem Chip aufweisen (z.B. mehr als 10), die von mehreren Generatorschaltungen erzeugt werden müssen. Zu diesen Spannungen gehören mehrere Referenzspannungen (z.B. für Empfängerschal tungen und für die Vorstromerzeugung) sowie mehrere Spannungen, die verschiedene Funktionsblöcke auf dem Chip mit Betriebsstrom versorgen (z.B. Spannungen für Leseverstärker und Wortleitungstreiber). Alle diese Spannungen werden durch die mehreren Generatorschaltungen aus einer externen Quellenspannung erzeugt.
Es gibt im Prinzip drei Betriebsarten, die für die Spannungserzeugungsschaltungen auftreten. Diese Betriebsarten sind (1) eine normale Betriebsphase, (2) eine Test- und Burn-in-Phase und (3) eine Einschaltphase. In jeder dieser Betriebsarten funktioniert das Generatorsystem verschieden und muß auf eine spezifische Weise gesteuert werden. Eine Steuerung für das Generatorsystem muß eine ordnungsgemäße Koordination aller Generatorfunktionen für jede der verschiedenen Betriebsarten sicherstellen. Genauer gesagt, durchläuft das Generatorsystem, nachdem die externe Quellenspannung (VEXT) an dem DRAM-Chip angelegt wird, eine Einschaltphase. Nach der Einschaltphase sind alle Spannungen auf dem DRAM-Chip stabil und das Generatorsystem (und der gesamte Chip) tritt in die Normalbetriebsphase ein. Für Burn-in- und für Testzwecke müssen viele zusätzliche Funktionen in das Generatorsystem einimplementiert werden.
Das Problem besteht darin, daß das logische Gesamtverhalten des Generatorsystems und seiner Steuerung relativ komplex ist. Dies gilt insbesondere während einer späten Phase eines Entwurfprojekts, wenn alle Subsysteme zusammengefügt werden und es sehr wahrscheinlich ist, daß Änderungen an der logischen Funktionalität der Steuerung vorgenommen werden müssen. Bei einem derzeitigen 1-Gigabit-(GB-)Chip, der unter der Bezeichnung ZEUS DD1 bekannt ist, wurden logische Steuerfunktionen eines Generatorsystems darin deutlich von den Spannungserzeugungsfunktionen getrennt. Das logische Verhalten des Generatorsystems wird in einer digitalen Steuerung (einem Automaten) implementiert. Um einen Automaten zu realisieren, wurde Entwurfs- und Layoutsynthese in dem 1-GB-DRAM-Chip (Dyna mischer Direktzugriffsspeicher) verwendet. Das logische Verhalten darin wurde in einer Wahrheitstabelle spezifiziert und das Konzept bestand darin, Schaltkreise automatisch durch Verwendung der jeweiligen Software-Tools innerhalb einer kurzen Zeit zu erzeugen. Änderungen oder Korrekturen der Steuerung konnten somit theoretisch innerhalb einiger weniger Stunden auch in einer späten Phase eines Projekts durchgeführt werden.
Bei existierenden Lösungen bestehen die Probleme, daß sowohl die Entwurf- als auch die Layoutsynthesewerkzeuge für viele Probleme keine erforderliche Lösung zur Bereitstellung eines flexiblen und schnellen Steuerungsentwurfs bereitstellen. Zum Beispiel erforderte das Entwurfssynthesewerkzeug sehr viel Zeit für das Erlernen der Handhabung und der Funktionalität des Werkzeugs und dieses Werkzeug erforderte manuelle Korrekturen und Ausweichlösungen für Probleme. Das Layoutsynthesewerkzeug erzeugte Ergebnisse, die Fehler enthielten und manuelle Inspektionen und Korrekturen erforderten. Außerdem konnte man keine Zeitsteuerungsbeschränkungen für Eingaben in das Werkzeug zur Erzeugung bestimmter Spannungen festlegen, sodaß manuelle Prüfungen eines synthetisierten Layouts für einen kritischen Weg notwendig waren, die dann manuelle Korrekturen erforderten. Weiterhin sind, wenn eine Steuerung zurückgesetzt wird, ihre Ausgangssignale nicht wohldefiniert. Deshalb ist es wünschenswert, eine Technik bereitzustellen, bei der Änderungen des logischen Verhaltens der Steuerung auf systematische und sehr schnelle Weise erzielbar sind und ihre Ausgangssignale während eines Rücksetzens der Steuerung wohldefiniert werden können.
US 5 933 385 betrifft ein System und ein Verfahren für eine flexible Speichersteuerung mit der Fähigkeit zur Durchführung beliebiger Kombinationen von Lese-, Schreib- und Deselekt-Operationen. Bei einer ZBT-SRAM-Ausführungsform enthält die Speichersteuerung drei Adressenregister, zwei Datenregister und zwei Komparatoren. Adressen für anstehende Speicher zugriffsoperationen werden in die Adressenregister geschoben, sodaß Speicherzugriffsadressen gespeichert werden können, ohne die Speicheradressen für die anstehenden Operationen zu überschreiben. Ähnlich werden Daten in die Datenregister geschoben, um sicherzustellen, daß Daten für anstehende Speicherzugriffsoperationen verfügbar bleiben. Die spezifischen Registeroperationen werden durch einen Automaten gesteuert. Es werden dreizehn Zustände und die Beziehungen zwischen den Zuständen definiert, damit die Speichersteuerung beliebige Kombinationen von Lese-, Schreib- und Deselekt-Operationen durchführen kann, ohne Leerlaufzyklen einzufügen. Der Automat enthält eine Reihe logischer Vergleiche zur Identifizierung der Speicherstelle der gewünschten Daten. Nachdem die Datenspeicherstelle bestimmt wurde, werden die Daten in das Ausgangsregister geladen.
Die vorliegende Erfindung liefert eine Steuerungsschaltung für ein Generatorsystem, die sehr flexibel ist, sodaß ihre Funktionalität leicht an ein spezifisches Generatorsystem angepaßt werden kann, um Änderungen in letzter Minute des Verhaltens einer Generatorschaltung und wohldefinierte Ausgangssignale während eines Rücksetzens der Steuerung zu ermöglichen.
Kurze Darstellung der Erfindung
Die vorliegende Erfindung betrifft eine verbesserte Ausgangsanordnung zur Verwendung in einer Steuerung für ein Generatorsystem in einem Speicherchip, die sehr flexibel ist und leicht an das Generatorsystem angepaßt werden kann und schnelle „Änderungen in letzter Minute" des Verhaltens der Steuerung ermöglicht und Ausgangssignalsteuerung auch während eines Rücksetzzustands bereitstellt, um eine volle Ausnutzung eines ersten Zustands in einem Zustandsdiagramm zu ermöglichen.
Von einem Aspekt aus gesehen betrifft die vorliegende Erfin dung eine Steuerung zur Steuerung eines Generatorsystems auf einem Speicherchip, wobei die Steuerung gemäß einem Zustandsdiagramm, das eine Vielzahl von X Zuständen enthält, als ein Automat arbeitet. Die Steuerung umfaßt eine Zustandsspeichereinrichtung und eine Ausgangsanordnung. Die Zustandsspeichereinrichtung reagiert auf Eingangssignale, wodurch ein Wechsel des Zustandsdiagramms von einem aktuellen Zustand zu einem nächsten Zustand der Vielzahl von X Zuständen angegeben wird, um eine revidierte Vielzahl von X Zustandsausgangssignalen zu erzeugen, die ein true-Zustandssignal und ein komplementäres true-Zustandssignale für den nächsten Zustand der Vielzahl von X Zuständen umfaßt. Die Zustandsspeichereinrichtung reagiert außerdem auf ein von einer externen Quelle empfangenes asynchrones Rücksetzsignal, um ein Rücksetz- und ein komplementäres Setz-Ausgangssignal zu erzeugen. Die Ausgangsanordnung reagiert auf das true-Zustandssignal und das komplementäre true-Zustandssignal in der revidierten Vielzahl von X Zustandsausgangssignalen und die Rücksetz- und komplementären Setz-Ausgangssignale von der Zustandsspeichereinrichtung, um selektiv separate vorbestimmte Werte für jedes von M Ausgangssignalen zu erzeugen, die dem Nächstzustands- oder dem Rücksetzsignal zugeordnet sind, um das Generatorsystem zu steuern.
Von einem anderen Aspekt aus gesehen betrifft die vorliegende Erfindung eine Steuerung zur Steuerung eines abgesetzten Systems auf einem Speicherchip, die gemäß einem Zustandsdiagramm, das eine Vielzahl von X Zuständen enthält, arbeitet. Die Steuerung umfaßt eine Auswertungsanordnung, eine Zustandsspeichereinrichtung und eine Ausgangsanordnung. Die Auswertungsanordnung wertet zu jedem beliebigen Zeitpunkt nur eines einer Vielzahl von N Eingangssignalen der Steuerung von abgesetzten Einrichtungen in bezug auf nur eines einer Vielzahl von X Zustandssignalen aus. Die Auswertungsanordnung erzeugt ihrerseits eines der Vielzahl von Y Ausgangssignalen mit einem vorbestimmten logischen Wert, um in einen nächsten Zustand in dem Zustandsdiagramm einzutreten, wenn eine Bedin gung erfüllt wurde, wobei das eine Zustandssignal und das eine Eingangssignale vorbestimmte logische Bedingungen erfüllt haben. Die Zustandsspeichereinrichtung reagiert auf dasjenige eines extern zugeführten asynchronen Rücksetzsignals oder der Vielzahl von Y Ausgangssignalen, das einen vorbestimmten logischen Wert aufweist, aus der Auswertungsanordnung, um (a) ein Rücksetz- und ein komplementäres Setzsignal oder (b) eine revidierte Vielzahl von X Zustandsausgangssignalen, die ein true-Zustandssignal bzw. ein komplementäres true-Zustandssignal für den nächsten Zustand der Vielzahl von X Zuständen umfaßt. Das true-Zustandssignal wird zu der Auswertungsanordnung zurückgesendet, wodurch ein Wechsel in dem Zustandsdiagramm von einem aktuellen Zustand zu einem nächsten Zustand der Vielzahl von X Zuständen angezeigt wird. Die Ausgangsanordnung reagiert auf dieses Rücksetz- oder komplementäre Setzsignal bzw. das true-Zustandssignal oder das komplementäre true-Zustandssignal der revidierten Vielzahl von X Zustandsausgangssignalen aus der Zustandsspeichereinrichtung, um selektiv separate vorbestimmte logische Werte für jedes der M Ausgangssignale, die dem Rücksetzzustand des nächsten Zustands zur Steuerung des Generatorsystems zugeordnet sind, zu erzeugen.
Von einem weiteren Aspekt aus gesehen betrifft die vorliegende Erfindung ein Verfahren zur Steuerung eines Generatorsystems auf einem Speicherchip mit einer Steuerung, die gemäß einem Zustandsdiagramm, das eine Vielzahl von X Zuständen enthält, als ein Automat arbeitet. In einem ersten Schritt werden als Reaktion auf Eingangssignale, die ein Element einer Gruppe aus (a) einem asynchronen Rücksetzsignal bzw. (b) einem Wechsel in dem Zustandsdiagramm von einem aktuellen Zustand zu dem nächsten Zustand der Vielzahl von X Zuständen anzeigen, (a) ein Rücksetz- und komplementäres Setzsignal oder (b) eine revidierte Vielzahl von X Zustandsausgangssignalen, die ein true-Zustandssignal und ein komplementäres true-Zustandssignal für einen nächsten Zustand der Vielzahl von X Zuständen umfaßt, in einer Zustandsspeichereinrichtung er zeugt. In einem zweiten Schritt reagiert eine Ausgangsanordnung auf (a) das Rücksetz- und komplementäre Setzsignal oder (b) das true-Zustandssignal und das komplementäre true-Zustandssignal in der revidierten Vielzahl von X Zustandsausgangssignalen, die in dem ersten Schritt aus der Zustandsspeichereinrichtung erzeugt werden. Die Ausgangsanordnung erzeugt ihrerseits separate vorbestimmte logische Werte für M Ausgangssignale, die einem aktiven jeweils des Rücksetzsignals und des nächsten Zustands zugeordnet sind, um das Generatorsystem zu steuern.
Die Erfindung wird aus der folgenden ausführlicheren Beschreibung in Verbindung mit den beigefügten Zeichnungen und den Ansprüchen besser verständlich.
Kurze Beschreibung der Zeichnungen
1 ist eine allgemeine Form von Zustandsdiagramm einer Generatorsteuerung zur Verwendung durch einen Automaten einer Generatorsteuerung zur Steuerung eines Generatorsystems zum Beispiel eines vorbekannten 1 Gigabit-(GB-)DRAM-Chips (Dynamischer Direktzugriffsspeicher);
2 und 3 zeigen separate beispielhafte Anordnungen eines teilweisen Zustandsdiagramms für einen Übergang von einem ersten Zustand zu einem zweiten Zustand an zwei logisch AND-verknüpften Eingangsvariablen;
4 und 5 zeigen separate beispielhafte Anordungen eines teilweisen Zustandsdiagramms für einen Übergang für einen ersten Zustand zu einem zweiten Zustand an zwei logisch OR-verknüpften Eingangsvariablen;
6 und 7 zeigen separate beispielhafte Zustandsübergänge in einem teilweisen Zustandsdiagramm für eine bedingte Verzweigung von einem ersten Zustand zu zwei potentiellen zweiten und dritten Nachfolgerzuständen;
8 und 9 zeigen separate beispielhafte Zustandsübergänge in einem teilweisen Zustandsdiagramm, wobei drei Zustände einen gemeinsamen Nachfolgerzustand aufweisen;
10 zeigt ein Blockschaltbild einer Steuerung für ein Generatorsystem eines DRAM-Chips (Dynamischer Direktzugriffsspeicher) gemäß der vorliegenden Erfindung;
11 zeigt ein Schaltbild für eines einer Vielzahl entsprechender beispielhafter Setz-Rücksetz-Master-Slave-Flipflops zur Verwendung in einer beispielhaften Zustandsspeichereinrichtung, die einen Teil der Steuerung von 10 bildet, gemäß der vorliegenden Erfindung;
12 zeigt ein Schaltbild für eine beispielhafte Auswertungsanordnung, die einen Teil der Steuerung von 10 bildet, gemäß der vorliegenden Erfindung;
13 zeigt ein Zustandsdiagramm zur Erläuterung der Funktionsweise und Struktur der beispielhaften Auswertungsanordnung von 12;
14 zeigt ein Schaltbild für eine beispielhafte Übergangsanordnung, die einen Teil der Steuerung von 10 bildet, gemäß der vorliegenden Erfindung;
15A und 15B zeigen ein Schaltbild für eine beispielhafte Ausgangsanordnung, die einen Teil der Steuerung von 10 bildet, gemäß der vorliegenden Erfindung;
16A und 16B zeigen eine Gesamtanordnung der beispielhaften Steuerung von 10 einschließlich der Schaltkreise für die Zustandsspeichereinrichtung, die Auswertungsanordnung und die Übergangsanordnung von 11, 12 bzw. 14 zum Betrieb mit einem beispielhaften linearen Zustandsdiagramm, das fünf Zustände umfaßt, wie in 13 gezeigt, gemäß der vorliegen den Erfindung;
17 zeigt ein Impulsdiagramm der Simulationsergebnisse der beispielhaften Steuerung von 16A und 16B, wenn nur Zustand 0–4 empfangen werden, während die Steuerung das beispielhafte lineare Zustandsdiagramm von 13 realisiert, gemäß der vorliegenden Erfindung;
18 zeigt eine beispielhafte Anordnung für eine teilweise Matrix, die in der Auswertungsanordnung und/oder der Übergangsanordnung von 12 bzw. 14 verwendet werden kann, gemäß der vorliegenden Erfindung.
Ausführliche Beschreibung
In den verschiedenen Figuren stellen entsprechende Bezugszahlen entsprechende Elemente dar.
Nunmehr mit Bezug auf 1 ist eine allgemeine Form von Zustandsdiagramm 10 (in einem gestrichelten Rechteck gezeigt) zur Verwendung durch einen Automaten einer Generatorsteuerung für die Steuerung eines (nicht gezeigten) Generatorsystems zum Beispiel eines vorbekannten 1 Gigabit-(GB-)DRAM-Chips (Dynamischer Direktzugriffsspeicher)(nicht gezeigt) gezeigt. Das Zustandsdiagramm 10 ist als eine Vielzahl von 33 Zuständen mit den Bezeichnungen S1–S33, die jeweils in Kreisen 11-43 angegeben sind, umfassend gezeigt. Es versteht sich, daß das Zustandsdiagramm 10 nur beispielhaft ist und daß Automaten abhängig von dem zu steuernden Generatorsystem ein beliebiges logisches Verhalten und Routing durch ein Zustandsdiagramm aufweisen können. Deshalb kann ein Zustandsdiagramm eine beliebige Anzahl von Zuständen aufweisen, die in einer vorbestimmten Sequenz angeordnet werden, um es einem Automaten zu gestatten, eine ordnungsgemäße Steuersequenz jedes Betriebsmodus eines Generatorsystems auf einem zugeordneten DRAM-Chip zu erzielen. In dem Zustandsdiagramm 10 gibt jeder der Zustände S1–S33 einen Zustand an, bei dem eine bestimmte Funktion durchgeführt wird, und ein „C" am Ausgang eines bestimmten Zustands gibt an, daß eine vorbestimmte „Bedingung" für einen Übergang aus diesem Zustand heraus auftreten muß.
Bei einem typischen Betrieb wird, wenn eine externe Versorgungsspannung heraufgefahren und dem DRAM-Chip zugeführt wird, der Automat in einen RESET-Zustand gezwungen, wie für den Zustand S1 in dem Kreis 11 angegeben. Nachdem der Automat im Zustand S1 initialisiert wurde, geht der Automat im allgemeinen zu einem Herauffahrmodus über und schreitet durch eine Sequenz von Zuständen S2 bis S24, die jeweils durch Kreise 12–34 gezeigt sind. Die Herauffahrmodussequenz durch die Zustände S2–S24 koordiniert zum Beispiel ein sequenzielles Einschalten aller (nicht gezeigten) Generatorsubsysteme. Während der Automat durch das Zustandsdiagramm 10 schreitet, schalten genauer gesagt vorbestimmte der Zustände S2–S24 eines oder mehrere Generatorsubsysteme in dem Generatorsystem (nicht gezeigt) ein. Alle bedingten Übergänge in dem Zustandsdiagramm 10 sind mit einem „C" neben einem aus diesem Zustand herausführenden Übergangspfeil markiert. Dieses „C" zeigt an, daß der Automat in dem jeweiligen Zustand bleibt, bis ein Eingangssignal (oder mehrere) (nicht gezeigt) einen erforderlichen Wert annimmt, wenn sich zum Beispiel ein Eingangssignal in einem „Low"-(in der Regel eine „0") oder einem „High"-Zustand (in der Regel eine „1") befindet oder der Eingang auf einem spezifizierten Schwellenpegel erreicht hat. Nur dann erfolgt der Übergang zu einem nächsten Zustand.
In dem im Kreis 11 gezeigten Rücksetzzustand S1 erfolgt dann ein unbedingter Übergang in den durch den Kreis 12 gezeigten Zustand S2, da am Ausgang des Zustands S1 keine Bedingung „C" gezeigt ist. In dem durch den Kreis 12 gezeigten Zustand S2 bleibt die Sequenz des Zustandsdiagramms 10 in dem Zustand S2, bis eine spezifische Bedingung „C" auftritt, wie am Ausgang des Zustand S2 angegeben. Nachdem der Automat die Bedingung „C" erkannt hat, schreitet der Automat zu dem durch den Kreis 13 gezeigten Zustand S3 voran. Der Ausgang des Zustands S3 hat keine erforderliche Eingangssignalbedingung vor dem Übergang zu dem durch den Kreis 14 gezeigten Zustand S4 und kann zum Beispiel lediglich eine vorbestimmte Verzögerung verursachen. Der Zustand S4 hat auch keine Bedingung für einen Übergang in den durch den Kreis 15 gezeigten Zustand S5 und kann zum Beispiel einen vorbestimmten Generator in dem Generatorsystem einschalten. Während der Automat durch das Zustandsdiagramm 10 schreitet, erzeugt er zum Beispiel 20 (nicht gezeigte) Ausgangssignale mit spezifischen Werten, durch die er die Generatorsubsysteme steuert. Am Ende der Herauffahrmodussequenz bleibt der Automat in einem IDLE-Modus, wie durch den Zustand S24 angegeben, der durch den Kreis 34 gezeigt ist. Wenn bestimmte Test- oder Konfigurationsoperationen durchgeführt werden müssen, durchschreitet der Automat einen Teil der jeweiligen Sequenzen der Zustände S25-S33, die jeweils durch Kreise 35–43 angegeben sind, oder alle und die Wegrichtungen, so wie es durch jede Operation erfordert wird, und kehrt im Zustand S24, der durch den Kreis 34 gezeigt ist, zu dem IDLE-Modus zurück.
Obwohl es von Entwurf zu Entwurf bestimmte Variationen der Struktur eines Zustandsdiagramms gibt und obwohl wahrscheinlich für weitere Projekte zusätzliche Funktionalität erwartet wird, kann das Zustandsdiagramm 10 als relativ typisch für die Anwendung auf eine Generatorsteuerung in einem DRAM-Chip angesehen werden. Das typische Zustandsdiagramm 10 ist durch die folgenden Aspekte gekennzeichnet. Erstens weist das Zustandsdiagramm über große Teile des Diagramms hinweg eine lineare Struktur auf, d.h. die meisten Zustände weisen nur einen Vorgängerzustand und nur einen Nachfolgerzustand auf. Zweitens gibt es, wenn eine Nachfolgerverzweigung auftritt (mehr als ein potentieller Nachfolger für einen Zustand) in den meisten Fällen höchstens zwei potentielle Nachfolgerzustände. Drittens gibt es, wenn eine Vorgängerverzweigung auftritt, in den meisten Fällen höchstens zwei potentielle Vorgänger für jeden Zustand. Viertens hängen die meisten bedingten (C-) Übergänge zwischen zwei Zuständen von einer Ein gangsvariablen ab. Fünftens enthält das Zustandsdiagramm 10 im allgemeinen vierzig bis sechzig Zustände, zehn bis zwanzig Eingangssignale und zwanzig bis fünfundzwanzig Ausgangssignale.
Um eine Implementierung eines universellen programmierbaren Automaten gemäß der vorliegenden Erfindung zu ermöglichen, muß der Automat sehr einfache Baublöcke und vorbestimmte Transformationen in dem Zustandsdiagramm umfassen. Durch die einfache Struktur eines solchen Automaten ist es nur möglich, (a) Zustände mit nur einer Austrittsbedingung (C), sodaß in jedem Zustand nur ein Eingangssignal ausgewertet werden kann, mit der Konsequenz, daß jeder Zustand nur einen bedingten Nachfolger aufweisen kann, und (b) Zustände, die höchstens zwei Vorgänger aufweisen, zu implementieren.
Nunmehr mit Bezug auf 2 und 3 sind separate beispielhafte Anordnungen eines teilweisen Zustandsdiagramms für einen Übergang von einem ersten Zustand S1 zu einem zweiten Zustand S2 an zwei logisch AND-verknüpften Eingangsvariablen (nicht gezeigt) gezeigt. In 2 erfolgt in dem Zustand S1 eine Auswertung einer ersten und einer zweiten Eingangsvariablen, und nur wenn sowohl die erste als auch die zweite Variable jeweils eine vorbestimmte Bedingung C1 AND C2 erreichen, erfolgt ein Übergang 51 von dem Zustand S1 zu dem Zustand S2. Solange noch keine solche vorbestimmte Bedingung von C1 AND C2 existiert, wertet der Zustand S1 kontinuierlich die Bedingungen der ersten und der zweiten Eingangsvariablen erneut aus, wie durch die Schleife 50 angezeigt wird, bis der Automat erkennt, daß die Eingangsvariablen darin die vorbestimmte Bedingung C1 AND C2 erfüllen. Dann wird ein Übergang zu dem Zustand S2 durchgeführt.
In 3 ist die Anordnung von 2 in eine Sequenz von zwei Übergängen transformiert, wobei ein erster Übergang 54 von dem Zustand S1 zu einem Zwischenzustand Si und ein zweiter Übergang 55 von dem Zustand Si zu einem Zustand S2 führt.
Bei dieser Anordnung hängt jeder Übergang 54 oder 55 nur davon ab, daß nur eine (nicht gezeigte) Eingangsvariable nur eine Bedingung erfüllt. Genauer gesagt wird dem Zustand S1 eine erste Eingangsvariable zugeführt, die dort kontinuierlich ausgewertet wird, wie durch die Schleife 56 angezeigt, bis sie eine vorbestimmte Bedingung C1 erfüllt (z.B. die Eingangsvariable ist High). Zu diesem Zeitpunkt erfolgt ein Übergang in dem Zustandsdiagramm zu dem Zustand Si. Der Zustand Si wertet kontinuierlich wie durch die Schleife 57 angezeigt eine zweite Eingangsvariable aus, bis diese zweite Variable eine vorbestimmte Bedingung C2 erfüllt (z.B. die Eingangsvariable ist High). Zu diesem Zeitpunkt erfolgt ein Übergang von dem Zustand Si zu dem Zustand S2. In 2 und in 3 erfordert der Übergang zu dem Zustand S2, daß beide Bedingungen C1 AND C2 bestehen, bevor ein Übergang in den Zustand S2 erfolgt. Der Unterschied zwischen 2 und 3 besteht darin, daß die Implementierung der Hardware in dem zugeordneten Automaten verschieden ist, wobei die Anordnung von 3 eine einfache Hardware Implementierung ist.
Nunmehr mit Bezug auf 4 und 5 sind separate beispielhafte Anordnungen eines teilweisen Zustandsdiagramms für einen Übergang für einen ersten Zustand zu einem zweiten Zustand auf der Basis zweier logisch OR-verknüpfter Eingangsvariablen gezeigt. In 4 erfolgt im Zustand S1 eine Auswertung jeweils einer ersten und einer zweiten Variablen (nicht gezeigt). Wenn die erste oder die zweite Variable jeweils eine vorbestimmte Bedingung C1 OR C2 erfüllen, erfolgt ein Übergang 60 von dem Zustand S1 zu dem Zustand S2. Solange dieser vorbestimmte Zustand C1 OR C2 noch nicht besteht, wertet der Zustand S1 die Bedingungen der ersten und der zweiten Variablen kontinuierlich neu aus, wie durch die Schleife 61 angezeigt, bis der Zustand S1 findet, daß die Eingangsvariablen die vorbestimmte Bedingung C1 OR C2 erfüllen.
In 5 ist die Anordnung von 4 in eine Anordnung von drei Zuständen S1, Si und S2 transformiert, wobei eine paral lele Auswertung einer ersten und einer zweiten Eingangsvariablen (nicht gezeigt) durchgeführt wird. Der Zustand S1 wertet die erste Eingangsvariable aus, um zu bestimmen, ob die erste Eingangsvariable eine Bedingung C1 erfüllt, und ein Zustand Si wertet die zweite Eingangsvariable aus, um zu bestimmen, ob die zweite Eingangsvariable eine Bedingung C2 erfüllt. Im Betrieb bestimmt der Zustand S1 zuerst, ob die Bedingung C1 erfüllt ist, und wenn die Bedingung C1 erfüllt ist, geht der Automat sofort!zu dem Zustand S2. Wenn die Bedingung C1 in dem Zustand S1 nicht erfüllt ist, wird über den Weg 64 ein invertiertes C1-Signal zu dem Zustand Si gesendet, um zu bewirken, daß der Zustand Si die zweite. Eingangsvariable auswertet, um zu bestimmen, ob die zweite Eingangsvariable die Bedingung C2 erfüllt. Wenn die Bedingung C2 in dem Zustand Si erfüllt ist, geht der Automat zu dem Zustand S2 über. Wenn die Bedingung C2 nicht erfüllt ist, wird die Steuerung über den Weg 66 von dem Zustand Si an den Zustand S1 zurückgegeben. Dieses Zirkulieren zwischen den Zuständen S1 und Si wiederholt sich, bis eine der Bedingungen C1 OR C2 erfüllt ist. Dieses in 5 gezeigte Transformationsprinzip kann auf mehr als zwei OR-verknüpfte Eingangsvariablen erweitert werden, indem weitere Zwischenzustände parallel zu den Zuständen S1 und Si hinzugefügt werden. Unter einer solchen Anordnung würde der Automat zyklisch alle Zwischenzustände (die Zustände S1, Si usw.) durchlaufen, bis eine Eingangsvariable ihre angegebene Bedingung „C" erfüllt, bevor er zu dem Zustand S2 übergeht. Der Unterschied zwischen 4 und 5 besteht darin, daß die Implementierung der Hardware in den zugeordneten Automaten verschieden und für die Anordnung von 5 einfacher ist.
Nunmehr mit Bezug auf 6 und 7 sind separate beispielhafte Zustandsübergänge in einem teilweisen Zustandsdiagramm für eine bedingte Verzweigung von einem ersten Zustand S1 zu zwei potentiellen zweiten und dritten Nachfolgerzuständen S2 und S3 gezeigt. In 6 wertet der Zustand S1 eine erste und eine zweite Eingangsvariable (nicht gezeigt) aus, und wenn die erste Eingangsvariable eine Bedingung C1 erfüllt, geht der Automat zu dem Zustand S2 über. Wenn die erste Eingangsvariable die Bedingung C1 nicht erfüllt und die zweite Eingangsvariable eine Bedingung C2 erfüllt, geht der Automat von dem Zustand S1 zu dem Zustand S3 über. Wenn weder die erste Eingangsvariable noch die zweite Eingangsvariable die Bedingung C1 bzw. C2 erfüllen, dann durchläuft der Zustand S1 in einer Schleife die Sequenz nochmal, wie durch die Schleife 70 angezeigt, bis eine Bedingung C1 oder C2 für den Übergang jeweils entweder zu dem Zustand S2 oder dem Zustand S3 erfüllt ist.
In 7 ist die Anordnung von 6 in eine Anordnung von vier Zuständen S1, Si, S2 und S3 transformiert, wobei eine parallele Auswertung zweier Eingangsvariablen (nicht gezeigt) durchgeführt wird. Im Betrieb bestimmt der Zustand S1 zuerst, ob eine Bedingung C1 erfüllt ist, und wenn die Bedingung C1 erfüllt ist, geht der Automat sofort!zu dem Zustand S2 über. Wenn die Bedingung C1 in dem Zustand S1 nicht erfüllt ist, wird über den Weg 74 ein invertiertes C1-Signal zu dem Zustand Si gesendet, um zu bewirken, daß der Zustand Si die zweite Eingangsvariable auswertet, um zu bestimmen, ob die zweite Eingangsvariable eine Bedingung C2 erfüllt. Wenn die Bedingung C2 erfüllt ist, geht der Automat dann zu dem Zustand S3 über. Wenn die Bedingung C2 nicht erfüllt ist, wird die Steuerung über den Weg 76 von dem Zustand Si an den Zustand S1 zurückgegeben. Das Zirkulieren zwischen den Zuständen S1 und Si wiederholt sich, bis eine der Bedingungen C1 oder C2 erfüllt ist.
Dieses Transformationsprinzip kann auf mehr als zwei potentielle Nachfolgerzustände erweitert werden, indem weitere Zwischenzustände (Si) parallel hinzugefügt werden. Bei einer solchen Anordnung würde der Automat zyklisch alle Zwischenzustände Si durchlaufen, bis eine der mehr als zwei Eingangsvariablen ihre Bedingung (C) erfüllt, bevor der Automat in den jeweiligen Nachfolgerzustand geht.
Nunmehr mit Bezug auf 8 und 9 sind separate beispielhafte Zustandsübergänge in einem teilweisen Zustandsdiagramm gezeigt, wobei die drei Zustände S1, S2 und S3 einen gemeinsamen Nachfolgerzustand S4 aufweisen. In 8 werden eine erste, eine zweite und eine dritte Eingangsvariable (nicht gezeigt) parallel durch die Zustände S1, S2 bzw. S3 ausgewertet. Wenn der Zustand S1 bestimmt, daß die erste Eingangsvariable eine Bedingung C1 erfüllt, geht der Automat direkt zum Zustand S4 über. Wenn der Zustand S2 oder S3 bestimmt, daß die zweite bzw. die dritte Eingangsvariable eine jeweilige Bedingung C2 oder C3 erfüllt, geht der Automat ähnlich direkt zu dem Zustand S4 über.
In 9 ist die Anordnung von 8 in eine Anordnung von fünf Zuständen S1, S2, Si, S3 und S4 transformiert. In den Zuständen S1, S2 und S3 wird eine parallele Auswertung einer ersten, einer zweiten und einer dritten Eingangsvariablen durchgeführt. Im Betrieb bestimmt der Zustand S1 zuerst, ob eine Bedingung C1 erfüllt ist, und wenn die Bedingung C1 erfüllt ist, geht der Automat sofort!zu dem Zustand S4 über. Der Zustand S2 bestimmt, ob eine Bedingung C2 erfüllt ist, und wenn die Bedingung C2 erfüllt ist, geht der Automat sofort!zu dem Zustand Si über. Ähnlich bestimmt ein Zustand S3, ob eine Bedingung C3 erfüllt ist, und wenn die Bedingung C3 erfüllt ist, geht der Automat sofort!zu dem Zustand Si über. Der Übergang von dem Zustand Si zu dem Zustand S4 erfolgt unbedingt bei Erkennung eines Übergangs von den Zuständen S2 und/oder S3.
2–8 beschreiben Transformationen, die ein „universelles" Zustandsdiagramm bereitstellen (siehe 3, 5, 7 und 9), die nur einige wenige einfache Hardwareelemente umfassen. Ein Nachteil dieser Transformationen von 2, 4, 6 und 8 (die komplexe Bedingungen enthalten) gegenüber 3, 5, 7 und 9 (die sequenzielle einfache Bedingungen enthalten) ist eine Einführung eines oder mehrerer Zwischenzustände Si. Der Vor teil der Anordnungen von 3, 5, 7 und 9 besteht darin, daß sie sehr einfache Baublöcke umfassen, die nur (a) Zustände mit nur einer Austrittsbedingung (C), sodaß in jedem Zustand nur ein Eingangssignal ausgewertet werden kann, mit der Konsequenz, daß jeder Zustand nur einen bedingten Nachfolger aufweisen kann, und (b) Zustände, die höchstens zwei Vorgänger aufweisen, ermöglichen.
Nunmehr mit Bezug auf 10 ist ein Blockschaltbild einer (in einem gestrichelten Rechteck gezeigten) beispielhaften Steuerung 100 für ein (nicht gezeigtes) Generatorsystem zum Beispiel eines (nicht gezeigten) DRAM-Chips (Dynamischer Direktzugriffsspeicher) gemäß der vorliegenden Erfindung gezeigt. Die Steuerung 100 umfaßt eine Auswertungsanordnung 102, eine Übergangsanordnung 104, eine Zustandsspeichereinrichtung 106, eine Ausgangsanordnung 108 und Busse 101, 103, 105, 107 und 109, die als fette Linien gezeigt sind. Die Auswertungsanordnung 102 empfängt über den Bus 101 und den Bus 107 Eingangssignale und erzeugt Ausgangssignale, die über den Bus 103 zu der Übergangsanordnung 104 gesendet werden. Die Übergangsanordnung 104, die auf die von ihr von der Auswertungsanordnung 102 empfangenen Ausgangssignale reagiert, erzeugt Ausgangssignale, die über den Bus 105 zu der Zustandsspeichereinrichtung 106 gesendet werden. Die Zustandsspeichereinrichtung 106 empfängt als Eingangssignale die Ausgangssignale der Übergangsanordnung 104 über den Bus 105 und extern erzeugte Rücksetz- und Taktsignale über Leitungen 111 bzw. 113. Die Zustandsspeichereinrichtung 106 reagiert auf die empfangenen Eingangssignale und erzeugt Ausgangssignale, die über den Bus 107 zu Eingängen sowohl der Auswertungsanordnung 102 als auch der Ausgangsanordnung 108 gesendet werden. Die Ausgangsanordnung 108 erzeugt Ausgangssignale, die über den Bus 109 zu abgesetzten Einrichtungen, wie zum Beispiel Generatoren eines Generatorssystems (nicht gezeigt) gesendet werden. Eine (nicht gezeigte) externe Stromquelle führt der Steuerung 100 über die Leitung 114 ein vorbestimmtes Potential VEXT zur Verwendung in der Auswertungsanordnung 102, der Übergangsanordnung 104 und der Ausgangsanordnung 108 zu. Die Funktionsweise der Steuerung 100 wird später in bezug auf 11–15 beschrieben.
Nunmehr mit Bezug auf 11 ist eine beispielhafte Anordnung einer Zustandsspeichereinrichtung 106 (in einem gestrichelten Rechteck gezeigt), die einen Teil der Steuerung 100 von 10 bildet, gemäß der vorliegenden Erfindung gezeigt. Die Zustandsspeichereinrichtung 106 umfaßt eine Vielzahl von N Setz-Rücksetz-Master-Slave-Flipflop-(SR-MS-F/F-)Schaltungen 110a bis 110n (von denen nur auch nur die SR-MS-F/F-Schaltungen 110a, 110b und 110n in einem getrennten gestrichelten Rechteck gezeigt sind) mit einer asynchronen Rücksetzung (ASRES). Die SR-MS-F/F-Schaltung 110a ist vergrößert, um ein Schaltbild für eine beispielhafte SR-MS-F/F-Schaltung 110 mit asynchroner Rücksetzung (ASRES) zu zeigen. Die übrigen SR-MS-F/F-Schaltungen 110b–110n sind ähnlich konfiguriert und funktionieren genauso wie später für die SR-MS-F/F-Schaltung 110a beschrieben.
Zum Verständnis der Funktionsweise der Steuerung 100 ist die Anzahl (N) von Zustandssignalen in einem Zustandsdiagramm wie zum Beispiel dem in 1 gezeigten gleich der Anzahl von Zuständen (S). Das heißt, daß eine 1-Aus-N-Codierung für die Steuerung 100 verwendet wird und jeder Zustand (S) durch ein Bit in einem Zustandsvektor dargestellt wird. Wenn ein Zustand (S) aktiv ist, ist das zugeordnete Bit in dem Zustandsvektor für diesen Zustand high (logisch high) und alle anderen Bit in dem Zustandsvektor sind low (logisch low). Jedes der N Zustandsbit wird durch eine separate der SR-MS-F/F-Schaltungen 110a–110n gespeichert.
Die SR-MS-F/F-Schaltung 110a umfaßt einen ersten und einen zweiten Inverter 112 und 116 und eine erste und eine zweite Setz-Rücksetz-(S-R-)Flipflip-(F/F-)Stufe 114 und 115 (jeweils in einem separaten gestrichelten Rechteck gezeigt). Jede der S-R-F/F-Stufen 114 und 115 umfaßt ein erstes, ein zweites bzw. ein drittes NAND-Gatter mit zwei Eingängen 120, 121 bzw. 122, ein NOR-Gatter mit zwei Eingängen 123 und ein NOR-S-R-Flipflop 124 (in einem gestrichelten Rechteck gezeigt) mit einem ersten und einem zweiten NOR-Gatter mit zwei Eingängen 125 und 126. An dem Eingangsanschluß 130 der SR-MS-F/F-Schaltung 110a wird über eine Leitung 113 ein Taktsignal (CLK) empfangen und über den ersten Inverter 112 an einen ersten Eingang jedes des ersten und des zweiten NAND-Gatters 120 und 121 in der ersten S-R-F/F-Stufe 114 und direkt an erste Eingänge des ersten und des zweiten NAND-Gatters 120 und 121 in der zweiten S-R-F/F-Stufe 115 angekoppelt. Über den Bus 105 wird an einem Eingangsanschluß 132 der SR-MS-F/F-Schaltung 110a ein Rücksetzsignal (R) empfangen und an einen zweiten Eingang des ersten NAND-Gatters 120 in der ersten S-R-F/F-Stufe 114 angekoppelt. Über den Bus 105 wird an einem Eingangsanschluß 133 der SR-MS-F/F-Schaltung 110a ein Setzsignal (S) empfangen und an einen zweiten Eingang des zweiten NAND-Gatters 121 in der ersten S-R-F/F-Stufe 114 angekoppelt. Über die Leitung 111 wird an einem Eingangsanschluß 131 der SR-MS-F/F-Schaltung 110a ein asynchrones Rücksetzsignal (ASRES) empfangen und über den zweiten Inverter 116 an einen ersten Eingang des dritten NAND-Gatters 122 in jeder der ersten und der zweiten S-R-F/F-Stufe 114 und 115 und direkt an einen ersten Eingang des NOR-Gatters 123 in jeder der ersten und der zweiten S-R-F/F-Stufe 114 und 115 angekoppelt. Ausgangssignale des ersten und des zweiten NAND-Gatters 120 und 121 in jeder der ersten und der zweiten S-R-F/F-Stufe 114 und 115 werden an zweite Eingänge des dritten NAND-Gatters 122 bzw. NOR-Gatters 123 in der zugeordneten ersten und zweiten S-R-F/F-Stufe 114 und 115 angekoppelt. Ausgangssignale des dritten NAND-Gatters 122 und des NOR-Gatters 123 in jeder der ersten und der zweiten S-R-F/F-Stufe 114 und 115 werden an erste Eingänge des ersten und des zweiten NOR-Gatters 125 und 126 in dem zugeordneten NOR-S-R-Flipflop 124 angekoppelt. Ein Ausgangssignal (Q) des ersten NOR-Gatters 125 in dem NOR-S-R-Flipflop 124 der ersten S-R-F/F-Stufe 114 wird an einen zweiten Eingang des zweiten NOR-Gatters 126 in der ersten S-R- F/F-Stufe 114 und an einen zweiten Eingang des zweiten NAND-Gatters 121 in der zweiten S-R-F/F-Stufe 115 angekoppelt. Ein Ausgangssignal (Qn) des zweiten NOR-Gatters 126 in dem NOR-S-R-Flipflop 124 der ersten S-R-F/F-Stufe 114 wird an einen zweiten Eingang des ersten NOR-Gatters 125 in der ersten S-R-F/F-Stufe 114 und an einen zweiten Eingang des ersten NAND-Gatters 120 in der zweiten S-R-F/F-Stufe 115 angekoppelt. Das Ausgangssignal (Q) des ersten NOR-Gatters 125 in dem NOR-S-R-Flipflop 124 der zweiten S-R-F/F-Stufe 115 wird an einen zweiten Eingang des zweiten NOR-Gatters 126 in der zweiten S-R-F/F-Stufe 115 und an einen Ausgangsanschluß 134 aus der SR-MS-F/F-Schaltung 110a angekoppelt. Der Ausgang (Qn) des zweiten NOR-Gatters 126 in dem NOR-S-R-Flipflop 124 der zweiten S-R-F/F-Stufe 115 wird an einen zweiten Eingang des ersten NOR-Gatters 125 in der zweiten S-R-F/F-Stufe 115 und an einen Ausgangsanschluß 134 der SR-MS-F/F-Schaltung 110a angekoppelt. Das Q in den Ausgangssignalen des ersten NOR-Gatters 125 und des zweiten NOR-Gatters 126 in dem NOR-S-R-Flipflop 124 der zweiten S-R-F/F-Stufe 115 bedeutet die Nummer eines zugeordneten Zustandsausgangssignals (z.B. Zustand 0–n) für die SR-MS-F/F-Schaltung 110a–110n. Das „n" in dem Qn-Signal in den Ausgangssignalen des ersten NOR-Gatters 125 und des zweiten NOR-Gatters 126 in dem NOR-S-R-Flipflop 124 der zweiten S-R-F/F-Stufe 115 bedeutet ein Komplement des Q-Zustandsausgangssignals.
Im Betrieb ist die SR-MS-F/F-Schaltung 110a asynchron zurücksetzbar. Wenn die SR-MS-F/F-Schaltung 110a an dem Eingangsanschluß 131 ein ASRES-Signal empfängt, das high ist (z.B. eine logische „1"), werden beide S-R-F/F-Stufen 114 und 115 sofort auf low (z.B. eine logische „0") gesetzt, unabhängig von dem in den Setz- und Rücksetz-Eingangssignalen an den Eingangsanschlüssen 132 und 133 empfangenen und dem Taktsignal an dem Eingangsanschluß 130. Diese ansynchrone Rücksetzfunktion wird benötigt, um ein ordnungsgemäßes Rücksetzen jeder der SR-MS-F/F-Schaltungen 110a–110n in der Zustandsspeichereinrichtung 106 am Anfang einer Einschaltmodussequenz si cherzustellen. Wenn das ASRES-Eingangssignal low ist (logische „0"), wirkt die SR-MS-F/F-Schaltung 110a folgendermaßen. Während das Taktsignal low ist, wird die erste S-R-F/F-Stufe 114 durch die Eingangssignale Setzen (S) und Rücksetzen (R) gesteuert, aber die zweite S-R-F/F-Stufe 115 ist verriegelt. Die Informationen an den Ausgangsanschlüssen 134 und 135 der SR-MS-F/F-Schaltung 110a sind statisch und unabhängig von den Takt-, Rücksetz- oder Setz-Eingangssignalen. Wenn das Taktsignal von einem logischen Low zu einem logischen High ansteigt, wird die erste S-R-F/F-Stufe 114 verriegelt und die zweite S-R-F/F-Stufe 115 wird geöffnet, sodaß der in dem NOR-S-R-Flipflop 124 der ersten S-R-F/F-Stufe 114 gespeicherte aktuelle Wert zu dem NOR-S-R-Flipflop 124 der zweiten S-R-F/F-Stufe 115 transferiert wird. Eine Änderung der Rücksetz- oder Setz-Eingangssignale an den Anschlüssen 132 bzw. 133 wirkt sich nicht auf die in der SR-MS-F/F-Schaltung 110a gespeicherten Werte aus.
Da jede der ersten und der zweiten Stufe 114 und 115 der SR-MS-F/F-Schaltung 110a ein NOR-S-R-Flipflop 124 umfaßt, ist in Tabelle 1 eine Wahrheitstabelle für das Setzsignal (S_n) an dem Eingang des NAND-Gatters 120 der S-R-F/F-Stufe 114, das Rücksetzsignal (R_n) am Eingang des NAND-Gatters 121 der S-R-F/F-Stufe 114, das Q-Signal an dem Ausgangsanschluß 134 und das Qn-Signal an dem Ausgangsanschluß 135 der SR-MS-F/F-Schaltung 110a gezeigt.
Tabelle 1
Das tiefgestellte „n" und „n–1" in Tabelle 1 gibt den aktuellen Zustand an, nachdem Eingangs-/Ausgangssignale verändert wurden, bzw. einen vorherigen Zustand, bevor sich diese Sig nale geändert haben. Genauer gesagt ändert eine aktuelle Eingangskombination von S=0 und R=0 die Ausgangssignale Q und Qn nicht. Wenn sowohl S als auch R low werden, dann werden Q und Qn beide low. Wenn danach jedoch sowohl S als auch R gleichzeitig auf high gehen, können Q und Qn nicht mehr vorhergesagt werden, wie durch die Bezeichnung (0) in Tabelle 1 angezeigt wird. Diese letztere Situation muß vermieden werden, um ein wohldefiniertes logisches Verhalten der SR-MS-F/F-Schaltung 110a aufrechtzuerhalten, und gemäß der vorliegenden Erfindung kann diese Situation nicht auftreten.
Wieder mit Bezug auf 12 ist ein Schaltbild für eine beispielhafte Auswertungsanordnung 102 (in einem gestrichelten Rechteck), die einen Teil der Steuerung 100 von 10 bildet, gemäß der vorliegenden Erfindung gezeigt. Die beispielhafte Auswertungsanordnung 102 ist als fünf Zustandssignale, Signale von Zustand 1–5 (Zustand 0–4) und fünf Eingangsvariablensignale (IN0–IN4) empfangend gezeigt, sodaß die Anordnung wie nachfolgend beschrieben funktioniert. Es versteht sich jedoch, daß die Auswertungsanordnung 102 viele weitere Eingangszustands- und Eingangsvariablensignale umfassen kann, die bewirken, daß die Auswertungsanordnung 102 auf dieselbe Weise funktioniert.
Die beispielhafte Auswertungsanordnung 102 umfaßt fünf Inverter 150–154, zehn NAND-Gatter 160–169 und eine (in einem gestrichelten Rechteck gezeigte) Matrix 170, die fünfzehn parallele horizontale Leitungen 171 umfaßt, die durch separate permanente Verbindungen 173 (mit einer durchgezogenen Linie zwischen zwei zugeordneten Anschlüssen) mit vorbestimmten von zwölf parallelen vertikalen Leitungen 172 verbunden sind. Wo gegebenenfalls permanente Verbindungen hergestellt werden können, sind unverbundene zugeordnete Anschlüsse 174 gezeigt. Genauer gesagt wird das IN0-Eingangssignal über den Bus 101 von einer spezifischen abgesetzten Einrichtung (nicht gezeigt) empfangen und an die erste vertikale Leitung 172 der Matrix 170 und durch den ersten Inverter 150 an die zweite vertikale Leitung 172 der Matrix 170 angekoppelt. Das IN1-Eingangssignal wird über den Bus 101 von einer separaten abgesetzten Einrichtung (nicht gezeigt) empfangen und an die dritte vertikale Leitung 172 der Matrix 170 und durch den zweiten Inverter 151 an die vierte vertikale Leitung 172 der Matrix 170 angekoppelt. Das IN2-Eingangssignal wird über den Bus 101 von einer separaten abgesetzten Einrichtung (nicht gezeigt) empfangen und an die fünfte vertikale Leitung 172 der Matrix 170 und durch den dritten Inverter 152 an die sechste vertikale Leitung 172 der Matrix 170 angekoppelt. Das IN3-Eingangssignal wird über den Bus 101 von einer separaten abgesetzten Einrichtung (nicht gezeigt) empfangen und an die siebte vertikale Leitung 172 der Matrix 170 und durch den vierten Inverter 153 an die achte vertikale Leitung 172 der Matrix 170 angekoppelt. Das IN4-Eingangssignal wird über den Bus 101 von einer separaten abgesetzten Einrichtung (nicht gezeigt) empfangen und an die neunte vertikale Leitung 172 der Matrix 170 und durch den fünften Inverter an die zehnte vertikale Leitung 172 der Matrix 170 angekoppelt. Die elfte vertikale Leitung 172 ist mit einer extern zugeführten Spannung (VEXT) verbunden, und die zwölfte vertikale Leitung 172 ist mit Masse verbunden, die durch permanente Verbindungen 173 mit der ersten, der dritten, der sechsten, der neunten, der zehnten und der fünfzehnten horizontalen Leitung verbunden gezeigt ist.
Das Eingangssignal für Zustand 4 wird über den Bus 107 von der Zustandsspeichereinrichtung 106 (siehe 10) empfangen und an die zweite horizontale Leitung 171 auf einer ersten Seite der Matrix 170 und an die ersten Eingänge des ersten und des zweiten NAND-Gatters 160 und 161 an einer zweiten, gegenüberliegenden Seite der Matrix 170 angekoppelt. Die erste und die dritte horizontale Leitung 171 werden mit zweiten Eingängen des ersten und des zweiten NAND-Gatters 160 bzw. 161 verbunden. Das Eingangssignal für Zustand 3 wird über den Bus 107 aus der Zustandsspeichereinrichtung 106 empfangen und an die fünfte horizontale Leitung 171 auf einer ersten Seite der Matrix 170 und an die ersten Eingänge des dritten und des vierten NRND-Gatters 162 und 163 auf einer zweiten, gegenüberliegenden Seite auf der Matrix 170 angekoppelt. Die vierte und die sechste horizontale Leitung 171 sind mit zweiten Eingängen des dritten und vierten NAND-Gatters 162 bzw. 163 verbunden. Das Eingangssignal für Zustand 2 wird über den Bus 107 aus der Zustandsspeichereinrichtung 106 empfangen und an die achte horizontale Leitung 171 auf einer ersten Seite der Matrix 170 und an erste Eingänge des fünften und des sechsten NAND-Gatters 164 und 165 auf einer zweiten, gegenüberliegenden Seite auf der Matrix 170 angekoppelt. Die siebte und die neunte horizontale Leitung 171 sind mit zweiten Eingängen des fünften und des sechsten NAND-Gatters 164 bzw. 165 verbunden. Das Eingangssignal für Zustand 1 wird über den Bus 107 aus der Zustandsspeichereinrichtung 106 empfangen und an die elfte horizontale Leitung 171 auf einer ersten Seite der Matrix 170 und an erste Eingänge des siebten und des achten NAND-Gatters 166 und 167 auf einer zweiten, gegenüberliegenden Seite auf der Matrix 170 angekoppelt. Die zehnte und die zwölfte horizontale Leitung 171 sind mit zweiten Eingängen des siebten und des achten NAND-Gatters 166 bzw. 167 verbunden. Das Eingangssignal für Zustand 0 wird über den Bus 107 aus der Zustandsspeichereinrichtung 106 empfangen und an die vierzehnte horizontale Leitung 171 auf einer ersten Seite der Matrix 170 und an erste Eingänge des neunten und des zehnten NAND-Gatters 168 und 169 auf einer zweiten, gegenüberliegenden Seite auf der Matrix 170 angekoppelt. Die dreizehnte und die fünfzehnte horizontale Leitung 171 sind mit zweiten Eingängen des neunten und des zehnten NAND-Gatters 168 bzw. 169 verbunden. Das erste und das zweite NAND-Gatter 160 und 161 erzeugen Ausgangssignale tran4u und tran4l. Ähnlich erzeugen das dritte und das vierte NAND-Gatter 162 und 163 Ausgangssignale tran3u bzw. tran3l, das fünfte und das sechste NAND-Gatter 164 und 165 erzeugen Ausgangssignale tran2u bzw. tran2l, das siebte und das achte NAND-Gatter 166 und 167 erzeugen Ausgangssignale tran1u bzw. tran1l, das neunte und das zehnte NAND-Gatter 168 und 169 erzeugen Ausgangssignale tran0u bzw. tran0l. Die fünf Ausgangssignale tran0u–tran4u und die fünf Ausgangssignale tran0l–tran4l werden über den Bus 103 (siehe 10) zu der Übergangsanordnung 104 (siehe 10) gesendet.
Im Betrieb wird angenommen, daß sich im aktuellen Moment ein Automat in der Steuerung 100 von 10 im Zustand 2 befindet (ein High auf der Leitung 171 für Zustand 2), und daß der Austritt aus dem Zustand 2 erfolgt, wenn das Eingangssignale IN4 der Auswertungsanordnung 102 high ist (z.B. eine logische 1). In diesem Fall wird das Eingangssignal IN4 über die Verbindung 174 (in dem Kreis 177 gezeigt) mit demselben NAND-Gatter 164 wie das Signal für Zustand 2 verbunden. Wenn das Signal für Zustand 2 high ist, geht das Ausgangssignal tran2u des NAND-Gatters 164 auf low (z.B. eine logische „0"). Dadurch wird angezeigt, daß der Automat dabei ist, aus dem Zustand 2 auszutreten. Wenn ein Austritt aus Zustand 2 unter einer Bedingung, daß das IN4-Signal low ist, erfolgen muß, dann würde das negierte IN4-Signal von dem Inverter 154 über eine (nicht in dem Kreis 178 gezeigte) Verbindung, die zwischen der zehnten vertikalen und der neunten horizontalen Leitung der Matrix 170 hergestellt wird, mit dem NAND-Gatter 165 verbunden.
Für andere Bedingungen würde eine (nicht gezeigte) Verbindung zwischen der elften vertikalen Leitung 172 (an das VEXT von der externen Stromversorgung angekoppelt) und einem vorbestimmten der NAND-Gatter 160–169 hergestellt, wenn das Zustandsdiagramm einen unbedingten Transfer zu diesem nächsten zugeordneten Zustand vorschreibt. Eine Verbindung zwischen der zwölften vertikalen Leitung 172 (die an Masse angekoppelt ist) und vorbestimmten zugeordneten Paaren der NAND-Gatter 160–169, die einem bestimmten Zustand zugeordnet sind, würde hergestellt, wenn das Zustandsdiagramm einen abgeblockten Übergang vorschreibt, wie zwischen der ersten und der dritten horizontalen Leitung 171 und der zwölften vertikalen Leitung 172 für Zustand 4 gezeigt.
Nunmehr mit Bezug auf 13 ist ein beispielhaftes lineares Zustandsdiagramm mit fünf Zuständen zur Verwendung bei der Beschreibung der Funktionsweise und Struktur der beispielhaften Auswertungsanordnung 102 von 12 gezeigt. Am Anfang, gewöhnlich beim Einschalten, wird der Automat zurückgesetzt (RES), wie in dem Kreis 180 gezeigt. Das heißt, daß alle Flipflops (siehe 11) mit dem ASRES-Signal zurückgesetzt werden. Dieser Modus wird nicht als ein „realer" Zustand betrachtet. Aus der RES-Bedingung im Kreis 180 geht der Automat unbedingt in den im Kreis 181 gezeigten Zustand S0 über. Von diesem Punkt an, die nachfolgend bezeichneten Bedindungen, muß jeder Zustand erfüllt sein, damit der Automat von einem Zustand zum nächsten weitergeht. Wenn eine Übergangsbedingung nicht erfüllt ist, bleibt der Automat in dem derzeitigen Zustand, wie durch einen „Kreispfeil" 186 angezeigt.
Wenn sich der Automat im Zustand 0 befindet und die Übergangsbedingung IN2=1 erfüllt ist, geschieht das folgende in der Auswertungsanordnung 102 von 12. Das Signal für Zustand 0 ist high (eine logische „1") auf der vierzehnten horizontalen Leitung 171 und das IN2-Signal ist high auf der fünften vertikalen Leitung 172 und low auf der sechsten vertikalen Leitung 172 der Matrix 170 aufgrund des Inverters 152. Die Verbindung 173 zwischen der fünften vertikalen Leitung 172 und der dreizehnten horizontalen Leitung 171 legt Highs (logische „len") an beiden Eingängen des NAND-Gatters 168 an, um zu bewirken, daß sein Ausgang von einer High- zu einer Low-Ausgabe wechselt. Das NAND-Gatter 169 bleibt unbeeinflußt, weil einer seiner Eingänge über die permanente Verbindung 173 zwischen der zwölften vertikalen Leitung 172 (Masse) und der fünfzehnten horizontalen Leitung 171 mit Masse verbunden ist und ein tran0l-Signal auf high liefert. Diese Ausgabe des NAND-Gatters 168 zeigt an, daß ein Übergang aus dem Zustand 0 zu dem nächsten Zustand (Zustand 1) erfolgen soll. Im Zustand 1 (durch den Kreis 182 angezeigt) wird dann, wenn die Übergangsbedingung IN2=0 auftritt, ein High sowohl an die elfte horizontale Leitung (Zustand 1) als auch die sechste vertikale Leitung 172 über den Inverter 152 in 12 angelegt. Die Verbindung 173 zwischen der sechsten vertikalen Leitung 172 und der zwölften horizontalen Leitung 171 und dem Stated-l-Signal bewirkt das Anlegen von High-Signalen (logische 1) an beide Eingänge des NAND-Gatters 167. Der Ausgang des NAND-Gatters 167 geht von einem High-Ausgangssignal zu einem Low-Ausgangssignal über. Das NAND-Gatter 166 hat nur einen Eingang auf High (Zustand 1) und ein zweiter Eingang des NAND-Gatters 166 ist über die Verbindung 173 auf der zehnten horizontalen Leitung 171 mit Masse verbunden. Der Ausgang des NAND-Gatters 167 zeigt an, daß ein Übergang aus dem Zustand 1 zu dem nächsten Zustand (Zustand 2) erfolgen soll.
In dem durch den Kreis 183 angezeigten Zustand 2 wird dann, wenn die Übergangsbedingung IN4=1 auftritt, ein High sowohl an die achte horizontale Leitung 171 (Zustand 2) als auch die neunte vertikale Leitung 172 angelegt. Das Signal für Zustand 2 auf High und die in dem Kreis 177 gezeigte Verbindung 173 zwischen der neunten vertikalen Leitung 172 und der siebten horizontalen Leitung 171 bewirkt ein Anlegen von High-Signalen (logische 1) an beide Eingänge des NAND-Gatters 164. Dies bewirkt, daß das Ausgangssignal tran2u des NAND-Gatters 164 von einem High- zu einem Low-Wert wechselt und zeigt an, daß ein Übergang aus dem Zustand 2 zu dem nächsten Zustand (Zustand 3) erfolgen soll. Der Ausgang des NAND-Gatters 165 (dem Zustand 2 zugeordnet) wechselt nicht von seinem High-Ausgangssignal, da einer seiner Eingänge über die permanente Verbindung 173 zwischen der zwölften vertikalen Leitung 172 und der neunten horizontalen Leitung 171 mit Masse verbunden ist.
In dem durch den Kreis 184 angezeigten Zustand 3 wird dann, wenn die Übergangsbedingung IN1=1 auftritt, ein High sowohl an die fünfte horizontale Leitung 171 (Zustand 3) als auch die dritte vertikale Leitung 172 angelegt. Das Signal für Zu stand 3 auf High und die Verbindung 173 zwischen der dritten vertikalen Leitung 172 und der vierten horizontalen Leitung 171 bewirkt das Anlegen von High-Signalen (logische 1) an beide Eingänge des NAND-Gatters 162. Dies bewirkt, daß der Ausgang des NAND-Gatters 162 von High auf Low wechselt und zeigt einen Übergang aus dem Zustand 3 zu dem nächsten Zustand (Zustand 4) an. Der Ausgang des NAND-Gatters 163 (dem Zustand 3 zugeordnet) ändert sich nicht, weil einer seiner Eingänge über die permanente Verbindung 173 zwischen der zwölften vertikalen Leitung 172 und der sechsten horizontalen Leitung 171 mit Masse verbunden ist.
In dem durch den Kreis 185 angezeigten Zustand 4 hat der Automat dann die Übergänge durch das beispielhafte Zustandsdiagramm von 13 abgeschlossen. Es erfolgt kein Übergang aus dem Zustand 4, weil von beiden NAND-Gattern 160 und 161 einer ihrer Eingänge über zwischen der zwölften vertikalen Leitung und der ersten und der dritten horizontalen Leitung 171 der Matrix 170 gezeigte permanente Verbindungen 173 mit Masse verbunden sind.
Die obige Verarbeitungstechnik gestattet zu identifizieren, welcher Zustand erregt werden muß und identifiziert, ob aus dem Zustand ausgetreten werden soll, weil genau eine Eingangsvariable (z.B. IN4) true oder false ist. Diese sehr einfachen Auswertungsinformationen sind alles Notwendige zur Realisierung eines universellen Zustandsdiagramms, wenn die notwendigen Transformationen durchgeführt wurden. Wenn aus einem Zustand unbedingt ausgetreten werden soll (in 12 nicht gezeigt, tritt aber von dem RES-Zustand von 13 auf), dann würde eines der beiden NAND-Gatter, die diesem zu erregenden Zustand zugeordnet sind, permanent mit der Versorgungsspannung VEXT verbunden. Wenn das Zustandsdiagramm in einem Zustand endet und kein Übergang von diesem Zustand zu irgendeinem anderen Zustand erfolgt, dann werden die diesem Zustand zugeordneten NAND-Gatter (z.B. die NAND-Gatter 160 und 161) mit Masse (low) verbunden.
Nunmehr mit Bezug auf 14 ist ein Schaltbild für eine beispielhafte Übergangsanordnung 104 (in einem gestrichelten Rechteck), die einen Teil der Steuerung 100 von 10 bildet, gemäß der vorliegenden Erfindung gezeigt. Die beispielhafte Übergangsanordnung 104 ist so geschaltet, daß sie jedes von fünf Signalen tran0u–tran4u und fünf Signalen tran0l-tran4l über den Bus 103 von der in 12 gezeigten beispielhaften Auswertungsanordnung 102 empfängt und jedes von fünf Signalen set0–set4 und fünf Signalen reset0–reset4 über den Bus 105 zu der in 10 gezeigten Zustandsspeichereinrichtung 106 sendet. Die beispielhafte Übergangsanordnung 104 umfaßt eine beispielhafte Matrix 190 (in einem gestrichelten Rechteck gezeigt) und zehn NAND-Gatter 200–209. Es versteht sich, daß die Übergangsanordnung 104 viel mehr Eingangssignale und eine größere Matrix 190 umfassen kann, wenn die Auswertungsanordnung 102 größer als in 12 gezeigt ist und mehr Eingangssignale zu der Übergangsanordnung 104 sendet.
Die Matrix 190 umfaßt zwölf parallele horizontale Leitungen 191, die durch separate permanente Verbinder 193 mit vorbestimmten von zwanzig parallelen vertikalen Leitungen 192 verbindbar sind. Ein Potential (VEXT) von einer abgesetzten Stromquelle (nicht gezeigt) ist an die erste (oberste) horizontale Leitung 191 der Matrix 190 angekoppelt, und an die zweite horizontale Leitung 191 der Matrix 190 wird Massepotential angelegt. Die Eingangssignale tran4u, tran3u, tran2u, tran1u und tran0u aus der Auswertungsanordnung 102 werden an die dritte, die fünfte, die siebte, die neunte bzw. die elfte horizontale Leitung 191 der Matrix 190 angekoppelt. Die Eingangssignale tran4l, tran3l, tran2l, tran1l und tran0l aus der Auswertungsanordnung 102 werden an die vierte, die sechste, die achte, die zehnte und die zwölfte horizontale Leitung 191 der Matrix 190 angekoppelt. Erste und zweite Eingänge jeweils der zehn NAND-Gatter 200–209 werden an separate der zwanzig vertikalen Leitungen 192 der Matrix 190 angekoppelt. Zum Beispiel sind der erste und der zweite Eingang des NAND- Gatters 200 an die erste bzw. die zweite vertikale Leitung 192 angekoppelt, der erste und der zweite Eingang des NAND-Gatters 201 sind an die dritte bzw. die vierte vertikale Leitung 192 angekoppelt, der erste und der zweite Eingang des NAND-Gatters 202 sind an die fünfte bzw. die sechste vertikale Leitung 192 angekoppelt usw., wobei der erste und der zweite Eingang des letzten NAND-Gatters 209 an die neunzehnte bzw. zwanzigste vertikale Leitung 192 angekoppelt sind. Die NAND-Gatter 200, 202, 204, 206 und 208 liefern die Ausgangssignale set0, set1, set2, set3 bzw. set4, während die NAND-Gatter 201, 203, 205, 207 und 209 die Ausgangssignale reset0, reset1, reset2, reset3 bzw. reset4 liefern.
Das folgende Beispiel beschreibt einen typischen Betrieb der Übergangsanordnung 104. Es wird angenommen, daß ein Übergang von dem Zustand 2 zu dem Zustand 3 erfolgt. Bei einem Übergang aus dem Zustand 2 könnten das an die siebte horizontale Leitung der Matrix 190 angekoppelte tran2u-Signal oder das an die achte horizontale Leitung der Matrix 190 angekoppelte tran2l-Signal für einen Übergang aus dem Zustand 2 auf low gehen. Wie bereits für die Auswertungsanordnung 102 von 12 beschrieben wurde, ist das tran2u-Signal das empfangene Low-Signal für einen Übergang aus dem Zustand 2, während alle anderen Eingangssignale aus der Auswertungsanordnung 102 auf high bleiben. Das tran2u-Signal auf low wird über die in dem Kreis 196 gezeigte Verbindung an einen ersten Eingang des NAND-Gatters 205 angekoppelt, während ein VEXT-Potential auf high über die permanente Verbindung 193, die die erste horizontale Leitung 191 mit der zwölften vertikalen Leitung 192 koppelt, permanent an den zweiten Eingang des NAND-Gatters 205 angekoppelt ist. Diese Low- und High-Eingangssignale für das NAND-Gatter 205 erzeugen ein reset2-Ausgangssignal auf high zu der Zustandsspeichereinrichtung 106 (siehe 10 und 11) über den Bus 105. Gleichzeitig wird das tran2u-Signal auf low über die in dem Kreis 197 gezeigte permanente Verbindung 193 an einen ersten Eingang des NAND-Gatters 206 angekoppelt, während an einen zweiten Eingang des NAND-Gatters 206 VEXT angelegt wird. Dies bewirkt, daß das NAND-Gatter 206 ein set3-Ausgangssignal auf high erzeugt. Das reset2-Ausgangssignal auf high wird über den Bus 105 zu der Zustandsspeichereinrichtung 106 gesendet, um das Zustandsflipflop 110 darin zurückzusetzen, das dem Setz-Rücksetz-Flipflop 110 zugeordnet ist, das den Zustand 2 darstellt. Gleichzeitig wird über den Bus 105 das Set3-Ausgangssignal auf high zu der Zustandsspeichereinrichtung 106 gesendet, um das Zustandsflipflop 110 darin zu setzen, das dem Setz-Rücksetz-Flipflop 110 zugeordnet ist, das Zustand 3 darstellt.
Wenn kein Zustandsflipflop 110 in der Zustandsspeichereinrichtung 106 verwendet wird, würden beide Eingänge der jeweiligen Setz- und Rücksetz-NAND-Gatter in der Übergangsanordnung 104 über die zugeordneten vertikalen Leitungen 192 der Matrix 190 über eine (nicht gezeigte) permanente Verbindung mit Massepotential (low) auf der zweiten horizontalen Leitung 191 verbunden. Dadurch wird das Zustandsflipflop 110 in der Zustandsspeichereinrichtung 106 nach einem anfänglichen Einschaltmodus-Rücksetzen (ASRES) in einem Rücksetzzustand gehalten. Wenn das Zustandsdiagramm in einem Zustand endet und kein weiterer Übergang von diesem Zustand zu einem anderen Zustand vorliegt, dann werden die beiden Eingänge des NAND-Gatters, das ein Rücksetzsignal dieses Zustands erzeugt, an das Versorgungspotential VEXT (high) angekoppelt. Somit ist das Rücksetzsignal immer low und dieser Zustand wird nicht zurückgesetzt, sobald dieser Zustand erreicht wurde. Dies ist in 14 für das dem Zustand 4 zugeordnete NAND-Gatter 209 gezeigt.
Nunmehr mit Bezug auf 15A und 15B ist ein Schaltbild für eine beispielhafte Ausgangsanordnung 108 mit fünf Zuständen (in einem gestrichelten Rechteck gezeigt), das einen Teil der Steuerung 100 von 10 bildet, gemäß der vorliegenden Erfindung gezeigt. Die beispielhafte Ausgangsanordnung 108 umfaßt einen ersten, einen zweiten, einen dritten, einen vierten und einen fünften Inverter 230–234, einen ersten, einen zweiten, einen dritten, einen vierten und einen fünften Knoten 240–244 (in separaten gestrichelten Rechtecken gezeigt) und eine Matrix 250 (in einem gestrichelten Rechteck gezeigt). Die Knoten 240–244 sind jeweils den Invertern 230–234 zugeordnet. Jeder der Knoten 240–244 umfaßt einen Pull-Up-Positiv-Feldeffekttransistor (PFET) 247 und einen Herunterzieh-Negativ-Feldeffekttransistor (NFET) 248, die jeweils eine Source-Elektrode, eine Gate-Elektrode und eine Drain-Elektrode aufweisen. Die Gate-Elektroden sowohl des PFET 247 als auch das NFET 248 jedes der Knoten 240–244 sind miteinander gekoppelt und selektiv entweder an eine extern zugeführte Spannung (VEXT) oder an Massepotential angekoppelt. Die Drain-Elektroden des PFET 247 und des NFET 248 jedes der Knoten 240–244 sind miteinander und an einen Eingang des zugeordneten der Inverter 230–234 angekoppelt. Die Source-Elektroden des PFET 247 und des NFET 248 jedes der Knoten 240–244 sind an VEXT bzw. Massepotential angekoppelt.
Das selektive Ankoppeln der Gate-Elektroden des PFET 247 und des NFET 248 eines Knotens (Knoten 240, 241, 242, 243 oder 244) an das Massepotential bewirkt, daß der PFET 247 des Knotens aktiv ist und dem Eingang des zugeordneten der Inverter 230–234 VEXT zuführt, während der NFET inaktiv gemacht wird. Diese Bedingung ist für die Knoten 241 und 243 gezeigt, die den Invertern 231 bzw. 233 VEXT zuführen, ohne daß andere Signale an den Eingang der Inverter 231 und 233 angelegt werden. Mit an die Eingänge der Inverter 231 und 233 angelegtem VEXT wird bewirkt, daß die Inverter 231 und 233 ein Low-Ausgangssignal aufrechterhalten, ohne daß andere Signale an den Eingang dieser Inverter 231 und 233 angelegt werden. Das selektive Ankoppeln der Gate-Elektroden des PFET 247 und des NFET 248 eines Knotens (Knoten 240, 241, 242, 243 oder 244) an das extern zugeführte VEXT bewirkt, daß der NFET 248 des Knotens aktiv ist und dem Eingang des zugeordneten der Inverter 230–234 Massepotential zuführt, während der PFET 247 inaktiv gemacht wird. Diese Bedingung ist für die Knoten 240, 242 und 244 gezeigt, die den Eingängen der Inverter 230, 232 bzw. 234 Massepotential zuführen, ohne daß andere Signale an den Eingang dieser Inverter 230, 232 und 234 angelegt werden. Mit an den Eingang jedes der Inverter 230, 232 und 234 angelegtem Massepotential wird bewirkt, daß die Inverter 230, 232 und 234 ein High-Ausgangssignal aufrechterhalten.
Die Matrix 250 für die beispielhafte Ausgangsanordnung 108 mit fünf Zuständen umfaßt eine erste, eine zweite, eine dritte, eine vierte und eine fünfte vertikale Leitung 252, die jeweils an ein Ende des ersten, des zweiten, des dritten, des vierten und des fünften Inverters 230–234 angekoppelt sind, vierundzwanzig horizontale Leitungen 254, dreißig Negativ-Feldeffekttransistor (NFETs) 260 und dreißig Positiv-Feldeffekttransistoren (PFETs) 261. Die vierundzwanzig horizontalen Leitungen 254 der Matrix 250 sind in sechs Gruppen von jeweils vier Leitungen unterteilt, wobei jede Gruppe von vier Leitungen entweder einem komplementären SET/true-RESET-Eingang oder einem separaten Zustand des Zustandsdiagramms von 13 zugeordnet sind. Eine erste horizontale Leitung 254 (z.B. die obere Leitung) jeder Gruppe von horizontalen Leitungen 254 jeder Gruppe ist an VEXT angekoppelt, eine zweite horizontale Leitung 254 ist so geschaltet, daß sie entweder das komplementäre SET-Signal oder ein separates zugeordnetes komplementäres Zustandssignal (Qn) über den Bus 107 aus der Zustandsspeichereinrichtung 106 empfängt, eine dritte horizontale Leitung 254 jeder Gruppe ist so geschaltet, daß sie ein separates zugeordnetes true-RESET-Signal oder Zustandssignal (Q) über den Bus 107 aus der Zustandsspeichereinrichtung 106 empfängt, und eine vierte horizontale Leitung 254 jeder Gruppe ist an Massepotential angekoppelt. Die dreißig Positiv-Feldeffekttransistoren (PFETs) 261 sind in sechs Gruppen von jeweils fünf PFETs 261 unterteilt. Jede Gruppe von PFETs 261 ist einem separaten des komplementären SET-Eingangs oder der Zustände 0–4 zugeordnet. Von jedem PFET 261 einer Gruppe von PFETs 261 ist (a) seine Gate-Elektrode selektiv entweder an eine der zugeordneten ersten horizontalen Leitung 254, einer Gruppe von vier horizontalen Leitungen 254, die an VEXT angekoppelt ist, oder den zugeordneten komplementären SET-Eingang bzw. das komplementäre Zustandssignal (Qn) angekoppelt, (b) seine Source-Elektrode ist an die erste horizontale Leitung einer Gruppe horizontaler Leitungen, die an VEXT angekoppelt ist, angekoppelt, und (c) seine Drain-Elektrode an eine separate der fünf vertikalen Leitungen 252 angekoppelt. Durch selektives Verbinden des Gate eines PFET 261 mit VEXT wird der PFET 261 deaktiviert und reagiert nicht auf ein komplementäres SET-Eingangssignal oder ein zugeordnetes komplementäres Zustandssignal (Qn). Wenn das Gate eines PFET 261 selektiv so geschaltet wird, daß es das zugeordnete komplementäre SET-Eingangssignal oder das komplementäre Zustandssignal (Qn) empfängt, wird der zugeordnete Eingangsknoten (z.B. Knoten 240, 241, 242, 243 oder 244) auf einen High-Pegel heraufgezogen, wenn das zugeordnete komplementäre SET des komplementären Zustandssignals (Qn) aktiv ist.
Die dreißig Negativ-Feldeffekttransistoren (NFETs) 260 sind in sechs Gruppen von jeweils fünf NFETs 260 unterteilt. Jede Gruppe von NFETs 260 ist einem separaten des true-RESET-Eingangssignals oder der Eingangssignale (Q) für Zustand 0–4 zugeordnet. Von jedem NFET 260 einer Gruppe ist (a) seine Gate-Elektrode selektiv entweder an eine der zugeordneten horizontalen Leitungen 254, die an Massepotential angekoppelt sind, oder an den zugeordneten true-RESET-Eingang bzw. das true-Signal für Zustand Q angekoppelt, (b) seine Source-Elektrode an Massepotential angekoppelt und (c) seine Drain-Elektrode an eine separate der fünf vertikalen Leitungen 252 angekoppelt. Durch selektives Verbinden des Gate eines NFET 260 mit Massepotential wird der NFET 260 deaktiviert und reagiert nicht auf ein true-RESET-Signal oder ein zugeordnetes true-Zustandssignal (Q). Wenn das Gate eines NFET 260 selektiv so geschaltet wird, daß es das zugeordnete true-RESET- oder true-Zustandssignal (Q) empfängt, wird der zugeordnete Eingangsknoten (z.B. Knoten 240) auf einen Low-Pegel gezogen, wenn das zugeordnete RESET- oder Zustandssignal (Q) aktiv ist. Die Regel ist, daß ein Ausgangssignal (OUT0, OUT1, OUT2, OUT3 oder OUT4) eines beliebigen der Inverter 230–234 für ein aktuelles RESET bzw. einen aktuellen Zustand (Zustand 0, 1, 2, 3 oder 4) high ist, wenn ein zugeordneter Knoten (240, 241, 242, 243 oder 244) als eine Heraufzieh-Einrichtung angeordnet ist und das aktuelle RESET- oder Zustandssignal (Q) mit dem Gate des zugeordneten NFET 260 verbunden ist oder der Knoten (240, 241, 242, 243 oder 244) als eine Herunterzieh-Einrichtung angeordnet ist und das aktuelle SET/RESET- oder Zustandssignal (Q/Qn) nicht mit dem Gate entweder des zugeordneten NFET 260 oder PFET 261 verbunden ist. Als Alternative ist das Ausgangssignal (OUT0, OUT1, OUT2, OUT3 oder OUT4) jedes beliebigen der Inverter 230–234 für einen aktuellen Zustand (Zustand 0, 1, 2, 3, 4) ein Low-Wert, wenn der zugeordnete Knoten (240, 241, 242, 243 oder 244) als eine Herunterzieh-Einrichtung angeordnet ist und das aktuelle komplementäre SET- oder komplementäre Zustandssignal (Qn) mit dem Gate des PFET 261 verbunden ist oder der Knoten (240, 241, 242, 243 oder 244) als eine Heraufzieh-Einrichtung angeordnet ist und das aktuelle RESET- oder Zustandssignal (Q) nicht mit dem Gate entweder des zugeordneten NFET 260 oder des zugeordneten PFET 261 verbunden ist.
Wenn zum Beispiel Zustand 2 aktiv ist, sodaß das Signal für Zustand 2 auf einer logischen „1" liegt, und das Signal für Zustand 2n eine logische „0" ist, wird das Gate des NFET-Gatters 260, das der ersten vertikalen Leitung 252 zu dem Inverter 230 zugeordnet ist, selektiv an Masse angekoppelt und wird deaktiviert. Das Gate des PFET-Gatters 261, das der ersten vertikalen Leitung 252 zu dem Inverter 230 zugeordnet ist, wird selektiv an VEXT angekoppelt und wird ebenfalls deaktiviert. Folglich wird dadurch, daß die Gates des Knotens 240 selektiv an VEXT angekoppelt werden, der NFET 248 heruntergezogen und der PFET 247 wird deaktiviert, um dem Inverter 230 ein Low-Eingangssignal zuzuführen. Deshalb liefert der Inverter 230 über den Bus 109 ein High-Ausgangssignal auf der OUT0-Leitung. Dieselbe Operation findet für die NFET- und PFET-Gatter 260 und 261 statt, die der fünften vertikalen Leitung 252 und dem Inverter 234 zugeordnet sind, da die NFET- und PFET-Gatter 260 und 261 und die Gatter in dem Knoten 247 selektiv auf eine selbe Weise verbunden werden.
Gleichzeitig wird das Gate des PFET-Gatters 261, das der zweiten vertikalen Leitung 252 zu dem Inverter 231 zugeordnet ist, an VEXT angekoppelt und das PFET-Gatter 261 wird deaktiviert, während das Gate des NFET 260 so geschaltet wird, daß es das aktive Signal für Zustand 2 empfängt. Obwohl der Knoten 241 als eine Heraufzieh-Einrichtung geschaltet ist, bewirkt die Verbindung des NFET 260 mit dem aktiven Signal für Zustand 2, daß der Knoten 241 heruntergezogen wird und einen Low-Ausgangspegel an den Inverter 231 ausgibt. Folglich liefert der Inverter 231 über den Bus 109 ein High-Ausgangssignal auf der OUT1-Leitung. Dieselbe Operation findet für die NFET- und PFET-Gatter 260 und 261 statt, die der vierten vertikalen Leitung 252, dem Inverterknoten 243 und dem Inverter 233 zugeordnet sind, da die Gatter 260 und 261 und die Gatter des Knotens 233 auf eine selbe Weise verbunden sind, wie oben für die zweite vertikale Leitung 252 beschrieben wurde.
Gleichzeitig wird das Gate des PFET-Gatters 261, das der dritten vertikalen Leitung 252, die an den Eingang des Inverters 232 angekoppelt ist, zugeordnet ist, selektiv so gekoppelt, daß es das aktive komplementäre Signal für Zustand 2 (Zustand 2n) empfängt, wodurch der Knoten 242 heraufgezogen wird, um dem Inverter 232 ein High-Eingangssignal zuzuführen. Das Gate des NFET 260 wird selektiv an Masse angekoppelt und der NFET 260 wird deaktiviert. Folglich liefert der Inverter 231 über den Bus 109 ein Low-Ausgangssignal auf der OUT2-Leitung.
Wenn Zustand 2 aktiv ist, liefert die Ausgangsanordnung 108 deshalb High-Ausgangssignale auf den Leitungen OUT0, OUT1, OUT3 und OUT4 des Busses 109 und ein Low-Ausgangssignal auf der OUT2-Leitung des Busses 109. Auf der Basis der oben ange gebenen Regeln für die PFET-Gatter 261 und die NFET-Gatter 260 kann leicht bestimmt werden, welche der Ausgangsleitungen OUT0–OUT4 auf logisch high oder low liegen, wenn ein beliebiger der Zustände 0–4 zu einem beliebigen Zeitpunkt aktiv ist.
Gemäß der Ausgangsanordnung 108 werden, wenn ein RESET- und ein komplementäres SET-Eingangssignal empfangen werden, die Gates der zugeordneten PFETs 261 (den vertikalen Leitungen 252 und den Knoten 240, 242 und 244 zugeordnet) selektiv so gekoppelt, daß sie das komplementäre SET empfangen, um die Knoten 240, 242 und 244 heraufzuziehen, während die zugeordneten NFETs 260 deaktiviert werden. Dies führt dazu, daß die Inverter 230, 232 und 234 als OUT0, OUT2 und OUT4 ein Low-Ausgangssignal (logische „0") liefern. Gleichzeitig werden die Gates der PFETs 261 und der NFETs 260, die den Knoten 241 und 243 zugeordnet sind, selektiv an VEXT bzw. Massepotential angekoppelt, um sowohl den PFET 261 als auch den NFET 260 zu sperren. Die Gates des PFET 247 und des NFET 248 der Knoten 241 und 243 werden jedoch selektiv an Massepotential angekoppelt, wodurch der NFET 248 gesperrt und der Heraufzieh-PFET 247 aktiviert wird, um ein High-Eingangssignal für die Inverter 231 und 233 zu bewirken. Deshalb liefern die Inverter 231 und 233 ein Low-Ausgangssignal (logische „0") als OUT1 und OUT3. Es versteht sich, daß die Werte der Ausgangssignale (OUT0–OUT4), die in der Ausgangsanordnung 108 für ein Rücksetzen oder einen beliebigen Zustand erzeugt werden, von der selektiven Verbindung der Gates der PFETs 247 und NFETs 248 der Knoten 240–244 mit VEXT oder Massepotential und der PFETs 261 und der NFETs 260 mit einem RESET- oder Zustandssignal oder VEXT oder Massepotential für jeden Zustand abhängen und deshalb programmierbar sind.
Der Vorteil der Ausgangsanordnung 108 besteht darin, daß es Eingaben für den RESET-Zustand gibt, was gewöhnlich in einem Herauffahrmodus auftritt. Das RESET-Signal, mit dem die Flipflops 110a–110e in der in 11 gezeigten Zustandsspeichereinrichtung 106 initialisiert werden, wird auch als die komplementären SET und true-RESET-Eingangssignale der Ausgangsmatrix 108 bereitgestellt. Dies ermöglicht wohldefinierte selektive Ausgangssignale OUT0–OUT4, die dem RESET-Zustand zugeordnet werden können. Der Wert (logische „0" oder „1") jedes der Ausgangssignale OUT0–OUT4 ist programmierbar und wird durch die Gate-Verbindungen der PFETs 247 und der NFETs 248 in den zugeordneten Knoten 240–244 und die Gate-Verbindungen der zugeordneten PFETs 261 und NFETs 260 für die SET/RESET-Eingangssignale und jedes der Eingangssignale für Zustand 0–4 bestimmt.
Nunmehr mit Bezug auf 16A und 16B ist eine Gesamtanordnung der beispielhaften Steuerung 100 (in einem gestrichelten Rechteck gezeigt) von 10 einschließlich Schaltkreisen für die Zustandsspeichereinrichtung 106, die Auswertungsanordnung 102 und die Übergangsanordnung 104 (siehe 11, 12 bzw. 14) für den Betrieb mit einem beispielhaften linearen Zustandsdiagramm, das fünf Zustände (S0–S4) umfaßt, wie in 13 gezeigt, für die Auswertungsanordnung 102 gemäß der vorliegenden Erfindung gezeigt. Genauer gesagt kann die beispielhafte Steuerung 100 von 16A und 16B fünf Zustände (Zustände 0–4), fünf Eingangssignale (IN0–IN4) und fünf Ausgangssignale (OUT0–OUT4) behandeln. Die Auswertungsanordnung 102 umfaßt fünf Inverter 150–154, 10 NAND-Gatter 160–169 und eine Matrix 170. Die Auswertungsanordnung 102 empfängt fünf Eingangssignale IN0–IN4 über den Bus 101 von (nicht gezeigten) abgesetzten Einrichtungen und fünf Zustandssignale (Zustand 1 – Zustand 5) über den Bus 107 von einer Zustandsspeichereinrichtung 106. Die Auswertungsanordnung 102 erzeugt eines der Ausgangssignale tran0u–tran4u oder tran0l-tran4l über den Bus 103 zu jedem beliebigen Zeitpunkt für die Übergangsanordnung 104. Die Auswertungsanordnung 102 entspricht der in 12 gezeigten Anordnung und ihre Funktionsweise entspricht der oben für die Auswertungsanordung 102 gemäß dem linearen Zustandsdiagramm von 13 beschriebenen.
Die Übergangsanordnung 104 ist als neun NAND-Gatter 201–209 und eine Matrix 190 umfassend gezeigt. Die Übergangsanordnung 104 empfängt beliebige der Ausgangssignale tran0u–tran4u und tran0l–tran4l über den Bus 103 von der Auswertungsanordnung 102 und erzeugt vorbestimmte der Ausgangssignale SET0–SET4 und RESET0–RESET4 über den Bus 105 für die Zustandsspeichereinrichtung 106. Die Anordnung der Übergangsanordnung 104 entspricht der in 14 gezeigten.
Die Zustandsspeichereinrichtung 106 umfaßt fünf Setz-Rücksetz-Flipflops (SR-F/F) 110a–110e, wobei jedes der SR-F/Fs die in 12 gezeigten Schaltkreise umfaßt. Außerdem sind zusätzlich eine abgesetzte Flipflopanordnung 280 mit NOR-Gattern 281, 282 und 283 und einem ersten und einem zweiten Inverter 284 und 285 für die Zustandsspeichereinrichtung 106 vorgesehen. Die Zustandsspeichereinrichtung 106 erzeugt die Ausgangssignale mit den Bezeichnungen RESET, SET, Zustände 0–4 und Zustände 0n–4n über den Bus 107 für die Ausgangsanordnung 108, wobei die Ausgangssignale für Zustand 0–4 nur zu der Auswertungsanordnung 102 gesendet werden.
Am Anfang des Betriebs der beispielhaften Steuerung 100 wird die Steuerung 100 (gewöhnlich beim Einschalten) zurückgesetzt. Ein asynchrones Rücksetzeingangssignal (ASRES), das auch als ein RESET-Signal bekannt ist, zu der Zustandsspeichereinrichtung 106 geht auf high und dann wieder auf low. Dadurch werden alle Flipflops 110a–110e in der Zustandsspeichereinrichtung 106 zurückgesetzt. Dieser „Modus" ist kein „realer" Zustand gemäß einer Codierungsdefinition des zugeordneten Automaten gemäß der vorliegenden Erfindung, weil in jedem Zustand genau ein Flipflop (110a–110e) in der Zustandsspeichereinrichtung 106 gesetzt sein muß und alle anderen Flipflops zurückgesetzt sein müssen. Die zusätzlichen drei NOR-Gatter 281, 282 und 283 und der erste Inverter 284 in der zusätzlichen Flipflopanordnung 280 stellt sicher, daß nach dem anfänglichen Rücksetzen das Flipflop des ersten Zustands 110a (für Zustand 0) gesetzt ist. Dies geschieht unbedingt und der Automat befindet sich nun im Zustand 0. Gleichzeitig wird das ASRES-Signal als ein RESET-Signal und ein komplementäres SET-Signal über den zweiten Inverter 285 über den Bus 107 zu der Ausgangsanordnung 108 gesendet, um wie zuvor für die Ausgangsanordnung 108 zur Erzeugung vorbestimmter Ausgangssignale OUT0–OUT4 beschrieben verwendet zu werden. Nachdem dies stattgefunden hat, können die Auswertung der Eingangssignale IN0–IN4 in der Auswertungsanordnung 102, die Übergänge durch alle Zustände in der Übergangsanordnung 104 und die Erzeugung der entsprechenden Ausgangssignale OUT0-OUT1 wie zuvor beschrieben ablaufen. Es sollte beachtet werden, daß die Eingangssignale IN0 und IN3 nicht benutzt werden und mit keinem Knoten in der Auswertungsanordnung 102 verbunden sind, da sie in dem Zustandsdiagramm von 13 nicht ausgewertet werden. Weiterhin bleibt der Automat im Zustand 4, sobald dieser Zustand erreicht wurde. Die Ausgangssignale tran4u und tran4l der Auswertungsanordnung 102 sind deshalb mit keinem Knoten der Matrix 190 in der Übergangsanordnung 104 verbunden. Zusätzlich wird das Ausgangssignal RESET4 der Übergangsanordnung 104 immer auf low gezwungen, indem die beiden Eingänge des NAND-Gatters 209 mit der Versorgungsspannung VEXT verbunden werden.
Ein Vorteil der Verwendung der zusätzlichen Flipflopanordnung 280 und der Ausgangsanordnung 108 besteht darin, daß sie die volle Steuerung eines abgesetzten Generatorsystems auch während eines Rücksetzens ermöglicht, wenn das ASRES-Eingangssignal der Steuerung 100 aktiv ist. Weiterhin weist der SET-Eingang des Flipflops für Zustand 0 110a in der Zustandsspeichereinrichtung 106 zwei NOR-verknüpfte Eingänge auf, wobei ein Eingangssignal aus dem SET0-Signal aus der Übergangsanordnung 104 und das andere Eingangssignal aus dem Ausgang des durch die NOR-Gatter 281 und 282 in der zusätzlichen Flipflopanordnung 280 gebildeten Flipflops kommt. Auf diese Weise kann ein Zustand 0 (S0) insofern voll ausgenutzt werden, als andere Zustände eines Zustandsdiagramms selektiv in den Zustand S0 übergehen können, wenn ein solcher Übergang gewünscht ist.
Nunmehr mit Bezug auf 17 ist ein Impulsdiagramm von Signalformen eines Taktsignals, eines Rücksetzsignals (das auch als ein ASRES-Signal bekannt ist), der Signale IN0–IN4, der Signale für Zustand 0–4 und der Signale OUT0–OUT4 gezeigt, wodurch die beispielhafte Steuerung 100 von 16A und 16B entsteht, da die Steuerung 100 das beispielhafte lineare Zustandsdiagramm mit den Zuständen 0–4 von 14 gemäß der vorliegenden Erfindung realisiert. Bei Time=0 (T0) setzt ein Rücksetzimpuls 300, der einem asynchronen Rücksetzsignal (ASRES) entspricht, alle Flipflops 110a–110e in der Zustandsspeichereinrichtung 106 zurück und führt der Ausgangsanordnung 108 ein RESET- und komplementäres SET-Signal zu. Das RESET- und das komplementäre SET-Signal führen dazu, daß die Ausgangssignale OUT0–OUT4 einen Low-Wert (logisch „0") aufweisen, wie zuvor bei der Beschreibung der beispielhaften Ausgangsmatrix 108 von 15A und 15B beschrieben wurde. Bei einer ersten ansteigenden Taktflanke 302 bei T1 nach dem Rücksetzimpuls 300 tritt der Automat in den Zustand S0 ein. Zwischen den Zeiten T1 und T2 ist das Signal für Zustand 0 das einzige aktive Zustandssignal aus der Zustandsspeichereinrichtung 106 und führt dazu, daß die Ausgangssignale OUT0 und OUT4 der Ausgangsanordnung 108 high werden. Dies ist in 15A zu sehen, wobei das Signal für Zustand 0 die NFETs 260 aktiviert, die den Invertern 230 und 234 zugeordnet sind, um zu bewirken, daß ein Low (Masse) an die Inverter 230 und 234 angelegt wird, um ein Ausgangssignal OUT0 und OUT4 auf high zu erzeugen.
Kurz vor dem Zeitpunkt T2 wird ein IN2-Signal positiv (IN2=1), sodaß der Automat in den Zustand 1 übergeht, weil die Bedingung für den Übergang von Zustand 0 zu Zustand 1 aufgetreten ist, wie in 13 gezeigt. Die Zeit zwischen dem Anfang des Anstiegs 304 in IN2 und dem Übergang zum Zustand 2 zum Zeitpunkt T2 tritt wegen der Verarbeitungszeit des IN2-Signals in der Auswertungsanordnung 102 zur Erzeugung des ordnungsgemäßen tran0u-Ausgangssignals über den Bus 103 (siehe 12) auf, und weil die Übergangsanordnung 104 die ordnungsgemäßen Ausgangssignale RESET0 und SET1 für die Zustandsspeichereinrichtung 106 über den Bus 105 erzeugt. Während des aktiven Signals für Zustand 1 (S1) aus der Zustandsspeichereinrichtung erzeugt die Ausgangsanordnung 108 Ausgangssignale OUT1, OUT2 und OUT3 auf high über den Bus 109. Wie in 13 gezeigt wurde, sobald der Automat sich im Zustand 1 befindet und das IN2-Eingangssignal auf low geht, die Bedingung für einen Übergang von Zustand 1 zu Zustand 2 erfüllt. In 17 ist das IN2-Signal als eine fallende Flanke 306 kurz vor dem Zeitpunkt T3 aufweisend gezeigt. Als Ergebnis des Übergehens von IN2 zu low erzeugt die Auswertungsanordnung 102 ein tranlu-Ausgangssignal für die Übergangsanordnung 104 und die Übergangsanordnung 104 erzeugt ein RESET1- und ein SET2-Ausgangssignal für die Zustandsspeichereinrichtung 106 für einen Übergang vom Zustand 1 zu dem Zustand 2 zum Zeitpunkt T3. Während der Zeit von T3 bis T4, wenn Zustand 2 (S2) high ist, erzeugt die Ausgangsanordnung 108 Signale OUT0 und OUT4 auf high über den Bus 109. Eine ähnliche Operation findet für den Übergang von Zustand 2 zu Zustand 3 zum Zeitpunkt T4, kurz nachdem IN4 auf high geht, und von dem Zustand 3 zum Zustand 4 zum Zeitpunkt T5, nachdem IN1 auf high geht, statt, wobei entsprechend verschiedene Ausgangssignale (OUT0–OUT4) erzeugt werden. Nachdem sich der Automat in Zustand 4 (S4) befindet, bleibt er dort (wie in 13 gezeigt), bis zum Zeitpunkt T6 ein weiteres RESET-Signal 308 erzeugt wird, und zu diesem Zeitpunkt beginnt die Sequenz von neuem und die Ausgangsanordnung 108 liefert Ausgangssignale OUT0–OUT4 mit einem Low-Wert (logische „0").
Nunmehr mit Bezug auf 18 ist eine beispielhafte Anordnung einer teilweisen Matrix 320 (in einem gestrichelten Rechteck gezeigt), die in der Auswertungsanordnung 102 und/oder in der Übergangsanordnung 104 von 12 bzw. 14 verwendet werden kann, gemäß der vorliegenden Erfindung gezeigt. Die teilweise Matrix 320 umfaßt eine erste, eine zweite, eine dritte und eine vierte vertikal elektrisch leitfähi ge Metalleitung 330, 331, 332 bzw. 333, eine erste, eine zweite, eine dritte und eine vierte horizontale elektrisch leitfähige Metalleitung 335, 336, 337 bzw. 338, eine separate Menge eines ersten, eines zweiten, eines dritten und eines vierten elektrisch leitfähigen Kontakts 342, 343, 344 bzw. 345, die jeweils auf der ersten, der zweiten, der dritten und der vierten vertikalen elektrisch leitfähigen Metalleitung 330, 331, 332 bzw. 333 unter jeder der ersten, der zweiten, der dritten und der vierten horizontalen elektrisch leitfähigen Metalleitung 335, 336, 337 und 338 ausgebildet sind. Es kann leicht eine gewünschte Verbindung zwischen einer bestimmten der vertikalen elektrisch leitfähigen Metalleitungen 330, 331, 332 und 333 und einer bestimmten der horizontalen elektrisch leitfähigen Metalleitungen 335, 336, 337 und 338 hergestellt werden, indem ein Stück elektrisch leitfähiges Material 350 hinzugefügt wird, das die vertikale Metalleitung an die gewünschte horizontale Metalleitung ankoppelt, wie zum Beispiel zwischen dem Metallkontakt 342 auf der ersten vertikalen Metalleitung 330 und der ersten horizontalen Metalleitung 335. Ein einfaches Hinzufügen oder Entfernen eines Stücks elektrisch leitfähigen Materials 350, um eine Verbindung zwischen einer vertikalen und einer horizontalen Metalleitung herzustellen oder zu unterbrechen, ermöglicht das Programmieren von Änderungen in einer späten Phase eines Entwurfsprojekts. Außerdem ermöglicht es einem Entwickler, das Verhalten der Steuerung 100 durch eine „Metallnotlösung" zu verändern, wodurch eine kosteneffektive Entwurfsänderung vorgenommen werden kann, an der nur eine Metallschicht beteiligt ist.
Als eine Ausführungsform der vorliegenden Erfindung können die horizontalen Leitungen 335–339 eine erste Art von Metalleiter umfassen, und die vertikalen Leitungen 330–333 eine zweite Art von Metalleiter, wobei der Metallverbinder 350 entweder die erste oder die zweite Art von Metalleiter umfaßt. Eine weitere Ausführungsform der vorliegenden Erfindung besteht darin, daß jede beliebige andere Kontaktanordnung zur Herstellung eines Kontakts zwischen einer bestimmten vertikalen Metalleitung (330–333) und einer bestimmten horizontalen Metalleitung (335–339) verwendet werden kann, um kosteneffektiv Entwurfsänderungen vorzunehmen, bei denen nur eine Metallschicht hinzugefügt oder entfernt wird. Eine solche Kontaktanordnung kann anstelle der Kontakte 342–345 und der Verbinder 345 (siehe 18) verwendet werden. Die Kontaktanordnung kann in der Auswertungsanordnung 102, in der Übergangsanordnung 104 oder in der Ausgangsanordnung 108 (wobei die NFETs 260 von 15 durch eine geeignete Kontaktanordnung ersetzbar sind) oder in allen diesen verwendet werden.
Da die Steuerung 100 von 10 und 16 eine sehr reguläre Struktur aufweist, ist es leicht möglich, parallele Signalleitungen (z.B. Leitungen für alle Zustandssignale S0–S4, alle Übergangssignale tran0u–tran4u und tran0l bis tran4l usw.) auf identische Weise auszulegen. Dadurch erhalten die parallelen Signalleitungen in den Bussen 103, 105 und 107 im wesentlichen identische parasitäre Widerstandswerte und kapazitive Lasten. Eine Signalverzögerung auf diesen Leitungen wird also identisch sein. Dadurch kann leicht der kritische Weg in der Steuerung 100 und eine sichere maximale Betriebsfrequenz bestimmt werden.
Die Vorteile der vorliegenden Steuerung 100 sind die folgenden. Erstens kann die Ausgangsanordnung 108 in einer sehr regulären und einfachen Struktur realisiert werden. Da immer genau ein Zustandssignal high ist, ist keine kombinatorische Logik notwendig, um die Ausgangszustandssignale der Flipflops 110a–110n in der Zustandsspeichereinrichtung 106 zu dekodieren. Wenn eine kombinatorische Logik notwendig wäre, könnten die Signale von den Flipflops 110a–110n verschiedene Verzögerungszeiten durch die Ausgangsanordnung 108 aufweisen. Dadurch könnten Fehler in den Ausgangssignalen entstehen, und um solche Fehler zu vermeiden, wäre es notwendig, die Ausgangssignale mit dem Taktsignal zu synchronisieren. Weiterhin ist die Ausgangsanordnung 108 programmierbar, um während ei nes Rücksetzzustands vorbestimmte wohldefinierte Ausgangssignale bereitzustellen.
Zweitens ist es für eine Auswertung der Eingangssignale (IN0-IN4) in der Auswertungsanordnung 102 nicht notwendig, die Zustandssignale (S0–S4) aus der Zustandsspeichereinrichtung 106 zu dekodieren, da eine 1-von-N-Zustandscodierung eine einfache logische Verknüpfung der Zustandsinformationen (Zustand 0–Zustand 4) mit den Eingangsinformationen (IN0–IN4) ermöglicht.
Drittens muß sichergestellt werden, daß ein Automat im Einschalt-Betriebsmodus ordnungsgemäß startet. Dazu gehört das Rücksetzen aller Flipflops 110a–110n in der Zustandsspeichereinrichtung 106 auf ihren Startwert, und daß keine Zeitsteuerungsverletzung (in bezug auf den Takt) besteht, wenn das Signal RESET (oder ASRES) endet. Wenn solche Aktionen nicht erfüllt werden, könnte es passieren, daß bei dem ersten Übergang von dem „Rücksetzzustand" in den ersten Zustand alle Flipflops 110a–110n, von denen erwartet wird, daß sie wechseln, dies nicht tun. Dadurch kann der Automat entweder in einen falschen Zustand oder in einen undefinierten Zustand gehen. Die vorliegende Steuerungsanordnung 100 vermeidet diese Möglichkeit, da der Übergang von dem „Rücksetzzustand" (alle Flipflops 110a–110n sind zurückgesetzt) in den ersten Zustand (S0) genau ein Flipflop zurücksetzt und dies auf sichere Weise geschieht. Wenn eine Setzzeit/Haltezeitverletzung in der Steuerung 100 auftritt, wenn der RESET-Impuls endet, dann wechselt dieses genau eine Flipflop entweder bei der aktuellen Taktflanke oder bei der nächsten Taktflanke (Verzögerung von einem Taktzyklus). In jedem Fall wird nicht in einen falschen oder undefinierten Zustand eingetreten. Weiterhin kann die Steuerung 100 mit der Anordnung des zusätzlichen Flipflops 280 ermöglichen, daß jeder beliebige Zustand von jedem beliebigen anderen Zustand aus in einen ersten Zustand (Zustand 0) übergeht. Zusätzlich ist die Ausgangsanordnung mit dem RESET-Impuls ausgestattet, um vor bestimmte wohldefiniert Ausgangssignale während eines Rücksetzzustands bereitszustellen.
Viertens besteht ein wichtiger Aspekt der vorliegenden Erfindung darin, daß in der Struktur des Automaten eine klare Trennung zwischen der Auswertungsanordnung 102 und der Übergangsanordnung 104 besteht. Jeder Übergang zwischen zwei Zuständen ist dadurch gekennzeichnet, daß genau ein Übergangssignal (tran0u–tran4u und tran0l-tran4l) auf low geht. Dieses Übergangssignal bewirkt das Setzen des Flipflops des nächsten Zustands (eines von 110a–110n) und ein Rücksetzen des Flipflops des aktuellen Zustands. Da nur ein Übergangssignal die Setz- und Rücksetzoperation in den Flipflops 110a–110n verursacht, ist jede mögliche Zeitsteuerungsverletzung im wesentlich folgenlos. Das Setzen bzw. Rücksetzen findet mit einer aktuellen Taktflanke statt, oder sowohl das Setzen als auch das Rücksetzen wird um einen Taktzyklus verzögert. Es tritt kein falscher oder undefinierter Zustand auf. Diese Sicherheit wird zusätzlich dadurch (statistisch) vergrößert, daß nur zwei Flipflops (1-von-N-Codierung) an einem beliebigen Zustandsübergang beteiligt sind. Es besteht also eine Ersparnis an zusätzlichen Schaltkreisen für die Eingangssignalsynchronisation und der Benutzung unsynchronisierter Signale in der Steuerung 100.
Fünftens besteht ein Merkmal der Steuerung 100 darin, daß die Ausgangssignale (IN0–IN4) nur von den Zustandssignalen und nicht von den Eingangssignalen (IN0–IN4) abhängen. Hinge die Steuerung 100 von den Eingangssignalen ab, so wäre die Erzeugung der Ausgangssignale nicht so einfach wie durch die Steuerung 100 gewährt. Es wären kombinatorische Logikschaltkreise notwendig, um Zustandsignale (S0–S4) und Eingangssignale (IN0–IN4) zu verknüpfen. Wenn dann unsynchronisierte Eingangssignale verwendet werden, könnte dies zu unannehmbaren Fehlern in den Ausgangssignalen und einer Erforderlichkeit von Synchronisierungsschaltkreisen für die Ausgangssignale (IN0–IN4) führen.
Sechstens besteht ein wichtigster Aspekt der vorliegenden Steuerung 100 darin, daß sie in einer sehr späten Phase eines Entwurfsprojekts „programmiert" (oder „konfiguriert") werden kann, wie zum Beispiel in 18 gezeigt.
Es versteht sich, daß die oben beschriebenen spezifischen Ausführungsformen der Erfindung lediglich die allgemeinen Prinzipien der Erfindung veranschaulichen. Fachleute können verschiedene Modifikationen vornehmen, die den dargelegten Prinzipien entsprechen. Zum Beispiel können die Auswertungsanordnung 102, die Übergangsanordnung 104, die Zustandsspeichereinrichtung 106 und die Ausgangsanordnung 108 einzeln oder alle eine beliebige andere geeignete Anordnung umfassen, die auf die oben beschriebene Weise für jedes dieser Elemente funktioniert, während eine leichte Programmierungsänderung in einer späten Phase eines Entwurfs und eine selbe Betriebssicherheit gestattet werden.

Claims

Steuerung zur Steuerung eines Generatorsystems auf einem Speicherchip, wobei die Steuerung (100) gemäß einem Zustandsdiagramm, das eine Vielzahl von X Zuständen (Si) enthält, als ein Automat wirkt, gekennzeichnet durch eine auf Eingangssignale, die einen Wechsel in dem Zustandsdiagramm von einem aktuellen Zustand zu einem nächsten Zustand der Vielzahl von X Zuständen anzeigen, reagierende Zustandsspeichereinrichtung (106) zur Erzeugung einer revidierten Vielzahl von X Zustandsausgangssignalen, die ein true-Zustandssignal und ein komplementäres true-Zustandssignal für den nächsten Zustand der Vielzahl von X Zuständen umfaßt, und die auf ein asynchrones Rücksetzsignal (ASRES) reagiert, das von einer externen Quelle empfangen wird, um ein Rücksetz- und ein komplementäres Setz-Ausgangssignal zu erzeugen; und eine auf das true-Zustandssignal und das komplementäre true-Zustandssignal in der revidierten Vielzahl von X Zustandsausgangssignalen und das Rücksetz- und das komplementäre Setz-Ausgangssignal der Zustandsspeichereinrichtung (106) reagierende Ausgangsanordnung (108) zum selektiven Erzeugen separater vorbestimmter Werte für M Ausgangssignale (OUT0–OUT4), die dem nächsten Zustand oder dem Rücksetzsignal zugeordnet sind, zur Steuerung des Generatorsystems.
Steuerung nach Anspruch 1, wobei die Ausgangsanordnung (108) folgendes umfaßt: eine Ausgangsmatrix (250), die folgendes umfaßt: eine Vielzahl paralleler erster leitfähiger Leitungen (254), die in X+1 Gruppen von jeweils vier ersten leitfähigen Leitungen unterteilt sind, wobei jede Gruppe von ersten leitfähigen Leitungen einem separaten der Vielzahl von X Zuständen und der Kombination des Rücksetz- und des komplementären Setz-Signals zugeordnet ist und eine erste leitfähige Leitung (254), die an ein logisches "1"-Potential angekoppelt ist, eine zweite leitfähige Leitung (254), die so geschaltet ist, daß sie ein separates des komplementären Setz-Signals und der komplementären true-Zustandsignale in der revidierten Vielzahl von X Zustandsausgangssignalen empfängt, eine dritte leitfähige Leitung (254), die so geschaltet ist, daß sie ein separates des Rücksetzsignals und der true-Zustandssignale in der revidierten Vielzahl von X Zustandsausgangssignalen, die dem an die zweite leitfähige Leitung angekoppelten true-Zustandssignal zugeordnet sind, empfängt, und eine vierte leitfähige Leitung (254), die an Massepotential angekoppelt ist, umfaßt; und eine Vielzahl von M parallelen zweiten leitfähigen Leitungen (252), die im wesentlichen orthogonal zu der Vielzahl paralleler erster leitfähiger Leitungen liegen und die Gruppe paralleler erster leitfähiger Leitungen an vorbestimmten Kreuzpunkten überlappen.
Steuerung nach Anspruch 2, wobei die Ausgangsanordnung (108) weiterhin folgendes umfaßt: eine Vielzahl von M Invertern (230–234) wobei jeder Inverter an ein erstes Ende einer separaten der Vielzahl von M zweiten leitfähigen Leitungen (252) angekoppelt ist, um ein separates einer Vielzahl von M Ausgangssignalen zur Steuerung des Generatorsystems bereitzustellen; und eine Vielzahl von M ersten Verbindungseinrichtungen (247, 248), wobei jede erste Verbindungseinrichtung einer separaten der Vielzahl von M parallelen zweiten leitfähigen Leitungen (252) zugeordnet ist, um selektiv einen Eingang eines zugeordneten der Vielzahl von M Invertern an ein logisches „1"-Signal oder an Massepotential anzukoppeln, um den Eingang des zugeordneten Inverters herauf- bzw. herunterzuziehen, wenn keine anderen Signale an die zugeordnete separate der M zweiten leitfähigen Leitungen angelegt sind.
Steuerung nach Anspruch 3, wobei jede erste Verbindungseinrichtung folgendes umfaßt: einen Positiv-Feldeffekttransistor (PFET) (247) mit einer Source-Elektrode, die an das logische „1"-Potential angekoppelt ist, einer Drain-Elektrode, die an die zugeordnete der Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) das logische „1"-Potential zur Sperrung des PFET und (b) Massepotential zum Freigeben des PFET zum Heraufziehen des Eingangs des zugeordneten Inverters angekoppelt ist; und einen Negativ-Feldeffekttransistor (NFET) (248) mit einer Source-Elektrode, die an Massepotential angekoppelt ist, einer Drain-Elektrode, die an die Drain-Elektrode des PFET und an die zugeordnete der Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an die Gate-Elektrode des PFET und an dasselbe von (a) dem logischen „1"-Potential zum Herabziehen des Eingangs des zugeordneten Inverters und (b) dem Massepotential zum Sperren des NFET angekoppelt ist.
Steuerung nach Anspruch 4, wobei die Ausgangsmatrix (250) weiterhin folgendes umfaßt: eine Vielzahl von zweiten Verbindungseinrichtungen (260, 261), die in X+1 Gruppen von jeweils M zweiten Verbin dungseinrichtungen unterteilt sind, wobei jede zweite Verbindungseinrichtung einem separaten Kreuzpunktbereich zwischen jeder Gruppe von vier ersten leitfähigen Leitungen (254) der Vielzahl paralleler erster leitfähiger Leitungen und einer separaten der M zweiten leitfähigen Leitungen (252) zugeordnet ist, wobei jede zweite Verbindungseinrichtung eine Gruppe von M zweiten Verbindungseinrichtungen folgendes umfaßt: einen PFET (261) mit einer Source-Elektrode, die an die erste leitfähige Leitung (254) der zugeordneten Gruppe von vier ersten leitfähigen Leitungen, die an das logische „1"-Potential angekoppelt ist, angekoppelt ist, einer Drain-Elektrode, die an eine separate der zugeordneten der Vielzahl von M parallelen zweiten leitfähigen Leitungen (252) angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) die erste leitfähige Leitung, die an das logische „1"-Potential angekoppelt ist, um den PFET zu sperren, und (b) die zweite leitfähige Leitung, die das zugeordnete des komplementären Setz-Signals und des komplementären true-Zustandssignals empfängt, um die erste Verbindungseinrichtung, die an die separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, heraufzuziehen, angekoppelt ist; und einen NFET (260) mit einer Source-Elektrode, die an die vierte leitfähige Leitung der zugeordneten Gruppe von vier ersten leitfähigen Leitungen (254), die an das Massepotential angekoppelt ist, angekoppelt ist, einer Drain-Elektrode, die an eine separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen (252) angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) die vierte leitfähige Leitung (254), die an das Massepotential angekoppelt ist, um den NFET zu sperren, und (b) die dritte leitfähige Leitung (254), die das zugeordnete des Rücksetzsignals und des true- Zustandssignals empfängt, um die erste Verbindungseinrichtung, die an die zugeordnete separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, herunterzuziehen, wenn der zugeordnete Zustand des Zustandsdiagramms aktiv ist und höchstens einer des zugeordneten PFET und NFET selektiv in jeder zweiten Verbindungseinrichtung aktiv gemacht wird, angekoppelt ist.
Steuerung nach Anspruch 2, wobei die Ausgangsmatrix (250) weiterhin folgendes umfaßt: eine Vielzahl von ersten Verbindungseinrichtungen (260, 261), die in X+1 Gruppen von jeweils M ersten Verbindungseinrichtungen unterteilt sind, wobei jede erste Verbindungseinrichtung einem separaten Kreuzpunktbereich zwischen jeder Gruppe von vier ersten leitfähigen Leitungen (254) der Vielzahl paralleler erster leitfähiger Leitungen und einer separaten der M zweiten leitfähigen Leitungen (252) zugeordnet ist, wobei jede erste Verbindungseinrichtung einer Gruppe von M zweiten Verbindungseinrichtungen folgendes umfaßt: einen Positiv-Feldeffekttransistor (PFET) (261) mit einer Source-Elektrode, die an die erste leitfähige Leitung der zugeordneten Gruppe von vier ersten leitfähigen Leitungen, die an das logische „1"-Potential angekoppelt ist, angekoppelt ist, einer Drain-Elektrode, die an eine separate der zugeordneten der Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) die erste leitfähige Leitung, die an das logische „1"-Potential angekoppelt ist, um den PFET zu sperren, und (b) die zweite leitfähige Leitung, die das separate des komplementären Setzsignals und des zugeordneten komplementären true-Zustandssignals empfängt, um auf der zugeordneten separaten der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen ein Heraufziehsignal bereitzustellen, angekoppelt ist; und einen Negativ-Feldeffekttransistor (NFET) (260) mit einer Source-Elektrode, die an die vierte leitfähige Leitung der zugeordneten Gruppe von vier ersten leitfähigen Leitungen, die an das Massepotential angekoppelt ist, angekoppelt ist, einer Drain-Elektrode, die an eine separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) die vierte leitfähige Leitung, die an Massepotential angekoppelt ist, um den NFET zu sperren, und (b) die dritte leitfähige Leitung, die das separate des Rücksetz- und des zugeordneten true-Zustandssignals empfängt, um ein Herunterziehsignal auf der zugeordneten separaten der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen bereitzustellen, wenn das zugeordnete des Rücksetzsignals bzw. des Zustands des Zustandsdiagramms aktiv ist und höchstens einer des zugeordneten PFET und NFET selektiv in jeder ersten Verbindungseinrichtung aktiv gemacht wird, angekoppelt ist.
Steuerung nach Anspruch 6, wobei die Ausgangsanordnung weiterhin folgendes umfaßt: eine Vielzahl von M Invertern (230–234), wobei jeder Inverter an ein erstes Ende einer separaten der Vielzahl von M zweiten leitfähigen Leitungen (252) angekoppelt ist, um ein separates einer Vielzahl von M Ausgangssignalen zur Steuerung des Generatorsystems bereitzustellen; und eine Vielzahl von M zweiten Verbindungseinrichtungen (247, 248), wobei jede zweite Verbindungseinrichtung einer separaten der Vielzahl von M parallelen zweiten leitfähigen Leitungen zum selektiven Koppeln eines Ein gangs eines zugeordneten der Vielzahl von M Invertern an ein logisches „1"-Signal oder an Massepotential zum Heraufziehen bzw. Herunterziehen des Eingangs des zugeordneten Inverters, wenn keine anderen jeweiligen Herunterzieh- oder Heraufziehsignale an die zugeordnete separate der M zweiten leitfähigen Leitungen von zugeordneten der ersten Verbindungseinrichtungen angelegt werden, zugeordnet ist.
Steuerung nach Anspruch 7, wobei jede zweite Verbindungseinrichtung folgendes umfaßt: einen Positiv-Feldeffekttransistor (PFET) (247) mit einer Source-Elektrode, die an das logische „1"-Potential angekoppelt ist, einer Drain-Elektrode, die an die zugeordnete der Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) das logische „1"-Potential zum Sperren des PFET und (b) Massepotential zum Freigeben des PFET zum Heraufziehen des Eingangs des zugeordneten Inverters, wenn kein Herunterziehsignal von zugeordneten der ersten Verbindungseinrichtungen zugeführt wird, angekoppelt ist; und einen Negativ-Feldeffekttransistor (NFET) (248) mit einer Source-Elektrode, die an Massepotential angekoppelt ist, einer Drain-Elektrode, die an die Drain-Elektrode des PFET und an die zugeordnete der Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an die Gate-Elektrode des PFET und an dasselbe von (a) dem logischen „1"-Potential zum Herunterziehen des Eingangs des zugeordneten Inverters, wenn kein Heraufziehsignal von zugeordneten der ersten Verbindungseinrichtungen zugeführt wird, und (b) dem Massepotential zum Sperren des NFET angekoppelt ist.
Steuerung zur Steuerung eines abgesetzten Systems auf einem Speicherchip, die gemäß einem Zustandsdiagramm, das eine Vielzahl von X Zuständen enthält, wirkt, wobei die Steuerung durch folgendes gekennzeichnet ist: eine zu jedem Zeitpunkt reagierende Auswertungsanordnung (102) zum Auswerten nur eines einer Vielzahl von N Eingangssignalen der Steuerung (100) von abgesetzten Einrichtungen in bezug auf nur eines einer Vielzahl von X Zustandssignalen und zum Erzeugen eines einer Vielzahl von Y Ausgangssignalen, das einen vorbestimmten logischen Wert aufweist, um in einen nächsten Zustand in dem Zustandsdiagramm einzutreten, wenn eine Bedingung erfüllt wurde, wobei das eine Zustandssignal und das eine Eingangssignal vorbestimmte logische Bedingungen erfüllt haben; eine Zustandsspeichereinrichtung (106), die auf das eine (a) eines extern bereitgestellten asynchronen Rücksetzsignals (ASRES) und (b) der Vielzahl von Y Ausgangssignalen, das einen vorbestimmten logischen Wert aufweist, aus der Auswertungsanordnung reagiert, um (a) ein Rücksetz- und ein komplementäres Setz-Signal und (b) eine revidierte Vielzahl von X Zustandsausgangssignalen, die ein true-Zustandssignal bzw. ein komplementäres true-Zustandssignal für den nächsten Zustand der Vielzahl von X Zuständen umfaßt, zu erzeugen, wobei das true-Zustandssignal zu der Auswertungsanordnung zurückgesendet wird, wodurch ein Wechsel in dem Zustandsdiagramm von einem aktuellen Zustand zu einem nächsten Zustand der Vielzahl von X Zuständen angezeigt wird; und eine Ausgangsanordnung (108), die auf das Rücksetz- und das komplementäre Setz-Signal und das true-Zustandssignal und das komplementäre true-Zustandssignal der revidierten Vielzahl von X Zustandsausgangssignalen aus der Zustandsspeichereinrichtung (106) reagiert, um selektiv separate vorbestimmte logische Werte für jedes der M Ausgangssignale (OUT0–OUT4), die dem Rücksetzzustand des nächsten Zustands zugeordnet sind, zur Steuerung des Generatorsystems zu erzeugen.
Steuerung nach Anspruch 9, wobei die Ausgangsanordnung (108) folgendes umfaßt: eine Ausgangsmatrix (250) die folgendes umfaßt: eine Vielzahl paralleler erster leitfähiger Leitungen (254), die in X+1 Gruppen von jeweils vier ersten leitfähigen Leitungen unterteilt sind, wobei jede Gruppe von ersten leitfähigen Leitungen einem separaten der Vielzahl von X Zuständen und der Kombination des Rücksetz- und des komplementären Setz-Signals zugeordnet ist und eine erste leitfähige Leitung (254), die an ein logisches „1"-Potential angekoppelt ist, eine zweite leitfähige Leitung (254), die so geschaltet ist, daß sie ein separates des komplementären Setzsignals und der komplementären true-Zustandssignale in der revidierten Vielzahl von X Zustandsausgangssignalen empfängt, eine dritte leitfähige Leitung (254), die so geschaltet ist, daß sie ein separates des Rücksetzsignals und der true-Zustandssignale in der revidierten Vielzahl von X Zustandsausgangssignalen, das dem an die zweite leitfähige Leitung angekoppelten true-Zustandssignal zugeordnet ist, empfängt, und eine an Massepotential angekoppelte vierte leitfähige Leitung (254) umfaßt; und eine Vielzahl von M parallelen zweiten leitfähigen Leitungen (252), die im wesentlichen orthogonal zu der Vielzahl paralleler erster leitfähiger Leitungen liegen und die Gruppe paralleler erster leitfähiger Leitungen an vorbestimmten Kreuzpunkten überlappen.
Steuerung nach Anspruch 10, wobei die Ausgangsanordnung (108) weiterhin folgendes umfaßt: eine Vielzahl von M Invertern (230–234), wobei jeder Inverter an ein erstes Ende einer separaten der Vielzahl von M zweiten leitfähigen Leitungen angekoppelt ist, um ein separates einer Vielzahl von M Ausgangssignalen zur Steuerung des Generatorsystems bereitzustellen; und eine Vielzahl von M ersten Verbindungseinrichtungen (247–248), wobei jede erste Verbindungseinrichtung einer separaten der Vielzahl von M parallelen zweiten leitfähigen Leitungen (252) zugeordnet ist, um selektiv einen Eingang eines zugeordneten der Vielzahl von M Invertern an ein logisches „1"-Signal und an Massepotential anzukoppeln, um den Eingang des zugeordneten Inverters herauf- bzw. herunterzuziehen, wenn keine anderen Signale an die zugeordnete separate der M zweiten leitfähigen Leitungen angelegt sind.
Steuerung nach Anspruch 11, wobei jede erste Verbindungseinrichtung folgendes umfaßt: einen Positiv-Feldeffekttransistor (PFET) (247) mit einer Source-Elektrode, die an das logische „1"-Potential angekoppelt ist, einer Drain-Elektrode, die an die zugeordnete der Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) das logische „1"-Potential zum Sperren des PFET, und (b) Massepotential zum Freigeben des PFET zum Heraufziehen des Eingangs des zugeordneten Inverters angekoppelt ist; und einen Negativ-Feldeffekttransistor (NFET) (248) mit einer Source-Elektrode, die an Massepotential angekoppelt ist, einer Drain-Elektrode, die an die Drain-Elektrode des PFET und an die zugeordnete der Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an die Gate-Elektrode des PFET und an dasselbe von (a) dem logischen „1"-Potential zum Herunterziehen des Eingangs des zugeordneten Inverters und (b) dem Massepotential zum Sperren des NFET angekoppelt ist.
Steuerung nach Anspruch 12, wobei die Ausgangsmatrix (250) weiterhin folgendes umfaßt: eine Vielzahl zweiter Verbindungseinrichtungen (260, 261), die in X+1 Gruppen von jeweils M zweiten Verbindungseinrichtungen unterteilt sind, wobei jede zweite Verbindungseinrichtung einem separaten Kreuzpunktbereich zwischen jeder Gruppe von vier ersten leitfähigen Leitungen (254) der Vielzahl paralleler erster leitfähiger Leitungen und einer separaten der M zweiten leitfähigen Leitungen (252) zugeordnet ist, wobei jede zweite Verbindungseinrichtung einer Gruppe von M zweiten Verbindungseinrichtungen folgendes umfaßt: einen PFET (261) mit einer Source-Elektrode, die an die erste leitfähige Leitung (254) der zugeordneten Gruppe von vier ersten leitfähigen Leitungen, die an das logische „1"-Potential angekoppelt ist, angekoppelt ist, einer Drain-Elektrode, die an eine separate der zugeordneten der Vielzahl von M parallelen zweiten leitfähigen Leitungen (252) angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) die an das logische „1"-Potential angekoppelte erste leitfähige Leitung zum Sperren des PFET und (b) die zweite leitfähige Leitung, die das zugeordnete des komplementären Setzsignals und des komplementären true-Zustandssignals empfängt, um die erste Verbindungseinrichtung heraufzuziehen, die an die zugeordnete separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, angekoppelt ist; und einen NFET (260) mit einer Source-Elektrode, die an die vierte leitfähige Leitung der zugeordneten Gruppe von vier ersten leitfähigen Leitungen (254), die an das Massepotential angekoppelt ist, angekoppelt ist, einer Drain-Elektrode, die an eine separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen (252) angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) die an Massepotential zum Sperren des NFET angekoppelte vierte leitfähige Leitung (254) und (b) die dritte leitfähige Leitung (254), die das zugeordnete des Rücksetzsignals und des True-Zustandssignals empfängt, um die erste Verbindungseinrichtung, die an die zugeordnete separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, herunterzuziehen, wenn der zugeordnete Zustand des Zustandsdiagramms aktiv ist und höchstens einer des zugeordneten PFET und NFET selektiv in jeder zweiten Verbindungseinrichtung aktiv gemacht wird, angekoppelt ist.
Steuerung nach Anspruch 10, wobei die Ausgangsmatrix (250) weiterhin folgendes umfaßt: eine Vielzahl von ersten Verbindungseinrichtungen (260, 261), die in X+1 Gruppen von jeweils M ersten Verbindungseinrichtungen unterteilt sind, wobei jede erste Verbindungseinrichtung einem separaten Kreuzpunktbereich zwischen jeder Gruppe von vier ersten leitfähigen Leitungen der Vielzahl paralleler erster leitfähiger Leitungen und einer separaten der M zweiten leitfähigen Leitungen zugeordnet ist, wobei jede erste Verbindungseinrichtung einer Gruppe von M zweiten Verbindungseinrichtungen folgendes umfaßt: einen Positiv-Feldeffekttransistor (PFET) (261) mit einer Source-Elektrode, die an die erste leitfähige Leitung der zugeordneten Gruppe von vier ersten leitfähigen Leitungen, die an das logische „1"-Potential angekoppelt ist, angekoppelt ist, einer Drain-Elektrode, die an eine separate der zugeordneten der Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) die an das logische „1"-Potential zum Sperren des PFET angekoppelte erste leitfähige Leitung und (b) die zweite leitfähige Leitung, die das separate des komplementären Setzsignals und des zugeordneten komplementären true-Zustandssignals empfängt, um auf der zugeordneten separaten der zugeordneten Vielzahl von M parallelen zweiten Verbindungsleitungen ein Heraufziehsignal bereitzustellen, angekoppelt ist; und einen Negativ-Feldeffekttransistor (NFET) (260) mit einer Source-Elektrode, die an die vierte leitfähige Leitung der zugeordneten Gruppe von vier ersten leitfähigen Leitungen, die an das Massepotential angekoppelt ist, angekoppelt ist, einer Drain-Elektrode, die an eine separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) die an das Massepotential zum Sperren des NFET angekoppelte vierte leitfähige Leitung und (b) die dritte leitfähige Leitung, die das separate des Rücksetz- und des zugeordneten true-Zustandssignals empfängt, um der zugeordneten separaten der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen ein Herunterziehsignal zuzuführen, wenn das zugeordnete des Rücksetzsignals bzw. des Zustands des Zustandsdiagramms aktiv ist und höchstens einer des zugeordneten PFET und NFET in jeder ersten Verbindungseinrichtung selektiv aktiv gemacht wird, angekoppelt ist.
Steuerung nach Anspruch 14, wobei die Ausgangsanordnung weiterhin folgendes umfaßt: eine Vielzahl von M Invertern (230–234), wobei jeder In verter an ein erstes Ende einer separaten der Vielzahl von M zweiten leitfähigen Leitungen (252) angekoppelt ist, um ein separates einer Vielzahl von M Ausgangssignalen zur Steuerung des Generatorsystems bereitzustellen; und eine Vielzahl von M zweiten Verbindungseinrichtungen (247, 248), wobei jede zweite Verbindungseinrichtung einer separaten der Vielzahl von M parallelen zweiten leitfähigen Leitungen zugeordnet ist, um selektiv einen Eingang eines zugeordneten der Vielzahl von M Invertern an ein logisches „1"-Signal oder an Massepotential anzukoppeln, um den Eingang des zugeordneten Inverters herauf- bzw. herunterzuziehen, wenn keine anderen jeweiligen Herunterzieh- oder Heraufziehsignale an die zugeordnete separate der M zweiten leitfähigen Leitungen aus zugeordneten der ersten Verbindungseinrichtungen angelegt sind.
Steuerung nach Anspruch 15, wobei jede zweite Verbindungseinrichtung folgendes umfaßt: einen Positiv-Feldeffekttransistor (PFET) (247) mit einer Source-Elektrode, die an das logische „1"-Potential angekoppelt ist, einer Drain-Elektrode, die an die zugeordnete der M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an (a) das logische „1"-Potential zum Sperren des PFET und (b) Massepotential zum Freigeben des PFET zum Heraufziehen des Eingangs des zugeordneten Inverters, wenn kein Herunterziehsignal aus zugeordneten der ersten Verbindungseinrichtungen zugeführt wird, angekoppelt ist und einen Negativ-Feldeffekttransistor (NFET) (248) mit einer Source-Elektrode, die an Massepotential angekoppelt ist, einer Drain-Elektrode, die an die Drain-Elektrode des PFET und die zugeordnete der Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, und einer Gate-Elektrode, die selektiv an die Gate-Elektrode des PFET und an dasselbe von (a) dem logischen „1"-Potential zum Herunterziehen des Eingangs des zugeordneten Inverters, wenn kein Heraufziehsignal aus zugeordneten der ersten Verbindungseinrichtungen zugeführt wird, und (b) dem Massepotential zum Sperren des NFET, angekoppelt ist.
Verfahren zur Steuerung eines Generatorsystems auf einem Speicherchip mit einer Steuerung (100), die gemäß einem Zustandsdiagramm, das eine Vielzahl von X Zuständen (Si) enthält, als ein Automat arbeitet, gekennzeichnet durch die folgenden Schritte: (a) Erzeugen sowohl eines Rücksetz- als auch eines komplementären Setzsignals und einer revidierten Vielzahl von X Zustandsausgangssignalen, die ein true-Zustandssignal und ein komplementäres true-Zustandssignal für einen nächsten Zustand der Vielzahl von X Zuständen in einer Zustandsspeichereinrichtung (106) umfaßt, als Reaktion auf Eingangssignale, die (a) ein asynchrones Rücksetzsignal und (b) einen Wechsel in dem Zustandsdiagramm von einem aktuellen Zustand zu dem nächsten Zustand der Vielzahl von X Zuständen anzeigen; und (b) Erzeugen separater vorbestimmter logischer Werte für M Ausgangssignale (OUT0–OUT4), die einem aktiven des Rücksetzsignals und des nächsten Zustands zugeordnet sind, zur Steuerung des Generatorsystems in einer Ausgangsanordnung (108) als Reaktion auf (a) das Rücksetz- und das komplementäre Setzsignal und (b) das true-Zustandssignal bzw. das komplementäre true-Zustandssignal in der revidierten Vielzahl von X Zustandsausgangssignalen, die im Schritt (a) in der Zustandsspeichereinrichtung (106) er zeugt wurden.
Verfahren nach Anspruch 17, wobei im Schritt (b) die folgenden Teilschritte durchgeführt werden: (c) Unterteilen einer Vielzahl paralleler erster leitfähiger Leitungen (254) in einer Ausgangsmatrix (250) der Ausgangsanordnung in X+1 Gruppen von jeweils vier ersten leitfähigen Leitungen, wobei jede Gruppe von ersten leitfähigen Leitungen separat (a) der Vielzahl von X Zuständen und (b) der Kombination des Rücksetz- und des komplementären Setzsignals zugeordnet ist, und (c1) Ankoppeln einer ersten leitfähigen Leitung (254) jeder der X+1 Gruppen von vier ersten leitfähigen Leitungen an ein logisches „1"-Potential, (c2) Schalten einer zweiten leitfähigen Leitung (254) jeder der X+1 Gruppen von vier ersten leitfähigen Leitungen dergestalt, daß sie ein separates des komplementären Setzsignals und des komplementären true-Zustandssignals in der revidierten Vielzahl von X Zustandsausgangssignalen empfängt, (c3) Schalten einer dritten leitfähigen Leitung (254) jeder der X+1 Gruppen von vier ersten leitfähigen Leitungen dergestalt, daß sie das separate des Rücksetzsignals und des True-Zustandssignals in der revidierten Vielzahl von X Zustandsausgangssignalen empfängt, das dem True-Zustandssignal, das an die zweite leitfähige Leitung angekoppelt ist, zugeordnet ist, und (c4) Ankoppeln einer vierten leitfähigen Leitung (254) jeder der X+1 Gruppen von vier ersten leitfähigen Leitungen an Massepotential; und (d) Anordnen einer Vielzahl von M parallelen zweiten leitfähigen Leitungen (252), die im wesentlichen orthogonal zu der Vielzahl von parallelen ersten leitfähigen Leitungen liegen und die Gruppe von parallelen ersten leitfähigen Leitungen an vorbestimmten Kreuzpunkten überlappen.
Verfahren nach Anspruch 18, wobei Schritt (b) weiterhin die folgenden Teilschritte umfaßt: (e) Ankoppeln jedes einer Vielzahl von M Invertern (230–234) an ein erstes Ende einer separaten der Vielzahl von M zweiten leitfähigen Leitungen (252), um ein separates einer Vielzahl von M Ausgangssignalen zur Steuerung des Generatorsystems bereitzustellen; und (f) Assoziieren einer ersten Verbindungseinrichtung (247, 248) einer Vielzahl von M ersten Verbindungseinrichtungen mit einer separaten der Vielzahl von M parallelen zweiten leitfähigen Leitungen (252), um einen Eingang eines zugeordneten der Vielzahl von M Invertern selektiv an ein logisches „1"-Signal oder Massepotential anzukoppeln, um den Eingang des zugeordneten Inverters herauf- bzw. herunterzuziehen, wenn keine anderen Signale an die zugeordnete separate der M zweiten leitfähigen Leitungen angekoppelt sind.
Verfahren nach Anspruch 19, wobei Schritt (b) die folgenden weiteren Teilschritte umfaßt: (g) Unterteilen einer Vielzahl von zweiten Verbindungseinrichtungen (260, 261) in X+1 Gruppen von jeweils M zweiten Verbindungseinrichtungen, wobei jede zweite Verbindungseinrichtung einem separaten Kreuzpunktbereich zwischen jeder Gruppe von vier ersten leitfähigen Leitungen (254) der Vielzahl von parallelen ersten leitfähigen Leitungen und einer separaten der M zweiten leitfähigen Leitungen (252) zugeordnet ist, wobei jede zweite Verbindungseinrichtung einer Gruppe von M zweiten Verbindungseinrichtungen einen Positiv-Feldeffekttransistor (PFET) (261) und einen Negativ-Feldeffekttransistor (NFET) (260) umfaßt; (h) Ankoppeln einer Source-Elektrode jedes PFET (261) an die erste leitfähige Leitung (254) der zugeordneten Gruppe von vier ersten leitfähigen Leitungen, die an das logische „1"-Potential angekoppelt ist, Ankoppeln einer Drain-Elektrode jedes PFET an eine separate der zugeordneten der Vielzahl von M parallelen zweiten leitfähigen Leitungen (252) und selektives Ankoppeln einer Gate-Elektrode jedes PFET an (a) die an das logische „1"-Potential zum Sperren des PFET angekoppelte erste leitfähige Leitung (254) und (b) die zweite leitfähige Leitung (254), die das zugeordnete des komplementären Setzsignals und des komplementären true-Zustandssignals empfängt, um die erste Verbindungseinrichtung, die an die zugeordnete separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, heraufzuziehen; und (i) Ankoppeln einer Source-Elektrode jedes NFET (260) an die vierte leitfähige Leitung (254) der zugeordneten Gruppe von vier ersten leitfähigen Leitungen, die an das Massepotential angekoppelt ist, Ankoppeln einer Drain-Elektrode jedes NFET an eine separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen (252) und selektives Ankoppeln einer Gate-Elektrode an (a) die an das Massepotential zum Sperren des NFET angekoppelte vierte leitfähige Leitung (254) und (b) die dritte leitfähige Leitung (254), die das zugeordnete des Rücksetzsignals und des true-Zustandssignals empfängt, um die erste Verbindungseinrichtung, die an die zugeordnete separate der zugeordneten Vielzahl von M parallelen zweiten leitfähigen Leitungen angekoppelt ist, herunterzuziehen, wenn das zugeordnete Rücksetzsignal bzw. der Zustand des Zustandsdiagramms aktiv ist und höchstens einer des zugeordneten PFET und NFET selektiv in jeder zweiten Verbindungseinrichtung aktiv gemacht wird.