JPS6221082A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分靜 本発明は半４体集積回路に関し、特に、自己検査回路な
どテスト容易化技術を採用する半導体集積回路において
、電源電圧をあらかじめ定めた手順にそって遷移させる
ことにより、通常の機能モード（実働モード）を検査の
ためのテストモードとを任意に切り換えることができる
半導体集積回路に関する。

（ロ）従来の技術 近年、集積回路は、高集積化の一途をたどり、その回路
をテストする立場からみても種々の問題が生じてきてい
る。その一つとして、集積度が高くなるにつれて、論理
２２度が深くなってきていることがあげられる。つまり
、内蔵状態を外部の端子（入力端子）よ＃）制御、活性
化すること、あるいは、内蔵状態を外部の端子（出力端
子）より観測することが難しくなり、集積回路の価格に
みあうようなテスト時間では、到底、回路の全機能を試
験できない状況になっている。

そこで、スキャンパス方式、Ｌ　Ｓ　Ｓ　Ｄ　（Ｌｅｖ
ｅｌＳｅｎｓｉｔｉｖｅ　　５ｃａｎ　　Ｄｅｓｉｇｎ
）方式など、テストモード時のみ、内蔵の論理を組合回
路とｌ１ｌｉｊ　／Ｆ回路に分離し、かつ、ひとまとま
りとして試験できるよう統合し、これに擬似乱数発生回
路と糸製杉フィードバックシフトレジスタなどによるデ
ータ圧縮回路とを組合せて、テストを容易にしようとす
る試みがなされている。

第３図は、このような試みの動作原理を部用に説明した
ものである。このモデルでは、擬似乱数発生回路（Ａ）
から被試験回路（Ｂ）にテスト系列信号を付与し、この
被試験回路（７３）からのＥ３答信号をデータ圧縮回ｗ
！！（Ｃ）に付与し、このデータ圧縮回路からの圧縮さ
れた信号と圧縮された期待値発生源（Ｄ）からの圧縮さ
れた期待値とを比較器（Ｅ）で比較し、この比ｆｆ器出
力として良否判定信号を呈するようにしている。

最近の傾向は１、被試験回路の内に、擬似乱数発生回路
とデータ圧縮回路とを具備させてしまう方向にある。こ
うした傾向は、テスト容易化設計に新しい間頴を生じさ
せている。

その第１は、チップ面積の増大である。つまり、テスト
を容易にするために、内蔵の結線関係をテストモード時
のみ組み換える。この組み換えを行なうための回路、す
なわち第３図に説明した擬似乱数発生回路とデータ圧縮
回路、これら、本来の機能とＦｉ無関係な回路を付加し
なければならないことが、ゲート政の増大をまねき、ひ
いては、チップ面積の増大をまねいている。

また第２には、外部端子数の増加であろう上述のように
、テストモード時の回路的な組み換えを制御するために
、集積回路の本来の端子とけづりに専用の制御端子が必
要となってくる、この制（１［１端子は、実際の使用時
には、テストモードが選択されないよう、接地するなど
処ｉ＋′：Ｉ全施す必要もあり、集積回路を使用する立
場からは、煩雑な存在でしかない。

このように、問題が多いが、その内でも最大の問題ｔよ
、「外部端子数の増加」であると考えられるＯ 確かに、「チップ面積」の増大という間頃は起ってくる
。しかし、時として、ゲート故が、増加しても、チップ
面積が増加しない場合もありうるっそれは、近年需要が
延びているゲートアレイの場合などがそれである。たと
えば、ｓ、ｏｏｏゲートのゲートアレイを用いて設計し
たところ、４７゜Ｏゲートで所定の機能を夾現し得たと
すると、残り３００ゲートは、未使用のままであっても
、自己検査のための回路を組み込んだとしても、チップ
面積の増大にはつながらない。

油力、外部端子数の増加は、深刻な間屓となりか°ねな
い。増加した１本の制御専用端子の存在のために、バッ
クージサイズを多ピンのものに変更せざるを得なくなり
、そのパッケージを実装する基板は、実装密度が上がら
なくなり、集積回路を用いることで、実現しようとし之
小型、軽潰化という目標も達し得なく慶ってしまう。

したがって、自己検査回路を内蔵した集積回路にあって
、テストのためだけに使用する外部端子数を減少させる
技術が、テスト容易化設計技術の内でも重要となってく
る。

一つの試みとして持分１ｊｉ’４５９−２８９８６号公
報には、テスト用端子と通常使用する端子とを共用する
考えが示されている。

この「テスト用端子と通常入力端子との共用」という発
明を実現するには、閾値の異なるＦＥＴを使用すること
になっており、通常より厚いゲート絶縁膜を採用するか
、イオン注入技術に依るか、いずれにしても、確立され
た製造工程に、いくつかの工程を追加することなしには
成し得ない。また、集積回路としては、共用端子の入力
容量が他の端子の入力容量より大きいこと、静電破壊を
防止するための保護対策が別途必要なこと、共用端子に
ついて基本性能である入力レベルの動作節回を保証する
のが蝿しいことなど、確立され、安定した製造技術に抵
触せずに導入、実施することが雉しいと認められる。

（ハ）本発明が解決しようとする間頂点本発明は、テス
ト容易化技術の一つの間頃点である外部端子数の増加と
いう間頃点に注目し、！＠！造技両技術から並びに集積
回路としての性能の面から総合的に検討を加え、テスト
容易化設計を導入してもこれがために生じる外部端子数
の増加を嚇におさえ、もって生産性の良い半導体集積回
路を堤供しようとするものであるっ （′）間順点を解決するための手段 本発明は半導体集積回路の電源供給端子から蔦らかしめ
規定のキー信号を付与することにより、集積回路の動作
をテストモードに設定するモード設定回路を投けたこと
を特徴とするもの°であろう（ホ）作　用 本発明の半導体集積回路は電源供給端子から第１の基準
電位と第２の基準電位間の電位差を有する電源電圧が付
与されると＋ｆｆｉ常の機能モードに設定される。父、
上記電源供給端子から、上記電位差内に設定された１つ
以上の基準′電位によって分割された電圧範囲を利用す
る、電源電圧があらかじめ定めた手順でｆｌｌ移するキ
ー信号が付与されると、これを受けてモード設定回路か
集積回路をテストモードに設定するように動作する。こ
のキー信号の内容を適当に設定することにより、通常の
機能モードにあるときけもとより瞬時停電など不規則な
外乱によって半導体集積回路がテストモードに誤まって
設定されてしまうことが防止できる。

（へ）実施例 本発明の実施例を図面を用いて説明する。第１図は本発
明の１実施例の基本回路構成図である。

本実施例の半導体集積回路は通常の機能モード全実行す
る回路要素を含む被拭１倹回路部（１）と、この被試１
険回路部をテストするモード設定回路部（２）と、外部
端子部（３）とを備えている。外部端子部（３）はｎ個
の入力端子（４ａ）〜（４ｎ）と、ｍ個の出力端子（５
ａ）〜（５ｍ）と、２個の電源供給端子（６ａ）（６ｂ
）とを備えている。各入力端子、出力端子、及び電源供
給端子は被試験回路部１１１が通常の機能モードを実行
するために利用され、テストモード時におけるテストモ
ード設定のためには電源供給端子（６ａ）（６ｂ）が後
述の手法により利用される。

モード設定回路（２）は被試験回路部（１）からのパワ
ーオン信号に関連する信号を受ける初期値設定回路（７
）と、該初期値設定回路（７）からのキー信号を入力す
るゲート制御回路１８）と、入力端子（４ａ）〜（４ｎ
）からの圧縮された期待値信号に応じて被試験回路部（
１）にテスト用の信号を付与する擬似乱数発生回路（９
）と、被試験回路部（１）からのテスト結果信号を入力
するデータＩＥＭ回路（１０１と、このデータ圧縮回路
出力と入力端子（４ａ）〜（４ｎ）からの上期期待値信
号とを入力する比較回路（１１）と、比較回路出力を出
力端子（５ａ）〜（５ｍ）に伝送する回路（喝と、上記
ゲート制御回路１８）出力によりそれぞｔ−ｌ開閉制御
される第１−第５ゲート（１３ａ）〜（１３ｅ）、！：
を備えている。

第２図は上記集積回路のテストモードを説明するための
タイムチャート図である。波ｔとＡは電源供給端子（６
ａ）（６ｂ）に付与される電源信号を示し、波形Ｂは初
期値設定回路（７）出力であるキー信号を示し、更に波
形Ｃけゲート制御回路（８）出力であるゲート信号を示
して込る。図中、期間（Ｔｌ）は電源投入前の期間、期
間−（Ｔ２）は被試験回路部（１）をテストモードに設
定するだめの期間、期間（Ｔ８）はテスト実行期間を示
している。又、期間（Ｔ４）け被試験回路部＋１のシス
テムクロツク１刑期に相当する期間或いはこれに相当す
る入力として入力端子（４ａ）〜（４ｎ）のいずれかか
ら付与されるクロックの明ｉ１である。

第２図に例示の′屯源信もすは第１の基準電位（例えは
ゼロ電位）と第２の基準電位（例えば動作保証範囲の４
．５〜５．５ボルト内の電位）間の電位差内の１つの基
準電位（例えば３．５ポル）　）　Ｖｒｅｆによって分
割された電圧範囲を利用し、この基準電位を境としてハ
イ、ロウ、ハイ、ハイ、ロウ、ハイと遷移されている。

ここで、第２基準電位をハイと呼び、上記基準電位をロ
ウと呼んでいる。

尚この基準電位は上記動作保証範囲外であるが、集積回
路を構成するトランジスタのしきい値からすれば余裕を
もって動作しうる範囲にある。初期値設定回路（７）は
上記電源口５＋全入力して第２図Ｂに示す如く所定時間
（Ｔ６）だけ遅れてキー信号（あらかじめ定めた手順で
遷移する即ち、ハイ、ロウ、ハイ、ハイ、ロウ、ハイと
遷移する信号）卸をゲート制御回路（８）に付与する。

このゲート制御回路（８）はこのようなキー信に＋（Ｋ
）を受けたときのみゲート信号（Ｇ）を各ゲート回路（
１３ａ）〜（１３ｅ）に付与し、各ゲート回路を開く。

そして、テスト実行期間（Ｔ８）では、入力端子（４ａ
）〜（４ｎ）からの圧縮された期待値信号によって決ま
る擬似乱数発生回路；９）からのテスト信号が被試験回
路部［１）に付与され、この被試験回路部（１（からの
テスト結果信号がデータ圧縮回路１１０）で圧縮され、
入力端子（４ａ）〜（４ｎ）からの上記期待値信号と比
較回路（川で比較し、この比較回路出力である判定信Ｊ
８を出力端子（５ａ）〜（５ｍ）に付与するようにして
いる。

一方、電源信号として第２図Ａに示す信号が電源供給端
子（６ａ）（６ｂ）に付与されない場合、ゲート制御回
路（８）には同図Ｂに示すようなキー信号が付与されな
いからゲート回＠　（１３ａ　）〜（１３ｅ）は何れも
閉の状態にあり、被試験回路部（１）は擬似乱数発生回
路（９）やデータ圧縮回路＋１０１などとは切り離され
た状態にされ、通常の機能モードを実行する。

本実施例では上述の壱移手順をキー信号としているが、
キー信′８はかかる手順、期間に限らず任意に選択でき
ること／／ｉぎりまでもない。また初期値設定回路から
の出力の遅れも上述の例に限らず任意である。必要なこ
とは、瞬時の停電あるいは電源の投入、ａ断１，１テ源
’４圧の不規則な変化によって生成されるものに比べて
類似度の低い電源信号を呈するようにすることである。

川に、上記実施例では基ｔＰ電位が１つの場合を示して
いるが、多値論理を扱いうる集積回路にあっても、基準
電位を複数用意することで拡張して適用可能である。

（ト）発明の効果 本発明は半導体集積回路の電源供給端子からあらかじめ
規定のキー信号を付与することにより、集積回路の動作
をテストモードに設定するモード設定回路を設けている
ので、テストモードは電源供給端子からのキーイ、ｑ号
によって実行され、テストモードのために専用の端子を
設ける必要がなく端子の有効利用が図れる。また、キー
信′８は集積回路の通常の機能モードを呈するために利
用される第１１第２の基？＄電位間の電位差内に設定さ
れた１つ以上の基ｔ１１．電位によって分割された電圧
範囲を？ｌＪ用するものであり、モード設定回路による
モード設定のために上記電位差より大きい電源を用意す
る必要がない。更に、モード設定回路は被試験回路部の
製造工程に岨込んで構成することができ、余分な工程を
導入しなくてもｍ成できる。

【図面の簡単な説明】

第１図は本発明のｌ実施例の基本回路構成図、第２図は
同実施例の動作、説明のための波形図、第３図は集哨回
路のテストモード時の動作原理図である。 ＋１＞・・・ｆＦｉ試験回路部、（２）・・・モード設
定回路部、（３）・・・外部端子部、（４ａ）〜（４ｎ
）・・・入力端子、（５ａ　）〜（５ｍ）−出力端子、
（６ａ　）　（６ｂ）・・・電源供給端子、（７）・・
・初期Ｉ！設定回路、（８）・・・ゲート制御回路、；
９）・・・擬似乱数発生回路、（！ω・・・データ圧縮
回路、（＋＋１−・・比較回路、（１３ａ）　〜（１３
ｅ）・・・ゲート回路。

Claims (1)

【特許請求の範囲】
1. （１）第１の基準電位と第２の基準電位間の電位差を電
   源供給端子に受けて通常の機能モードを呈するように動
   作する集積回路に内蔵され、前記電源供給端子から、前
   記電位差内に設定された１つ以上の基準電位によって分
   割された電圧範囲を利用する電源電圧があらかじめ定め
   た手順で遷移するキー信号を受けたとき、上記集積回路
   をテストモードに設定するモード設定回路を投けたこと
   を特徴とする半導体集積回路。