JP2009531668A - 電源装置の試験アーキテクチャ - Google Patents

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Abstract

組込み型サブ・システムのための電源装置の試験アーキテクチャが説明されており、ここで各組込み型サブ・システムは少なくとも1つの試験可能な内部電圧源を有することができる。複数の組込み型サブ・システムは複数のグループに編成され、ここで各グループのサブ・システムは、サブ・システムの内部電圧源に接続された共通の電圧試験線を共用する。したがって、各グループの内部電圧がひとまとめにして並列に試験されうる。電源制御信号は、共通の電圧試験線への外部電源の印加を可能にするためにすべてのサブ・システムの内部電圧源を非動作にすることができる。あるいは、各グループ内のサブ・システムは順次に試験されて、グループの各使用可能なサブ・システムがその共通の電圧試験線に専用にアクセスできるようになる。この種の方式では専用の電源制御信号が、グループの各サブ・システムを無関係に非動作にするために使用される。

Description

本発明は、概して電源装置の試験アーキテクチャに関する。具体的には本発明は、システム内の複数の電源装置を試験するためのアーキテクチャに関する。
例えば、携帯電話などの今日の電子装置は、より小さい形状因子の製品でより高い性能を提供するように強いられている。したがって、個別にパッケージングされた部品として以前に実現されたこれらの装置の処理機能を提供する半導体チップは、現在では単一のシステム・オン・チップ・デバイス(SOC)内にすべて一緒に組み込まれている。この種の集積化は、個別部品を用いて実現されたシステムよりもシステムによって占有される必要なボード・スペースを低減するだけでなく性能も向上される。ピンのインダクタンスおよび部品間の信号ルーティングが除去されるとともにSOC内のより高いデータ帯域幅が可能である。
組込み型のフラッシュ、SRAMおよび/またはDRAMメモリならびにプロセッサ・コアを含むことができるSOCのこれらの機能的サブ・システムは、そのサブ・システムに対してローカルな内部電源装置の使用を必要としうる。理想的には、内部電源装置は必要な内部電圧を正確に生成することになる。しかし、高度な半導体製作プロセスの変動により、生成される実際の電源供給レベルは名目上必要なレベルにはない。したがって、典型的にはこれらの電源装置は、試験パッドまたはピンを介して電源供給レベルを監視することによって試験され、歩留まりおよび信頼性を最大限にするためにヒューズによって調整される。SOCパッケージは、この試験方式または監視方式に専用の十分なピンまたはパッドを有することができない。したがって、追加のシリコン領域が、試験パッドおよび専用の物理的配線のために必要とされ、システム・コストの増大をもたらす。
システム内の複数の電源装置を試験するための改良されたアーキテクチャを提供することが本発明の目的である。
1つの態様では本発明は、2つの内部電源装置を有するシステムのための電源装置の試験アーキテクチャを提供し、2つの電源装置に接続された双方向の電圧試験線と、2つの内部電源装置のうちの少なくとも1つを非動作にするための電源制御信号とを備える。
例えば、2つの内部電源装置は、同一の内部電圧を生成するように構成され、第1のサブ・システムおよび第2のサブ・システム内に組み込まれる。電源制御信号は、2つの内部電源装置を同時にまたは個々に非動作にする。
電源装置の試験アーキテクチャが、少なくとも1つの選択信号に応答して2つの内部電源装置のうちの1つを双方向の電圧試験線に選択的に接続するための分離手段をさらに含むことは有利である。
他の態様では本発明は、電源装置の試験アーキテクチャを提供し、複数のサブ・システムのそれぞれが内部電圧を供給するための内部電源装置を有する複数のサブ・システムと、複数の電圧試験線のそれぞれが対応するグループのサブ・システムから内部電圧を受け取る複数の電圧試験線と、対応するグループのサブ・システム内の内部電源装置のうちの少なくとも1つを非動作にするための電源制御信号とを備える。
例えば、複数の組込み型サブ・システムは複数のグループに編成され、ここで各グループのサブ・システムは、サブ・システムの内部電圧源に接続された共通の電圧試験線を共用する。各グループの内部電圧がひとまとめにして並列に試験されることは有利である。電源制御信号は、共通の電圧試験線への外部電源の印加を可能にするためにすべてのサブ・システムの内部電圧源を非動作にすることができる。あるいは、各グループ内のサブ・システムが順次に試験されて、グループの各使用可能なサブ・システムがその共通の電圧試験線に専用にアクセスできるようになる。この種の方式では専用の電源制御信号が、グループの各サブ・システムを無関係に非動作にするために使用される。
本発明の他の態様および特徴は、添付図面と共に本発明の特定の実施形態の下記の説明を吟味すると当業者には明らかになる。
ここで本発明の実施形態が、添付の図を参照して単に例として説明される。
図1は一般的なサブ・システムを示す。図1を参照すると、サブ・システム10は内部電源装置の回路部分12を有する。現在示される例ではサブ・システム10は、3つの異なる内部電源装置の生成器回路を有する。したがって、各電源装置を試験するために物理配線が、各電源装置と試験パッドまたはピンとの間で接続されている。図1ではこれらの物理配線は、Power_1、Power_2およびPower_3とラベルを付けられている。禁止制御信号Power_1_INH、Power_2_INH、およびPower_3_INHが、その各電源装置を選択的にオフするために各電源装置に接続されている。これらの禁止制御信号は、物理配線によって各試験パッドまたはピンに接続されうる。
SOCシステム内でしばしば使用される例示のサブ・システムは組込み型DRAMである。典型的には組込み型DRAMは、個別のマクロとしてシステム内でインスタンス化され、ここで各マクロは事前定義された密度およびサイズを有することができる。ひとまとめにしてインスタンス化されたマクロは、SOCシステムの1つまたは複数の用途によって使用可能な総記憶密度を提供する。当業者は、組込み型DRAMが4つの異なる内部生成された電源装置を必要とすることができ、それぞれが各内部電源装置の生成器回路によって生成されることを理解する。具体的にはこれらの電源装置は、VPPと呼ばれる通常の電源より高い電圧、ビットライン・プリチャージ電圧VBLP、VCPと呼ばれるDRAMセル用セル・プレート電圧、および基板バック・バイアス電圧VBBを含む。したがって、必要とされる4つの各電圧禁止制御信号がある。この電圧リストは、様々なメモリ・アーキテクチャが様々な異なる内部電圧を使用することができるので包括的なものではない。
各サブ・システムの内部電源装置は、各電圧生成器が最適の電圧レベルを生成していることを保証するために製作後に試験されることが好ましい。さらに、各電源供給が、適切な禁止制御信号を介してそれを非動作にすることによって試験容易性および設計検証のために外部から強制的になされうる。禁止制御信号は、内部電源装置の出力と外部電圧源との間に「戦い(fighting)」がないことを保証する。
試験中、最適の電圧レベルを生成していない任意の電圧生成器が、ヒューズ、アンチ・ヒューズを飛ばすことによってまたは他の任意の適切なプログラミング手段によって調整される、または微調整される。したがって、各サブ・システムの歩留まりおよび信頼性は最大限にされうる。
各サブ・システムの電源装置を試験するための最も簡単な解決策は、サブ・システムごとに専用の禁止パッドおよび電源パッドを含むことである。しかし、これは、あまりに多くの電源線および禁止線ならびに試験パッドまたはピンをもたらすであろう。当業者は、物理配線のルーティングおよび試験パッドがシリコン領域を占有し、それが最終的にはシステムの全体コストを増大することを理解する。例えば、それぞれ4つの内部電源装置の生成器回路および4つの禁止制御入力を備える8つの組込み型DRAMを有するSOCは、8つのマクロ×8本の線=64本の物理配線および対応するピンまたは試験パッドを必要とすることになる。SOCパッケージは、この試験方式に専用の十分なピンを有することができず、試験パッドおよび専用の物理配線のために必要とされる追加のシリコン領域がシステム・コストを増大しうる。
1つの可能性のある電源装置の試験アーキテクチャが図2に示される。この例では、8つの組込み型DRAMマクロ20がシステム・チップ内でインスタンス化される。各マクロ20は、内部電源装置の回路部分22を有する。DRAMマクロ20に対する内部電源装置の回路部分のサイズは、正確であるものでもなく基準化するものでもない。各DRAMマクロ20からのVPP、VBLP、VCPおよびVBB試験出力は、禁止制御信号VPP_INH、VBLP_INH、VCP_INHおよびVBB_INHが接続されるようにシステム・チップ全域にわたって共通に接続される。したがって、8つのDRAMマクロ20すべての4つの内部電源装置の生成器回路が同時に監視されうる。
図2の試験アーキテクチャは試験ピンの数を8つにして最小限に抑えるが、各組込み型DRAMマクロ内の各内部電源装置は個々に試験できない。これは、製造ばらつきによりシステム・チップ全域にわたる出力電圧レベルの変動がありうるので重要である。これは、チップ全域変動、またはACVとして当技術分野では知られている。サブ100nmレベルでの高度なプロセス技術の場合、ACVはより顕著になる。図2の試験アーキテクチャでは、例えば、DRAMマクロ20が高度なプロセスを使用して製造される場合、最も左のDRAMマクロ20および最も右のDRAMマクロ20は、200mVだけ異なる出力電圧を有しうる。この相違は様々な要因に依存し、したがって200mVの相違は単に例示であることを留意されたい。しかし、同一の電圧出力が複数のDRAMマクロ20に共通に接続されるので、試験が、どのDRAMマクロ20が不適切な電圧を生成しているかを示さないことになる。
したがって、システム内の各サブ・システムの正確な試験容易性を可能にするとともに、必要な試験ピン数を最小限に抑える試験アーキテクチャを有することが望ましい。
ここで組込み型サブ・システムのための電源装置の試験アーキテクチャが説明され、ここで各組込み型サブ・システムは少なくとも1つの試験可能な内部電圧源を有することができる。複数の組込み型サブ・システムが複数のグループに編成され、ここで各グループのサブ・システムは、サブ・システムの内部電圧源に接続された各共通の電源試験線を共用する。したがって、各グループの内部電圧がひとまとめにして並列に試験される。電源制御信号は、共通の電圧試験線への外部電源の印加を可能にするためにすべてのサブ・システムの内部電圧源を非動作にすることができる。サブ・システムは、組込み型のDRAMもしくはフラッシュ・メモリ、または内部電源装置を有する任意の種類の集積回路を含むことができる。
図3Aは、本発明の一実施形態を示す構成図である。具体的には図3Aは、組込み型DRAMマクロ20-1〜20-nを使用して本明細書で示されるサブ・システムの1つのグループ100を示す。当業者は、図3Aが、フラッシュ・メモリなどの他の種類のサブ・システムを用いてまったく容易に実現されうることを理解する。以下で説明される実施形態ではDRAMマクロは、図3Bに示される内部電源装置の回路部分22を有するDRAMマクロ20によって表される。
多くの組込み型DRAMマクロ20を有するシステムでは、各グループは本発明のこの実施形態により全く同じに構成される。現在示されるグループ100は、「n」個の組込み型DRAMマクロ20を含むことができる。各組込み型DRAMマクロ20は、「m」個の内部電源装置を有することができるそれ自体の対応する内部電源装置の回路部分22を有する。この文脈では組込み型マクロ内の内部電源装置は、マクロ内で局部的に電圧を供給する電源装置を意味し、組込み型マクロの他のインスタンス間で共用されない。変数「n」および「m」は、ゼロより大きい整数値である。各電源装置を試験するための1つの方式では、内部電源装置とV_LINE[1:m]とラベルを付けられた共通バスとの間で接続される「m」本の電圧試験線がある。V_LINE[1:m]の各電圧試験線は、試験パッドまたは接合パッドで終端されうる。各組込み型DRAMマクロ20の内部電源装置を非動作にするために各DRAMマクロ20は、「m」個の電源制御信号を受け取る。V_CTRL[1:n][1:m]とラベルを付けられた信号バスは、異なる「n」組の「m」個の電源制御信号を搬送することができる、または代替として1組の「m」個の電源制御信号を搬送することができる。適切な電源制御信号の分配方式の選択が下記でさらに詳細に議論される。
上述のようにACVは、様々な組込み型DRAMマクロ20内の内部電源装置によって生成される実際の出力電圧に影響を与えうる。概して、隣接したマクロ20はACVによって著しく影響を与えられないことが当業者に知られている。しかし、使用される技術プロセスに応じてACVは、いくつかの隣接したマクロ20に著しく影響を与えることができない。言い換えれば、隣接したマクロ20内の内部電源装置の出力特性は同一とみなされうる。ACV情報が特定の技術プロセスのために得られてよく、グループの中に含む適切な数のマクロ20が適切に決定されてよい。
したがって、ACVが重要な問題でない状態では信号バスV_CTRL[1:n][1:m]が、すべての組込み型DRAMマクロ20によって受け取られる1組の「m」個の電源制御信号を搬送することになる。この種の例では信号バスは、V_CTRL[1:m]と呼ばれ、グループ100内のすべてのマクロ20が、電圧試験線V_LINE[1:m]にそれらの出力電圧を並列に供給する。この実施形態は共通の電源制御信号の試験アーキテクチャと呼ばれうる。
本発明の共通の電源制御信号の試験アーキテクチャの実施形態の1つの例示の実装形態が図4に示される。図4の組込み型DRAMシステムでは、4つのグループ200、202、204および206に編成された8つの組込み型DRAMマクロ20がある。各グループ200、202、204および206は2つの組込み型DRAMマクロ20を含む。各組込み型DRAMマクロ20は、それらの各内部電源装置の回路部分22内にVPP、VBLP、VCPおよびVBB内部電源装置を有する。グループ200は、それぞれ内部電源装置の回路部分22-201および22-202を有するDRAMマクロ20-201および20-202を含む。グループ202は、それぞれ内部電源装置の回路部分22-221および22-222を有するDRAMマクロ20-221および20-222を含む。グループ204は、それぞれ内部電源装置の回路部分22-241および22-242を有するDRAMマクロ20-241および20-242を含む。グループ206は、それぞれ内部電源装置の回路部分22-261および22-262を有するDRAMマクロ20-261および20-262を含む。図4に示されるように各グループは、共通の1組の双方向の電圧試験線を共用する。例えば、グループ200は、VPP1、VBLP1、VCP1およびVBB1電圧試験線を共用する。共通の組の電源制御信号VPP_INH、VBLP_INH、VCP_INHおよびVBB_INHは各内部電源装置に接続される。したがって、試験中、すべての組込み型DRAMマクロ20内の同一の内部電源装置のうちの任意の1つまたは複数は、対応する電源制御信号をアクティブにすることによって並列に非動作にされうる。図4の共通の電源制御信号の試験アーキテクチャの利点は、すべての組込み型DRAMマクロ20が並列に試験されることができることである。
したがって、図4の共通の電源制御信号の試験アーキテクチャは、対応する試験パッド(総計20個の試験パッド)を有する16個の電圧試験線および4個の電源制御信号だけを必要とする。この数は、64個の試験パッドの最悪のシナリオよりもはるかに少ない。
ACVが高度なプロセス技術などで出力電圧に影響を与えうる状態では、2つの隣接した組込み型DRAMマクロ20のグループでさえ異なる出力電圧を有しうる。したがって、各組込み型DRAMマクロ20の電源装置のより微細な制御および調整を得るために各組込み型DRAMマクロ20の出力電圧を試験することが望ましくてよい。したがって、各グループ内では1つの組込み型DRAMマクロ20の内部電源装置だけが使用可能にされ、グループの他の組込み型DRAMマクロの内部電源装置は非動作にされる。したがって、グループごとに各組込み型DRAMマクロ20の内部電源装置を非動作にするための専用の対応する組の電源制御信号があることが好ましい。図3を参照して、この種の制御方式はV_CTRL[1:n][1:m]として表される最大「n」組の「m」個の電源制御信号V_CTRLを有するであろう。この実施形態は、選択的な電源制御信号の試験アーキテクチャと呼ばれうる。
本発明の選択的な電源制御信号の試験アーキテクチャの実施形態の1つの例示の実装形態が図5に示される。図5の組込み型DRAMシステムでは、4つのグループ300、302、304および306に編成される8つの組込み型DRAMマクロ20がある。各グループ300、302、304および306は、2つの組込み型DRAMマクロ20を含む。各組込み型DRAMマクロ20は、それらの各内部電源装置の回路部分22内にVPP、VBLP、VCPおよびVBB内部電源装置を有する。グループ300は、それぞれ内部電源装置の回路部分22-301および22-302を有するDRAMマクロ20-301および20-302を含む。グループ302は、それぞれ内部電源装置の回路部分22-321および22-322を有するDRAMマクロ20-321および20-322を含む。グループ304は、それぞれ内部電源装置の回路部分22-341および22-342を有するDRAMマクロ20-341および20-342を含む。グループ306は、それぞれ内部電源装置の回路部分22-361および22-362を有するDRAMマクロ20-361および20-362を含む。図5に示されるように各グループは、図4の実装形態のために示された構成と同一である共通の1つの組の双方向の電圧試験線を共用する。グループあたり2つの組込み型DRAMマクロ20の場合、2つの組の電源制御信号が必要とされる。図5に示されるように、電源制御信号VPP_INH1、VBLP_INH1、VCP_INH1およびVBB_INH1が各グループ内の第1の組込み型DRAMマクロ20に接続され、VPP_INH2、VBLP_INH2、VCP_INH2およびVBB_INH2が各グループ内の第2の組込み型DRAMマクロ20に接続される。試験中、各グループの組込み型DRAMマクロ20のいずれかの中の同一の内部電源装置のうちの任意の1つまたは複数が並列に非動作にされうる。したがって、まさに1つの内部電源装置が共用された電圧試験線を専用に使用する。
図5の選択的な電源制御信号の試験アーキテクチャの利点は、個々の組込み型DRAMマクロ20の内部電源装置が試験されうることである。各グループの1つの組込み型DRAMマクロ20がその共通の電圧試験線を専用に使用することできるので、4つの組込み型DRAMマクロ20は並列に試験されうる。残りの4つの組込み型DRAMマクロ20は、次の試験サイクル内で試験されるであろう。例えば、第1の試験サイクルではVPP_INH2、VBLP_INH2、VCP_INH2およびVBB_INH2が、活性化されて各グループ内の第2の組込み型DRAMマクロ20の対応する内部電源装置を非動作にしうる。例えば、各グループ内の左側の組込み型DRAMマクロ20が、共用された電圧試験線上にそれらの内部電圧を供給することができる。次の試験サイクルではVPP_INH1、VBLP_INH1、VCP_INH1およびVBB_INH1が、活性化されて各グループ内の第1の組込み型DRAMマクロ20の対応する内部電源装置を非動作にしうる。したがって、各グループ内の右側の組込み型DRAMマクロ20が、共用された電圧試験線上にそれらの内部電圧を供給することができる。
図5の選択的な電源制御信号の試験アーキテクチャが総計24個の試験パッドを必要とするが、このアーキテクチャは高い試験自由度を提供する。例えば、図5の選択的な電源制御信号の試験アーキテクチャは、図4の共通の制御信号の試験アーキテクチャと同一の方法で動作するように制御されうる。これは同一の信号を用いて2つの組の電源制御信号を単に駆動することによってなされて、効果的に1つの組の論理的電源制御信号があるようになりうる。例えば、VPP_INH2はVPP_INH1と同一であろう。
各グループの1つの組込み型DRAMマクロ20の内部電源装置が共通の電圧試験線に専用にアクセスすることができることが以前に説明されている。代替の制御方式では、各グループの異なる組込み型DRAMマクロ20からの異なる内部電源装置が同時に試験されうる。VPP_INH1、VCP_INH1、VBLP_INH2およびVBB_INH2が、活性化されてそれらが接続されている内部電源装置を非動作にする状態を取り上げる。左側の組込み型DRAMマクロ20がそのVPP電源装置およびVCP電源装置を非動作にされ、右側の組込み型DRAMマクロ20にVPP1線およびVCP1線への専用のアクセス権を与える。右側の組込み型DRAMマクロ20がそのVBLP電源装置およびVBB電源装置を非動作にされ、左側の組込み型DRAMマクロ20にVBLP1線およびVBB1線への専用のアクセス権を与える。当業者は、様々な組合せが得られうることを理解する。
図4および図5の以前に説明された実施形態は、グループ内の同一の内部電源装置(すなわち、VPP電源装置)が同一の電圧試験線(すなわち、VPP1)を共用する組込み型DRAMマクロのグループを示す。代替実施形態では各組込み型DRAMマクロは、すべてのその内部電源装置を1つの共通の電圧試験線に接続されることができる。この実施形態は、共通の電圧試験線の試験アーキテクチャと呼ばれうる。
図6は、共通の電圧試験線の試験アーキテクチャの1つの例示の実装形態を示す。図6の組込み型DRAMシステムは、図4および図5に以前に示されたものと同様である。8つの組込み型DRAMマクロ20が4つのグループ400、402、404および406に編成される。この例では、1つのグループの各組込み型DRAMマクロ20のVPP、VBLP、VCPおよびVBB内部電源装置が各共通の電圧試験線に接続されている。グループ400は、それぞれ内部電源装置の回路部分22-401および22-402を有するDRAMマクロ20-401および20-402を含む。グループ402は、それぞれ内部電源装置の回路部分22-421および22-422を有するDRAMマクロ20-421および20-422を含む。グループ404は、それぞれ内部電源装置の回路部分22-441および22-442を有するDRAMマクロ20-441および20-442を含む。グループ406は、それぞれ内部電源装置の回路部分22-461および22-462を有するDRAMマクロ20-461および20-462を含む。
図6に示されるように、左側の組込み型DRAMマクロ20はすべてのその内部電源装置の出力をV_Line1に接続され、右側の組込み型DRAMマクロ20はすべてのその内部電源装置の出力をV_Line2に接続される。言い換えれば、各グループの各組込み型DRAMマクロ20は専用の電圧試験線を有する。共通の組の電源制御信号VPP_INH、VCP_INH、VBLP_INHおよびVBB_INHは、図4の実施形態のために示されるものと同一の構成であるすべての組込み型DRAMマクロ20の各内部電源装置に接続される。現在示される実施形態では、各組込み型DRAMマクロ20の1つの内部電源装置だけが並列に試験されうる。例えば、VPP電源装置を試験するためにVCP_INH、VBLP_INHおよびVBB_INHが、活性化されてすべての組込み型DRAMマクロ20のそれらの対応する内部電源装置を非動作にするであろう。この特定の実施形態では、12個の試験パッドだけが必要とされる。
各内部電源装置の出力が各内部電源装置に直接接続されることを留意されたい。したがって、さらなる変更形態なしに、電圧試験線を介してすべての出力を互いに単に接続させると、すべての内部電源装置が通常動作中に共に物理的に短絡される状態をもたらすことになる。したがって、図6の現在示された実施形態は、電圧試験線から内部電源装置を分離するために内部電源装置と電圧試験線(すなわち、V_Line1)へのその接続との間の線に分離手段が必要となる。言い換えれば、分離手段は、追加の選択信号によって制御可能なゲート・トランジスタを用いて実現された4:1マルチプレクサとして機能する。電源制御信号と相まって、内部電源装置とゲート・トランジスタの任意の組合せがオンされうるまたはオフされうる。必要ならば制御信号は、ゲート・トランジスタをオーバドライブするために通常の電圧レベルより高く/低く設定されうる。この種の変更形態の実装形態は、当業者によく知られているべきである。
当業者は、さらなる実施形態が以前に示され説明された試験アーキテクチャの実施形態を組み合わせることによって得られうることを理解する。例えば、図6の共通の電圧試験線の試験アーキテクチャは、グループ内のすべての内部電源装置を1つの電圧試験線に接続されることができるが、2つの組の電源制御信号はグループ内の各組込み型DRAMマクロ20の内部電源装置を制御するために使用されうる。
本発明の以前に説明された実施形態は、サブ・システムとして組込み型DRAMマクロを使用する。しかし、任意の種類の組み込まれたサブ・システムが使用されうる。さらに、様々な種類のサブ・システムの組合せが、同一の種類のサブ・システムの代わりに互いにグループ化されうる。
本発明の上述の実施形態は単に例とするものである。代替形態、変更形態および変形形態は、本明細書に添付された特許請求の範囲によってのみ定義される本発明の範囲から逸脱することなく当業者によって特定の実施形態に対して実施されてよい。
複数の内部電源装置を有するサブ・システムの構成図である。 組込み型DRAMマクロのサブ・システムのための電源装置の試験アーキテクチャの構成図である。 本発明の一実施形態によるサブ・システムのための電源装置の試験アーキテクチャの構成図である。 本発明による実施形態の電源装置の試験アーキテクチャ内で使用されるDRAMマクロを表すDRAMマクロを示す図である。 本発明の一実施形態による共通の電源制御信号の試験アーキテクチャの構成図である。 本発明の一実施形態による選択的な電源制御信号の試験アーキテクチャの構成図である。 本発明の一実施形態による共通の電圧試験線の試験アーキテクチャの構成図である。
符号の説明
10 サブ・システム
12 内部電源装置の回路部分
20 組込み型DRAMマクロ
20-1 組込み型DRAMマクロ
20-n 組込み型DRAMマクロ
20-201 組込み型DRAMマクロ
20-202 組込み型DRAMマクロ
20-221 組込み型DRAMマクロ
20-222 組込み型DRAMマクロ
20-241 組込み型DRAMマクロ
20-242 組込み型DRAMマクロ
20-261 組込み型DRAMマクロ
20-262 組込み型DRAMマクロ
20-301 組込み型DRAMマクロ
20-302 組込み型DRAMマクロ
20-321 組込み型DRAMマクロ
20-322 組込み型DRAMマクロ
20-341 組込み型DRAMマクロ
20-342 組込み型DRAMマクロ
20-361 組込み型DRAMマクロ
20-362 組込み型DRAMマクロ
20-401 組込み型DRAMマクロ
20-402 組込み型DRAMマクロ
20-421 組込み型DRAMマクロ
20-422 組込み型DRAMマクロ
20-441 組込み型DRAMマクロ
20-442 組込み型DRAMマクロ
20-461 組込み型DRAMマクロ
20-462 組込み型DRAMマクロ
22 内部電源装置の回路部分
22-201 内部電源装置の回路部分
22-202 内部電源装置の回路部分
22-221 内部電源装置の回路部分
22-222 内部電源装置の回路部分
22-241 内部電源装置の回路部分
22-242 内部電源装置の回路部分
22-261 内部電源装置の回路部分
22-262 内部電源装置の回路部分
22-301 内部電源装置の回路部分
22-302 内部電源装置の回路部分
22-321 内部電源装置の回路部分
22-322 内部電源装置の回路部分
22-341 内部電源装置の回路部分
22-342 内部電源装置の回路部分
22-361 内部電源装置の回路部分
22-362 内部電源装置の回路部分
22-401 内部電源装置の回路部分
22-402 内部電源装置の回路部分
22-421 内部電源装置の回路部分
22-422 内部電源装置の回路部分
22-441 内部電源装置の回路部分
22-442 内部電源装置の回路部分
22-461 内部電源装置の回路部分
22-462 内部電源装置の回路部分
100 サブ・システムの1つのグループ
200 グループ
202 グループ
204 グループ
206 グループ
300 グループ
302 グループ
304 グループ
306 グループ
400 グループ
402 グループ
404 グループ
406 グループ
Power_1 物理配線
Power_2 物理配線
Power_3 物理配線
Power_1_INH 禁止制御信号
Power_2_INH 禁止制御信号
Power_3_INH 禁止制御信号
VPP 通常電源より高い電圧
VBLP ビットライン・プリチャージ電圧
VCP DRAMセル用セル・プレート電圧
VBB 基板バック・バイアス電圧
V_LINE[1:m] 電圧試験線
V_CTRL[1:n][1:m] 信号バス

Claims (21)

  1. 2つの内部電源装置を有するシステムのための電源装置の試験アーキテクチャであって、
    前記2つの電源装置に接続された双方向の電圧試験線と、
    前記2つの内部電源装置のうちの少なくとも1つを非動作にするための電源制御信号と
    を備える電源装置の試験アーキテクチャ。
  2. 前記2つの内部電源装置は同一の内部電圧を生成するように構成される、請求項1に記載の電源装置の試験アーキテクチャ。
  3. 前記2つの内部電源装置のそれぞれは第1のサブ・システムおよび第2のサブ・システム内に組み込まれる、請求項2に記載の電源装置の試験アーキテクチャ。
  4. 前記電源制御信号は前記2つの内部電源装置を同時に非動作にする、請求項1に記載の電源装置の試験アーキテクチャ。
  5. 前記電源制御信号は前記2つの内部電源装置のうちの一方を非動作にし、他の電源制御信号が前記2つの内部電源装置のうちの他方を非動作にする、請求項1に記載の電源装置の試験アーキテクチャ。
  6. 前記2つの内部電源装置は様々な内部電圧を生成するように構成される、請求項1に記載の電源装置の試験アーキテクチャ。
  7. 前記2つの内部電源装置はサブ・システム内に組み込まれる、請求項6に記載の電源装置の試験アーキテクチャ。
  8. 前記電源制御信号は前記2つの内部電源装置のうちの一方を非動作にし、他の電源制御信号が前記2つの内部電源装置のうちの他方を非動作にする、請求項7に記載の電源装置の試験アーキテクチャ。
  9. 少なくとも1つの選択信号に応答して前記2つの内部電源装置のうちの1つを前記双方向の電圧試験線に選択的に接続するための分離手段をさらに含む、請求項8に記載の電源装置の試験アーキテクチャ。
  10. 複数のサブ・システムであって、それぞれが内部電圧を供給するための内部電源装置を有する複数のサブ・システムと、
    複数の電圧試験線であって、それぞれが対応するグループのサブ・システムから前記内部電圧を受け取る複数の電圧試験線と、
    前記対応するグループのサブ・システム内の前記内部電源装置のうちの少なくとも1つを非動作にするための電源制御信号と
    を備える電源装置の試験アーキテクチャ。
  11. 前記複数のサブ・システムのそれぞれは、第2の内部電圧を供給するための第2の内部電源装置を有する、請求項10に記載の電源装置の試験アーキテクチャ。
  12. 前記対応するグループのサブ・システムから前記第2の内部電圧を受け取るための複数の第2の電圧試験線と、
    前記複数のサブ・システムの前記第2の内部電源装置を非動作にするための第2の電源制御信号と
    をさらに含む、請求項11に記載の電源装置の試験アーキテクチャ。
  13. 前記電源制御信号は前記複数のサブ・システムの前記内部電源装置を非動作にし、前記第2の電源制御信号は前記複数のサブ・システムの前記第2の内部電源装置を非動作にする、請求項11に記載の電源装置の試験アーキテクチャ。
  14. 前記電源制御信号はサブ・システムの前記対応するグループのそれぞれの中の1つのサブ・システムの前記内部電源装置を非動作にし、前記第2の電源制御信号はサブ・システムの前記対応するグループのそれぞれの中の前記1つのサブ・システムの第2の内部電源装置を非動作にする、請求項11に記載の電源装置の試験アーキテクチャ。
  15. サブ・システムの前記対応するグループのそれぞれの中の他のサブ・システムの前記内部電源装置を非動作にするための第3の電源制御信号と、
    サブ・システムの前記対応するグループのそれぞれの中の前記他のサブ・システムの前記第2の内部電源装置を非動作にするための第4の電源制御信号と
    をさらに含む、請求項13に記載の電源装置の試験アーキテクチャ。
  16. サブ・システムの各グループは1つのサブ・システムを含む、請求項11に記載の電源装置の試験アーキテクチャ。
  17. 前記複数の電圧試験線のそれぞれは1つの対応するサブ・システムから前記内部電圧および第2の内部電圧を受け取り、該電源装置の試験アーキテクチャは、前記複数のサブ・システムの前記第2の内部電源装置を非動作にするための第2の電源制御信号をさらに含む、請求項11に記載の電源装置の試験アーキテクチャ。
  18. 前記複数のサブ・システムのそれぞれは、少なくとも1つの選択信号に応答して前記内部電圧および前記第2の内部電圧のうちの1つを対応する電圧試験線に選択的に結合するための分離手段を含む、請求項17に記載の電源装置の試験アーキテクチャ。
  19. 前記内部電源装置は、前記システムまたは少なくとも1つのサブ・システム内に含まれる、請求項1から10のいずれか一項に記載の電源装置の試験アーキテクチャ。
  20. 前記内部電源装置はデータ処理装置内で使用される、請求項19に記載の電源装置の試験アーキテクチャ。
  21. 前記データ処理装置は、ダイナミック・ランダム・アクセス・メモリ、フラッシュ・メモリ、スタティック・ランダム・アクセス・メモリおよびプロセッサを備える、請求項20に記載の電源装置の試験アーキテクチャ。
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