KR20080106323A - 전원 테스트 구조 - Google Patents

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KR20080106323A
KR20080106323A KR20087023755A KR20087023755A KR20080106323A KR 20080106323 A KR20080106323 A KR 20080106323A KR 20087023755 A KR20087023755 A KR 20087023755A KR 20087023755 A KR20087023755 A KR 20087023755A KR 20080106323 A KR20080106323 A KR 20080106323A
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진기 김
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모사이드 테크놀로지스 인코퍼레이티드
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Abstract

내장된 서브-시스템용 전원 테스트 구조가 서술되며, 각 내장된 서브-시스템은 적어도 하나의 테스트 가능한 전원을 가질 수 있다. 복수의 내장된 서브-시스템은 그룹으로 조직화되며, 서브-시스템의 각 그룹은 서브-시스템의 내부 전압 공급기에 연결된 공통의 전압 테스트 라인을 공유한다. 따라서, 각 그룹의 집합적인 내부 전압은 병렬로 테스트될 수 있다. 전력 제어 신호는 공통 전압 테스트 라인에 외부 전원의 인가를 허용하기 위해 모든 서브-시스템의 내부 전압 공급기를 디스에이블할 수 있다. 또는, 각 그룹의 서브-시스템은 순차적으로 테스트될 수 있으므로, 그룹의 각 인에이블된 서브-시스템은 공통 전압 테스트 라인에 전용의 액세스를 갖는다. 이러한 구조에서, 전용의 전력 제어 신호가 그룹의 각 서브-시스템을 독립적으로 디스에이블하기 위해 사용된다.

Description

전원 테스트 구조{POWER SUPPLY TESTING ARCHITECTURE}
본 발명은 일반적으로 전원 테스트 구조에 관한 것이다. 특히, 본 발명은 시스템의 다수의 전원을 테스트하는 구조에 관한 것이다.
예를 들면 휴대폰 등의 요즘의 전자 장치는 더 작은 폼 팩터 생산품으로 더 높은 성능을 제공하도록 압력을 받고 있다. 따라서, 직접 패키징된 부품들로서 미리 구현되며, 이들 장치의 처리 기능을 제공하는 반도체칩은 단일 SOC(system on chip) 장치와 함께 통합되고 있다. 이러한 통합은 개별 부품으로 구현된 시스템 상에서 시스템에 의해 차지된 필요한 기판 공간을 감소시킬뿐 아니라, 성능이 개선된다. 부품 사이의 핀 인덕턴스와 신호 라우팅이 제거되면서, 신호 SOC내에서 더 높은 데이터 대역폭이 가능하다.
SOC의 이들 기능적인 서브-시스템은 내장된 플래시, SRAM 및/또는 DRAM 메모리 및 프로세서 코어를 포함할 수 있으며, 그 서브-시스템에 로컬의 내부 전원의 사용을 필요로 할 수 있다. 이상적으로, 내부 전원은 필요한 내부 전압을 정확하게 발생한다. 그러나, 개선된 반도체 제조 프로세스에서의 변동으로 인해, 발생되고 있는 실제적인 전원 레벨은 명목상으로 요구되는 레벨에 있지 않다. 그러므로, 이들 전원은 테스트 패드 또는 핀을 통해 전원 레벨을 감시함으로써 일반적으로 테스 트되고, 퓨즈에 의해 조정되어 수율과 신뢰성을 최대화한다. SOC 패키지는 이 테스트 또는 감시 구조 전용으로 충분한 패드 또는 핀을 가질 수 없다. 그래서, 테스트 패트 및 전용의 물리적인 라인을 위해 추가적인 실리콘 영역이 필요하여 시스템 비용의 증가를 가져 온다.
본 발명의 목적은 시스템의 다수의 전원을 테스트하는 개선된 구조를 제공하는 것이다.
하나의 구성에서, 본 발명은 2개의 전원에 연결된 양방향 전압 테스트 라인; 및 2개의 내부 전원중 적어도 하나를 디스에이블하기 위한 전력 제어 신호를 포함하는, 2개의 내부 전원을 갖는 시스템용 전원 테스트 구조를 제공한다.
예를 들면, 2개의 내부 전원은 동일한 내부 전압을 발생하도록 구성되어, 제1 및 제2 서브-시스템에 통합된다. 전력 제어 신호는 동시에 또는 개별적으로 2개의 내부 전원을 디스에이블한다.
바람직하게, 전원 테스트 구조는 적어도 하나의 선택 신호에 따라서 2개의 내부 전원중 하나를 양방향 전압 테스트 라인에 선택적으로 연결하는 분리 수단을 더 포함한다.
다른 구성에서, 본 발명은, 각각 내부 전압을 제공하는 내부 전원을 갖는 복수의 서브-시스템; 서브-시스템의 대응하는 그룹으로부터 각각 내부 전압을 수신하는 복수의 전압 테스트 라인; 및 서브-시스템의 대응하는 그룹의 내부 전원중 적어도 하나를 디스에이블하는 전력 제어 신호를 포함하는, 전원 테스트 구조를 제공한다.
예를 들면, 복수의 내장된 서브-시스템은 그룹으로 조직되고, 서브-시스템의 각 그룹은 서브-시스템의 내부 전압 공급기에 연결된 공통 전압 테스트 라인을 공유한다. 바람직하게, 각 그룹의 집합적인 내부 전압은 병렬로 테스트된다. 전력 제어 신호는 공통 전압 테스트 라인에 외부 전원의 인가를 허용하도록 모든 서브-시스템의 내부 전압 공급기를 디스에이블할 수 있다. 또는, 그룹의 각 인에이블된 서브-시스템이 그 공통 전압 테스트 라인으로의 전용의 액세스를 가지도록, 각 그룹의 서브-시스템은 순차적으로 테스트된다. 이러한 구조에서, 전용의 전력 제어 신호는 그룹의 각 서브-시스템을 독립적으로 인에이블시키도록 사용된다.
본 발명의 다른 구성 및 특징은 첨부된 도면과 함께 본 발명의 특정 실시예의 다음의 설명을 고려할 때 본 기술에서 통상적으로 숙련된 자에게 분명해진다.
본 발명의 실시예들은 첨부된 도면을 참조하여 예만을 통해 서술된다.
도 1은 다수의 내부 전원을 갖는 서브-시스템의 블록도이다.
도 2는 내장 DRAM 매크로 서브-시스템용 전원 테스트 구조의 블록도이다.
도 3a는 본 발명의 실시예에 따르는, 서브-시스템용 전원 테스트 구조의 블록도이다.
도 3b는 본 발명에 따르는 실시예의 전원 테스트 구조에서 사용되는 DRAM 매크로를 표시하는 DRAM 매크로를 도시한다.
도 4는 본 발명의 실시예에 따르는 공통 전력 제어 신호 테스트 구조의 블록 도이다.
도 5는 본 발명의 실시예에 따르는 선택적인 전력 제어 신호 테스트 구조의 블록도이다.
도 6은 본 발명의 실시예에 따르는 공통 전압 테스트 라인 테스트 구조의 블록도이다.
도 1은 일반적인 서브-시스템을 도시한다. 도 1을 참조하면, 서브-시스템(10)은 내부 전원 회로 영역(12)을 가진다. 현재 도시된 실시예에서, 서브-시스템(10)은 3개의 다른 내부 전원 발생 회로를 갖는다. 그러므로, 각 전원을 테스트하기 위해, 물리적인 라인이 각 전원와 테스트 패드 또는 핀 사이에 연결되어 있다. 도 1에서, 이들 물리적인 라인은 Power_1, Power_2, Power_3로 표시된다. 각 전원에는 전원을 선택적으로 오프시키는 금지 제어 신호 Power_1_INH, Power_2_INH, Power_3_INH가 연결되어 있다. 이들 금지 제어 신호들은 물리적 라인에 의해 각 테스트 패드 또는 핀에 연결될 수 있다.
SOC 시스템에서 빈번하게 사용되는 일 예의 서브-시스템은 내장 DRAM이다. 내장 DRAM은 개별 매크로로서 시스템에 일반적으로 예시되어 있고, 각 매크로는 미리 정의된 밀도와 크기를 가질 수 있다. 공동으로, 예시된 매크로는 SOC 시스템의 하나 이상의 애플리케이션에 의해 사용가능한 전체 저장 밀도를 제공한다. 본 기술에서 숙련된 자는 내장 DRAM이 각각의 내부 전원 발생 회로에 의해 발생되는 4개의 다른 내부 발생 전원을 요구할 수 있는 것으로 이해한다. 특히, 이들 전원은 통상 의 전원보다 높은 전압 VPP, 비트라인 프리챠지 전압 VBLP, 셀 플레이트 전압 VCP 및 기판 백-바이어스 전압 VBB를 포함한다. 따라서, 요구되는 4개의 각각의 전압 금지 제어신호가 있다. 다른 메모리 구조는 다양한 다른 내부 전압을 사용할 수 있기 때문에, 이 전압 리스트가 포괄적이라는 것을 의미하는 것은 아니다.
각 전압 발생기가 최적의 전압 레벨을 생산하는고 있는지를 보증하기 위해, 각 서브-시스템의 내부 전원이 제조뒤에 바람직하게 테스트된다. 또한, 각 전원은 적절한 금지 제어 신호를 통해 디스에이블시킴으로서 테스트능력과 디자인 검증을 위해 외부적으로 힘이 가해질 수 있다. 금지 제어 신호는 내부 전원 출력과 외부 전원 사이에 "충돌"이 없음을 보증한다.
테스트 동안에, 최적의 전압 레벨을 발생하지않는 전압 발생기가 퓨즈 또는 안티퓨즈를 블로우하거나, 또는 임의의 다른 적합한 프로그래밍 수단에 의해 조정되거나 트림된다. 그러므로, 각 서브-시스템의 수율 및 신뢰성은 최대화될 수 있다.
각 서브-시스템의 전원을 테스트하는 가장 직접적인 해결방법은 각 서브-시스템을 위한 전용의 금지 및 전원 패드를 포함하는 것이다. 그러나, 이것은 테스트 패트 또는 핀뿐 아니라 너무 많은 전원 및 금지 라인을 가져온다. 본 기술에서 숙련된 자는 물리적인 라인의 라우팅과 테스트 패드가 실리콘 영역을 점유하여, 결국 시스템의 전체 비용의 증가를 가져오는 것으로 이해한다. 예를 들면, 각각 4개의 내부 전원 발생 회로와 4개의 금지 제어 입력을 갖는 8개의 내장 DRAM 매크로를 갖는 SOC는 8 매크로 x 8 라인 = 64 물리적 라인 및 대응하는 핀 또는 테스트 패드를 필요로 한다. SOC 패키지는 이 테스트 구조 전용의 충분한 핀을 가질 수 없고, 테스트 패드와 전용의 물리적 라인에 필요한 추가 실리콘 영역의 시스템 비용을 증가시킬 수 있다.
하나의 가능한 전원 테스트 구조가 도 2에 도시되어 있다. 이 예에서, 8개의 내장 DRAM 매크로(20)가 시스템 칩에 예시되어 있다. 각 매크로(20)는 내부 전원 회로 영역(22)을 갖는다. DRAM 매크로(20)에 대한 내부 전원 회로 영역(22)의 크기는 정확하거나 또는 비율에 따라 정하고자 한 것은 아니다. 각 DRAM 매크로(20)로부터의 VPP, VBLP, VCP 및 VBB 테스트 출력은 금지 제어 신호 VPP_INH, VBLP_INH, VCP_INH, VBB_INH와 같이 시스템 칩에 걸쳐 공통으로 연결되어 있다. 그러므로, 모든 8개의 DRAM 매크로(20)의 4개의 내부 전원 발생 회로가 동시에 감시될 수 있다.
도 2의 테스트 구조는 테스트 핀의 수를 8로 최소화하지만, 각 내장 DRAM 매크로의 각 내부 전원은 별개로 테스트될 수 없다. 이것은 제조 변동으로 인해, 시스템 칩에 걸쳐 출력 전압 레벨이 변동될 가능성이 있기 때문에 의미가 있다. 이것은 본 기술에서 ACV(across chip variation)으로 알려져 있다. 서브 100nm 레벨에서 진보된 프로세스 기술로, ACV는 더 유명해졌다. 예를 들면 도 2의 테스트 구조에서, DRAM 매크로(20)가 진보된 프로세스 기술을 사용하여 제조되면, 가장 좌측과 가장 우측의 DRAM 매크로(20)가 200mV만큼 다른 출력 전압을 가질 수 있다. 이 변동은 다양한 팩터에 의존할 수 있으므로, 200mV 차이는 단지 예일 뿐인 것에 주목한다. 그러나, 동일한 전압 출력이 복수의 DRAM 매크로(20)에 공통으로 접속되기 때문에, 테스트는 어느 DRAM 매크로(20)가 부적절한 전압을 발생하고 있는지를 나 타내지는 않는다.
그러므로, 시스템의 각 서브-시스템의 정확한 테스트능력을 허용하면서 필요한 수의 테스트 핀을 최소화하는 테스트 구조를 갖는 것이 바람직하다.
내장된 서브-시스템에 대한 전원 테스트 구조를 설명하며, 각 내장된 서브-시스템은 적어도 하나의 테스트가능한 내부 전원을 가질 수 있다. 복수의 내장된 서브-시스템은 그룹으로 조직화되고, 각 그룹의 서브-시스템은 서브-시스템의 내부 전원에 연결된 각각의 공통 전압 테스트 라인을 공유한다. 따라서, 각 그룹의 집합적인 내부 전압이 병렬로 테스트된다. 내부 전원을 공통 전압 테스트 라인에 인가하는 것을 허용하도록 전력 제어 신호는 모든 서브-시스템의 전원을 디스에이블시킬 수 있다. 서브-시스템은 내장 DRAM 또는 플래시 메모리 또는 내부 전원을 갖는 임의의 유형의 집적 회로를 포함할 수 있다.
도 3a는 본 발명의 실시예를 도시하는 블록도이다. 특히, 도 3a는 내장 DRAM 매크로(20-1 ~ 20-n)을 사용하여 여기 도시된 1 그룹의 서브-시스템(100)을 나타낸다. 본 기술에서 숙련된 자는 도 3a가 플래시 메모리 등의 다른 유형의 서브-시스템으로 쉽게 구현될 수 있는 것으로 이해된다. 이후 설명하는 실시예에서, DRAM 매크로는 도 3b에 나타낸 것같이 내부 전원 회로 영역(22)을 갖는 DRAM 매크로(20)로 표현된다.
다수의 내장 DRAM 매크로(20)를 갖는 시스템에서, 각 그룹은 본 발명의 본 실시예에 따라서 고유하게 구성된다. 현재 도시된 그룹(100)은 'n'개의 내장 DRAM 매크로(20)를 포함할 수 있다. 각각의 내장 DRAM 매크로(20)는 자신의 대응하는 내 부 전원 회로 영역(22)을 가지며, 'm'개의 내부 전원을 가질 수 있다. 본 문맥에서, 내장된 매크로의 내부 전원은 매크로 내에서 국부적으로 전압을 공급하는 전원을 지칭하며, 다른 예의 내장된 매크로 사이에서 공유되지 않는다. 변수 'n'과 'm' 은 0보다 큰 정수값이다. 각 전원을 테스트하는 일 구조에서, 'm' 전압 테스트 라인이 있으며, 이것은 내부 전원와 V_LINE[1:m]으로 표시된 공통 버스 사이에 연결되어 있다. V_LINE[1:m]의 각 전압 테스트 라인은 테스트 패드 또는 접합 패드에서 끝날 수 있다. 각 내장 DRAM 매크로(20)의 내부 전원을 디스에이블하기 위해, 각 DRAM 매크로(20)는 "m" 전력 제어 신호를 수신한다. V_CTRL[1:n][1:m]로 표시된 신호 버스는 "n"개 다른 세트의 "m"개의 전력 제어 신호를 보유할 수 있거나, 또는 1세트의 'm" 전력 제어 신호를 보유할 수 있다. 적절한 전력 제어 신호 분포 구조의 선택을 이하 더 상세하게 설명한다.
상기 언급된 것같이, ACV는 다른 내장 DRAM 매크로(20)의 내부 전원에 의해 발생된 실제 출력 전압에 영향을 줄 수 있다. 일반적으로, 인접하는 매크로(20)는 ACV에 의해 현저하게 영향을 받지 않는 것으로 본 기술에서 숙련된 자에게 알려져 있다. 그러나, 사용되고 있는 기술 처리에 의거하여, ACV는 몇 개의 인접하는 매크로(20)에 현저하게 영향을 줄 수 없다. 즉, 인접하는 매크로(20)의 내부 전원의 출력 특성이 동일한 것으로 고려될 수 있다. ACV 정보는 특정 기술 처리를 위해 획득될 수 있고, 그룹에 포함시킬 매크로(20)의 적합한 수가 적절히 결정될 수 있다.
그러므로, ACV가 중요한 문제가 아닌 상황에서, 신호 버스 V_CTRL[1:n][1:m]은 모든 내장 DRAM 매크로(20)에 의해 수신된 1세트의 "m" 전력 제어 신호를 보유 한다. 이러한 예에서, 신호 버스는 V_CTRL[1:m]으로 칭해지고, 그룹(100)의 모든 매크로(20)는 그 출력 전압을 전압 테스트 라인V_LINE[1:m]에 병렬로 공급한다. 이 실시예는 공통 전력 제어 신호 테스트 구조라고 칭해질 수 있다.
본 발명의 공통 전력 제어 신호 테스트 구조 실시예의 구현 예가 도 4에 도시되어 있다. 도 4의 내장 DRAM 시스템에서, 4개의 그룹(200, 202, 204, 206)으로 조직화된 8개의 내장 DRAM 매크로(20)가 있다. 각 그룹(200, 202, 204, 206)은 2개의 내장 DRAM 매크로(20)를 포함한다. 각 내장 DRAM 매크로(20)는 각 내부 전원 회로 영역(22)에 VPP, VBLP, VCP 및 VBB 내부 전원이 있다. 그룹(200)은 내부 전원 회로 영역(22-201, 22-202)을 각각 갖는 DRAM 매크로(20-201, 20-202)을 포함한다. 그룹(202)은 내부 전원 회로 영역(22-221, 22-222)을 각각 갖는 DRAM 매크로(20-221, 20-222)를 포함한다. 그룹(204)은 내부 전원 회로 영역(22-241, 22-242)을 각각 갖는 DRAM 매크로(20-241, 20-242)를 포함한다. 그룹(206)은 내부 전원 회로 영역(22-261, 22-262)을 각각 갖는 DRAM 매크로(20-261, 20-262)를 포함한다. 도 4에 도시된 것같이, 각 그룹은 하나의 공통 세트의 양방향 전압 테스트 라인을 공유한다. 예를 들면, 그룹(200)은 VPP1, VBLP1, VCP1 및 VBB1 전압 테스트 라인을 갖는다. 공통 세트의 전력 제어 신호, VPP_INH, VBLP_INH, VCP_INH 및 VBB_INH는 각 내부 전원에 연결된다. 그러므로, 테스트 동안, 내장된 모든 DRAM 매크로(20)의 어느 하나 이상의 동일한 내부 전원은 대응하는 전력 제어 신호를 활성화하여 병렬로 디스에이블될 수 있다. 도 4의 공통 전력 제어 신호 테스트 구조의 장점은 모든 내장 DRAM 매크로(20)가 병렬로 테스트될 수 있다는 것이다.
그러므로, 도 4의 공통 전력 제어 신호 테스트 구조는 전체 20 테스트 패드에 대해, 대응하는 테스트 패드를 갖는 16 전압 테스트 라인과 4 전력 제어 신호만을 필요로 한다. 이 수는 64 테스트 패드의 최악의 경우의 시나리오보다 더 적다.
ACV가 개선된 프로세스 기술 등의 출력 전압에 영향을 줄 수 있는 상황에서, 2개의 인접하는 내장 DRAM 매크로(20)의 그룹 조차도 다른 출력 전압을 가질 수 있다. 그러므로, 각 내장 DRAM 매크로(20)의 전원의 더 미세한 제어 및 동조를 얻을 수 있도록 각 내장 DRAM 매크로(20)의 출력 전압을 테스트하는 것이 바람직할 수 있다. 그러므로 각 그룹 내에서, 하나의 내장 DRAM 매크로(20)의 내부 전원만이 인에이블되고, 그룹의 다른 내장 DRAM 매크로의 내부 전원이 디스에이블된다. 따라서, 각 그룹에 대해, 각 내장 DRAM 매크로(20)의 내부 전원을 디스에이블하기 위한 전용의 대응 세트의 전력 제어 신호가 있는 것이 바람직하다. 도 3을 참조하면, 이러한 제어 구조는 V_CTRL[1:n][1:m]로 표현된 "n' 세트의 "m" 전력 제어 신호 V_CTRL까지 가질 수 있다. 이 실시예는 선택적인 전력 제어 신호 테스트 구조로 칭해질 수 있다.
본 발명의 선택적인 전력 제어 신호 테스트 구조 실시예의 구현예가 도 5에 도시되어 있다. 도 5의 내장 DRAM 시스템에서, 4개의 그룹(300, 302, 304, 306)으로 조직화된 8개의 내장 DRAM 매크로(20)가 있다. 각 그룹(300, 302, 304, 306)은 2개의 내장 DRAM 매크로(20)를 포함한다. 각 내장 DRAM 매크로(20)는 각 내부 전원 회로 영역(22)에 VPP, VBLP, VCP 및 VBB 내부 전원을 가진다. 그룹(300)은 내부 전원 회로 영역(22-301, 22-302)을 각각 갖는 DRAM 매크로(20-301, 20-302)를 포함한 다. 그룹(302)은 내부 전원 회로 영역(22-321, 22-322)을 각각 갖는 DRAM 매크로(20-321, 20-322)를 포함한다. 그룹(304)은 내부 전원 회로 영역(22-341, 22-342)을 각각 갖는 DRAM 매크로(20-341, 20-342)를 포함한다. 그룹(306)은 내부 전원 회로 영역(22-361, 22-362)을 각각 갖는 DRAM 매크로(20-361, 20-362)를 포함한다. 도 5에 도시된 것같이, 각 그룹은 하나의 공통 세트의 양방향 전압 테스트 라인을 공유하고, 이것은 도 4의 구현을 위해 도시된 구성과 동일하다. 그룹당 2개의 내장 DRAM 매크로(20)를 가지고, 2세트의 전력 제어 신호가 요구된다. 도 5에 도시된 것같이, 전력 제어 신호 VPP_INH1, VBLP_INH1, VCP_INH1, VCP_INH1 및 VBB_INH1는 각 그룹의 제1 내장 DRAM 매크로(20)에 연결되고, VPP_INH2, VBLP_INH2, VCP_INH2, VCP_INH2 및 VBB_INH2는 각 그룹의 제2 내장 DRAM 매크로(20)에 연결된다. 테스트 동안, 각 그룹의 내장 DRAM 매크로(20)의 어느 하나 이상의 동일한 내부 전원이 병렬로 디스에이블될 수 있다. 그러므로, 바로 하나의 내부 전원이 공유된 전압 테스트 라인을 전용으로 사용한다.
도 5의 선택적인 전력 제어 신호 테스트 구조의 장점은 개별의 내장 DRAM 매크로(20)의 내부 전원이 테스트될 수 있다는 것이다. 각 그룹의 하나의 내장 DRAM 매크로(20)는 공통의 전압 테스트 라인을 전용으로 사용할 수 있기 때문에, 4개의 내장 DRAM 매크로(20)가 병렬로 테스트될 수 있다. 나머지 4개의 내장 DRAM 매크로(20)가 다음의 테스트 주기에서 테스트될 수 있다. 예를 들면, 처음의 테스트 주기에서, VPP_INH2, VBLP_INH2, VCP_INH2, VCP_INH2 및 VBB_INH2는 각 그룹의 제2 내장 DRAM 매크로(20)의 대응하는 내부 전원을 디스에이블하도록 활성화될 수 있 다. 예를 들면, 각 그룹의 좌측 내장 DRAM 매크로(20)는 그 내부 전압을 공유된 전압 테스트 라인에 공급할 수 있다. 다음의 테스트 주기에서, VPP_INH1, VBLP_INH1, VCP_INH1, VCP_INH1 및 VBB_INH1은 각 그룹의 제1 내장 DRAM 매크로(20)의 대응하는 내부 전원을 디스에이블하도록 활성화될 수 있다. 그래서, 각 그룹의 우측 내장 DRAM 매크로(20)는 그 내부 전압을 공유된 전압 테스트 라인에 공급할 수 있다.
도 5의 선택적인 전력 제어 신호 테스트 구조가 전체 24 테스트 패드를 필요로 하지만, 이 구조는 높은 테스트 유연성을 제공한다. 예를 들면, 도 5의 선택적인 전력 제어 신호 테스트 구조는 도 4의 공통 제어 신호 테스트 구조와 동일한 방식으로 제어될 수 있다. 효과적으로 1세트의 논리 전력 제어 신호가 있도록, 이것은 동일한 신호로 2세트의 전력 제어 신호를 구동함으로써 간단히 행해질 수 있다. 예를 들면, VPP_INH2는 VPP_INH1과 동일할 수 있다.
각 그룹의 하나의 내장 DRAM 매크로(20)의 내부 전원은 공통 전압 테스트 라인에 전용 액세스를 가질 수 있는 것으로 미리 서술되어 있다. 교호의 제어 구조에서, 각 그룹의 다른 내장 DRAM 매크로(20)에서의 다른 내부 전원이 동시에 테스트될 수 있다. 연결되어 있는 내부 전원을 디스에이블하기 위해 VPP_INH1, VCP_INH1, VBLP_INH2, VBB_INH2가 활성화되는 상황을 취한다. 좌측 내장 DRAM 매크로(20)는 디스에이블된 VPP와 VCP 전원을 가져서, 우측 내장 DRAM 매크로(20)가 VPP1 및 VCP1 라인에 전용으로 액세스하게 한다. 우측 내장 DRAM 매크로(20)는 디스에이블된 VBLP와 VBB 전원을 가져서, 좌측 내장 DRAM 매크로(20)가 VBLP1 및 VBB1 라인에 전용으로 액세스하게 한다. 본 기술에서 숙련된 자는 다른 조합이 얻어질 수 있는 것으로 이해한다.
도 4 및 5의 상기 서술된 실시예는 그룹의 동일한 내부 전원(즉, VPP 전원)가 동일한 전압 테스트 라인(즉, VPP1)을 공유하는 내장 DRAM 매크로 그룹을 도시한다. 다른 실시예에서, 각 내장 DRAM 매크로는 하나의 공통 전압 테스트 라인에 접속된 모든 내부 전원을 가질 수 있다. 이 실시예는 공통 전압 테스트 라인 테스트 구조라고 칭해질 수 있다.
도 6은 공통 전압 테스트 라인 테스트 구조의 구현 예를 나타낸다. 도 6의 내장 DRAM 시스템은 도 4 및 5에 이미 나타낸 것과 유사한다. 8개의 내장 DRAM 매크로(20)는 4개의 그룹(400, 402, 404, 406)으로 조직화되어 있다. 본 실시예에서, 하나의 그룹의 각 내장 DRAM 매크로(20)의 VPP, VBLP, VCP 및 VBB 내부 전원이 각각의 공통 전압 테스트 라인에 접속되어 있다. 그룹(400)은 내부 전원 회로 영역(22-401, 22-402)을 각각 갖는 DRAM 매크로(20-401, 20-402)를 포함한다. 그룹(402)은 내부 전원 회로 영역(22-421, 22-422)을 각각 갖는 DRAM 매크로(20-421, 20-422)를 포함한다. 그룹(404)은 내부 전원 회로 영역(22-441, 22-442)을 각각 갖는 DRAM 매크로(20-441, 20-442)를 포함한다. 그룹(406)은 내부 전원 회로 영역(20-461, 22-462)을 각각 갖는 DRAM 매크로(20-461, 20-462)를 포함한다.
도 6에 도시된 것같이, 좌측의 내장 DRAM 매크로(20)는 V_Line1에 접속된 모든 내부 전원 출력을 갖고, 우측의 내장 DRAM 매크로(20)는 V_Line2에 접속된 모든 내부 전원 출력을 갖는다. 즉, 각 그룹의 각 내장 DRAM 매크로(20)는 전용 전압 테스트 라인을 갖는다. 공통 세트의 전력 제어 신호 VPP_INH, VCP_INH, VBLP_INH, VBB_INH는 모든 내장 DRAM 매크로(20)의 각 내부 전원에 연결되고, 도 4의 실시예에 나타낸 것과 동일한 구조를 갖는다. 도시된 실시예에서, 각 내장 DRAM 매크로(20)의 하나의 전원만이 병렬로 테스트될 수 있다. 예를 들면, VPP 전원을 테스트하기 위해, 모든 내장 DRAM 매크로(20)의 대응하는 내부 전원을 디스에이블하기 위해 VCP_INH, VBLP_INH, VBB_INH가 활성화된다. 이 특정 실시예에서, 12개의 테스트 패드만이 요구된다.
각 전원의 출력이 각 내부 전원에 직접 접속된다. 그러므로, 더 많은 조정이 없이, 전압 테스트 라인을 통해 서로 단순히 연결된 모든 출력을 가지므로, 통상의 동작 동안 모든 내부 전원이 함께 물리적으로 단락되는 상황을 가져 온다. 따라서, 도 6에 도시된 실시예는 전압 테스트 라인으로부터 내부 전원을 분리하기 위해, 전압 테스트 라인(즉, V_Line1)으로의 접속과 내부 전원 사이의 라인에서 분리 수단을 필요로 한다. 즉, 분리 수단은 추가의 선택 신호에 의해 제어가능한, 게이트 트랜지스터로 구현된 4:1 멀티플렉서로서 기능한다. 전력 제어 신호와의 조합에서, 내부 전원와 게이트 트랜지스터의 임의의 조합이 온 또는 오프로 될 수 있다. 필요하면, 제어 신호는 게이트 트랜지스터를 오버(over)구동하기 위해 통상의 전압 레벨보다 더 높거나 낮게 설정될 수 있다. 이러한 변경의 구현은 본 기술에서 숙련된 자에게 잘 알려져 있을 것이다.
본 기술에서 숙련된 자는 이전에 도시되고 설명된 테스트 구조 실시예를 조합하여 더 많은 실시예들이 얻어질 수 있는 것으로 이해한다. 예를 들면, 도 6의 공통 전압 테스트 라인 테스트 구조는 하나의 전압 테스트 라인에 연결된 그룹에서 모든 내부 전원을 가질 수 있지만, 그룹에서 각 내장 DRAM 매크로(20)의 내부 전원을 제어하기 위해, 2세트의 전력 제어 신호가 사용될 수 있다.
본 발명의 이전에 서술된 실시예는 서브-시스템으로서 내장 DRAM 매크로를 사용한다. 그러나, 임의의 유형의 집적된 서브-시스템이 사용될 수 있다. 또한, 동일한 유형의 서브-시스템 대신에 다른 유형의 서브-시스템의 조합이 함께 그룹이 될 수 있다.
본 발명의 상기 서술된 실시예들은 단지 일예로 의도된 것이다. 첨부된 청구범위에 의해서만 정의된 본 발명의 범위를 벗어나지 않고 본 기술에서 숙련된 자에 의해 특정 실시예에 대체, 변경 및 변형이 효과적으로 행해질 수 있다.

Claims (21)

  1. 2개의 전원에 연결된 양방향 전압 테스트 라인;및
    2개의 내부 전원 중 적어도 하나를 디스에이블하는 전력 제어 신호를 포함하는, 2개의 내부 전원을 갖는 시스템용 전원 테스트 구조.
  2. 청구항 1에 있어서,
    상기 2개의 내부 전원은 동일한 내부 전압을 발생하도록 구성되어 있는, 전원 테스트 구조.
  3. 청구항 2에 있어서,
    상기 2개의 내부 전원의 각각은 제1 및 제2 서브-시스템에 통합되어 있는, 전원 테스트 구조.
  4. 청구항 1에 있어서,
    상기 전력 제어 신호는 상기 2개의 내부 전원을 동시에 디스에이블하는, 전원 테스트 구조.
  5. 청구항 1에 있어서,
    상기 전력 제어 신호는 상기 2개의 내부 전원 중 하나를 디스에이블하고, 다 른 전력 제어 신호는 상기 2개의 내부 전원 중 다른 하나를 디스에이블하는, 전원 테스트 구조.
  6. 청구항 1에 있어서,
    상기 2개의 내부 전원은 다른 내부 전압을 발생하도록 구성되어 있는, 전원 테스트 구조.
  7. 청구항 6에 있어서,
    상기 2개의 내부 전원은 서브-시스템에 통합되어 있는, 전원 테스트 구조.
  8. 청구항 7에 있어서,
    상기 전력 제어 신호는 상기 2개의 내부 전원 중 하나를 디스에이블하고, 다른 전력 제어 신호는 상기 2개의 내부 전원 중 다른 하나를 디스에이블하는, 전원 테스트 구조.
  9. 청구항 8에 있어서,
    적어도 하나의 선택 신호에 따라서 양방향 전압 테스트 라인에 2개의 내부 전원중 하나를 선택적으로 연결하는 분리 수단을 더 포함하는, 전원 테스트 구조.
  10. 복수의 서브-시스템(상기 복수의 서브-시스템의 각각은 내부 전압을 공급하 기 위한 내부 전원을 가짐);
    복수의 전압 테스트 라인(상기 복수의 전압 테스트 라인의 각각은 서브-시스템의 대응하는 그룹으로부터 내부 전압을 수신함); 및
    서브-시스템의 대응하는 그룹의 내부 전원 중 적어도 하나를 디스에이블하는 전력 제어 신호를 포함하는, 전원 테스트 구조.
  11. 청구항 10에 있어서,
    상기 복수의 서브-시스템의 각각은 제2 내부 전압을 공급하는 제2 내부 전원을 갖는, 전원 테스트 구조.
  12. 청구항 11에 있어서,
    서브-시스템의 대응하는 그룹으로부터 제2 내부 전압을 수신하는 복수의 제2 전압 테스트 라인; 및
    복수의 서브-시스템의 제2 내부 전원을 디스에이블하는 제2 전력 제어 신호를 더 포함하는, 전원 테스트 구조.
  13. 청구항 11에 있어서,
    상기 전력 제어 신호는 상기 복수의 서브-시스템의 내부 전원을 디스에이블하고, 제2 전력 제어 신호는 상기 복수의 서브-시스템의 제2 내부 전원을 디스에이블하는, 전원 테스트 구조.
  14. 청구항 11에 있어서,
    상기 전력 제어 신호는 서브-시스템의 각각의 대응하는 그룹에서 하나의 서브-시스템의 내부 전원을 디스에이블하고, 상기 제2 전력 제어 신호는 서브-시스템의 각각의 대응하는 그룹의 하나의 서브-시스템의 제2 내부 전원을 디스에이블하는, 전원 테스트 구조.
  15. 청구항 13에 있어서,
    서브-시스템의 각각의 대응하는 그룹에서 다른 서브-시스템의 내부 전원을 디스에이블하는 제3 전력 제어 신호;및
    서브-시스템의 각각의 대응하는 그룹에서 다른 서브-시스템의 제2 내부 전원을 디스에이블하는 제4 전력 제어 신호를 더 포함하는, 전원 테스트 구조.
  16. 청구항 11에 있어서,
    서브-시스템의 각각의 그룹은 하나의 서브-시스템을 포함하는, 전원 테스트 구조.
  17. 청구항 11에 있어서,
    복수의 전압 테스트 라인의 각각은 하나의 대응하는 서브-시스템으로부터 내부 전압과 제2 내부 전압을 수신하고,
    상기 전원 테스트 구조는, 복수의 서브-시스템의 제2 내부 전원을 디스에이블하는 제2 전력 제어 신호를 더 포함하는, 전원 테스트 구조.
  18. 청구항 17에 있어서,
    복수의 서브-시스템의 각각은 적어도 하나의 선택 신호에 따라서 대응하는 전압 테스트 라인에 내부 전압과 제2 내부 전압 중 하나를 선택적으로 연결하는 분리 수단을 포함하는, 전원 테스트 구조.
  19. 청구항 1 내지 10 중 어느 한 항에 있어서,
    상기 내부 전원은 시스템 또는 적어도 하나의 서브-시스템에 포함되어 있는, 전원 테스트 구조.
  20. 청구항 19에 있어서,
    상기 내부 전원은 데이터 처리 장치에서 사용하기 위한 것인, 전원 테스트 구조.
  21. 청구항 20에 있어서,
    상기 데이터 처리 장치는 동적 랜덤 액세스 메모리, 플래시 메모리, 정적 랜덤 액세스 메모리 및 프로세서를 포함하는, 전원 테스트 구조.
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