JP4549628B2 - メモリ回路試験システム、半導体装置及びメモリ試験方法 - Google Patents
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Description
本発明は、メモリ回路試験システム、半導体装置及びメモリ試験方法に関し、詳しくは、複数のメモリ回路と、そのメモリ回路の機能テストを行う試験回路とを同一チップ上に搭載してなるメモリ回路試験システム、半導体装置及びメモリ試験方法に関する。
近年、半導体集積回路装置(LSI)、例えばASIC(Application Specific IC)等は高集積化及び高機能化に伴い、1つのチップ上にロジック回路と共に複数の大容量メモリ回路が搭載されるようになってきている。このような半導体装置では、ロジック回路とメモリ回路との間の転送レート(単位時間当たりの転送データ量)を従来の半導体装置におけるそれよりも高くすることができる。
半導体装置は、その出荷に先立ってロジック回路及びメモリ回路が正常に動作しているか否かをテストする動作試験が実施される。これらロジック回路及びメモリ回路は、その各々が多数の論理ゲートを有する機能ブロック単位の回路から構成されている。このため、特定の機能ブロック回路について試験を行った場合にその半導体装置の出力状態は、試験対象以外の機能ブロック回路の状態によっても影響される。又、半導体装置の集積度の向上ペースは年々速まっており、半導体装置の多機能化に従って、そこに搭載されるメモリ回路の数は増大し、特に機能ブロック回路がメモリ回路である場合にその試験は極めて複雑化してきている。
そこで、これら複数のメモリ回路を搭載した半導体装置の動作試験を実施する方法として、外部から直接メモリ回路をアクセスしてその試験を実施する方法が考えられる。しかし、メモリ回路の入出力端子がロジック回路に接続されているため、半導体装置の外部からメモリ回路の入出力を行うことが容易でないこと、或いは、試験端子数が増加すること等の問題が生じていた。
そのため、半導体装置に搭載されるメモリ回路の機能テストを容易化する手段として、近年、半導体装置に内蔵されてメモリ回路の試験を同回路内で実施し、その試験結果を外部に出力する組み込み自己試験(BIST(Build In Self Test))手段が提案され、実用化されている。
通常、同一チップに複数のメモリ回路を搭載した場合、試験(BIST)回路は各メモリ回路に1対1で搭載される。即ち、各メモリ回路の試験を実施する試験回路を各々設けることにより、各メモリ回路に対する試験の精度を十分確保することができる構成となっている。
背景技術
図10は、試験回路とメモリ回路との接続例を示すブロック図である。尚、例として、ここでは試験対象とするメモリをDRAM(Dynamic Random Access Memory)としている。試験回路10及びメモリ回路(DRAMマクロ)11にはクロック信号CLKが供給される。また、試験回路10にはテストビット(制御信号)TBが入力される。従って、複数組の試験回路10とメモリ回路11とが同一チップ上に搭載され、これら全てのメモリ回路11に対し同時に試験が開始され、その試験結果を対応する各々の試験回路10で判定する。
試験回路10は、テストビットTBに応答して生成したコマンド制御信号、アドレス信号、及び書き込みデータ(ライトデータ)を、対応するメモリ回路11に出力する。又、試験回路10では、メモリ回路11から読み出される期待値データ(図示略)が生成される。そして、試験回路10の比較判定回路(図示略)は、メモリ回路11から読み出したセル情報を持つ読み出しデータ(リードデータ)と前記期待値データとを比較判定し、その判定信号を外部へ出力する。
ところで、メモリとしてのDRAMはデータの再書き込み動作、即ちリフレッシュ動作を所定時間毎に行うことにより、DRAMに書き込まれたデータを維持可能となる。従って、このリフレッシュ動作は、DRAMに格納されたデータが維持される時間内に実施する必要がある。そこで、上記したような試験回路10では、前記リフレッシュ動作を必要とするDRAM等においてそのデータ保持時間を検証するための試験として、リフレッシュ試験が行われる。
図11は、リフレッシュ試験を説明するフローチャートである。
さて、試験回路10にクロック信号CLKが供給されるとリフレッシュ試験が開始される(ステップS10)。すると、試験回路10及びメモリ回路(DRAMマクロ)11が初期化され(ステップS20,ステップS30)、メモリ回路11の全てのメモリセルに対してデータの書き込み動作が行われる(ステップS40)。
ステップS40にて全てのメモリセルに対するデータの書き込み動作が終了すると、試験回路10からメモリ回路11へのアクセス(読み出し動作)が所定の時間禁止されたウェイトとなる(ステップS50)。このメモリ回路11へのアクセスを禁止する時間、即ちウェイト(ステップS50)の時間は、メモリ回路11のデータ保持時間と等しく設定され、このデータ保持時間はリフレッシュ試験時間tREF(リフレッシュ間隔)に相当する。
その後、メモリ回路11へのアクセスを再開して、当該メモリ回路11からデータを読み出し、その読み出しデータと前記比較判定回路で生成される期待値データとを比較することにより、ステップS40での書き込みデータが保持されているか否かを判定する(ステップS60)。
そして、その判定信号を保持、或いは出力する(ステップS70)。
上記したように、リフレッシュ試験時間tREFはメモリ回路11へのアクセスを所定時間禁止することで実施され、このアクセスを禁止する手段として、例えば以下の二つの手段がある。
第一の手段として、試験回路10に供給されるクロック信号CLKを止めることである。図12は、リフレッシュ試験の遷移図を示す。
この方法では、ステップS40にてメモリ回路11へのデータの書き込みを終えた後、クロック信号CLKの供給を停止することによりメモリ回路11へのアクセスを禁止する。そして、試験回路10及びメモリ回路11にクロック信号CLKを再び供給することにより、メモリ回路11へのアクセスを再開してウェイト(ステップS50)を終了する。
第二の手段として、試験回路10に入力されるテストビットTBから、当該試験回路10をウェイト(ステップS50)に制御するウェイト信号Waitを生成することである。図13に、テストビットTBにウェイト信号Waitを用いた場合のリフレッシュ試験の遷移図を示す。
この方法では、図13に示すように、試験回路10は、ステップS40にてメモリ回路11へのデータの書き込みを終えると、Hレベルのウェイト信号Waitに応答してウェイト(ステップS50)となる。その後、試験回路10はLレベルのウェイト信号Waitに応答してウェイト(ステップS50)を終了する。
図14は、ウェイト(ステップS50)を示すフローチャートである。尚、図14に示す動作記述は、ハードウェア記述言語(VHDL(Very High Speed IC−Hardware Description Language))に準拠している。
さて、ウェイト(ステップS50)となると、試験回路10では、当該試験回路10及びメモリ回路11にクロック信号CLKが供給されているか否かを判定する(ステップS51)。
次いで、クロック信号CLKが保持される状態で、ウェイト信号WaitがHレベル、或いはLレベルのいずれの状態にあるかを判定する(ステップS52)。このとき、ウェイト信号WaitがHレベルにある場合、試験状態はウェイト(ステップS50)のまま維持される。一方、ウェイト信号WaitがLレベルにある場合、ウェイト(ステップS50)を終了する。
ところで、通常、同一チップ上に搭載される複数のメモリ回路は、そこに搭載されるロジック回路の仕様に従って、大きさの相違するアドレス空間(メモリ容量)を持つ。
図15は、例として、同一チップ上に2組の試験回路12a,12bとメモリ回路(DRAMマクロ)13a,13bとを搭載したときのリフレッシュ試験の遷移図を示す。ここでは、メモリ回路13a,13bのアドレス空間をそれぞれNa,Nb(Na<Nb)とする。
さて、メモリ回路13aへの書き込み動作が終了すると同時に、ウェイト信号WaitをHレベルにすると、試験回路12aはこのHレベルのウェイト信号Waitに応答してウェイトとなる。このとき、メモリ回路13a,13bのアドレス空間Na,Nbは相違するため、各メモリ回路13a,13bへデータを書き込む時間に差が生じる。つまり、メモリ回路13bへの書き込み動作は継続して行われる。
次いで、メモリ回路13bへの書き込み動作が終了すると、試験回路12bは、前記Hレベルのウェイト信号Waitに応答してウェイトとなる。
その後、メモリ回路13bのリフレッシュ試験時間tREF−bを経て、ウェイト信号WaitをLレベルにすることにより、試験回路12a,12bのウェイトを同時に終了する。従って、メモリ回路13aのリフレッシュ試験時間tREF−aは、メモリ回路13bのリフレッシュ試験時間tREF−bより長くなる。
メモリ回路13a,13bは同一形状のセルにて構成されるため、それらのデータ保持時間は同一となる。従って、両試験回路12a,12bがウェイトするリフレッシュ試験時間を同じにしなければならない。
しかしながら、上記したようにメモリ回路13a,13bのアドレス空間Na,Nbが相違する場合(Na<Nb)、テスト回路12a,12bによるリフレッシュ試験時の基本サイクル時間をRcとすると、その書き込み時間には((Nb−Na)*Rc)の時間差が生じる。
従って、従来の試験回路12a,12bでは、メモリ回路13aのリフレッシュ試験時間tREF−aは、メモリ回路13bのリフレッシュ試験時間tREF−bに比べ((Nb−Na)*Rc)の時間だけ過剰試験となる。このため、メモリ回路13aのデータ保持時間を検証することができないという問題があった。
本発明の目的は、同一チップ上に搭載される複数個のメモリのリフレッシュ試験を共通の制御信号で実現し、且つリフレッシュ試験の過剰試験を防止し得るメモリ回路試験システムを提供することにある。
発明の開示
本発明の第1の態様において、メモリ回路試験システム、半導体装置及びメモリ試験方法が提供される。複数のメモリ回路と、前記複数のメモリ回路に対応して設けられた複数の試験回路であって、各試験回路はそれぞれ対応する前記メモリ回路にデータを書き込む第1の試験ステイトユニットと、解除信号が入力されるまで待機する第2の試験ステイトユニットと、前記各メモリ回路からデータを読み出す第3の試験ステイトユニットを順次実行させる、メモリ回路試験システムにおいて、前記第2の試験ステイトユニットは、前記複数の試験回路の全てが前記第1の試験ステイトユニットを終了するまで各対応するメモリ回路にリフレッシュ動作を実施させるリフレッシュユニットを備えた。
本発明の第2の態様において、メモリ回路試験システム、半導体装置及びメモリ試験方法が提供される。複数のメモリ回路と、前記複数のメモリ回路に対応して設けられた複数の試験回路であって、各試験回路はそれぞれ対応する前記メモリ回路にデータを書き込む第1の試験ステイトと、解除信号が入力されるまで待機する第2の試験ステイトと、前記各メモリ回路からデータを読み出す第3の試験ステイトを順次実行する、半導体装置において、前記第2の試験ステイトは、前記複数の試験回路の全てが前記第1の試験ステイトを終了するまで各対応するメモリ回路にリフレッシュ動作を実施させるリフレッシュ手段を備えた。
本発明の第3の態様において、メモリ回路試験システム、半導体装置及びメモリ試験方法が提供される。複数のメモリ回路をそれぞれに対応して設けられた複数の試験回路にて試験するメモリ試験方法であって、前記複数の試験回路は、それぞれ対応する前記メモリ回路にデータを書き込む第1の試験ステイトと、前記複数の試験回路の全てが前記第1の試験ステイトを終了するまで各対応するメモリ回路にリフレッシュ動作を実施させた後、解除信号が入力されるまで待機する第2の試験ステイトと、前記各メモリ回路からデータを読み出す第3の試験ステイト、を順次実行する。
発明を実施するための最良の形態
以下、本発明をメモリ回路試験システムに具体化した第一実施形態を図1〜図4に従って説明する。
図1は、半導体装置の概略平面図である。
半導体装置1はDRAM混載ロジックLSIであって、そのチップ2上には、第1及び第2ロジック回路3a,3bとともに、複数組(例として、図1では2組)の第1及び第2メモリ回路4a,4b及び第1及び第2試験回路5a,5bが形成されている。尚、例として、本実施形態では試験対象とするメモリをSDRAM(Synchronous Dynamic Random Access Memory)とする。又、第1及び第2メモリ回路4a,4bは、大きさの相違するアドレス空間(メモリ容量及び語構成で決まる)を持ち、例えば、各メモリ回路4a,4bのアドレス空間をそれぞれNa,Nb(Na<Nb)とする。
図2は、同一チップ2上に2組の第1及び第2メモリ回路(DRAMマクロ)4a,4bと第1及び第2試験回路5a,5bとの接続例を示すブロック図である。
各試験回路5a,5b及びメモリ回路4a,4bには、半導体装置1に接続されたテスト装置(図示略)から共通のクロック信号CLKが供給される。又、各試験回路5a,5bには、前記テスト装置から共通のテストビット(制御信号)TBが入力される。テストビットTBは後述するウェイト信号Waitを含む複数の信号からなる。従って、各メモリ回路4a,4bに対し同時に試験を開始し、その試験結果を対応する試験回路5a,5bで判定する。
各試験回路5a,5bは、テストビットTBに応答して生成したコマンド制御信号、アドレス信号、及び書き込みデータ(ライトデータ)を、対応するメモリ回路4a,4bに出力する。又、各試験回路5a,5bでは、各メモリ回路4a,4bから読み出される期待値データ(図示略)が生成される。そして、各試験回路5a,5bの比較判定回路(図示略)は、各メモリ回路4a,4bから読み出したセル情報を持つ読み出しデータ(リードデータ)と前記期待値データとを比較判定し、その判定信号を外部へ出力する。
図3は、試験の状態を示すフローチャートである。尚、図3に示す動作記述は、ハードウェア記述言語(VHDL(Very High Speed IC−Hardware Description Language))に準拠している。
試験は、第1の試験ステイトとしてのDRAMライト(ステップS1)と、第2の試験ステイトとしてのウェイト(ステップS2)と、第3の試験ステイトとしてのDRAMリード(判定)(ステップS3)とからなる。
DRAMライト(ステップS1)では、各試験回路5a,5bは、生成した書き込みデータを各メモリ回路4a,4bのメモリセルに書き込む。
各試験回路5a,5bは、全てのメモリセルにデータを書き込んだ後、前記テストビット(制御信号)TBに含まれるウェイト信号Waitに応答して、その動作状態をそれぞれウェイト(ステップS2)へ遷移する。
ウェイト(ステップS2)は、ウェイト信号Waitにより各試験回路5a,5bからメモリ回路4a,4bへのアクセス(読み出し動作)が禁止される状態である。
詳述すると、DRAMライト(ステップS1)にて各メモリ回路4a,4bへの書き込み動作が終了すると、各試験回路5a,5bは、Hレベルのウェイト信号Waitに応答してメモリ回路4a,4bへのアクセスが禁止されたウェイト(ステップS2)となる。この状態からウェイト信号WaitをLレベルにすると、メモリ回路4a,4bへのアクセスが再開されてウェイト(ステップS2)を終了し、その動作状態をそれぞれDRAMリード(ステップS3)へ遷移する。
DRAMリード(ステップS3)では、メモリ回路4a,4bから読み出したデータと、試験回路5a,5bにて生成される期待値データとを前記比較判定回路にて比較する。そして、DRAMライト(ステップS1)での書き込みデータが保持されているか否かを判定する。
又、各試験回路5a,5bには、ウェイト(ステップS2)にて、所定の条件が満たされるとき、メモリ回路4a,4bにリフレッシュ動作を実行させる機能を持つ。尚、本実施形態では、ウェイト(ステップS2)は、図3に示すようにステップS21,ステップS22及びステップS23を有するループ・フローにて構成される。即ち、各試験回路5a,5bは、メモリ回路4a,4bにリフレッシュコマンドREFを発行する手段(ステップS22)を持つ。
次に、ウェイト(ステップS2)での動作を、図3のループ・フローを参照しながら説明する。
前記したように、DRAMライト(ステップS1)にてメモリ回路4a,4bへの書き込み動作が終了すると、Hレベルのウェイト信号Waitに応答して、試験回路5a,5bはウェイト(ステップS2)に制御される。
次いで、試験回路5a,5b及びメモリ回路4a,4bに、クロック信号CLKが供給されているか否かを判定する(ステップS21)。
クロック信号CLKが供給される場合、試験回路5a,5bはリフレッシュコマンドREFを発行し(ステップS22)、そのリフレッシュコマンドREFを受けたメモリ回路4a,4bは、メモリセルをリフレッシュする。
そして、ウェイト信号WaitがHレベル、或いはLレベルのいずれにあるかを判定する(ステップS23)。このとき、ウェイト信号WaitがLレベルのとき、試験回路5a,5bはウェイト(ステップS2)を終了して、DRAMリード(ステップS3)に遷移する。
一方、ウェイト信号WaitがHレベルの時、試験回路5a,5bはウェイトに維持される。そして、ステップS22において、再度リフレッシュコマンドREFを受けることにより、当該メモリ回路4a,4bは、リフレッシュ動作を継続する。即ち、リフレッシュ動作が開始されたメモリ回路4a,4bに対して、クロック信号CLKが保持され、且つウェイト信号WaitがHレベルに保持される間、リフレッシュ動作が行われる。
図4は、リフレッシュ試験の遷移図である。
さて、第1及び第2試験回路5a,5b及び第1及び第2メモリ回路4a,4bにクロック信号CLKを供給して試験が開始されると、前記DRAMライト(ステップS1)にて、各試験回路5a,5bは、メモリ回路4a,4bにデータを書き込む。
次いで、第1メモリ回路4aへの書き込み動作が終了すると、第1試験回路5aは、Hレベルのウェイト信号Waitに応答してウェイト(ステップS2)となる。
このとき、第1及び第2メモリ回路4a,4bのアドレス空間(メモリ容量)Na,Nbの大きさが相違するため(Na<Nb)、各メモリ回路4a,4bに対するデータの書き込み時間には、((Nb−Na)*Re)の時間差が生じる。尚、Rcは各メモリ回路4a,4bのリフレッシュ試験の基本サイクル時間である。このため、図4に示すように、第1メモリ回路4aへの書き込み動作が終了した後も、第2メモリ回路4bへの書き込み動作が終了するまで、クロック信号CLKは両メモリ回路4a,4bに供給される。
従って、第1試験回路5aはリフレッシュコマンドREFを発行し、第1メモリ回路4aにリフレッシュ動作を実行させる。
次いで、第2メモリ回路4bへの書き込み動作が終了すると、前記テスト装置はクロック信号CLKの供給を停止する。すると、第1試験回路5aは、第1メモリ回路4aへのリフレッシュコマンドREFを停止し、第1メモリ回路4aのリフレッシュ動作は終了する。
そして、前記テスト装置は、第1及び第2メモリ回路4a,4bのデータ保持時間、即ち第1及び第2メモリ回路4a,4bのリフレッシュ試験時間tREF経過後、クロック信号CLKの供給を再開するとともにウェイト信号WaitをLレベルにする。そして、それらに応答した第1及び第2試験回路5a,5bは、前記DRAMリード(ステップS3)にて各々の書き込みデータが保持されているか否かを判定し、その判定結果を出力する。
次に、本発明の第一実施形態のメモリ回路試験システム、半導体装置及びメモリ試験方法の特徴を以下に記載する。
(1)第1試験回路5aがウェイト(ステップS2)となると、当該第1試験回路5aは第1メモリ回路4aにリフレッシュコマンドREFを発行する。すると、第1メモリ回路4aは、第2試験回路5bがウェイト(ステップS2)となるまで、メモリセルをリフレッシュする。即ち、第1メモリ回路4aのメモリセルは、第2メモリ回路4bへの書き込み終了時までリフレッシュされるため、第1及び第2のメモリ回路4a,4bのリフレッシュ試験時間tREFは同一となる。このため、第1メモリ回路4aのリフレッシュ試験時間tREFの過剰試験を防止することができる。従って、複数のメモリ(DRAM)に対して、精度の高いリフレッシュ試験を同時に実施することが可能となり、半導体装置の出荷前にメモリのデータ保持時間を正確に検証することができる。
(2)第1及び第2試験回路5a,5bに入力するウェイト信号Waitを共通とした。即ち、複数のメモリ(DRAM)に対するリフレッシュ試験を共通の制御信号で実現できるため、その配線面積を小さくすることができる。
(3)又、第1及び第2試験回路5a,5bに入力するウェイト信号Waitを共通としたことにより、第1及び第2メモリ回路4a,4bに対して試験を同時に行うことができる。従って、試験時間の短縮を図ることができる半導体装置を提供することができる。
(4)試験対象とするメモリ回路4a,4bをSDRAMに具体化したため、メモリ回路4a,4bはクロック信号CLKと同期して動作するため、高速動作試験可能となる。
以下、本発明をメモリ回路試験システムに具体化した第二実施形態を図5及び図6に従って説明する。
尚、本実施の形態は、第一実施形態における第1及び第2試験回路5a,5bの構成を一部変更して、図3で説明した試験のウェイト(ステップS2)におけるステップS22を変更したものである。従って、同一の構成部分には同一名称及び同一符号を付して詳細な説明を一部省略する。
図5は、半導体装置の概略平面図である。
半導体装置1のチップ2上には、ロジック回路3a,3bとともに、複数組(例として、図5では2組)の第1及び第2メモリ回路6a,6b及び第1及び第2試験回路7a,7bが形成されている。尚、例として、本実施形態では試験対象とするメモリをSDRAMとする。又、第1及び第2メモリ回路6a,6bは、大きさの相違するアドレス空間を持ち、例えば、各メモリ回路6a,6bのアドレス空間をそれぞれNa,Nb(Na<Nb)とする。
このように、同一チップ2上に2組の第1及び第2メモリ回路(DRAMマクロ)6a,6bと、第1及び第2試験回路7a,7bとを搭載した場合、その接続例は図2のブロック図に示すようになる。従って、第一実施形態と同じく各メモリ回路6a,6bに対し同時に試験を開始し、その試験結果を対応する試験回路7a,7bで判定する。
図6は、試験の状態を示すフローチャートである。尚、図6に示す動作記述は、ハードウェア記述言語VHDLに準拠している。
各試験回路7a,7bによる試験は、前記DRAMライト(ステップS1)と、ウェイト(ステップS2)と、DRAMリード(判定)(ステップS3)とを含む。
又、各試験回路7a,7bは、ウェイト(ステップS2)にて、所定の条件が満たされるとき、対応するメモリ回路6a,6bにリフレッシュ動作を実行させる機能を持つ。尚、本実施形態では、ウェイト(ステップS2)は、図6に示すようにステップS21と、ステップS221〜ステップS224と、ステップS23とを有するループ・フローにて構成される。即ち、各試験回路7a,7bは、対応するメモリ回路6a,6bにリフレッシュ動作を実行させる手段(ステップS221〜S224)を持つ。
次に、ウェイト(ステップS2)での動作を、図6のループ・フローを参照しながら説明する。
前記したように、DRAMライト(ステップS1)にて第1及び第2メモリ回路6a,6bへの書き込み動作が終了すると、Hレベルのウェイト信号Waitに応答して、第1及び第2試験回路7a,7bはウェイト(ステップS2)に制御される。
次いで、各試験回路7a,7b及びメモリ回路6a,6bに、クロック信号CLKが供給されているか否かを判定する(ステップS21)。
クロック信号CLKが供給される場合、各試験回路7a,7bは、対応するメモリ回路6a,6bにアクティブコマンドACTを発行するとともに、インクリメントしたアドレスADDを発行する(ステップS221)。
そして、各試験回路7a,7bは、対応するメモリ回路6a,6bに対してプリチャージコマンドPREを発行する(ステップS222)。すると、当該メモリ回路6a,6bは、前記アドレスADDのメモリセルをリフレッシュする。
次いで、ステップS221にてインクリメントされたアドレスADDが、試験回路7a,7bに記憶される最大アドレス値ADD_MAXを越えているか否かを判定する(ステップS223)。
アドレスADDが最大アドレス値ADD_MAXを越えている場合、前記アドレスADDには最小アドレス値としての‘0’を入力する(ステップS224)。
そして、クロック信号CLKが供給された状態で、ウェイト信号WaitがHレベル、或いはLレベルのいずれにあるかを判定する(ステップS23)。このとき、ウェイト信号WaitがLレベルのとき、試験回路7a,7bはウェイト(ステップS2)を終了して、DRAMリード(ステップS3)に移行する。
一方、ウェイト信号WaitがHレベルの時、試験回路7a,7bはウェイトに維持される。そして、ステップS221及びステップS222において、インクリメントされたアドレスADDが再度発行されることにより、当該メモリ回路6a,6bは、リフレッシュ動作を継続する。即ち、リフレッシュ動作が開始されたメモリ回路6a,6bに対して、クロック信号CLKが保持され、且つウェイト信号WaitがHレベルに保持される間、リフレッシュ動作が行われる。
従って、上記のような第1及び第2試験回路7a,7bによる試験において、リフレッシュ試験が実施される場合に、その遷移図は前記第一実施形態における図4に示すようになる。つまり、第1メモリ回路6aは、第2メモリ回路6bへの書き込みが終了するまでメモリセルをリフレッシュする。そして、第2メモリ回路6bへの書き込みが終了するとともにクロック信号CLKを停止して、第1及び第2メモリ回路6a,6bのリフレッシュ試験時間tREFを同一時間に実施した後、対応する試験回路7a,7bは、書き込みデータが保持されているか否かの判定結果を出力する。
次に、本発明の第二実施形態のメモリ回路試験システム、半導体装置及びメモリ試験方法の特徴を以下に記載する。
リフレッシュコマンドREFに応答する機能を備えていないメモリ回路6a,6bについてリフレッシュ試験を実施した場合、前記第一実施形態と同様な効果を奏することができる。そして、メモリ回路6a,6bに、リフレッシュコマンドREFに応答する機能を備えていないため、チップ2上に搭載可能なロジック回路3a,3bの面積を大きくすることができる。
以下、本発明をメモリ回路試験システムに具体化した第三実施形態を図7及び図8に従って説明する。
尚、本実施の形態は、第一実施形態における第1及び第2試験回路5a,5bの構成を一部変更して、図3で説明した試験のウェイト(ステップS2)におけるステップS22を変更したものである。従って、同一の構成部分には同一名称及び同一符号を付して詳細な説明を一部省略する。
図7は、半導体装置の概略平面図である。
半導体装置1のチップ2上には、ロジック回路3a,3bとともに、複数組(例として、図7では2組)の第1及び第2メモリ回路8a,8b及び第1及び第2試験回路9a,9bが形成されている。尚、例として、本実施形態では試験対象とするメモリをSDRAMとする。又、第1及び第2メモリ回路8a,8bは、大きさの相違するアドレス空間を持ち、例えば、各メモリ回路8a,8bのアドレス空間をそれぞれNa,Nb(Na<Nb)とする。
このように、同一チップ2上に2組の第1及び第2メモリ回路(DRAMマクロ)8a,8bと、第1及び第2試験回路9a,9bとを搭載した場合、その接続例は図2のブロック図に示すようになる。従って、第一実施形態と同じく各メモリ回路8a,8bに対し同時に試験を開始し、その試験結果を対応する試験回路9a,9bで判定する。
図8は、試験の状態を示すフローチャートである。尚、図8に示す動作記述は、ハードウェア記述言語VHDLに準拠している。
各試験回路9a,9bによる試験は、前記DRAMライト(ステップS1)と、ウェイト(ステップS2)と、DRAMリード(判定)(ステップS3)とを含む。
又、各試験回路9a,9bは、ウェイト(ステップS2)にて、所定の条件が満たされるとき、対応するメモリ回路8a,8bにリフレッシュ動作を実行させる機能を持つ。尚、本実施形態では、ウェイト(ステップS2)は、図8に示すようにステップS21と、ステップS225〜ステップS228と、ステップS23とを有するループ・フローにて構成される。即ち、各試験回路9a,9bは、対応するメモリ回路8a,8bにリフレッシュ動作を実行させる手段(ステップS225〜S228)を持つ。
次に、ウェイト(ステップS2)での動作を、図8のループ・フローを参照しながら説明する。
前記したように、DRAMライト(ステップS1)にて第1及び第2メモリ回路8a,8bへの書き込み動作が終了すると、Hレベルのウェイト信号Waitに応答して、第1及び第2試験回路9a,9bはウェイト(ステップS2)に制御される。
次いで、各試験回路9a,9b及びメモリ回路8a,8bに、クロック信号CLKが供給されているか否かを判定する(ステップS21)。
クロック信号CLKが供給される場合、各試験回路9a,9bは、対応するメモリ回路8a,8bにアクティブコマンドACTを発行するとともに、デクリメントしたアドレスADDを発行する(ステップS225)。
そして、各試験回路9a,9bは、対応するメモリ回路8a,8bに対してプリチャージコマンドPREを発行する(ステップS226)。すると、当該メモリ回路8a,8bは、前記アドレスADDのメモリセルをリフレッシュする。
次いで、ステップS225にてデクリメントされたアドレスADDが、‘0’(最小アドレス)であるか否かを判定する(ステップS227)。
アドレスADDが‘0’である場合、前記アドレスADDには、各試験回路9a,9bに記憶される最大アドレス値ADD_MAXが入力される(ステップS228)。
そして、クロック信号CLKが供給された状態で、ウェイト信号WaitがHレベル、或いはLレベルのいずれにあるかを判定する(ステップS23)。このとき、ウェイト信号WaitがLレベルのとき、各試験回路9a,9bはウェイト(ステップS2)を終了して、DRAMリード(ステップS3)に移行する。
一方、ウェイト信号WaitがHレベルの時、各試験回路9a,9bはウェイトに維持される。そして、ステップS225及びステップS226において、デクリメントされたアドレスADDが再度発行されることにより、当該メモリ回路8a,8bは、リフレッシュ動作を継続する。即ち、リフレッシュ動作が開始されたメモリ回路8a,8bに対して、クロック信号CLKが保持され、且つウェイト信号WaitがHレベルに保持される間、リフレッシュ動作が行われる。
従って、上記のような第1及び第2試験回路9a,9bによる試験において、リフレッシュ試験が実施される場合に、その遷移図は前記第一実施形態における図4に示すようになる。つまり、第1メモリ回路8aは、第2メモリ回路8bへの書き込みが終了するまでメモリセルをリフレッシュする。そして、第2メモリ回路8bへの書き込みが終了するとともにクロック信号CLKを停止して、第1及び第2メモリ回路8a,8bのリフレッシュ試験時間tREFを同一時間に実施した後、対応する試験回路9a,9bは、それぞれ書き込みデータが保持されているか否かの判定結果を出力する。
次に、本発明の第三実施形態のメモリ回路試験システム、半導体装置及びメモリ試験方法の特徴を以下に記載する。
リフレッシュコマンドREFに応答する機能を備えていないメモリ回路8a,8bについてリフレッシュ試験を実施した場合、前記第一実施形態と同様な効果を奏することができる。そして、メモリ回路8a,8bに、リフレッシュコマンドREFに応答する機能を備えていないため、チップ2上に搭載可能なロジック回路3a,3bの面積を大きくすることができる。
上記実施形態は以下のように変更してもよい。
上記各実施形態の試験回路5a,5bによるリフレッシュ動作を含むメモリ回路4a,4bのリフレッシュ試験は、特定のアドレスでのメモリセルに対して実施されるディスタブ試験に応用してもよい。このような試験の場合には、試験対象とするメモリ回路は、特にDRAMに限られる。
上記各実施形態では、同一チップ2上に、2組のメモリ回路4a,4bと試験回路5a,5bとを搭載してなる場合の試験に具体化したが、3組以上の試験に具体化してもよい。
上記各実施形態では、メモリ回路4a,4bとしてSDRAMに具体化したが、DRAMに具体化してもよい。
上記各実施形態では、半導体装置1の同一チップ2上に搭載されるロジック回路3a,3bの仕様に従って、複数のメモリ回路の回路構成を異なる構成としたが、同一としてもよい。
上記各実施形態では、試験回路5a,5bとメモリ回路4a,4bとに入力するクロック信号CLKを共通としたが、このクロック信号CLKの入力を試験回路5a,5bのみとする構成としてもよい。このような場合には、試験回路5a,5bには、クロック信号CLKとともに、他の外部信号(制御信号)をさらに入力し、当該クロック信号CLKと外部信号とを入力信号とする論理ゲートの出力信号をメモリ回路4a,4bに入力させる。例として、試験回路5a,5b内にAND回路を設け、このAND回路にクロック信号CLKと外部信号CDとを入力し、その出力信号をメモリ回路4a,4bに入力させる場合でのリフレッシュ試験の遷移図を図9に示す。即ち、このような場合には、テスト装置によりクロック信号CLKを停止させることなく、メモリ回路4a,4bのリフレッシュ試験時には、当該メモリ回路4a,4bへのクロック信号CLKの供給を停止させることができる。
【図面の簡単な説明】
図1は、本発明の第一実施形態の半導体装置の概略を示す平面図である。
図2は、本発明の第一実施形態の2組のメモリ回路と試験回路との接続例を示すブロック図である。
図3は、本発明の第一実施形態の試験回路による試験を説明するフローチャートである。
図4は、本発明の第一実施形態のリフレッシュ試験の遷移図である。
図5は、本発明の第二実施形態の半導体装置の概略を示す平面図である。
図6は、本発明の第二実施形態の試験回路による試験を説明するフローチャートである。
図7は、本発明の第三実施形態の半導体装置の概略を示す平面図である。
図8は、本発明の第三実施形態の試験回路による試験を説明するフローチャートである。
図9は、本発明の第一実施形態の別例のリフレッシュ試験の遷移図である。
図10は、メモリ回路と試験回路との接続例を示すブロック図である。
図11は、試験回路による試験を説明するフローチャートである。
図12は、従来のリフレッシュ試験の遷移図である。
図13は、従来のリフレッシュ試験の遷移図である。
図14は、従来の試験回路による試験において、ウェイトを説明するフローチャートである。
図15は、従来のリフレッシュ試験の遷移図である。
Claims (17)
- 複数のメモリ回路と、
前記複数のメモリ回路に対応して設けられた複数の試験回路であって、各試験回路はそれぞれ対応する前記メモリ回路にデータを書き込む第1の試験ステイトユニットと、解除信号が入力されるまで待機する第2の試験ステイトユニットと、前記各メモリ回路からデータを読み出す第3の試験ステイトユニットを順次実行させる、メモリ回路試験システムにおいて、
前記第2の試験ステイトユニットは、前記複数の試験回路の全てが前記第1の試験ステイトユニットを終了するまで各対応するメモリ回路にリフレッシュ動作を実施させるリフレッシュユニットを備えたことを特徴とするメモリ回路試験システム。 - 請求項1に記載のメモリ回路試験システムにおいて、
前記リフレッシュユニットは、前記メモリ回路にリフレッシュコマンドを発行することを特徴とするメモリ回路試験システム。 - 請求項1又は2に記載のメモリ回路試験システムにおいて、
前記リフレッシュユニットは、クロック信号とウェイト信号とに基づいて各対応するメモリ回路に前記リフレッシュ動作を実施させることを特徴とするメモリ回路試験システム。 - 請求項1乃至3のいずれかに記載のメモリ回路試験システムにおいて、
前記第2の試験ステイトユニットは、
クロック信号を判断する第1のサブユニットと、
前記クロック信号の入力がある場合に対応するメモリ回路にリフレッシュ動作を実施させる第2のサブユニットと、
ウェイト信号を判断して実行終了または前記第1のサブユニットを実行させる第3のサブユニットとを含むこと
を特徴とするメモリ回路試験システム。 - 請求項1乃至3のいずれかに記載のメモリ回路試験システムにおいて、
前記リフレッシュユニットは、
前記メモリ回路の最大アドレスを記憶する最大アドレス記憶ユニットと、
前記メモリ回路にアクティブコマンドを発行するユニットと、
インクリメントまたはデクリメントしたアドレスを前記メモリ回路に出力するアドレス発行ユニットと、
前記メモリ回路にプリチャージコマンドを発行するユニットと、
前記アドレスが前記最大アドレス以上または最小アドレス以下の時に当該アドレスを前記メモリ回路の最小アドレスまたは最大アドレスにするアドレス判別ユニットとを備えたこと
を特徴とするメモリ回路試験システム。 - 請求項5に記載のメモリ回路試験システムにおいて、
前記第2の試験ステイトユニットは、
クロック信号を判断する第1のサブユニットと、
前記クロック信号の入力がある場合に対応するメモリ回路にアクティブコマンド及びインクリメントまたはデクリメントしたアドレスを発行する第2のサブユニットと、
前記メモリ回路にプリチャージコマンドを発行して前記アドレスのメモリセルをリフレッシュさせる第3のサブユニットと、
前記アドレスが最大アドレス以上または最小アドレス以下であるか否かを判断する第4のサブユニットと、
前記アドレスが最大アドレス以上または最小アドレス以下である場合に当該アドレスに最小アドレスまたは最大アドレスを入力する第5のサブユニットと、
ウェイト信号を判断して実行終了または前記第1のサブユニットを実行させる第6のサブユニットとを含むこと
を特徴とするメモリ回路試験システム。 - 請求項1乃至6のいずれかに記載のメモリ回路試験システムにおいて、
前記各試験回路には、前記複数のメモリ回路に入力されるクロック信号を無効化するクロック信号制御ユニットを設けたことを特徴とするメモリ回路試験システム。 - 複数のメモリ回路と、
前記複数のメモリ回路に対応して設けられた複数の試験回路であって、各試験回路はそれぞれ対応する前記メモリ回路にデータを書き込む第1の試験ステイトと、解除信号が入力されるまで待機する第2の試験ステイトと、前記各メモリ回路からデータを読み出す第3の試験ステイトを順次実行させる、半導体装置において、
前記第2の試験ステイトは、前記複数の試験回路の全てが前記第1の試験ステイトを終了するまで各対応するメモリ回路にリフレッシュ動作を実施させるリフレッシュ手段を備えたことを特徴とする半導体装置。 - 請求項8に記載の半導体装置において、
前記リフレッシュ手段は、前記メモリ回路にリフレッシュコマンドを発行することを特徴とする半導体装置。 - 請求項8又は9に記載の半導体装置において、
前記リフレッシュ手段は、クロック信号とウェイト信号とに基づいて各対応するメモリ回路に前記リフレッシュ動作を実施させることを特徴とする半導体装置。 - 請求項8乃至10のいずれかに記載の半導体装置において、
前記第2の試験ステイトは、
クロック信号を判断する第1の手段と、
前記クロック信号の入力がある場合に対応するメモリ回路にリフレッシュ動作を実施させる第2の手段と、
ウェイト信号を判断して実行終了または前記第1の手段を実行させる第3の手段とを含むこと
を特徴とする半導体装置。 - 請求項8乃至10のいずれかに記載の半導体装置において、
前記リフレッシュ手段は、
前記メモリ回路の最大アドレスを記憶する最大アドレス記憶手段と、
前記メモリ回路にアクティブコマンドを発行する手段と、
インクリメントまたはデクリメントしたアドレスを前記メモリ回路に出力するアドレス発行手段と、
前記メモリ回路にプリチャージコマンドを発行する手段と、
前記アドレスが前記最大アドレス以上または最小アドレス以下の時に当該アドレスを前記メモリ回路の最小アドレスまたは最大アドレスにするアドレス判別手段と
を備えたことを特徴とする半導体装置。 - 請求項12に記載の半導体装置において、
前記第2の試験ステイトは、
クロック信号を判断する第1の手段と、
前記クロック信号の入力がある場合に対応するメモリ回路にアクティブコマンド及びインクリメントまたはデクリメントしたアドレスを発行する第2の手段と、
前記メモリ回路にプリチャージコマンドを発行して前記アドレスのメモリセルをリフレッシュさせる第3の手段と、
前記アドレスが最大アドレス以上または最小アドレス以下であるか否かを判断する第4の手段と、
前記アドレスが最大アドレス以上または最小アドレス以下である場合に当該アドレスに最小アドレスまたは最大アドレスを入力する第5の手段と、
ウェイト信号を判断して実行終了または前記第1の手段を実行させる第6の手段とを含むこと
を特徴とする半導体装置。 - 請求項8乃至13のいずれかに記載の半導体装置において、
当該半導体装置は、メモリ混載ロジック回路であることを特徴とする半導体装置。 - 複数のメモリ回路をそれぞれに対応して設けられた複数の試験回路にて試験するメモリ試験方法であって、
前記複数の試験回路は、
それぞれ対応する前記メモリ回路にデータを書き込む第1の試験ステイトと、
前記複数の試験回路の全てが前記第1の試験ステイトを終了するまで各対応するメモリ回路にリフレッシュ動作を実施させた後、解除信号が入力されるまで待機する第2の試験ステイトと、
前記各メモリ回路からデータを読み出す第3の試験ステイト、を順次実行すること
を特徴とするメモリ試験方法。 - 請求項15に記載のメモリ試験方法において、
前記各試験回路は、
前記第2の試験ステイトにて、クロック信号を判断する第1のステップと、
前記クロック信号の入力がある場合に対応するメモリ回路にリフレッシュ動作を実施させる第2のステップと、
ウェイト信号を判断して実行終了または前記第1のステップを実行させる第3のステップ、を順次実行すること
を特徴とするメモリ試験方法。 - 請求項15に記載のメモリ試験方法において、
前記各試験回路は、
前記第2の試験ステイトにて、クロック信号を判断する第1のステップと、
前記クロック信号の入力がある場合に対応するメモリ回路にアクティブコマンド及びインクリメントまたはデクリメントしたアドレスを発行する第2のステップと、
前記メモリ回路にプリチャージコマンドを発行して前記アドレスのメモリセルをリフレッシュさせる第3のステップと、
前記アドレスが最大アドレス以上または最小アドレス以下であるか否かを判断する第4のステップと、
前記アドレスが最大アドレス以上または最小アドレス以下である場合に当該アドレスに最小アドレスまたは最小アドレスを入力する第5のステップと、
ウェイト信号を判断して実行終了または前記第1のステップを実行させる第6のステップ、を順次実行すること
を特徴とするメモリ試験方法。
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