KR20030061417A - 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법 - Google Patents

메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법 Download PDF

Info

Publication number
KR20030061417A
KR20030061417A KR10-2003-7007400A KR20037007400A KR20030061417A KR 20030061417 A KR20030061417 A KR 20030061417A KR 20037007400 A KR20037007400 A KR 20037007400A KR 20030061417 A KR20030061417 A KR 20030061417A
Authority
KR
South Korea
Prior art keywords
test
address
memory
memory circuit
circuits
Prior art date
Application number
KR10-2003-7007400A
Other languages
English (en)
Other versions
KR100501779B1 (ko
Inventor
오구라기요노리
무라세야스노리
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030061417A publication Critical patent/KR20030061417A/ko
Application granted granted Critical
Publication of KR100501779B1 publication Critical patent/KR100501779B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 동일 칩상에 탑재되는 복수 개의 메모리의 리프레시 시험을 공통의 제어 신호로 실현하고, 또한 리프레시 시험의 과잉 시험을 방지할 수 있는 반도체 장치를 제공하는 데 있다. 제1 시험 회로가 웨이트(단계 S2)가 되면, 이 제1 시험 회로는 제1 메모리 회로에 리프레시 커맨드 REF를 발행한다. 그렇게 하면, 제1 메모리 회로는 제2 시험 회로가 웨이트(단계 S2)가 될 때까지, 메모리 셀을 리프레시한다. 즉, 제1 메모리 회로의 메모리 셀은 제2 메모리 회로로의 기록 종료시까지 리프레시되기 때문에, 제1 및 제2 메모리 회로의 리프레시 시험 시간은 동일하게 된다.

Description

메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법{MEMORY CIRCUIT TEST SYSTEM, SEMICONDUCTOR DEVICE, AND METHOD OF TESTING MEMORY}
도 10은 시험 회로와 메모리 회로의 접속예를 도시하는 블록도이다. 또한, 일예로서, 여기서는 시험 대상으로 하는 메모리를 DRAM(Dynamic Random Access Memory)으로 하고 있다. 시험 회로(10) 및 메모리 회로(DRAM 매크로)(11)에는 클록신호 CLK가 공급된다. 또한, 시험 회로(10)에는 테스트 비트(제어 신호) TB가 입력된다. 따라서, 복수의 쌍의 시험 회로(10)와 메모리 회로(11)가 동일 칩상에 탑재되고, 이들 모든 메모리 회로(11)에 대하여 동시에 시험이 시작되며, 그 시험 결과를 대응하는 각각의 시험 회로(10)에 의해 판정한다.
시험 회로(10)는 테스트 비트 TB에 응답하여 생성된 커맨드 제어 신호, 어드레스 신호 및 기록 데이터(write data)를 대응하는 메모리 회로(11)에 출력한다. 또한, 시험 회로(10)에서는 메모리 회로(11)로부터 판독되는 기대치 데이터(도시 생략)가 생성된다. 그리고, 시험 회로(10)의 비교 판정 회로(도시 생략)는 메모리 회로(11)로부터 판독한 셀 정보를 갖는 판독 데이터(read data)와 상기 기대치 데이터를 비교 판정하고, 그 판정 신호를 외부로 출력한다.
그런데, 메모리로서의 DRAM은 데이터의 재기록 동작, 즉 리프레시 동작을 소정 시간마다 행함으로써, DRAM에 기록된 데이터를 유지할 수 있게 된다. 따라서, 이 리프레시 동작은 DRAM에 저장된 데이터가 유지되는 시간 내에 실시해야 한다. 그래서, 상기한 바와 같은 시험 회로(10)에서는 상기 리프레시 동작을 필요로 하는 DRAM 등에 있어서 그 데이터 유지 시간을 검증하기 위한 시험으로서 리프레시 시험이 행해진다.
도 11은 리프레시 시험을 설명하는 흐름도이다.
그런데, 시험 회로(10)에 클록 신호 CLK가 공급되면 리프레시 시험이 시작된다(단계 S10). 그렇게 하면, 시험 회로(10) 및 메모리 회로(DRAM 매크로)(11)가 초기화되고(단계 S20, 단계 S30), 메모리 회로(11)의 모든 메모리 셀에 대하여 데이터의 기록 동작이 행해진다(단계 S40).
단계 S40에서 모든 메모리 셀에 대한 데이터의 기록 동작이 종료하면, 시험 회로(10)로부터 메모리 회로(11)로의 액세스(판독 동작)가 소정 시간 금지된 웨이트가 된다(단계 S50). 이 메모리 회로(11)로의 액세스를 금지하는 시간, 즉 웨이트(단계 S50)의 시간은 메모리 회로(11)의 데이터 유지 시간과 동일하게 설정되고, 이 데이터 유지 시간은 리프레시 시험 시간 tREF(리프레시 간격)에 해당한다.
그 후, 메모리 회로(11)로의 액세스를 재개하여 그 메모리 회로(11)로부터 데이터를 판독하고, 그 판독 데이터와 상기 비교 판정 회로에서 생성되는 기대치 데이터를 비교함으로써, 단계 S40에서의 기록 데이터가 유지되고 있는지의 여부를 판정한다(단계 S60).
그리고, 그 판정 신호를 유지, 혹은 출력한다(단계 S70).
상기한 바와 같이, 리프레시 시험 시간 tREF는 메모리 회로(11)로의 액세스를 소정 시간 금지함으로써 실시되고, 이 액세스를 금지하는 수단으로서, 예컨대 이하의 2개의 수단이 있다.
제1 수단으로서, 시험 회로(10)에 공급되는 클록 신호 CLK를 멈추는 것이다. 도 12는 리프레시 시험의 천이도를 도시한다.
이 방법에서는, 단계 S40에서 메모리 회로(11)로의 데이터의 기록을 종료한 후, 클록 신호 CLK의 공급을 정지함으로써 메모리 회로(11)로의 액세스를 금지한다. 그리고, 시험 회로(10) 및 메모리 회로(11)에 클록 신호 CLK를 다시 공급함으로써, 메모리 회로(11)로의 액세스를 재개하여 웨이트(단계 S50)를 종료한다.
제2 수단으로서, 시험 회로(10)에 입력되는 테스트 비트 TB로부터, 그 시험 회로(10)를 웨이트(단계 S50)로 제어하는 웨이트 신호 Wait를 생성하는 것이다. 도 13에, 테스트 비트 TB에 웨이트 신호 Wait를 이용한 경우의 리프레시 시험의 천이도를 도시한다.
이 방법에서는, 도 13에 도시한 바와 같이, 시험 회로(10)는 단계 S40에서 메모리 회로(11)로의 데이터의 기록을 끝내면, H 레벨의 웨이트 신호 Wait에 응답하여 웨이트(단계 S50)가 된다. 그 후, 시험 회로(10)는 L 레벨의 웨이트 신호 Wait에 응답하여 웨이트(단계 S50)를 종료한다.
도 14는 웨이트(단계 S50)를 도시하는 흐름도이다. 또한, 도 14에 도시하는 동작 기술은 하드웨어 기술 언어[VHDL(Very High Speed IC-Hardware Description Language)]에 기초하고 있다.
그런데, 웨이트(단계 S50)가 되면, 시험 회로(10)에서는 그 시험 회로(10) 및 메모리 회로(11)에 클록 신호 CLK가 공급되고 있는지 여부를 판정한다(단계 S51).
계속해서, 클록 신호 CLK가 유지되는 상태로 웨이트 신호 Wait가 H 레벨, 혹은 L 레벨 중 어느 쪽의 상태인지를 판정한다(단계 S52). 이 때, 웨이트 신호 Wait가 H 레벨인 경우, 시험 상태는 웨이트(단계 S50)인 채 유지된다. 한편, 웨이트 신호 Wait가 L 레벨인 경우, 웨이트(단계 S50)를 종료한다.
그런데, 통상, 동일 칩상에 탑재되는 복수의 메모리 회로는 칩상에 탑재되는논리 회로의 사양에 따라 크기가 서로 다른 어드레스 공간(메모리 용량)을 갖는다.
도 15는 예로서, 동일 칩상에 2 쌍의 시험 회로(12a, 12b)와 메모리 회로(DRAM 매크로)(13a, 13b)를 탑재했을 때의 리프레시 시험의 천이도를 도시한다. 여기서는, 메모리 회로(13a, 13b)의 어드레스 공간을 각각 Na, Nb(Na＜Nb)로 한다.
그런데, 메모리 회로(13a)로의 기록 동작이 종료함과 동시에, 웨이트 신호 Wait를 H 레벨로 하면, 시험 회로(12a)는 이 H 레벨의 웨이트 신호 Wait에 응답하여 웨이트가 된다. 이 때, 메모리 회로(13a, 13b)의 어드레스 공간(Na, Nb)은 서로 다르기 때문에, 각 메모리 회로(13a, 13b)에 데이터를 기록하는 시간에 차가 생긴다. 즉, 메모리 회로(13b)로의 기록 동작은 계속해서 행해진다.
계속해서, 메모리 회로(13b)로의 기록 동작이 종료하면, 시험 회로(12b)는 상기 H 레벨의 웨이트 신호 Wait에 응답하여 웨이트가 된다.
그 후, 메모리 회로(13b)의 리프레시 시험 시간 tREF-b를 거쳐 웨이트 신호 Wait를 L 레벨로 함으로써, 시험 회로(12a, 12b)의 웨이트를 동시에 종료한다. 따라서, 메모리 회로(13a)의 리프레시 시험 시간 tREF-a는 메모리 회로(13b)의 리프레시 시험 시간 tREF-b보다 길어진다.
메모리 회로(13a, 13b)는 동일 형상의 셀로서 구성되기 때문에, 이들 데이터 유지 시간은 동일하게 된다. 따라서, 양 시험 회로(12a, 12b)가 웨이트하는 리프레시 시험 시간을 동일하게 해야만 한다.
그러나, 상기한 바와 같이 메모리 회로(13a, 13b)의 어드레스 공간(Na, Nb)이 서로 다른 경우(Na＜Nb), 테스트 회로(12a, 12b)에 의한 리프레시 시험시의 기본 사이클 시간을 Rc로 하면, 그 기록 시간에는 [(Nb-Na)* Rc]의 시간차가 생긴다.
따라서, 종래의 시험 회로(12a, 12b)에서는 메모리 회로(13a)의 리프레시 시험 시간 tREF-a는 메모리 회로(13b)의 리프레시 시험 시간 tREF-b에 비하여 [(Nb-Na)*Rc]의 시간만큼 과잉 시험이 된다. 이 때문에, 메모리 회로(13a)의 데이터 유지 시간을 검증할 수 없다고 하는 문제가 있었다.
본 발명의 목적은 동일 칩상에 탑재되는 복수 개의 메모리의 리프레시 시험을 공통의 제어 신호로 실현하고, 또한 리프레시 시험의 과잉 시험을 방지할 수 있는 메모리 회로 시험 시스템을 제공하는 것에 있다.
본 발명은 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법에 관한 것으로, 보다 구체적으로는 복수의 메모리 회로와, 그 메모리 회로의 기능 테스트를 행하는 시험 회로를 동일 칩상에 탑재하여 이루어지는 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법에 관한 것이다.
최근, 반도체 집적 회로 장치(LSI), 예컨대 ASIC(Application Specific IC) 등은 고집적화 및 고기능화에 따라 하나의 칩상에 논리 회로와 함께 복수의 대용량 메모리 회로가 탑재되도록 되어 오고 있다. 이러한 반도체 장치에서는 논리 회로와 메모리 회로 사이의 전송률(단위 시간당 전송 데이터량)을 종래의 반도체 장치에 있어서의 전송률보다도 높게 할 수 있다.
반도체 장치는 그 출하에 앞서 논리 회로 및 메모리 회로가 정상적으로 동작하고 있는지의 여부를 테스트하는 동작 시험이 실시된다. 이들 논리 회로 및 메모리 회로는 그 각각이 다수의 논리 게이트를 갖는 기능 블록 단위의 회로로 구성되어 있다. 이 때문에, 특정 기능 블록 회로에 대해서 시험을 행하는 경우에 그 반도체 장치의 출력 상태는 시험 대상 이외의 기능 블록 회로의 상태에 따라서도 영향을 미친다. 또한, 반도체 장치의 집적도의 향상 페이스는 해마다 빨라지고 있고,반도체 장치의 다기능화에 따라 반도체 장치의 칩상에 탑재되는 메모리 회로의 수는 증대하고, 특히 기능 블록 회로가 메모리 회로인 경우에 그 시험은 매우 복잡하게 되어 오고 있다.
그래서, 이들 복수의 메모리 회로를 탑재한 반도체 장치의 동작 시험을 실시하는 방법으로서, 외부로부터 직접 메모리 회로를 액세스하여 그 시험을 실시하는 방법을 생각할 수 있다. 그러나, 메모리 회로의 입출력 단자가 논리 회로에 접속되어 있기 때문에, 반도체 장치의 외부로부터 메모리 회로의 입출력을 행하는 것이 용이하지 않거나 혹은 시험 단자수가 증가하는 등의 문제가 발생되고 있었다.
그 때문에, 반도체 장치에 탑재되는 메모리 회로의 기능 테스트를 용이하게 하는 수단으로서, 최근 반도체 장치에 내장되어 메모리 회로의 시험을 동 회로 내에서 실시하고, 그 시험 결과를 외부로 출력하는 내장 자기 시험[BIST(Build In Self Test)] 수단이 제안되어 실용화되고 있다.
통상, 동일 칩에 복수의 메모리 회로를 탑재한 경우, 시험(BIST) 회로는 각 메모리 회로에 1:1로 탑재된다. 즉, 각 메모리 회로의 시험을 실시하는 시험 회로를 각각 설치함으로써, 각 메모리 회로에 대한 시험의 정밀도를 충분히 확보할 수 있는 구성으로 되어 있다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 개략을 도시하는 평면도.
도 2는 본 발명의 제1 실시예의 2 쌍의 메모리 회로와 시험 회로의 접속예를 도시하는 블록도.
도 3은 본 발명의 제1 실시예의 시험 회로에 의한 시험을 설명하는 흐름도.
도 4는 본 발명의 제1 실시예의 리프레시 시험의 천이도.
도 5는 본 발명의 제2 실시예의 반도체 장치의 개략을 도시하는 평면도.
도 6은 본 발명의 제2 실시예의 시험 회로에 의한 시험을 설명하는 흐름도.
도 7은 본 발명의 제3 실시예의 반도체 장치의 개략을 도시하는 평면도.
도 8은 본 발명의 제3 실시예의 시험 회로에 의한 시험을 설명하는 흐름도.
도 9는 본 발명의 제1 실시예의 다른 예의 리프레시 시험의 천이도.
도 10은 메모리 회로와 시험 회로의 접속예를 도시하는 블록도.
도 11은 시험 회로에 의한 시험을 설명하는 흐름도.
도 12는 종래의 리프레시 시험의 천이도.
도 13은 종래의 리프레시 시험의 천이도.
도 14는 종래의 시험 회로에 의한 시험에 있어서, 웨이트를 설명하는 흐름도.
도 15는 종래의 리프레시 시험의 천이도.
본 발명의 제1 형태에 있어서, 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법이 제공된다. 복수의 메모리 회로와, 상기 복수의 메모리 회로에 대응하여 설치된 복수의 시험 회로로서, 각 시험 회로는 각각 대응하는 상기 메모리 회로에 데이터를 기록하는 제1 시험 상태 유닛과, 해제 신호가 입력될 때까지 대기하는 제2 시험 상태 유닛과, 상기 각 메모리 회로로부터 데이터를 판독하는 제3 시험 상태 유닛을 순차 실행시키는 메모리 회로 시험 시스템에 있어서, 상기 제2 시험 상태 유닛은 상기 복수의 시험 회로의 모두가 상기 제1 시험 상태 유닛을 종료할 때까지 각 대응하는 메모리 회로에 리프레시 동작을 실행시키는 리프레시 유닛을 구비하고 있다.
본 발명의 제2 형태에 있어서, 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법이 제공된다. 복수의 메모리 회로와, 상기 복수의 메모리 회로에 대응하여 설치된 복수의 시험 회로로서, 각 시험 회로는 각각 대응하는 상기 메모리 회로에 데이터를 기록하는 제1 시험 상태와, 해제 신호가 입력될 때까지 대기하는 제2 시험 상태와, 상기 각 메모리 회로로부터 데이터를 판독하는 제3 시험 상태를 순차 실행하는 반도체 장치에 있어서, 상기 제2 시험 상태는 상기 복수의 시험 회로의 모두가 상기 제1 시험 상태를 종료할 때까지 각 대응하는 메모리 회로에 리프레시 동작을 실행시키는 리프레시 수단을 구비하고 있다.
본 발명의 제3 형태에 있어서, 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법이 제공된다. 복수의 메모리 회로를 각각에 대응하여 설치된 복수의 시험 회로로서 시험하는 메모리 시험 방법으로서, 상기 복수의 시험 회로는 각각 대응하는 상기 메모리 회로에 데이터를 기록하는 제1 시험 상태와, 상기 복수의 시험 회로의 모두가 상기 제1 시험 상태를 종료할 때까지 각 대응하는 메모리 회로에 리프레시 동작을 실시시킨 후, 해제 신호가 입력될 때까지 대기하는 제2 시험 상태와, 상기 각 메모리 회로로부터 데이터를 판독하는 제3 시험 상태를 순차 실행한다.
이하, 본 발명을 메모리 회로 시험 시스템으로 구체화한 제1 실시예를 도 1 내지 도 4에 따라 설명한다.
도 1은 반도체 장치의 개략 평면도이다.
반도체 장치(1)는 DRAM 혼재 논리 LSI로서, 그 칩(2)상에는 제1 및 제2 논리 회로(3a, 3b)와 함께 복수 쌍(예로서, 도 1에서는 2 쌍)의 제1 및 제2 메모리 회로(4a, 4b) 및 제1 및 제2 시험 회로(5a, 5b)가 형성되어 있다. 또한, 예로서,본 실시예에서는 시험 대상으로 하는 메모리를 SDRAM(Synchronous Dynamic Random Access Memory)으로 한다. 또한, 제1 및 제2 메모리 회로(4a, 4b)는 크기가 서로 다른 어드레스 공간(메모리 용량 및 단어 구성으로 결정됨)을 가지며, 예컨대, 각 메모리 회로(4a, 4b)의 어드레스 공간을 각각 Na, Nb(Na＜Nb)로 한다.
도 2는 동일 칩(2)상에 2 쌍의 제1 및 제2 메모리 회로(DRAM 매크로)(4a, 4b)와 제1 및 제2 시험 회로(5a, 5b)와의 접속예를 도시하는 블록도이다.
각 시험 회로(5a, 5b) 및 메모리 회로(4a, 4b)에는 반도체 장치(1)에 접속된 테스트 장치(도시 생략)로부터 공통의 클록 신호 CLK가 공급된다. 또한, 각 시험 회로(5a, 5b)에는 상기 테스트 장치로부터 공통의 테스트 비트(제어 신호) TB가 입력된다. 테스트 비트 TB는 후술하는 웨이트 신호 Wait를 포함하는 복수의 신호로 이루어진다. 따라서, 각 메모리 회로(4a, 4b)에 대하여 동시에 시험을 시작하고, 그 시험 결과를 대응하는 시험 회로(5a, 5b)에 의해 판정한다.
각 시험 회로(5a, 5b)는 테스트 비트 TB에 응답하여 생성된 커맨드 제어 신호, 어드레스 신호 및 기록 데이터(write data)를 대응하는 메모리 회로(4a, 4b)에 출력한다. 또한, 각 시험 회로(5a, 5b)에서는 각 메모리 회로(4a, 4b)로부터 판독되는 기대치 데이터(도시 생략)가 생성된다. 그리고, 각 시험 회로(5a, 5b)의 비교 판정 회로(도시 생략)는 각 메모리 회로(4a, 4b)로부터 판독한 셀 정보를 갖는 판독 데이터(read data)와 상기 기대치 데이터를 비교 판정하고, 그 판정 신호를 외부로 출력한다.
도 3은 시험 상태를 도시하는 흐름도이다. 또한, 도 3에 도시하는 동작 기술은 하드웨어 기술 언어[VHDL(Very High Speed IC-Hardware Description Language)]에 기초하고 있다.
시험은 제1 시험 상태로서의 DRAM 기록(단계 S1)과, 제2 시험 상태로서의 웨이트(단계 S2)와, 제3 시험 상태로서의 DRAM 판독(판정)(단계 S3)으로 이루어진다.
DRAM 기록(단계 S1)에서는, 각 시험 회로(5a, 5b)는 생성된 기록 데이터를 각 메모리 회로(4a, 4b)의 메모리 셀에 기록한다.
각 시험 회로(5a, 5b)는 모든 메모리 셀에 데이터를 기록한 후, 상기 테스트 비트(제어 신호) TB에 포함되는 웨이트 신호 Wait에 응답하여 그 동작 상태를 각각 웨이트(단계 S2)로 천이한다.
웨이트(단계 S2)는 웨이트 신호 Wait에 의해 각 시험 회로(5a, 5b)로부터 메모리 회로(4a, 4b)로의 액세스(판독 동작)가 금지되는 상태이다.
상세히 설명하면, DRAM 기록(단계 S1)에서 각 메모리 회로(4a, 4b)로의 기록 동작이 종료하면, 각 시험 회로(5a, 5b)는 H 레벨의 웨이트 신호 Wait에 응답하여 메모리 회로(4a, 4b)로의 액세스가 금지된 웨이트(단계 S2)가 된다. 이 상태로부터 웨이트 신호 Wait를 L 레벨로 하면, 메모리 회로(4a, 4b)로의 액세스가 재개되어 웨이트(단계 S2)를 종료하고, 그 동작 상태를 각각 DRAM 판독(단계 S3)으로 천이한다.
DRAM 판독(단계 S3)에서는 메모리 회로(4a, 4b)로부터 판독한 데이터와, 시험 회로(5a, 5b)에서 생성되는 기대치 데이터를 상기 비교 판정 회로에 의해 비교한다. 그리고, DRAM 기록(단계 S1)에서의 기록 데이터가 유지되어 있는지 여부를판정한다.
또한, 각 시험 회로(5a, 5b)에는 웨이트(단계 S2)에서 소정의 조건이 충족될 때, 메모리 회로(4a, 4b)에 리프레시 동작을 실행시키는 기능을 갖는다. 또한, 본 실시예에서는, 웨이트(단계 S2)는 도 3에 도시한 바와 같이 단계 S21, 단계 S22 및 단계 S23을 갖는 루프 ·플로우로서 구성된다. 즉, 각 시험 회로(5a, 5b)는 메모리 회로(4a, 4b)에 리프레시 커맨드 REF를 발행하는 수단(단계 S22)을 갖는다.
다음에, 웨이트(단계 S2)에서의 동작을 도 3의 루프 ·플로우를 참조하면서 설명한다.
상기한 바와 같이, DRAM 기록(단계 S1)에서 메모리 회로(4a, 4b)로의 기록 동작이 종료하면, H 레벨의 웨이트 신호 Wait에 응답하여 시험 회로(5a, 5b)는 웨이트(단계 S2)로 제어된다.
계속해서, 시험 회로(5a, 5b) 및 메모리 회로(4a, 4b)에 클록 신호 CLK가 공급되어 있는지 여부를 판정한다(단계 S21).
클록 신호 CLK가 공급되는 경우, 시험 회로(5a, 5b)는 리프레시 커맨드 REF를 발행하고(단계 S22), 그 리프레시 커맨드 REF를 수신한 메모리 회로(4a, 4b)는 메모리 셀을 리프레시한다.
그리고, 웨이트 신호 Wait가 H 레벨, 혹은 L 레벨 중 어디에 있는지를 판정한다(단계 S23). 이 때, 웨이트 신호 Wait가 L 레벨일 때, 시험 회로(5a, 5b)는 웨이트(단계 S2)를 종료하고, DRAM 판독(단계 S3)으로 천이한다.
한편, 웨이트 신호 Wait가 H 레벨일 때, 시험 회로(5a, 5b)는 웨이트로 유지된다. 그리고, 단계 S22에 있어서, 재차 리프레시 커맨드 REF를 수신함으로써, 그 메모리 회로(4a, 4b)는 리프레시 동작을 계속한다. 즉, 리프레시 동작이 시작된 메모리 회로(4a, 4b)에 대하여, 클록 신호 CLK가 유지되며, 또한 웨이트 신호 Wait가 H 레벨로 유지되는 동안, 리프레시 동작이 행해진다.
도 4는 리프레시 시험의 천이도이다.
그런데, 제1 및 제2 시험 회로(5a, 5b) 및 제1 및 제2 메모리 회로(4a, 4b)에 클록 신호 CLK를 공급하여 시험이 시작되면, 상기 DRAM 기록(단계 S1)에서, 각 시험 회로(5a, 5b)는 메모리 회로(4a, 4b)에 데이터를 기록한다.
계속해서, 제1 메모리 회로(4a)로의 기록 동작이 종료하면, 제1 시험 회로(5a)는 H 레벨의 웨이트 신호 Wait에 응답하여 웨이트(단계 S2)가 된다.
이 때, 제1 및 제2 메모리 회로(4a, 4b)의 어드레스 공간(메모리 용량)(Na, Nb)의 크기가 서로 다르기 때문에(Na＜Nb), 각 메모리 회로(4a, 4b)에 대한 데이터의 기록 시간에는 [(Nb-Na)*Rc]의 시간차가 생긴다. 또한, Rc는 각 메모리 회로(4a, 4b)의 리프레시 시험의 기본 사이클 시간이다. 이 때문에, 도 4에 도시한 바와 같이, 제1 메모리 회로(4a)로의 기록 동작이 종료한 후에도, 제2 메모리 회로(4b)로의 기록 동작이 종료할 때까지 클록 신호 CLK는 양 메모리 회로(4a, 4b)에 공급된다.
따라서, 제1 시험 회로(5a)는 리프레시 커맨드 REF를 발행하고, 제1 메모리 회로(4a)에 리프레시 동작을 실행시킨다.
계속해서, 제2 메모리 회로(4b)로의 기록 동작이 종료하면, 상기 테스트 장치는 클록 신호 CLK의 공급을 정지한다. 그렇게 하면, 제1 시험 회로(5a)는 제1 메모리 회로(4a)로의 리프레시 커맨드 REF를 정지하고, 제1 메모리 회로(4a)의 리프레시 동작은 종료한다.
그리고, 상기 테스트 장치는 제1 및 제2 메모리 회로(4a, 4b)의 데이터 유지 시간, 즉 제1 및 제2 메모리 회로(4a, 4b)의 리프레시 시험 시간 tREF 경과 후, 클록 신호 CLK의 공급을 재개함과 동시에 웨이트 신호 Wait를 L 레벨로 한다. 그리고, 이들에 응답한 제1 및 제2 시험 회로(5a, 5b)는 상기 DRAM 판독(단계 S3)에서 각각의 기록 데이터가 유지되고 있는지의 여부를 판정하고, 그 판정 결과를 출력한다.
다음에, 본 발명의 제1 실시예의 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법의 특징을 이하에 설명한다.
(1) 제1 시험 회로(5a)가 웨이트(단계 S2)가 되면, 그 제1 시험 회로(5a)는 제1 메모리 회로(4a)에 리프레시 커맨드 REF를 발행한다. 그렇게 하면, 제1 메모리 회로(4a)는 제2 시험 회로(5b)가 웨이트(단계 S2)가 될 때까지, 메모리 셀을 리프레시한다. 즉, 제1 메모리 회로(4a)의 메모리 셀은 제2 메모리 회로(4b)로의 기록 종료시까지 리프레시되기 때문에, 제1 및 제2 메모리 회로(4a, 4b)의 리프레시 시험 시간 tREF는 동일하게 된다. 이 때문에, 제1 메모리 회로(4a)의 리프레시 시험 시간 tREF의 과잉 시험을 방지할 수 있다. 따라서, 복수의 메모리(DRAM)에 대하여, 정밀도가 높은 리프레시 시험을 동시에 실시하는 것이 가능하게 되어, 반도체 장치의 출하 전에 메모리의 데이터 유지 시간을 정확히 검증할 수 있다.
(2) 제1 및 제2 시험 회로(5a, 5b)에 입력하는 웨이트 신호 Wait를 공통으로 하였다. 즉, 복수의 메모리(DRAM)에 대한 리프레시 시험을 공통의 제어 신호로 실현할 수 있기 때문에, 그 배선 면적을 작게 할 수 있다.
(3) 또한, 제1 및 제2 시험 회로(5a, 5b)에 입력하는 웨이트 신호 Wait를 공통으로 함으로써, 제1 및 제2 메모리 회로(4a, 4b)에 대하여 시험을 동시에 행할 수 있다. 따라서, 시험 시간의 단축을 도모할 수 있는 반도체 장치를 제공할 수 있다.
(4) 시험 대상으로 하는 메모리 회로(4a, 4b)를 SDRAM에 구체화하였기 때문에, 메모리 회로(4a, 4b)는 클록 신호 CLK와 동기하여 동작하기 때문에, 고속 동작의 시험이 가능하게 된다.
이하, 본 발명을 메모리 회로 시험 시스템으로 구체화한 제2 실시예를 도 5 및 도 6에 따라 설명한다.
또한, 본 실시예는 제1 실시예에 있어서의 제1 및 제2 시험 회로(5a, 5b)의 구성을 일부 변경하여 도 3에서 설명한 시험의 웨이트(단계 S2)에 있어서의 단계 S22를 변경한 것이다. 따라서, 동일한 구성 부분에는 동일 명칭 및 동일 부호를 붙여 상세한 설명을 일부 생략한다.
도 5는 반도체 장치의 개략 평면도이다.
반도체 장치(1)의 칩(2)상에는 논리 회로(3a, 3b)와 함께, 복수 쌍(예로서, 도 5에서는 2 쌍)의 제1 및 제2 메모리 회로(6a, 6b) 및 제1 및 제2 시험 회로(7a, 7b)가 형성되어 있다. 또한, 예로서, 본 실시예에서는 시험 대상으로 하는 메모리를 SDRAM으로 한다. 또한, 제1 및 제2 메모리 회로(6a, 6b)는 크기가 서로 다른 어드레스 공간을 가지며, 예컨대, 각 메모리 회로(6a, 6b)의 어드레스 공간을 각각 Na, Nb(Na＜Nb)로 한다.
이와 같이, 동일 칩(2)상에 2 쌍의 제1 및 제2 메모리 회로(DRAM 매크로)(6a, 6b)와, 제1 및 제2 시험 회로(7a, 7b)를 탑재한 경우, 그 접속예는 도 2의 블록도에 도시한 바와 같이 된다. 따라서, 제1 실시예와 같이 각 메모리 회로(6a, 6b)에 대하여 동시에 시험을 시작하고, 그 시험 결과를 대응하는 시험 회로(7a, 7b)에 의해 판정한다.
도 6은 시험의 상태를 도시하는 흐름도이다. 또한, 도 6에 도시하는 동작 기술은 하드웨어 기술 언어 VHDL에 기초하고 있다.
각 시험 회로(7a, 7b)에 의한 시험은 상기 DRAM 기록(단계 S1)과, 웨이트(단계 S2)와, DRAM 판독(판정)(단계 S3)을 포함한다.
또한, 각 시험 회로(7a, 7b)는 웨이트(단계 S2)에서, 소정의 조건이 충족될 때, 대응하는 메모리 회로(6a, 6b)에 리프레시 동작을 실행시키는 기능을 갖는다. 또한, 본 실시예에서는, 웨이트(단계 S2)는 도 6에 도시한 바와 같이 단계 S21과, 단계 S221∼단계 S224와, 단계 S23을 갖는 루프 ·플로우로서 구성된다. 즉, 각 시험 회로(7a, 7b)는 대응하는 메모리 회로(6a, 6b)에 리프레시 동작을 실행시키는 수단(단계 S221∼S224)을 갖는다.
다음에, 웨이트(단계 S2)에서의 동작을 도 6의 루프 ·플로우를 참조하면서 설명한다.
상기한 바와 같이, DRAM 기록(단계 S1)에서 제1 및 제2 메모리 회로(6a, 6b)로의 기록 동작이 종료하면, H 레벨의 웨이트 신호 Wait에 응답하여 제1 및 제2 시험 회로(7a, 7b)는 웨이트(단계 S2)로 제어된다.
계속해서, 각 시험 회로(7a, 7b) 및 메모리 회로(6a, 6b)에 클록 신호(CLK)가 공급되고 있는지의 여부를 판정한다(단계 S21).
클록 신호 CLK가 공급되는 경우, 각 시험 회로(7a, 7b)는 대응하는 메모리 회로(6a, 6b)에 액티브 커맨드 ACT를 발행함과 동시에, 증분된 어드레스 ADD를 발행한다(단계 S221).
그리고, 각 시험 회로(7a, 7b)는 대응하는 메모리 회로(6a, 6b)에 대하여 프리차지 커맨드 PRE를 발행한다(단계 S222). 그렇게 하면, 그 메모리 회로(6a, 6b)는 상기 어드레스 ADD의 메모리 셀을 리프레시한다.
계속해서, 단계 S221에서 증분된 어드레스 ADD가 시험 회로(7a, 7b)에 기억되는 최대 어드레스치 ADD_MAX를 초과하고 있는지의 여부를 판정한다(단계 S223).
어드레스 ADD가 최대 어드레스치 ADD_MAX를 초과하고 있는 경우, 상기 어드레스 ADD에는 최소 어드레스치로서의 '0'을 입력한다(단계 S224).
그리고, 클록 신호 CLK가 공급된 상태에서 웨이트 신호 Wait가 H 레벨, 혹은 L 레벨 중 어디에 있는지를 판정한다(단계 S23). 이 때, 웨이트 신호 Wait가 L 레벨일 때, 시험 회로(7a, 7b)는 웨이트(단계 S2)를 종료하고, DRAM 판독(단계 S3)으로 이행한다.
한편, 웨이트 신호 Wait가 H 레벨일 때, 시험 회로(7a, 7b)는 웨이트로 유지된다. 그리고, 단계 S221 및 단계 S222에 있어서, 증분된 어드레스 ADD가 재차 발행됨으로써, 그 메모리 회로(6a, 6b)는 리프레시 동작을 계속한다. 즉, 리프레시 동작이 시작된 메모리 회로(6a, 6b)에 대하여, 클록 신호 CLK가 유지되고, 또한 웨이트 신호 Wait가 H 레벨로 유지되는 동안, 리프레시 동작이 행해진다.
따라서, 상기와 같은 제1 및 제2 시험 회로(7a, 7b)에 의한 시험에 있어서, 리프레시 시험이 실시되는 경우에, 그 천이도는 상기 제1 실시예에 있어서의 도 4에 도시한 바와 같이 된다. 즉, 제1 메모리 회로(6a)는 제2 메모리 회로(6b)로의 기록이 종료할 때까지 메모리 셀을 리프레시한다. 그리고, 제2 메모리 회로(6b)로의 기록이 종료함과 동시에 클록 신호 CLK를 정지하여, 제1 및 제2 메모리 회로(6a, 6b)의 리프레시 시험 시간 tREF를 동일 시간으로 실시한 후, 대응하는 시험 회로(7a, 7b)는 기록 데이터가 유지되어 있는지 여부의 판정 결과를 출력한다.
다음에, 본 발명의 제2 실시예의 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법의 특징을 이하에 기재한다.
리프레시 커맨드 REF에 응답하는 기능을 구비하고 있지 않은 메모리 회로(6a, 6b)에 대해서 리프레시 시험을 실시한 경우, 상기 제1 실시예와 동일한 효과를 발휘할 수 있다. 그리고, 메모리 회로(6a, 6b)에, 리프레시 커맨드 REF에 응답하는 기능을 갖추고 있지 않기 때문에, 칩(2)상에 탑재 가능한 논리 회로(3a, 3b)의 면적을 크게 할 수 있다.
이하, 본 발명을 메모리 회로 시험 시스템으로 구체화한 제3 실시예를 도 7 및 도 8에 따라 설명한다.
또한, 본 실시예는 제1 실시예에 있어서의 제1 및 제2 시험 회로(5a, 5b)의 구성을 일부 변경하여 도 3에서 설명한 시험의 웨이트(단계 S2)에 있어서의 단계 S22를 변경한 것이다. 따라서, 동일한 구성 부분에는 동일 명칭 및 동일 부호를 붙여 상세한 설명을 일부 생략한다
도 7은 반도체 장치의 개략 평면도이다.
반도체 장치(1)의 칩(2)상에는 논리 회로(3a, 3b)와 함께 복수 쌍(예로서, 도 7에서는 2 쌍)의 제1 및 제2 메모리 회로(8a, 8b) 및 제1 및 제2 시험 회로(9a, 9b)가 형성되어 있다. 또한, 일예로서, 본 실시예에서는 시험 대상으로 하는 메모리를 SDRAM으로 한다. 또한, 제1 및 제2 메모리 회로(8a, 8b)는 크기가 서로 다른 어드레스 공간을 가지며, 예컨대, 각 메모리 회로(8a, 8b)의 어드레스 공간을 각각 Na, Nb(Na＜Nb)로 한다.
이와 같이, 동일 칩(2)상에 2 쌍의 제1 및 제2 메모리 회로(DRAM 매크로)(8a, 8b)와, 제1 및 제2 시험 회로(9a, 9b)를 탑재한 경우, 그 접속예는 도 2의 블록도에 도시한 바와 같이 된다. 따라서, 제1 실시예와 같이 각 메모리 회로(8a, 8b) 에 대하여 동시에 시험을 시작하고, 그 시험 결과를 대응하는 시험 회로(9a, 9b)에 의해 판정한다.
도 8은 시험 상태를 도시하는 흐름도이다. 또한, 도 8에 도시하는 동작 기술은 하드웨어 기술 언어 VHDL에 기초하고 있다.
각 시험 회로(9a, 9b)에 의한 시험은 상기 DRAM 기록(단계 S1)과, 웨이트(단계 S2)와, DRAM 판독(판정)(단계 S3)을 포함한다.
또한, 각 시험 회로(9a, 9b)는 웨이트(단계 S2)에서 소정의 조건이 충족될 때, 대응하는 메모리 회로(8a, 8b)에 리프레시 동작을 실행시키는 기능을 갖는다. 또한, 본 실시예에서는, 웨이트(단계 S2)는 도 8에 도시한 바와 같이 단계 S21과, 단계 S225∼단계 S228과, 단계 S23을 갖는 루프 ·플로우로서 구성된다. 즉, 각 시험 회로(9a, 9b)는 대응하는 메모리 회로(8a, 8b)에 리프레시 동작을 실행시키는 수단(단계 S225∼S228)을 갖는다.
다음에, 웨이트(단계 S2)에서의 동작을 도 8의 루프 ·플로우를 참조하면서 설명한다.
상기한 바와 같이, DRAM 기록(단계 S1)에서 제1 및 제2 메모리 회로(8a, 8b)로의 기록 동작이 종료하면, H 레벨의 웨이트 신호 Wait에 응답하여 제1 및 제2 시험 회로(9a, 9b)는 웨이트(단계 S2)로 제어된다.
계속해서, 각 시험 회로(9a, 9b) 및 메모리 회로(8a, 8b)에 클록 신호 CLK가 공급되어 있는지 여부를 판정한다(단계 S21).
클록 신호 CLK가 공급되는 경우, 각 시험 회로(9a, 9b)는 대응하는 메모리 회로(8a, 8b)에 액티브 커맨드 ACT를 발행함과 동시에, 감소된 어드레스 ADD를 발행한다(단계 S225).
그리고, 각 시험 회로(9a, 9b)는 대응하는 메모리 회로(8a, 8b)에 대하여 프리차지 커맨드 PRE를 발행한다(단계 S226). 그렇게 하면, 그 메모리 회로(8a, 8b)는 상기 어드레스 ADD의 메모리 셀을 리프레시한다.
계속해서, 단계 S225에서 감소된 어드레스 ADD가 '0'(최소 어드레스)인지 아닌지를 판정한다(단계 S227).
어드레스 ADD가 '0'인 경우, 상기 어드레스 ADD에는 각 시험 회로(9a, 9b)에 기억되는 최대 어드레스치 ADD_MAX가 입력된다(단계 S228).
그리고, 클록 신호 CLK가 공급된 상태에서 웨이트 신호 Wait가 H 레벨, 혹은 L 레벨 중 어디에 있는지를 판정한다(단계 S23). 이 때, 웨이트 신호 Wait가 L 레벨일 때, 각 시험 회로(9a, 9b)는 웨이트(단계 S2)를 종료하고, DRAM 판독(단계 S3)으로 이행한다.
한편, 웨이트 신호 Wait가 H 레벨일 때, 각 시험 회로(9a, 9b)는 웨이트로 유지된다. 그리고, 단계 S225 및 단계 S226에 있어서, 감소된 어드레스 ADD가 재차 발행됨으로써, 그 메모리 회로(8a, 8b)는 리프레시 동작을 계속한다. 즉, 리프레시 동작이 시작된 메모리 회로(8a, 8b)에 대하여, 클록 신호 CLK가 유지되고, 또한 웨이트 신호 Wait가 H 레벨로 유지되는 동안, 리프레시 동작이 행해진다.
따라서, 상기와 같은 제1 및 제2 시험 회로(9a, 9b)에 의한 시험에 있어서, 리프레시 시험이 실시되는 경우에, 그 천이도는 상기 제1 실시예에 있어서의 도 4에 도시한 바와 같이 된다. 즉, 제1 메모리 회로(8a)는 제2 메모리 회로(8b)로의 기록이 종료할 때까지 메모리 셀을 리프레시한다. 그리고, 제2 메모리 회로(8b)로의 기록이 종료함과 동시에 클록 신호 CLK를 정지하여 제1 및 제2 메모리 회로(8a, 8b)의 리프레시 시험 시간 tREF를 동일 시간으로 실시한 후, 대응하는 시험 회로(9a, 9b)는 각각 기록 데이터가 유지되어 있는지 아닌지의 판정 결과를 출력한다.
다음에, 본 발명의 제3 실시예의 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법의 특징을 이하에 설명한다.
리프레시 커맨드 REF에 응답하는 기능을 구비하고 있지 않은 메모리 회로(8a, 8b)에 대해서 리프레시 시험을 실시한 경우, 상기 제1 실시예와 동일한 효과를 발휘할 수 있다. 그리고, 메모리 회로(8a, 8b)에 리프레시 커맨드 REF에 응답하는 기능을 구비하고 있지 않기 때문에, 칩(2)상에 탑재 가능한 논리 회로(3a, 3b)의 면적을 크게 할 수 있다.
상기 실시예는 이하와 같이 변경하여도 좋다.
상기 각 실시예의 시험 회로(5a, 5b)에 의한 리프레시 동작을 포함하는 메모리 회로(4a, 4b)의 리프레시 시험은 특정 어드레스에서의 메모리 셀에 대하여 실시되는 디스터브 시험에 응용하여도 좋다. 이러한 시험의 경우에는, 시험 대상으로 하는 메모리 회로는 특히 DRAM으로 한정된다.
상기 각 실시예에서는 동일 칩(2)상에 2 쌍의 메모리 회로(4a, 4b)와 시험 회로(5a, 5b)를 탑재하여 이루어지는 경우의 시험으로 구체화하였지만, 3 쌍 이상의 시험으로 구체화하여도 좋다.
상기 각 실시예에서는 메모리 회로(4a, 4b)로서 SDRAM으로 구체화하였지만, DRAM으로 구체화하여도 좋다.
상기 각 실시예에서는 반도체 장치(1)의 동일 칩(2)상에 탑재되는 논리 회로(3a, 3b)의 사양에 따라 복수의 메모리 회로의 회로 구성을 상이한 구성으로 하였지만, 동일하게 하여도 좋다.
상기 각 실시예에서는 시험 회로(5a, 5b)와 메모리 회로(4a, 4b)에 입력하는 클록 신호 CLK를 공통으로 하였지만, 이 클록 신호 CLK의 입력을 시험 회로(5a, 5b)만으로 하는 구성으로 하여도 좋다. 이러한 경우에는, 시험 회로(5a, 5b)에는 클록 신호 CLK와 함께, 다른 외부 신호(제어 신호)를 추가로 입력하고, 그 클록 신호 CLK와 외부 신호를 입력 신호로 하는 논리 게이트의 출력 신호를 메모리 회로(4a, 4b)에 입력시킨다. 예로서, 시험 회로(5a, 5b)내에 AND 회로를 설치하여, 이 AND 회로에 클록 신호 CLK와 외부 신호 CD를 입력하고, 그 출력 신호를 메모리 회로(4a, 4b)에 입력시키는 경우에서의 리프레시 시험의 천이도를 도 9에 도시한다. 즉, 이러한 경우에는, 테스트 장치에 의해 클록 신호 CLK를 정지시키지 않고, 메모리 회로(4a, 4b)의 리프레시 시험시에는 그 메모리 회로(4a, 4b)로의 클록 신호 CLK의 공급을 정지시킬 수 있다.

Claims (17)

  1. 복수의 메모리 회로와,
    상기 복수의 메모리 회로에 대응하여 설치된 복수의 시험 회로로서, 각 시험 회로는 각각 대응하는 상기 메모리 회로에 데이터를 기록하는 제1 시험 상태 유닛과, 해제 신호가 입력될 때까지 대기하는 제2 시험 상태 유닛과, 상기 각 메모리 회로로부터 데이터를 판독하는 제3 시험 상태 유닛을 순차 실행시키는 메모리 회로 시험 시스템에 있어서,
    상기 제2 시험 상태 유닛은 상기 복수의 시험 회로의 모두가 상기 제1 시험 상태 유닛을 종료할 때까지 각 대응하는 메모리 회로에 리프레시 동작을 실행시키는 리프레시 유닛을 구비한 것을 특징으로 하는 메모리 회로 시험 시스템.
  2. 제1항에 있어서,
    상기 리프레시 유닛은 상기 메모리 회로에 리프레시 커맨드를 발행하는 것을 특징으로 하는 메모리 회로 시험 시스템.
  3. 제1항 또는 제2항에 있어서,
    상기 리프레시 유닛은 클록 신호와 웨이트 신호에 기초하여 각 대응하는 메모리 회로에 상기 리프레시 동작을 실행시키는 것을 특징으로 하는 메모리 회로 시험 시스템.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 시험 상태 유닛은,
    클록 신호를 판단하는 제1 서브 유닛과,
    상기 클록 신호의 입력이 있는 경우에 대응하는 메모리 회로에 리프레시 동작을 실행시키는 제2 서브 유닛과,
    웨이트 신호를 판단하여 실행 종료 또는 상기 제1 서브 유닛을 실행시키는 제3 서브 유닛을 포함하는 것을 특징으로 하는 메모리 회로 시험 시스템.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 리프레시 유닛은,
    상기 메모리 회로의 최대 어드레스를 기억하는 최대 어드레스 기억 유닛과,
    상기 메모리 회로에 액티브 커맨드를 발행하는 유닛과,
    증분 또는 감소된 어드레스를 상기 메모리 회로에 출력하는 어드레스 발행 유닛과,
    상기 메모리 회로에 프리차지 커맨드를 발행하는 유닛과,
    상기 어드레스가 상기 최대 어드레스 이상 또는 최소 어드레스 이하일 때에 그 어드레스를 상기 메모리 회로의 최소 어드레스 또는 최대 어드레스로 하는 어드레스 판별 유닛을 구비한 것을 특징으로 하는 메모리 회로 시험 시스템.
  6. 제5항에 있어서,
    상기 제2 시험 상태 유닛은,
    클록 신호를 판단하는 제1 서브 유닛과,
    상기 클록 신호의 입력이 있는 경우에 대응하는 메모리 회로에 액티브 커맨드 및 증분 또는 감소된 어드레스를 발행하는 제2 서브 유닛과,
    상기 메모리 회로에 프리차지 커맨드를 발행하여 상기 어드레스의 메모리 셀을 리프레시시키는 제3 서브 유닛과,
    상기 어드레스가 최대 어드레스 이상 또는 최소 어드레스 이하인지 여부를 판단하는 제4 서브 유닛과,
    상기 어드레스가 최대 어드레스 이상 또는 최소 어드레스 이하인 경우에 이 어드레스에 최소 어드레스 또는 최대 어드레스를 입력하는 제5 서브 유닛과,
    웨이트 신호를 판단하여 실행 종료 또는 상기 제1 서브 유닛을 실행시키는 제6 서브 유닛을 포함하는 것을 특징으로 하는 메모리 회로 시험 시스템.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 각 시험 회로에는 상기 복수의 메모리 회로에 입력되는 클록 신호를 무효화하는 클록 신호 제어 유닛을 설치한 것을 특징으로 하는 메모리 회로 시험 시스템.
  8. 복수의 메모리 회로와,
    상기 복수의 메모리 회로에 대응하여 설치된 복수의 시험 회로로서, 각 시험 회로는 각각 대응하는 상기 메모리 회로에 데이터를 기록하는 제1 시험 상태와, 해제 신호가 입력될 때까지 대기하는 제2 시험 상태와, 상기 각 메모리 회로로부터 데이터를 판독하는 제3 시험 상태를 순차 실행시키는 반도체 장치에 있어서,
    상기 제2 시험 상태는 상기 복수의 시험 회로의 모두가 상기 제1 시험 상태를 종료할 때까지 각 대응하는 메모리 회로에 리프레시 동작을 실행시키는 리프레시 수단을 구비한 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 리프레시 수단은 상기 메모리 회로에 리프레시 커맨드를 발행하는 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 리프레시 수단은 클록 신호와 웨이트 신호에 기초하여 각 대응하는 메모리 회로에 상기 리프레시 동작을 실행시키는 것을 특징으로 하는 반도체 장치.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2 시험 상태는,
    클록 신호를 판단하는 제1 수단과,
    상기 클록 신호의 입력이 있는 경우에 대응하는 메모리 회로에 리프레시 동작을 실행시키는 제2 수단과,
    웨이트 신호를 판단하여 실행 종료 또는 상기 제1 수단을 실행시키는 제3 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 리프레시 수단은,
    상기 메모리 회로의 최대 어드레스를 기억하는 최대 어드레스 기억 수단과,
    상기 메모리 회로에 액티브 커맨드를 발행하는 수단과,
    증분 또는 감소된 어드레스를 상기 메모리 회로에 출력하는 어드레스 발행 수단과,
    상기 메모리 회로에 프리차지 커맨드를 발행하는 수단과,
    상기 어드레스가 상기 최대 어드레스 이상 또는 최소 어드레스 이하일 때에 그 어드레스를 상기 메모리 회로의 최소 어드레스 또는 최대 어드레스로 하는 어드레스 판별 수단을 구비한 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 시험 상태는,
    클록 신호를 판단하는 제1 수단과,
    상기 클록 신호의 입력이 있는 경우에 대응하는 메모리 회로에 액티브 커맨드 및 증분 또는 감소된 어드레스를 발행하는 제2 수단과,
    상기 메모리 회로에 프리차지 커맨드를 발행하여 상기 어드레스의 메모리 셀을 리프레시시키는 제3 수단과,
    상기 어드레스가 최대 어드레스 이상 또는 최소 어드레스 이하인지 여부를 판단하는 제4 수단과,
    상기 어드레스가 최대 어드레스 이상 또는 최소 어드레스 이하인 경우에 그 어드레스에 최소 어드레스 또는 최대 어드레스를 입력하는 제5 수단과,
    웨이트 신호를 판단하여 실행 종료 또는 상기 제1 수단을 실행시키는 제6 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 장치는 메모리 혼재 논리 회로인 것을 특징으로 하는 반도체 장치.
  15. 복수의 메모리 회로를 각각에 대응하여 설치된 복수의 시험 회로에 의해 시험하는 메모리 시험 방법으로서,
    상기 복수의 시험 회로는,
    각각 대응하는 상기 메모리 회로에 데이터를 기록하는 제1 시험 상태와,
    상기 복수의 시험 회로의 모두가 상기 제1 시험 상태를 종료할 때까지 각 대응하는 메모리 회로에 리프레시 동작을 실행한 후, 해제 신호가 입력될 때까지 대기하는 제2 시험 상태와,
    상기 각 메모리 회로로부터 데이터를 판독하는 제3 시험 상태를 순차 실행하는 것을 특징으로 하는 메모리 시험 방법.
  16. 제15항에 있어서,
    상기 각 시험 회로는,
    상기 제2 시험 상태에서 클록 신호를 판단하는 제1 단계와,
    상기 클록 신호의 입력이 있는 경우에 대응하는 메모리 회로에 리프레시 동작을 실행시키는 제2 단계와,
    웨이트 신호를 판단하여 실행 종료 또는 상기 제1 단계를 실행시키는 제3 단계를 순차 실행하는 것을 특징으로 하는 메모리 시험 방법.
  17. 제15항에 있어서,
    상기 각 시험 회로는,
    상기 제2 시험 상태에서 클록 신호를 판단하는 제1 단계와,
    상기 클록 신호의 입력이 있는 경우에 대응하는 메모리 회로에 액티브 커맨드 및 증분 또는 감소된 어드레스를 발행하는 제2 단계와,
    상기 메모리 회로에 프리차지 커맨드를 발행하여 상기 어드레스의 메모리 셀을 리프레시시키는 제3 단계와,
    상기 어드레스가 최대 어드레스 이상 또는 최소 어드레스 이하인지 여부를 판단하는 제4 단계와,
    상기 어드레스가 최대 어드레스 이상 또는 최소 어드레스 이하인 경우에 그 어드레스에 최소 어드레스 또는 최대 어드레스를 입력하는 제5 단계와,
    웨이트 신호를 판단하여 실행 종료 또는 상기 제1 단계를 실행시키는 제6 단계를 순차 실행하는 것을 특징으로 하는 메모리 시험 방법.
KR10-2003-7007400A 2000-12-08 2000-12-08 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법 KR100501779B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2000/008721 WO2002047091A1 (fr) 2000-12-08 2000-12-08 Systeme d'essai de circuit de memoire, dispositif a semiconducteur, et procede relatif a l'essai de memoire

Publications (2)

Publication Number Publication Date
KR20030061417A true KR20030061417A (ko) 2003-07-18
KR100501779B1 KR100501779B1 (ko) 2005-07-20

Family

ID=11736779

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7007400A KR100501779B1 (ko) 2000-12-08 2000-12-08 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법

Country Status (4)

Country Link
US (1) US7577884B2 (ko)
JP (1) JP4549628B2 (ko)
KR (1) KR100501779B1 (ko)
WO (1) WO2002047091A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2541046A1 (en) * 2006-03-27 2007-09-27 Mosaid Technologies Incorporated Power supply testing architecture
US8839057B2 (en) * 2011-02-03 2014-09-16 Arm Limited Integrated circuit and method for testing memory on the integrated circuit
US8842480B2 (en) 2012-08-08 2014-09-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Automated control of opening and closing of synchronous dynamic random access memory rows
TWI792864B (zh) * 2022-01-14 2023-02-11 瑞昱半導體股份有限公司 測試系統以及測試方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3244340B2 (ja) * 1993-05-24 2002-01-07 三菱電機株式会社 同期型半導体記憶装置
JP2933521B2 (ja) * 1996-02-20 1999-08-16 甲府日本電気株式会社 強制リフレッシュ装置
US5844914A (en) * 1996-05-15 1998-12-01 Samsung Electronics, Co. Ltd. Test circuit and method for refresh and descrambling in an integrated memory circuit
US6141765A (en) * 1997-05-19 2000-10-31 Gigabus, Inc. Low power, high speed communications bus
US6272588B1 (en) * 1997-05-30 2001-08-07 Motorola Inc. Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry
US6438670B1 (en) * 1998-10-02 2002-08-20 International Business Machines Corporation Memory controller with programmable delay counter for tuning performance based on timing parameter of controlled memory storage device
JP3797810B2 (ja) * 1998-11-30 2006-07-19 松下電器産業株式会社 半導体装置

Also Published As

Publication number Publication date
JP4549628B2 (ja) 2010-09-22
US7577884B2 (en) 2009-08-18
KR100501779B1 (ko) 2005-07-20
JPWO2002047091A1 (ja) 2004-04-08
WO2002047091A1 (fr) 2002-06-13
US20030212925A1 (en) 2003-11-13

Similar Documents

Publication Publication Date Title
US7573778B2 (en) Semiconductor memory device
US7622908B2 (en) Built-in system and method for testing integrated circuit timing parameters
JP4065687B2 (ja) 半導体メモリ装置
US6636443B2 (en) Semiconductor memory device having row buffers
US5790468A (en) Refresh counter for synchronous dynamic random access memory and method of testing the same
US6272062B1 (en) Semiconductor memory with programmable bitline multiplexers
KR20040022379A (ko) 입출력 단자를 삭감 가능한 반도체 기억 장치
KR20030011629A (ko) 반도체 메모리
KR100501779B1 (ko) 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법
JP3244033B2 (ja) 同期型半導体記憶装置
US6740929B2 (en) Semiconductor device and method for testing semiconductor device
US7308622B2 (en) Integrated memory and method for testing the memory
CN115015741A (zh) 芯片测试方法、装置、设备及介质
CN115171767A (zh) 芯片测试方法、装置、设备及介质
US6252812B1 (en) Semiconductor memory device utilizing multiple edges of a signal
US6651022B2 (en) Semiconductor device capable of test mode operation
US6108248A (en) Column address strobe signal generator for synchronous dynamic random access memory
JP2001250398A (ja) ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法
US6288957B1 (en) Semiconductor memory device having test mode and method for testing semiconductor therewith
KR20050118526A (ko) 짧은 주기의 셀프 리프레시 모드를 가지는 반도체 메모리장치
US6981187B1 (en) Test mode for a self-refreshed SRAM with DRAM memory cells
CN114121119A (zh) 用于提供数据速率操作的设备和方法
JPH1166889A (ja) 高速試験機能つきメモリ
JP2001256799A (ja) 半導体記憶装置の自己テスト回路及び自己テスト方法
JPH03104100A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee