JPH0214564A - Ｃｍｏｓメモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＣＭＯ３（相補型ＭＯ３）ランリスタ）を用い
た半導体ＲＡＭ　（ランダム・アクセス・メモリ）に関
するものである。

従来ＣＭＯ３ＲＡＭに用いられているメモリのセルを第
１図に示す。Ｐチャネルトランジスタ３８４、及びＮチ
ャネルトランジスタ５，６より成るインバータのループ
接続によるフリ、ンブフロ、ツブに対しアドレス線ＡＤ
Ｈにより０Ｎ−ＯＦＦを制御されるＮチャネルトランジ
スタ（トランスファゲート）を介してデータの入出力線
であるＢＩＴ。

及び丁Ｔ下に接続されている。メモリ・セルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
・セルの特徴としてはフリップフロップを構成するイン
バータは安定状態では、ＣＭＯ３であることによりパワ
ーは微少しか必要とせず、従ってメモリに格納されてい
るデータの保持には殆んど電力が消費されないことと、
又動作状態においても、Ｎ−ＭＯＳに比しパワーの消費
が少ないことであり、低電力動作ということでかなり多
方面に活用されている。

一方このＣＭＯＳメモリの欠点としてはそのセルサイズ
が太き（、従ってＮ−ＭＯＳのＲＡＭに比し同じチップ
サイズに格納されるメモリの容量が小さく、大容量化が
むずかしいことにある。この根本原因はＣＭＯ５である
ために平面的にＰチャネルトランジスタを作成するスペ
ース、及びＮチャネルを絶縁しかつ基板となるＰ−ウェ
ルを作成、分離するスペースが必要となることにある。

本発明は上記のき点を除去するものであり、Ｐチャネル
トランジスタを、それと同等の働きをする多結晶シリコ
ン膜を用いた薄膜トランジスタで置き換えると同時にこ
の薄膜トランジスタをインバータのベアとなるＮチャネ
ルトランジスタ上に配置することによりメモリ・セルの
サイズを大幅に低減化することを目的とする。

第２図（ａ）は本発明によるメモリ・セルの平面パター
ン図例、（ｂ）にはＡＢの断面図を示す。選択酸化マス
クの境界１８内にソース・ドレイン領域となる部分が存
在する。選択酸化によるフィールド膜形成後にゲート酸
化膜を成長させてから第１層目の多結晶シリコンと基板
３０の接続をするためのコンタクトホール１０，１１の
開孔をした後に第１層目の多結晶シリコン１９，２０．
２１．２７（斜線部のパターン）をデポジションした後
に全面にＰイオンを打込んでソース・ドレイン３１゜３
２．３３を形成する。この後第２フイールド膜３６をデ
ポジション、ゲートとなる多結晶シリコン１９．２０上
の第２フイールド膜を除去し、前記多結晶シリコン１９
．２０上を熱酸化して薄膜トランジスタのゲート絶縁膜
を形成する。その後第１層と第２層目の多結晶シリコン
を接続するコンタクトホール１２，１３．１４を開孔し
薄膜トランジスタのチャネル、及びソース、ドレインを
形成する第２層目の多結晶シリコン２２．２３（点部の
パターン）をデポジションし選択的にＰ゛拡散する。更
に第３フイールド膜３５をデポジションした後にコンタ
クトホール１５，１６を開孔後Ａｌ−３ｔ層２４，２５
．２６を形成する。

この結果Ｎ゛拡散層３１を（−）電源ＶＳＳに接続され
たソース、３２をドレイン、多結晶シリコン２０をゲー
トとするＮチャネルトランジスタと多結晶シリコン層２
２において（＋）電源■。。に接続されたソース５５、
チャネル５４、ドレイン５６、多結晶シリコン２０をゲ
ートとするＰチャネルトランジスタが形成され、各々の
ドレインがダイオードを介して接続されるＣＭＯ３のイ
ンバータが構成できる。

第５図に第２図に示したセルパターンの回路図を示す。

Ｎチャネルトランジスタ４０〜４３はバルクシリコン単
結晶中に又、Ｐチャネルトランジスタ４４．４５は多結
晶薄膜トランジスタとして形成され、ダイオード４６．
４７はＰチャネルとＮチャネルトランジスタの多結晶シ
リコンにより接続点に発生するダイオードであり、この
ダイオードはメモリの動作上は障害とならない。

本発明の特徴は第２図（ｂ）に示した如＜ＣＭＯＳイン
バータを構成するに際し、１つのゲート電極を共通にし
て、ゲート電極の下側にＮチャネルのトランジスタ、ゲ
ート電極の上側にＰチャネルトランジスタを配置し、そ
のドレイン同志を接続する方法を用いることにあり、従
来平面配置であったＰチャネルとＮチャネル領域が立体
配置されるので、セルサイズは飛躍的に縮少し、同一チ
ップサイズでのメモリ容量は急増する。

一般に多結晶シリコン層は単結晶シリコンに比し、移動
度が極端に低く、トランジスタ特性に劣悪で、特にＯＦ
Ｆリークが多いことが知られている。しかし発明者らは
この特性の改善に努力した結果衣のことがわかった。第
３図に示すように多結晶シリコンのデポジション温度を
７００℃以下にすると移動度が改善され、特に５００°
Ｃ近辺では１０に近い特性が得られた。又ＯＦＦリーク
の改善には多結晶シリコンを熱酸化して作るゲート膜の
製造方法に依存し、高温でドライ酸化の方式が最も良か
った。又多結晶シリコンの層のデポジション温度が高く
ても、レーザによるアニーリングを実施すると移動度、
ＯＦＦリークの改善が可能である。

第４図は５００°Ｃで多結晶シリコンをデポジションし
、更にチャネル部にイオン打込みによりＰイオンをライ
トドープし、ゲート酸化膜を１１００°Ｃで形成して得
られたメモリ・セルに用いるものと同じサイズのトラン
ジスタの特性を示す。特性はメモリに応用するについて
十分である。

本発明はＣＭＯ３ＲＡＭに用いるメモリ・セルを構成す
るインバータのＰチャネルとＮチャネルのトランジスタ
を共通のゲート電極の上下に配置するものであり、同じ
デザインルールで構成した従来のセルの約２分の１のサ
イズとなり５μｍルールでは従来４Ｋｂｉｔが限度であ
ったが、本発明の実施により１６Ｋｂ　ｉ　ｔにも手が
届くようになった。

【図面の簡単な説明】

第１図はＣＭＯ３ＲＡＭのセル図である。第２図（ａ）
は本発明によるＣＭＯ３ＲＡＭの平面図で、第２図℃）
は断面図を示す。第３図は多結晶シリコンの移動度とデ
ポジションの温度の関係を示す図、又第４図は本発明に
より得られた多結晶シリコントランジシスタの特性図で
ある。第５図は第２図の回路図である。 第１図 第５図 （６Ｃ） 第３図 第４図 手続補正書 （自発） ２、発明の名称 メ　　　モ　　　リ　　　・　　　セ　　ル３、補正す
る者 事件との関係　　出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役　　中　村　恒　也 ４・０代理人 ５、補正の対象 手続補正書 １、発明の名称を「メモリ・セル」と補正する。 ２、特許請求の範囲を別紙の如く補正する。 ３、明細書第１真下から４〜３行目 ｒｃＭＯ３〜を用いた」までを削除する。 ４、明細書第３頁７〜１３行目 「本発明は〜を目的とする。」までを以下の如く補正す
る。 ｒ本発明は上記の欠点を除去するものであり、Ｐチャネ
ルトランジスタを多結晶シリコン膜を用いた負荷素子に
置き換えると同時にこの多結晶シリコン膜をインバータ
のペアとなるＮチャネルトランジスタ上に配置し、更に
２つのＮチャネルトランジスタのソース領域を共有し、
そのソース領域の一部領域上に■。電源線となる多結晶
シリコンを負荷素子の多結晶シリコンと一体形成して配
置することにより、メモリ・セルのサイズを大幅に低減
化することを目的とする。」 ５、明細書第３頁１５行目 「示す。」とあるを 「示す。本発明の実施例では負荷素子となる多結晶シリ
コン膜をＰチャネルの薄膜トランジスタとして形成した
例に基づいて説明をする。」と補正する。 ６、明細書第７頁３〜６行目 「本発明は〜ものであり、」とあるを ｒ本発明はメモリ・セルを構成するインバータの負荷素
子となる多結晶シリコンをＭＯＳ）ランジスタ上に配置
し、且つ２つのインバータのＭＯＳトランジスタの共有
ソース領域の一部領域上に負荷素子の多結晶シリコンを
延在させてなる電源線を配置したので、この多結晶シリ
コンの平面的な面積をメモリ・セルから削減できる。よ
って、」と補正する。 ７、明細書第７頁１３行目 「ＣＭＯ８ＲＡＭ」とあるを ｒＭＯ３ＲＡＭＪと補正する。 以上 代理人　　鉛末　喜三部　他１名 特許請求の範囲 されることを とするメモリ ・セル

Claims (1)

【特許請求の範囲】
1. （１）ＣＭＯＳインバータを相互接続しフリップフロッ
   プを構成するＣＭＯＳメモリ・セルにおいて、共通とな
   るゲート電極の上側に一方の導電型の薄膜トランジスタ
   を、前記ゲート電極の下側のバルクシリコン上に他方の
   導電型のトランジスタを作成し、前記の各々のトランジ
   スタのドレイン同志を接続したＣＭＯＳインバータより
   構成されることを特徴とするＣＭＯＳメモリ・セル。