JPH0221656A - ランダム・アクセス・メモリ - Google Patents
ランダム・アクセス・メモリInfo
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- JPH0221656A JPH0221656A JP1090318A JP9031889A JPH0221656A JP H0221656 A JPH0221656 A JP H0221656A JP 1090318 A JP1090318 A JP 1090318A JP 9031889 A JP9031889 A JP 9031889A JP H0221656 A JPH0221656 A JP H0221656A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯ３（相補型ＭＯＳトランジスタ）を用い
た半導体ＲＡＭ（ランダム・アクセス・メモリ）に関す
るものである。
た半導体ＲＡＭ（ランダム・アクセス・メモリ）に関す
るものである。
従来ＣＭＯ３ＲＡＭに用いられているメモリのセルを第
１図に示す。Ｐチャネルトランジスタ３゜４、及びＮチ
ャネルトランジスタ５．６より成るインバータのループ
接続によるフリップフロップに対しアドレス線ＡＤＨに
より０Ｎ−ＯＦＦを制御されるＮチャネルトランジスタ
（トランスファゲート）を介してデータの入出力線であ
るＢＩＴ、及びＴＴ７に接続されている。メモリ・セル
のリード状態ではフリップフロップからデータ線へ、又
ライト状態の時はデータ線からフリップフロップへ信号
がトランスファゲートがＯＮした時伝達する。このＣＭ
ＯＳメモリ・セルの特徴としてはフリップフロップを構
成するインバータは安定状態では、ＣＭＯ３であること
によりパワーは微少しか必要とせず、従ってメモリに格
納されているデータの保持には殆んど電力が消費されな
いことと、又動作状態においても、Ｎ−ＭＯＳに比しパ
ワーの消費が少ないことであり、低電力動作ということ
でかなり多方面に活用されている。
１図に示す。Ｐチャネルトランジスタ３゜４、及びＮチ
ャネルトランジスタ５．６より成るインバータのループ
接続によるフリップフロップに対しアドレス線ＡＤＨに
より０Ｎ−ＯＦＦを制御されるＮチャネルトランジスタ
（トランスファゲート）を介してデータの入出力線であ
るＢＩＴ、及びＴＴ７に接続されている。メモリ・セル
のリード状態ではフリップフロップからデータ線へ、又
ライト状態の時はデータ線からフリップフロップへ信号
がトランスファゲートがＯＮした時伝達する。このＣＭ
ＯＳメモリ・セルの特徴としてはフリップフロップを構
成するインバータは安定状態では、ＣＭＯ３であること
によりパワーは微少しか必要とせず、従ってメモリに格
納されているデータの保持には殆んど電力が消費されな
いことと、又動作状態においても、Ｎ−ＭＯＳに比しパ
ワーの消費が少ないことであり、低電力動作ということ
でかなり多方面に活用されている。
一方このＣＭＯＳメモリの欠点としてはそのセルサイズ
が大きく、従ってＮ−ＭＯＳのＲＡＭに比し同じチップ
サイズに格納されるメモリの容量が小さく、大容量化が
むずかしいことにある。この根本原因はＣＭＯ３である
ために平面的にＰチャネルトランジスタを作成するスペ
ース、及びＮチャネルを絶縁しかつ基板となるＰ−ウェ
ルを作成、分離するスペースが必要となることにある。
が大きく、従ってＮ−ＭＯＳのＲＡＭに比し同じチップ
サイズに格納されるメモリの容量が小さく、大容量化が
むずかしいことにある。この根本原因はＣＭＯ３である
ために平面的にＰチャネルトランジスタを作成するスペ
ース、及びＮチャネルを絶縁しかつ基板となるＰ−ウェ
ルを作成、分離するスペースが必要となることにある。
本発明は上記の欠点を除去するものであり、Ｐチャネル
トランジスタを、それと同等の働きをする多結晶シリコ
ン膜を用いた薄膜トランジスタで置き換えると同時にこ
の薄膜トランジスタをインバータのペアとなるＮチャネ
ルトランジスタ上に配置することによりメモリ・セルの
サイズを大幅に低減化することを目的とする。
トランジスタを、それと同等の働きをする多結晶シリコ
ン膜を用いた薄膜トランジスタで置き換えると同時にこ
の薄膜トランジスタをインバータのペアとなるＮチャネ
ルトランジスタ上に配置することによりメモリ・セルの
サイズを大幅に低減化することを目的とする。
第２図（ａ）は本発明によるメモリ・セルの平面パター
ン図例、（ｂ）にはＡＢの断面図を示す。選択酸化マス
クの境界１８内にソース・ドレイン領域となる部分が存
在する。選択酸化によるフィールド膜形成後にゲート酸
化膜を成長させてから第１層目の多結晶シリコンと基板
３０の接続をするためのコンタクトホール１０．１１の
開孔をした後に第１層目の多結晶シリコン１９，２０，
２１．２７（斜線部のパターン）をデポジションした後
に全面にＰイオンを打込んでソース・ドレイン３１゜３
２．３３を形成する。この後第２フイールド膜３６をデ
ポジション、ゲートとなる多結晶シリコン１９．２０上
の第２フイールド膜を除去し、前記多結晶シリコン１９
．２０上を熱酸化して薄膜トランジスタのゲート絶縁膜
を形成する。その後筒１Ｎと第２層目の多結晶シリコン
を接続するコンタクトホール１２，１１．１４を開孔し
薄膜トランジスタのチャネル、及びソース、ドレインを
形成する第２層目の多結晶シリコン２２．２３（点部の
パターン）をデポジションし選択的にＰ゛拡散する。更
に第３フイールド膜３５をデポジションした後にコンタ
クトホール１５，１６を開孔後Ａｆ−３ｉ層２４，２５
．２６を形成する。
ン図例、（ｂ）にはＡＢの断面図を示す。選択酸化マス
クの境界１８内にソース・ドレイン領域となる部分が存
在する。選択酸化によるフィールド膜形成後にゲート酸
化膜を成長させてから第１層目の多結晶シリコンと基板
３０の接続をするためのコンタクトホール１０．１１の
開孔をした後に第１層目の多結晶シリコン１９，２０，
２１．２７（斜線部のパターン）をデポジションした後
に全面にＰイオンを打込んでソース・ドレイン３１゜３
２．３３を形成する。この後第２フイールド膜３６をデ
ポジション、ゲートとなる多結晶シリコン１９．２０上
の第２フイールド膜を除去し、前記多結晶シリコン１９
．２０上を熱酸化して薄膜トランジスタのゲート絶縁膜
を形成する。その後筒１Ｎと第２層目の多結晶シリコン
を接続するコンタクトホール１２，１１．１４を開孔し
薄膜トランジスタのチャネル、及びソース、ドレインを
形成する第２層目の多結晶シリコン２２．２３（点部の
パターン）をデポジションし選択的にＰ゛拡散する。更
に第３フイールド膜３５をデポジションした後にコンタ
クトホール１５，１６を開孔後Ａｆ−３ｉ層２４，２５
．２６を形成する。
この結果Ｎ゛拡散層３１を（−）電源ＶＳＳに接続され
たソース、３２をドレイン、多結晶シリコン２０をゲー
トとするＮチャネルトランジスタと多結晶シリコン層２
２において（＋）電源ＶＤＤに接続されたソース５５、
チャネル５４、ドレイン５６、多結晶シリコン２０をゲ
ートとするＰチャネルトランジスタが形成され、各々の
ドレインがダイオードを介して接続されるＣＭＯ３のイ
ンバータが構成できる。
たソース、３２をドレイン、多結晶シリコン２０をゲー
トとするＮチャネルトランジスタと多結晶シリコン層２
２において（＋）電源ＶＤＤに接続されたソース５５、
チャネル５４、ドレイン５６、多結晶シリコン２０をゲ
ートとするＰチャネルトランジスタが形成され、各々の
ドレインがダイオードを介して接続されるＣＭＯ３のイ
ンバータが構成できる。
第５図に第２図に示したセルパターンの回路図を示す。
Ｎチャネルトランジスタ４０〜４３はバルクシリコン単
結晶中に又、Ｐチャネルトランジスタ４４．４５は多結
晶薄膜トランジスタとして形成され、ダイオード４１．
４７はＰチャネルとＮチャネルトランジスタの多結晶シ
リコンにより接続点に発生するダイオードであり、この
ダイオードはメモリの動作上は障害とならない。
結晶中に又、Ｐチャネルトランジスタ４４．４５は多結
晶薄膜トランジスタとして形成され、ダイオード４１．
４７はＰチャネルとＮチャネルトランジスタの多結晶シ
リコンにより接続点に発生するダイオードであり、この
ダイオードはメモリの動作上は障害とならない。
本発明の特徴は第２図（ｂ）に示した如＜ＣＭＯＳイン
バータを構成するに際し、１つのゲート電極を共通にし
て、ゲート電極の下側にＮチャネルのトランジスタ、ゲ
ート電極の上側にＰチャネルトランジスタを配置し、そ
のドレイン同志を接続する方法を用いることにあり、従
来平面配置であったＰチャネルとＮチャネル領域が立体
配置されるので、セルサイズは飛躍的に縮少し、同一チ
ップサイズでのメモリ容量は急増する。
バータを構成するに際し、１つのゲート電極を共通にし
て、ゲート電極の下側にＮチャネルのトランジスタ、ゲ
ート電極の上側にＰチャネルトランジスタを配置し、そ
のドレイン同志を接続する方法を用いることにあり、従
来平面配置であったＰチャネルとＮチャネル領域が立体
配置されるので、セルサイズは飛躍的に縮少し、同一チ
ップサイズでのメモリ容量は急増する。
−ｉに多結晶シリコン層は単結晶シリコンに比し、移動
度が極端に低（、トランジスタ特性に劣悪で、特にＯＦ
Ｆリークが多いことが知られている。しかし発明者らは
この特性の改善に努力した結果次のことがわかった。第
３図に示すように多結晶シリコンのデポジション温度を
７００°Ｃ以下にすると移動度が改善され、特に５００
’Ｃ近辺では１０に近い特性が得られた。又ＯＦＦリ
ークの改善には多結晶シリコンを熱酸化して作るゲート
膜の製造方法に依存し、高温でドライ酸化の方式が最も
良かった。又多結晶シリコンの層のデポジション温度が
高くても、レーザによるアニーリングを実施すると移動
度、ＯＦＦリークの改善が可能である。
度が極端に低（、トランジスタ特性に劣悪で、特にＯＦ
Ｆリークが多いことが知られている。しかし発明者らは
この特性の改善に努力した結果次のことがわかった。第
３図に示すように多結晶シリコンのデポジション温度を
７００°Ｃ以下にすると移動度が改善され、特に５００
’Ｃ近辺では１０に近い特性が得られた。又ＯＦＦリ
ークの改善には多結晶シリコンを熱酸化して作るゲート
膜の製造方法に依存し、高温でドライ酸化の方式が最も
良かった。又多結晶シリコンの層のデポジション温度が
高くても、レーザによるアニーリングを実施すると移動
度、ＯＦＦリークの改善が可能である。
第４図は５００°Ｃで多結晶シリコンをデポジションし
、更にチャネル部にイオン打込みによりＰイオンをライ
トドープし、ゲート酸化膜を１１００°Ｃで形成して得
られたメモリ・セルに用いるものと同じサイズのトラン
ジスタの特性を示す。特性はメモリに応用するについて
十分である。
、更にチャネル部にイオン打込みによりＰイオンをライ
トドープし、ゲート酸化膜を１１００°Ｃで形成して得
られたメモリ・セルに用いるものと同じサイズのトラン
ジスタの特性を示す。特性はメモリに応用するについて
十分である。
本発明はＣＭＯ３ＲＡＭに用いるメモリ・セルを構成す
るインバータのＰチャネルとＮチャネルのトランジスタ
を共通のゲート電極の上下に配置するものであり、同じ
デザインルールで構成した従来のセルの約２分の１のサ
イズとなり５μｍルールでは従来４Ｋｂｉｔが限度であ
ったが、本発明の実施により１６Ｋｂｉｔにも手が届く
ようになった。
るインバータのＰチャネルとＮチャネルのトランジスタ
を共通のゲート電極の上下に配置するものであり、同じ
デザインルールで構成した従来のセルの約２分の１のサ
イズとなり５μｍルールでは従来４Ｋｂｉｔが限度であ
ったが、本発明の実施により１６Ｋｂｉｔにも手が届く
ようになった。
第１図はＣＭＯ３ＲＡＭのセル図である。第２図（ａ）
は本発明によるＣＭＯ３ＲＡＭの平面図で、第２図（ｂ
）は断面図を示す。第３図は多結晶シリコンの移動度と
デポジションの温度の関係を示す図、又第４図は本発明
により得られた多結晶シリコントランジシスタの特性図
である。第５図は第２図の回路図である。 第２図（’ａ ） 第２図 （ｂ） 第１図 第５図 （６Ｃ） 第３図 第−４図 手続補正書（自発） 手続補正書 メ モ リ ・ セ ル３、補正
する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 ５、補正の対象 １、発明の名称を「メモリ・セル」と補正する。 ２、特許請求の範囲を別紙の通り補正する。 ３、明細書箱３頁７〜１３行目 「本発明は〜目的とする」とあるを、 「 そこで、近年においては、インバータを構成する一
方のトランジスタを薄膜トランジスタで構成し、基板に
形成したトランジスタの上部に積層して配置することに
よりメモリ・セルのサイズを大幅に縮小することが提案
されているが、インバータを構成する２つのトランジス
タはＡ１等の配線材料を使って接続されていた。 このように配線材料をＡ１等の金属材料とするのは、た
とえば、ｐ型の多結晶シリコン層と基板に形成したｎ型
のドレイン拡散層を直接接続すると、多結晶シリコン層
中の不純物が基板に形成したドレインに拡散しまい、基
板中にｐｎ接合によるダイオードが構成され、−力方向
の電流しか流さなくなるからである。 しかしながら、多結晶シリコンどうしのｐｎ接合を構成
すると、ｐｎ接合の多結晶シリコンの結晶粒塊や結晶性
の乱れにより発生する逆バイアスにより大きなリーク電
流が流れ、オーミックな特性を示し、Ａ１等の金属層を
介さずに直接接続しても動作上はとんど問題がないこと
がわかっている。 そこで、本Ｗ４発明はこの特性を利用して、基板に形成
された第１トランジスタのドレインとＴＰＴで形成した
第２トランジスタのドレインの接続を、第１トランジス
タのドレインと同一導電型の不純物を導入した多結晶シ
リコン層で接続してインバータを構成すると共に、基板
上に形成した前記第１トランジスタとドレインを共通に
して形成されたトランスファーゲートとを構成し、前記
インバータと前記多結晶シリコン層と前記トランスファ
ーゲートを一直線に形成した。」と補正する。 ４、明細書箱７頁１１行目に以下の文を挿入する。 「以上のような構成とすることにより下記の如き効果を
得ることができる ａ）従来、メモリ・セルの構成素子は平面的に分散して
形成されていたが、本発明においてはインバータを構成
する２つのトランジスタを積み重さねて形成すると共に
多結晶シリコン層を介して直接接続しているので、該イ
ンバータと前記接続用の多結晶シリコン層と前記トラン
スファーゲートを一直線に形成することができるように
なり、メモリ・セルのサイズを大幅に縮小することがで
きる。 ｂ）薄膜トランジスタのドレインは多結晶シリコン層で
形成されているので、そのまま、フリップフロップを形
成するもう一方のトランジスタとの接続用の配線として
利用することができ、配線の設計上の自由度が増し、プ
ロセスも容易である。 Ｃ）従来、インバータの接続用配線材料として使用され
ていたＡ１は、融点が低いので、層間絶縁膜に使用する
ＰＳＧ膜のりフロー工程等の高温処理に耐えられないが
、多結晶シリコンで配線を構成すれば１１００度以上の
高温にも耐えられ半導体装置の信頼性が高まる。」 特許請求の範囲 か ツマ− 々１コン １ ・セル。
は本発明によるＣＭＯ３ＲＡＭの平面図で、第２図（ｂ
）は断面図を示す。第３図は多結晶シリコンの移動度と
デポジションの温度の関係を示す図、又第４図は本発明
により得られた多結晶シリコントランジシスタの特性図
である。第５図は第２図の回路図である。 第２図（’ａ ） 第２図 （ｂ） 第１図 第５図 （６Ｃ） 第３図 第−４図 手続補正書（自発） 手続補正書 メ モ リ ・ セ ル３、補正
する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 ５、補正の対象 １、発明の名称を「メモリ・セル」と補正する。 ２、特許請求の範囲を別紙の通り補正する。 ３、明細書箱３頁７〜１３行目 「本発明は〜目的とする」とあるを、 「 そこで、近年においては、インバータを構成する一
方のトランジスタを薄膜トランジスタで構成し、基板に
形成したトランジスタの上部に積層して配置することに
よりメモリ・セルのサイズを大幅に縮小することが提案
されているが、インバータを構成する２つのトランジス
タはＡ１等の配線材料を使って接続されていた。 このように配線材料をＡ１等の金属材料とするのは、た
とえば、ｐ型の多結晶シリコン層と基板に形成したｎ型
のドレイン拡散層を直接接続すると、多結晶シリコン層
中の不純物が基板に形成したドレインに拡散しまい、基
板中にｐｎ接合によるダイオードが構成され、−力方向
の電流しか流さなくなるからである。 しかしながら、多結晶シリコンどうしのｐｎ接合を構成
すると、ｐｎ接合の多結晶シリコンの結晶粒塊や結晶性
の乱れにより発生する逆バイアスにより大きなリーク電
流が流れ、オーミックな特性を示し、Ａ１等の金属層を
介さずに直接接続しても動作上はとんど問題がないこと
がわかっている。 そこで、本Ｗ４発明はこの特性を利用して、基板に形成
された第１トランジスタのドレインとＴＰＴで形成した
第２トランジスタのドレインの接続を、第１トランジス
タのドレインと同一導電型の不純物を導入した多結晶シ
リコン層で接続してインバータを構成すると共に、基板
上に形成した前記第１トランジスタとドレインを共通に
して形成されたトランスファーゲートとを構成し、前記
インバータと前記多結晶シリコン層と前記トランスファ
ーゲートを一直線に形成した。」と補正する。 ４、明細書箱７頁１１行目に以下の文を挿入する。 「以上のような構成とすることにより下記の如き効果を
得ることができる ａ）従来、メモリ・セルの構成素子は平面的に分散して
形成されていたが、本発明においてはインバータを構成
する２つのトランジスタを積み重さねて形成すると共に
多結晶シリコン層を介して直接接続しているので、該イ
ンバータと前記接続用の多結晶シリコン層と前記トラン
スファーゲートを一直線に形成することができるように
なり、メモリ・セルのサイズを大幅に縮小することがで
きる。 ｂ）薄膜トランジスタのドレインは多結晶シリコン層で
形成されているので、そのまま、フリップフロップを形
成するもう一方のトランジスタとの接続用の配線として
利用することができ、配線の設計上の自由度が増し、プ
ロセスも容易である。 Ｃ）従来、インバータの接続用配線材料として使用され
ていたＡ１は、融点が低いので、層間絶縁膜に使用する
ＰＳＧ膜のりフロー工程等の高温処理に耐えられないが
、多結晶シリコンで配線を構成すれば１１００度以上の
高温にも耐えられ半導体装置の信頼性が高まる。」 特許請求の範囲 か ツマ− 々１コン １ ・セル。
Claims (1)
- （１）ＣＭＯＳインバータを相互接続しフリップフロッ
プを構成するＣＭＯＳメモリ・セルにおいて、共通とな
るゲート電極の上側に一方の導電型の薄膜トランジスタ
を、前記ゲート電極の下側のバルクシリコン上に他方の
導電型のトランジスタを作成し、前記の各々のトランジ
スタのドレイン同志を接続したＣＭＯＳインバータより
構成されることを特徴とするＣＭＯＳメモリ・セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090318A JPH0221656A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090318A JPH0221656A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221656A true JPH0221656A (ja) | 1990-01-24 |
| JPH0459784B2 JPH0459784B2 (ja) | 1992-09-24 |
Family
ID=13995178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090318A Granted JPH0221656A (ja) | 1989-04-10 | 1989-04-10 | ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8887781B2 (en) | 2007-09-04 | 2014-11-18 | Nlt Technologies, Ltd. | Vacuum adsorption control mechanism device, film pasting device, method of pasting film, and display device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 | ||
| JPS53148398A (en) * | 1977-05-31 | 1978-12-23 | Texas Instruments Inc | Mos ic device |
| JPS5562771A (en) * | 1978-11-02 | 1980-05-12 | Toshiba Corp | Integrated circuit device |
| JPS5575900U (ja) * | 1978-11-17 | 1980-05-24 |
-
1989
- 1989-04-10 JP JP1090318A patent/JPH0221656A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5575900U (ja) * | 1978-11-17 | 1980-05-24 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8887781B2 (en) | 2007-09-04 | 2014-11-18 | Nlt Technologies, Ltd. | Vacuum adsorption control mechanism device, film pasting device, method of pasting film, and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0459784B2 (ja) | 1992-09-24 |
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