CN1542972A - 半导体存储器件及其读出放大器部分 - Google Patents

半导体存储器件及其读出放大器部分 Download PDF

Info

Publication number
CN1542972A
CN1542972A CNA2004100460001A CN200410046000A CN1542972A CN 1542972 A CN1542972 A CN 1542972A CN A2004100460001 A CNA2004100460001 A CN A2004100460001A CN 200410046000 A CN200410046000 A CN 200410046000A CN 1542972 A CN1542972 A CN 1542972A
Authority
CN
China
Prior art keywords
sense amplifier
driver
cell array
memory cell
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100460001A
Other languages
English (en)
Other versions
CN1302551C (zh
Inventor
�ٴ�����
加藤大辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1542972A publication Critical patent/CN1542972A/zh
Application granted granted Critical
Publication of CN1302551C publication Critical patent/CN1302551C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

提供一种半导体存储器件，包括：存储单元阵列；排列在存储单元阵列的列方向的多个位线对；和用于控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送的读出放大器部分；所述读出放大器部分具有多个读出放大器，每个读出放大器包括DQ栅，每个DQ栅具有连接到对应的一个位线对的两个DQ栅晶体管，每个读出放大器包括一个差分放大器电路，每个差分放大器电路由交叉耦合到对应的一个位线对上的两个读出放大器晶体管形成，两个读出放大器晶体管各形成这样的图形布局，以便在它平行移动时，两个读出放大器晶体管之一可叠加在另一个上，以及两个DQ栅晶体管的每个形成这样的图形布局，以便在它平行移动时，两个DQ栅晶体管之一可叠加在另一个上。

Description

半导体存储器件及其读出放大器部分
本申请是申请日为2001年12月30日、申请号为01138188.4、发明名称为“半导体存储器件的读出放大器控制电路”的发明专利申请的分案申请。
技术领域
某些常规半导体存储器件采用了由锁存型差分放大器电路构成的读出放大器。下面借助用于放大动态随机存取存储器(DRAM)中的位线电位的读出放大器部分作为例子介绍常规差分放大器的电路设置。
背景技术
图1中所示的读出放大器部分包括位线对/BL<2>和BL<2>(<2>以例子表示)、均衡器和多路调制器(EQL&MUX)101、N沟道读出放大器(NSA)102、NSA公用源线103、NSA设置驱动器(NSA set driver)104、和DQ栅(gate)105。均衡器包括N沟道晶体管(以下称为NFETs)Q11、Q12和Q13。多路调制器包括NFETs Q14和Q15。NSA102包括NFETs Q16和Q17。NSA公用源线103给NSA102中的NFETs Q16和Q17的公用源线提供“0”写电位VBLL(例如Vss)。NSA设置驱动器104将VBLL提供给NSA公用源线103。DQ栅105包括NFETs Q18和Q19。
给DQ栅105的右端进一步提供P沟道读出放大器(PSA)106、PSA公用源线107和PSA设置驱动器108。PSA106包括P沟道晶体管(以下称为PFETs)Q20和Q21。PSA公用源线107将“1”写电位(例如VBLH)传送给PSA106中的晶体管Q20和Q21的公用源线，PSA设置驱动器108将VBLH提供给PSA公用源线107。另外，PSA106后接由NFETs Q22和Q23构成的多路调制器和由NFETs Q24、Q25和Q26构成的均衡器。
给每个位线对提供上述这种读出放大器；这样，如图1的下部所示，也为/BL<0>和BL<0>(<0>只是举例而已)提供相同的电路。在右边和左边的VBLH/2电源线给位线对提供均衡电位VBLH/2。CSL表示列选择信号线。虽然未示出，各由单元电容器和单元晶体管构成的存储单元在读出放大器部分的相对侧上连接到每个位线对。
图1的读出放大器的主要部分是由NSA102和PSA106形成的，它们每个的晶体管交叉耦合到位线对。NSA102的公用源线103通过由NFET构成的NSA设置驱动器104连接到处于“0”写电位VBLL(例如Vss)的位线恢复电源线。PSA106的公用源线107通过由PFET构成的PSA设置驱动器108连接到处于“1”写电位VBLH的位线恢复电源线。
通过上述常规读出放大器，NSA设置驱动器由NFET形成，PSA设置驱动器由PFET形成。在读出时，锁存信号NSET和bPSET分别被设置到高和低，由此将位线之间的小电位差放大，以便分别将位线BL(或/BL)在高电位一侧设置为“1”写电位，将位线/BL(或BL)在低电位一侧设置为“0”写电位。
发明内容
根据本发明的一个方案，提供了一种半导体存储器件，包括：存储单元阵列；排列在存储单元阵列的列方向的多个位线对；和用于控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送的读出放大器部分；所述读出放大器部分具有多个读出放大器，每个读出放大器包括DQ栅，每个DQ栅具有连接到对应的一个位线对的两个DQ栅晶体管，每个读出放大器包括一个差分放大器电路，每个差分放大器电路由交叉耦合到对应的一个位线对上的两个读出放大器晶体管形成，两个读出放大器晶体管各形成这样的图形布局，以便在它平行移动时，两个读出放大器晶体管之一可叠加在另一个上，以及两个DQ栅晶体管的每个形成这样的图形布局，以便在它平行移动时，两个DQ栅晶体管之一可叠加在另一个上。
根据本发明的一个方案，提供了一种半导体存储器件的读出放大器部分，该半导体存储器件包括一个存储单元阵列和在存储单元阵列的列方向排列的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括：一个布局单元的阵列，各布局单元分别包括形成在一个阱区中的读出放大器的电路部分，各布局单元不包括任何用于偏置阱区的接触；和布置在所述布局单元之外并配置成用于偏置阱区的接触。
本发明还提供了一种半导体存储器件的读出放大器部分，该半导体存储器件包括一个存储单元阵列和在存储单元阵列的列方向排列的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括：多个布局单元的阵列，其中包括的各布局单元的阵列分别包含读出放大器的电路部分，对于多个阵列中的每一个，所述布局单元的间距小于位线对的间距。
本发明还提供了又一种半导体存储器件的读出放大器部分，该半导体存储器件包括一个存储单元阵列和在存储单元阵列的列方向排列的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括：以小于位线对的间距的间距布置的一个读出放大器阵列；和一个存在于所述读出放大器部分和所述存储单元阵列之间的边界上的间距变化区域。
附图说明
图1表示常规半导体存储器件的读出放大器部分的电路布置；
图2是常规读出放大器部分的方框图；
图3是用于解释将设置驱动器放置在字线针脚区(stitch region)和不规则区中的常规方法的示意图；
图4表示根据本发明第一实施例的PSA设置驱动器的电路布置；
图5是根据本发明第二实施例的PSA设置驱动器的设置信号的时序图；
图6表示根据本发明第四和第九实施例的读出放大器部分的布置；
图7表示根据本发明第五和第八实施例构成PSA设置驱动器的PFET和NFET的布置的图形布局；
图8是根据本发明第六实施例用于PSA设置驱动器的设置信号的时序图；
图9表示根据本发明第七实施例的位线过驱动PSA设置驱动器的电路布置；
图10是用于根据本发明第七实施例的位线过驱动PSA设置驱动器的设置信号的时序图；
图11表示根据本发明第十实施例的读出放大器晶体管和DQ栅晶体管的重复布图。
具体实施方式
下面参照附图详细介绍本发明的实施例；但是，为了清楚对比本发明和常规技术之间的差别，将介绍怎样在读出放大器部分中放置设置驱动器的常规技术的布置。
如图2所示，在常规布置中，为相对小数量(例如一到四个)的读出放大器提供一个设置驱动器，并且设置驱动器在重复读出放大器布局的方向以规则间隔与NSA和PSA相邻设置。
如此放置的设置驱动器称为分布设置驱动器。在图2的示例分布设置中，每两个NSAs放置一个NSA设置驱动器，每两个PSAs放置一个PSA设置驱动器。
有另一种方法是，一个设置驱动器在相对大数量的读出放大器的公用源线当中共享，这种设置驱动器一起放在重复布置读出放大器的区域以外的区域中。如此放置的设置驱动器称为集中设置驱动器。设置驱动器可以放置成分布形式，也可以放置成集中形式。
然而，利用分布形式，设置驱动器的位置必须设置成与NSAs和PSAs相邻，如图2所示。由于设置驱动器的尺寸相对于读出放大器来说不大，因此为较少数量的读出放大器设置一个设置驱动器将降低布图效率，结果是在位线方向增加了读出放大器部分的尺寸。
DRAM的整个单元阵列由被读出放大器区域分割的很多单元阵列块构成。因此，每个读出放大器的尺寸稍有增加就会对芯片尺寸有很大影响。为此，在常规DRAMs中一般采用集中设置驱动器。
经常在WL针脚区中布置集中设置驱动器，其中在字线(WL)延伸方向(图2的垂直方向)每两个或多个行(两个或多个位线对)提供一个WL针脚区。WL针脚区是接合低电阻的金属字线和相对高电阻的栅互连线的区域。而且，由于读出放大器的重复周期(间距)比位线对/BL和BL的重复周期稍小一些，因而设置驱动器可以放置在不规则区域中(见USP5636158)。这种布置的例子示于图3中。在本例中，NSA设置驱动器放置在WL针脚区中，而PSA设置驱动器放置在WL针脚区和包括MDQ开关的不规则区中。
在图1的读出放大器部分中，使用的NFETs的数量远大于PFETs的数量。这样，在重复读出放大器的方向延伸的相对小宽度的N阱区中形成用于PSAs和PSA设置驱动器的PFETs，如图3所示。
NSA设置驱动器只放置在WL针脚区的原因是WL针脚区中的P阱区很大足以容纳所需尺寸的NSA设置驱动器。
PSA设置驱动器放置在针脚区和不规则区中的原因是确定成与PSAs的布局相符的N阱区的宽度不够大以容许针脚区容纳足够尺寸的PSA设置驱动器。
如上所述，DRAMs等的整个单元阵列是由被读出放大器部分分离的很多单元阵列块形成的。因此，为了实现低成本、小芯片，在位线方向减小读出放大器尺寸是很重要的。为此，做了很多努力以便形成尽可能小的读出放大器。
在图1所示的读出放大器部分中，NFETs的数量远大于PFETs。结果是，在读出放大器的整个布局方面来看，P阱区远大于N阱区。因此，利用构成读出放大器的晶体管，与NFETs相比，PFETs的布局几乎没有自由度。
例如，即使由于布置的改进而缩减PSA本身的尺寸，也不可能减小N阱区宽度，除非同时缩减PSA设置驱动器的尺寸。在窄N阱区，将要放置PSA设置驱动器的区域被限制到WL针脚区或不规则区。一般情况下，当减小布置尺寸与设计规则的比例时，降低了在该区域中的布置的自由度；这样，不容易缩减在PSA设置驱动器的位线方向的布置尺寸，其中PSA设置驱动器由只在窄区中的PFET形成。
假定在减小N阱宽度的同时，通过增加PSAs和位线对之间的重复周期的差而增加在重复读出放大器的方向的N阱的不规则区的尺寸，并在该不规则区中放置PSA设置驱动器。然而，增加的重复周期的差使位线和读出放大器之间的连接困难。
如上所述，在由锁存型差分放大器构成的常规读出放大器部分中，与一个公用源线连接的NSA设置驱动器由NFET形成，与另一公用源线连接的PSA设置驱动器由PFET形成，而PFET本身对布局的自由度有限制。结果是，很难缩减读出放大器的尺寸。
如上所述，用在半导体存储器件中的常规读出放大器控制电路如此构成，以便NSA设置驱动器由NFET形成，PSA设置驱动器由PFET形成；这样，很难缩减包括控制电路的整个读出放大器部分的尺寸。鉴于前述现有技术，包括其缺陷和不足，下面将介绍本发明的实施例以提供允许缩减整个读出放大器部分的尺寸的用于读出放大器设置驱动器的晶体管电路的设置。
[第一实施例]
图4表示连接到由锁存型差分放大器电路构成的读出放大器的PSA公用源线的PSA设置驱动器的晶体管电路的布置。
图4中所示的PSA设置驱动器由PFET PSA设置驱动器1、NFETPSA设置驱动器2、PSA公用源线3、VBLH电源线4、用于激活PFETPSA设置驱动器的bPSET信号线5、用于激活NFET PSA设置驱动器的PSET信号线6、局部公用源线7和局部VBLH线8构成。通过将给设置驱动器1的栅的输入信号bPSET和给设置驱动器2的栅的输入信号PSET分别设置为低和高，PSA公用线3被设置在位线恢复电位VBLH。
在第一实施例中，如图4所示，连接到PSA公用源线3的PSA设置驱动器由PFET和NFET形成。如前所述，鉴于读出放大器部分的整个布局，与N阱区相比，P阱区很大，所以NFET的布局和放置的自由度高。因此，可以避免由引入NFET PSA设置驱动器2产生的布局面积的任何增加。
用PFET和NFET形成PSA设置驱动器允许只由PFET PSA设置驱动器常规承担的驱动能力将分配给NFET PSA设置驱动器。因此，可缩减PFET PSA设置驱动器的尺寸。此外，可任意设置分配比例；这样，PSA设置驱动器可以只由NFET PSA设置驱动器2形成。
当由于布局改进而缩减PSA本身的布局尺寸时，也可以同时缩减PFET PSA设置驱动器的布局尺寸，并允许N阱的宽度基本上由PSA本身的布局来确定。
采用根据第一实施例的PSA设置驱动器电路布置，与常规读出放大器控制电路不一样，它可以只由NFET或由PFET和NFET形成，允许要放置PSAs的PFETs的N阱的宽度最小化。在常规控制电路中，PSA设置驱动器只由PFET形成。因此可缩减读出放大器的尺寸，允许实现芯片尺寸小和成本非常有竞争力的半导体存储器件。
虽然已经通过PSA设置驱动器的电路布置介绍了第一实施例，但这描述不是限制性的。在读出放大器部分的整个布置中，当与P阱区相比N阱区很大时，如果NSA设置驱动器由NFET和PFET形成，则可避免由引入PFET NSA设置驱动器产生的布局面积的任何增加。
这样，如果由NFET NSA设置驱动器承担的驱动能力分配给PFETNSA设置驱动器，则可以缩减NFET NSA设置驱动器的尺寸。此外，还可以只用PFET形成NSA设置驱动器。
如上所述，不仅使用NFET而且使用PFET用于NSA设置驱动器提供布局的更大自由度，并且可减少芯片尺寸。
[第二实施例]
图5是根据本发明第二实施例的用于读出放大器激活信号的时序图。
第二实施例涉及用于设置驱动器的激活信号(设置信号)的激活-时间电位，其中设置驱动器由与对应读出放大器中的晶体管相反的导电类型的晶体管形成。具体而言，用于由相反导电类型的晶体管为N型晶体管的设置驱动器的激活信号设置得比半导体存储器件内的高电源电压更高(VINT或VBLH＞0)。用于相反导电类型的晶体管为P型的晶体管的设置驱动器的激活信号设置得比低内部电源电压低(Vss，GND，0V或VBLL)。
例如，如图5所示，用于PFET PSA的NFET PSA设置驱动器(如图4中的2所示)的设置信号PSET的激活电位(高电平)设置得比用于外围电路的内部电源电压VINT高。在图5中，在激活时，作为用于NSA的NFET NSA设置驱动器的设置信号的NSET设置为VINT。用于PSA的PFET PSA设置驱动器的设置信号(图4中的1所示)bPSET在激活时设置为低电平Vss、GND或0V。
NFET PSA设置驱动器的设置信号PSET设置得比VINT高的原因如下：
为了激活NFET PSA设置驱动器并由此使PSA公用源线设置为位线恢复电位VBLH，要求激活时设置信号PSET的电位比VBLH高不少于NFET PSA设置驱动器的阈值电压。激活时设置信号PSET的电位越高，设置驱动器驱动能力越高；这样，小尺寸的设置驱动器可实现所要求的驱动能力。
考虑到相反导电类型的晶体管的电特性，可用与N型情况相同的方式解释在相反导电类型的晶体管是P型晶体管时PFET NSA设置驱动器的设置信号设置得比Vss、GND、0V或VBLL低的原因。
这样，通过提高设置驱动器的驱动能力，可使设置驱动器的布局做的更小，并且可以减小读出放大器的尺寸。结果是，可实现芯片尺寸小和成本高度竞争的半导体存储器件。
与相同尺寸的设置驱动器相比，由于设置驱动器的高驱动能力，读出放大器的恢复能力增加，并允许实现快速半导体存储器件。通过将用于激活设置驱动器的设置信号的电位设置为比外部高电源电压VEXT(VDD)高的内部升高电压(或比外部低电源电压Vss低)，可进一步增强增加NFET(或PFET)PSA(或NSA)设置驱动器的驱动能力的效果。
[第三实施例]
第三实施例涉及与对应读出放大器中的晶体管相反的导电类型的晶体管的设置驱动器中的晶体管的阈值电压的设置。当这些晶体管是N型时，它们的阈值电压设置得比半导体存储器件中的其它N型晶体管的阈值电压低；相反，阈值电压设置得比其它P型晶体管的的阈值电压高。换言之，相反导电类型的晶体管的阈值电压的绝对值设置得比半导体存储器件中的相反导电类型的其它晶体管的阈值电压小。
例如，构成用于P沟道读出放大器(PSAs)的NFET PSA设置驱动器的NFETs的阈值电压设置得比用在半导体存储器件中的其它NFETs的阈值电压低。
具体而言，其它NFETs的阈值电压通常是0.5-0.6V的数量级。构成NFET PSA设置驱动器的NFETs的阈值电压设置为0.3V或以下(低阈值NFETs)。在操作之前位线的电位(该电位接近于平衡电位)和“0”写电位VBLL(例如Vss)之间的差不够大的系统中，有时低阈值NFETs用做构成N沟道读出放大器(NSAs)的NFETs。在这种情况下，在NFETPSA设置驱动器中使用低阈值NFETs不需要向NFET PSA设置驱动器中引入低阈值NFETs的附加工艺。
考虑到相反导电类型的晶体管的电特性，可用与N型情况相同的方式解释当相反导电类型的晶体管是P型晶体管时，PFET NSA设置驱动器的阈值电压设置得比半导体存储器件中的其他PFETs的阈值电压高的原因。
这样，通过将作为与对应读出放大器中的晶体管相反的导电类型的晶体管的设置驱动器中的晶体管的阈值电压的绝对值设置成比半导体存储器件中的对应导电类型的其它晶体管的阈值电压绝对值小，可提高设置驱动器的驱动能力，并允许读出放大器的尺寸最小化，与第二实施例一样。
结果是，可实现芯片尺寸小和成本非常有竞争力的半导体存储器件。此外，由于读出放大器的恢复能力高，因此半导体存储器件提供更快速的操作。
[第四实施例]
图6表示本发明第四实施例的布置。
在第四实施例中，由作为与对应读出放大器中的晶体管相反的导电类型的晶体管形成的设置驱动器放置在前述字线针脚区和不规则区中的一个中，或放置在两者中。这种读出放大器部分的布局例子示于图6中。
图6的布局保持与常规布局不变的地方在于EQL&MUX、NSA&DQ栅和PSA作为布局单元重复排列，但是其特征在于布局单元的重复周期比对应位线对的重复周期小。
与图3中只有DQ栅和PSA部分的重复周期设置得小的情况相比，这种布局有利地增加了不规则区的面积。此外，在读出放大器部分和不在读出放大器部分的布局中的单元阵列(未示出)之间的边界区域中存在重复周期改变区域给布局提供了优点，(参考第九实施例)。
NFET PSA设置驱动器放置在先前几乎没有使用的字线针脚区和在P阱中的新形成的不规则区中，其中P阱与N阱相邻并具有重复放置的EQL&MUX。可放置所要求尺寸的晶体管而不会对其它布局部分产生影响。因此，读出放大器的尺寸可缩减至最小。结果是，可实现芯片尺寸小和成本非常有竞争力的半导体存储器件。此外，由于读出放大器具有高恢复能力，该半导体存储器件提供更快速的操作。
[第五实施例]
图7表示本发明的第五实施例的布置。
第五实施例的特征在于NFET PSA设置驱动器和PFET PSA设置驱动器彼此相邻放置在字线针脚区或不规则区中。
在图7中，由粗虚线表示的左边区域是N阱区。由细虚线表示的PFET NSA设置驱动器放置在N阱区的中心。由细虚线表示的PSAs重复放在PSA设置驱动器的上面和下面。由细虚线表示的前述第三实施例的低阈值NFET PSA设置驱动器直接放在PFET PSA设置驱动器的右边。在图7中，由向右下边倾斜的平行线表示的部分指的是第一金属互连线，而由向左下边倾斜的平行线表示的部分指的是栅互连线。
图7的图形布局是位于图6所示的N阱区和不规则区交叉的区域中的PFET PSA设置驱动器、位于该设置驱动器上面和下面的PSAs、和直接在PFET PSA设置驱动器右边的NFET PSA设置驱动器的放大图。
在图6中，NFET PSA和PFET PSA设置驱动器彼此相邻放置在针脚区和不规则区的每个中。图7表示彼此相邻放在不规则区中的NFET PSA设置驱动器和PFET PSA设置驱动器的布局的特殊例子。图7中的NFET和PFET PSA设置驱动器的电路结构与图4保持不变。
NFET PSA设置驱动器和PFET PSA设置驱动器如图7所示彼此相邻放置允许局部VBLH线和PSA局部公用源线的每个在它们之间共享，其中每个局部VBLH线和PSA局部公用源线由第一金属互连线形成。因此，可在局部互连线的任何位置形成在局部互连线上由第二金属互连线形成的与VBLH电源线和PSA公用源线(未示出)的接触。
通常，VBLH电源线和PSA公用源线已经形成在排列PSAs和PFET PSA设置驱动器的N阱区的相邻区域中。这样，在与P阱的针脚区或不规则区中的NFET PSA设置驱动器相邻的N阱的针脚区或不规则区中的PFET PSA设置驱动器以外的其它电路的放置很难分别利用局部VBLH线和局部PSA公用源线连接VBLH电源线和PSA公用源线。为此，需要为NFET PSA设置驱动器形成另外的第二金属互连线。
相反，如果每个局部VBLH线和局部PSA公用源线被共享，则不需要在N阱区附近形成构成VBLH线和PSA公用源线的第二金属互连线。即，它们可以形成在放置NFET PSA设置驱动器的P阱区附近。
这样，如果NFET PSA设置驱动器和PFET PSA设置驱动器彼此相邻地放置在针脚区或不规则区中，则VBLH电源线和PSA公用源线的布局自由度增加，并允许读出放大器的尺寸最小化。结果是，可实现芯片尺寸小和成本非常有竞争力的半导体存储器件。
[第六实施例]
图8是本发明第六实施例的设置信号的时序图。
第六实施例的特征在于，在图4的读出放大器设置驱动器中，在设置信号bPSET和PSET分别激活PFET和NFET PSA设置驱动器的时间之间引入差值。图8中示出了设置信号的时序例子。可以看出，在设置信号bPSET和PSET之间正性地引入激活时间差。原因如下：
在利用读出放大器对于位线之间的小电位差的初始读出程序中，当公用源线的转变速度太高时，数据可能被翻转。这归结于由读出放大器经受的成对位线BL和/BL之间的电容和/或电阻失衡。在连接到位线BL和/BL的交叉耦合晶体管导通时，这种失衡将引起电容有效地小的位线之一的电位改变更快。在这种情况下，位线之间的电位差在读出过程中可能被翻转。
这样，当在初始读出程序中公用源线的转变速度很高时，读出放大器的太高的驱动能力可能产生问题。但是，在初始读出程序之后，读出放大器的恢复操作将随着设置驱动器的驱动能力增加而速度加快。
在由PFET和NFET PSA设置驱动器构成的读出放大器设置驱动器中，通过在它们的各自设置信号之间引入时间差，它们的驱动能力在初始读出间隔期间可被控制，并在后来的位线电位恢复间隔期间增强。这样，可实现小电位读出能力高和位线电位恢复能力强的读出放大器。
在图8的例子中，设置信号bPSET可在PSET之前激活对应设置驱动器；但是，这个顺序可以倒置。虽然利用PSA设置驱动器的设置信号介绍了第六实施例，但是这不对本发明起限制作用。
也就是说，还可以在分别用于激活PSET和NFET NSA设置驱动器的两个设置信号bNSET和NSET之间引入时间差。这样，可实现小电位读出能力和位线电位恢复能力高的NSA。
同样，在NSA设置驱动器由两个PFETs构成和PSA设置驱动器由两个NFETs构成的情况下，可在用于激活两个NFETs或PFETs的两个设置信号之间引入激活时间差。为此，也可以实现小电位读出能力高和位线电位恢复能力强的NSA或PSA。NSA设置驱动器还可以由两类NFETs构成，PSA设置驱动器也可以由两类PFETs构成。可在用于激活两类NFETs或PFETs的两个设置信号之间引入激活时间差。
[第七实施例]
下面参照图9和10介绍本发明的第七实施例。
第七实施例介绍包括NFET和PFET的前述PSA(或NSA)设置驱动器对用于增加半导体存储器件的操作速度的公用源线过驱动方案的应用。
如图9所示，VBLHOV电源线4a连接到PFET PSA设置驱动器1a，以便在读出程序的早期阶段给PSA公用源线3a提供比最后恢复电压VBLH高的过驱动电压VBLHOV。VBLH电源线4连接到NFET PSA设置驱动器2a以便给PSA公用源线3提供最后恢复电压VBLH。其它电路布置与图4保持不变，并且与图4中的部件相应的部件由相同参考标记表示。
利用表示设置信号的时序图的图10介绍利用图9中所示的位线过驱动功能的PSA设置驱动器的操作。在读出程序的早期阶段，首先激活与VBLHOV电源线4a连接的PFET PSA设置驱动器1a的设置信号bPSET，以便使PSA公用源线3的电位向最后恢复电压VBLH快速升高。
之后，设置信号bPSET恢复到正常电平。接着，由于PSA公用源线3的最后电位到达恢复电压VBLH，激活NFET PSA设置驱动器2a的设置信号PSET。如前面结合第二实施例所述，在图10中所示的第七实施例一样，通过设置激活设置信号PSET的电位比半导体存储器件中的内部电源电压VINT高，采用该方法以增强NFET PSA设置驱动器2a的驱动能力。
在图9的例子中，PFET PSA设置驱动器与过驱动电压VBLHOV连接；代替地，NFET PSA设置驱动器可与VBLHOV连接。虽然，介绍了过驱动PSA公用源线的第七实施例，但是在过驱动NSA公用源线时，使用比最后恢复电压VBLL低的过驱动电压VBLLOV。相同的过驱动可用于NSA设置驱动器由两种PFETs形成和PSA设置驱动器由两种NFETs形成的情况。而且，相同的过驱动可用于NSA设置驱动器由两种NFETs形成和PSA设置驱动器由两种PFETs形成的情况。
[第八实施例]
下面再次利用图6介绍第八实施例。
第八实施例的特征在于，在读出放大器布局的重复单元中没有形成用于偏置放置读出放大器构成元件的阱的接触。在图7的例子中，由于PSAs和位线之间的重复周期差，N阱接触放置在不规则区中的PFETPSA设置驱动器形成区域中，而不是PSA形成区域中。
如此，N阱区的宽度由PSA布局本身的尺寸确定。不规则区中的N阱中的阱接触的位置使PFET PSA设置驱动器的布局区域减少了对应该接触的量。这使所需尺寸的PFET PSA设置驱动器的放置变得困难。在这种情况下，为减小PFET PSA设置驱动器的尺寸，如前面结合第一实施例所述同时只使用一个NFET PSA设置驱动器。还可以只采用若干个NFET构成PSA设置驱动器。
根据第八实施例，读出放大器的尺寸可最小化。结果是，可实现芯片尺寸小和成本非常有竞争力的半导体存储器件。
[第九实施例]
下面再次利用图6介绍第九实施例。
第九实施例的特征在于，当读出放大器布局的重复周期和位线布局的重复周期不同时，在读出放大器部分和单元阵列之间的边界区域中存在周期改变区域，如图6所示。
通常，在读出放大器部分和单元阵列之间的边界区域中形成给形成读出放大器电路元件的阱提供衬底电位的接触。此外，当布置单元晶体管的阱偏置不同电位时，放置另一接触以提供偏置电位。这些接触以外的其它电路元件不放置在读出放大器部分和单元阵列之间的边界区域中。
与构成读出放大器的电路元件不一样，不需要为每个读出放大器形成预定数量的这些阱接触。这样，接触不必以规则间隔排列。当单元阵列阱电位不同于读出放大器阱电位时，为了使单元阵列阱和读出放大器阱彼此隔离，单元阵列必须是双阱结构。这就增加了构成单元阵列的单元晶体管和构成读出放大器的晶体管之间的距离，并允许边界区域的布局具有更高的自由度。
在读出放大器重复周期和位线重复周期彼此不同的布局中，在不规则区附近的边界区域中，用于位线和读出放大器之间的连接的线的斜度增加，使连接困难。为使连接容易，在某些情况下，不得不增加读出放大器的尺寸。
在第九实施例中，间距改变不规则区不存在于如图3所示的读出放大器部分中，而是存在于读出放大器部分和单元阵列之间的边界中(未示出)。在边界区域中，只存在不规则排列的阱接触。因此可以使连接困难的区域中的接触变薄。由于读出放大器晶体管和单元晶体管彼此分开一段距离，因此连接线的斜度变得平缓。
这样，由于间距改变边界区域存在于读出放大器部分和单元阵列之间，因此可检测到边界区域的所需面积增加达到了最小值。结果是，可实现芯片尺寸小和成本非常有竞争力的半导体存储器件。
[第十实施例]
下面参照图11介绍本发明的第十实施例。
在第十实施例中，构成差分放大器电路的两个读出放大器晶体管(图1中的Q16和Q17)在成对位线之间交叉耦合并形成图形，以至于当它平行移动时，两个晶体管之一可以关于扩散区、栅布线和由第一金属线形成的到扩散区的接触叠加另一个晶体管。连接到相同成对位线的两个DQ栅晶体管(图1中的Q18和Q19)通过平行移动也形成上述重叠图形。读出放大器的BL一侧的扩散区和DQ栅的BL一侧的扩散区由公用扩散区构成。同样，读出放大器的/BL一侧的扩散区和DQ栅的/BL一侧的扩散区由公用扩散区构成。
在图11中，作为所有第一金属互连线的成对位线BL和/BL、NSA公用源线和数据线用向右下点倾斜的平行线表示。栅互连线和列选择线CSL(见图1)用向右上点倾斜的平行线表示。按上述重叠图形布局彼此排列的两个读出放大器晶体管各由点划线表示。也排列成读出放大器晶体管上面的重叠图形布局的两个DQ栅晶体管各由点划线表示。
另一对读出放大器晶体管和另一对DQ栅晶体管排列在上述第一对读出放大器晶体管和DQ栅晶体管的布置上面。与每个位线对连接的DQ栅晶体管对的图形布局和与相邻位线对连接的另一对DQ栅晶体管的图形布局关于读出放大器的图形布局的点对称。各在对应读出放大器和DQ栅晶体管之间共享的扩散区形成在正好位于成对位线BL和/BL下面的半导体衬底的部分中。
在图6中，NSA和DQ栅晶体管表示为一个方框图；但是，它们实际上布置成图11所示的图形。在图11的布局中，构成NSA的两个晶体管的每个通过平行移动形成为完全的重叠图形。就是说，关于有源区(扩散区)、栅互连、和到有源区的接触，如果平行移动，两个晶体管之一可以完全叠加另一个。
同样，两个DQ栅晶体管通过平行移动各形成为完全重叠图形。通过将包括第一金属的位线对BL和/BL连接到半导体衬底上的读出放大器晶体管的栅布线上以便彼此弯曲，可实现这种重叠图形。
单独的晶体管表示由于工艺步骤中使用的掩模失对准而使它们的特性有某些变化。然而，通过平行移动形成重叠图形的成对晶体管的排列允许控制它们的特性变化。这样，通过将NSA和DQ栅中的每对晶体管排列成重叠图形，可以控制由于掩模失对准产生的成对晶体管之间的特性差值，并允许实现小信号放大能力高的读出放大器。
读出放大器的布局要求它在由位线的排列周期确定的窄区域中在位线延伸方向的尺寸小。通过允许读出放大器晶体管和DQ栅晶体管共享位线一侧上的扩散区，读出放大器晶体管和DQ栅晶体管可重复排列成相同布局，并允许在位线方向的尺寸最小化。
这个优点还来源于按照弯曲方式在读出放大器布局中连接成对位线BL和/BL与读出晶体管的栅互连，由此减小第一金属互连线的密度。
通过共享扩散区，与提供单独的扩散区的情况相比，可减少与位线相关的寄生电容，还有助于增强放大能力。
因此，第十实施例可提供用在半导体存储器件中的掩模失对准的余量大、小信号放大能力高和布局尺寸小的读出放大器。此外，由于构成NSA的两个晶体管的公用源线利用第一金属互连线直接连接在一起，如图11所示，在读出时可将晶体管的公用源线之间的电位差减至最小。这样，可进一步增强小信号放大能力。在不脱离本发明的范围和精神的情况下，可以其它方式实现或体现本发明。
根据本发明，如上所述，通过用NFET和PFET形成用于读出放大器的设置驱动器或通过用NFET形成PSA设置驱动器和用PFET形成NSA设置驱动器，可减小包括控制电路的整个读出放大器部分的布局尺寸。可实现芯片尺寸小、小信号放大能力高和成本非常有竞争力的半导体存储器件。
对于本领域技术人员来说另外的优点和修改将是很容易得出的。因此，本发明按其较宽的方案不限于这里所示和所述的特殊细节和示意实施例。因而，在不脱离由所附权利要求书所限定的一般创造性概念的精神或范围及其等效范围的情况下，可做出各种改型。

Claims (19)

1.一种半导体存储器件，包括：
存储单元阵列；
排列在存储单元阵列的列方向的多个位线对；和
用于控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送的读出放大器部分；
所述读出放大器部分具有多个读出放大器，每个读出放大器包括DQ栅，每个DQ栅具有连接到对应的一个位线对的两个DQ栅晶体管，
每个读出放大器包括一个差分放大器电路，每个差分放大器电路由交叉耦合到对应的一个位线对上的两个读出放大器晶体管形成，
两个读出放大器晶体管各形成这样的图形布局，以便在它平行移动时，两个读出放大器晶体管之一可叠加在另一个上，以及
两个DQ栅晶体管的每个形成这样的图形布局，以便在它平行移动时，两个DQ栅晶体管之一可叠加在另一个上。
2.根据权利要求1的半导体存储器件，其特征在于：两个读出放大器晶体管的每个的扩散区之一和两个DQ栅晶体管的每个的扩散区之一在位线一侧共享。
3.根据权利要求2的半导体存储器件，其特征在于：两个读出放大器晶体管的公用源节点的扩散区直接由第一金属互连线连接。
4.根据权利要求2的半导体存储器件，其特征在于：连接起来以接收同一个列选择信号的DQ栅中的所有晶体管的栅极由栅极导体本身互连。
5.根据权利要求2的半导体存储器件，其特征在于：连接到位线对之一的两个DQ栅晶体管的图形布局和连接到相邻位线对的两个DQ栅晶体管的图形布局相对于点对称。
6.一种半导体存储器件的读出放大器部分，该半导体存储器件包括一个存储单元阵列和在存储单元阵列的列方向排列的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括：
一个布局单元的阵列，各布局单元分别包括形成在一个阱区中的读出放大器的电路部分，各布局单元不包括任何用于偏置阱区的接触；和
布置在所述布局单元之外并配置成用于偏置阱区的接触。
7.根据权利要求6的读出放大器部分，其特征在于：所述布局单元被以小于所述位线对的间距的间距布置在所述布局单元的阵列中。
8.根据权利要求6的读出放大器部分，其特征在于：在各布局单元之中布置一个附加区域，而所述接触布置在该附加区域中。
9.根据权利要求8的读出放大器部分，其特征在于：所述布局单元以规则间距布置在该附加区域之外。
10.根据权利要求8的读出放大器部分，其特征在于：该附加区域产生自布局单元是由于所述布局单元的间距小于位线对的间距。
11.根据权利要求10的读出放大器部分，其特征在于：所述布局单元以规则间距布置在该附加区域之外。
12.根据权利要求7的读出放大器部分，其特征在于：在所述读出放大器部分和所述存储单元阵列之间的边界上存在一个间距变化区域。
13.一种半导体存储器件的读出放大器部分，该半导体存储器件包括一个存储单元阵列和在存储单元阵列的列方向排列的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括：
多个布局单元的阵列，其中包括的各布局单元的阵列分别包含读出放大器的电路部分，对于多个阵列中的每一个，所述布局单元的间距小于位线对的间距。
14.根据权利要求13的读出放大器部分，其特征在于：在所述多个阵列中，布局单元的间距是相同的。
15.根据权利要求13的读出放大器部分，其特征在于：在多个阵列的每一个中，由于所述布局单元的间距小于位线对的间距，在所述布局单元中产生了一个附加区域，以及所述布局单元以规则间距布置在该附加区域之外。
16.根据权利要求13的读出放大器部分，其特征在于：在所述读出放大器部分和所述存储单元阵列之间的边界上存在一个间距变化区域。
17.一种半导体存储器件的读出放大器部分，该半导体存储器件包括一个存储单元阵列和在存储单元阵列的列方向排列的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括：
以小于位线对的间距的间距布置的一个读出放大器阵列；和
一个存在于所述读出放大器部分和所述存储单元阵列之间的边界上的间距变化区域。
18.根据权利要求17的读出放大器部分，其特征在于：由于所述读出放大器的间距小于位线对的间距，在所述读出放大器部分产生了一个附加区域，所述读出放大器以规则间距布置在该附加区域之外。
19.根据权利要求17的读出放大器部分，其特征在于：所述读出放大器部分实质上包括多个布局单元的阵列，其中包括的各布局单元的一个阵列分别包含读出放大器的电路部分，以及在所述多个阵列中所述布局单元的间距是相同的。
CNB2004100460001A 2001-01-05 2001-12-30 半导体存储器件及其读出放大器部分 Expired - Lifetime CN1302551C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP000475/2001 2001-01-05
JP2001000475A JP2002208277A (ja) 2001-01-05 2001-01-05 半導体記憶装置のセンスアンプ制御回路

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN01138188A Division CN1372268A (zh) 2001-01-05 2001-12-30 半导体存储器件的读出放大器控制电路

Publications (2)

Publication Number Publication Date
CN1542972A true CN1542972A (zh) 2004-11-03
CN1302551C CN1302551C (zh) 2007-02-28

Family

ID=18869257

Family Applications (4)

Application Number Title Priority Date Filing Date
CN01138188A Pending CN1372268A (zh) 2001-01-05 2001-12-30 半导体存储器件的读出放大器控制电路
CNA2004101003925A Pending CN1624796A (zh) 2001-01-05 2001-12-30 半导体存储器件的读出放大器控制电路
CNA2006101156987A Pending CN1956198A (zh) 2001-01-05 2001-12-30 半导体存储器件的读出放大器部分
CNB2004100460001A Expired - Lifetime CN1302551C (zh) 2001-01-05 2001-12-30 半导体存储器件及其读出放大器部分

Family Applications Before (3)

Application Number Title Priority Date Filing Date
CN01138188A Pending CN1372268A (zh) 2001-01-05 2001-12-30 半导体存储器件的读出放大器控制电路
CNA2004101003925A Pending CN1624796A (zh) 2001-01-05 2001-12-30 半导体存储器件的读出放大器控制电路
CNA2006101156987A Pending CN1956198A (zh) 2001-01-05 2001-12-30 半导体存储器件的读出放大器部分

Country Status (6)

Country Link
US (2) US6496435B2 (zh)
EP (1) EP1237160A3 (zh)
JP (1) JP2002208277A (zh)
KR (1) KR100412000B1 (zh)
CN (4) CN1372268A (zh)
TW (1) TW530407B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109991806A (zh) * 2017-12-29 2019-07-09 长鑫存储技术有限公司 掩膜版、存储器及存储器的制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071689A (en) * 1997-12-31 2000-06-06 Xy, Inc. System for improving yield of sexed embryos in mammals
DE60204588T2 (de) * 2001-11-05 2006-07-20 The Procter & Gamble Company, Cincinnati Streckbares elastisches verbundmaterial und sein herstellungsverfahren
DE10310570B3 (de) * 2003-03-11 2004-09-30 Infineon Technologies Ag Verfahren und Testschaltung zum Testen einer dynamischen Speicherschaltung
JP2005322380A (ja) 2004-04-09 2005-11-17 Toshiba Corp 半導体記憶装置
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US7664796B2 (en) * 2004-10-13 2010-02-16 Microsoft Corporation Electronic labeling for offline management of storage devices
FR2879817B1 (fr) * 2004-12-20 2007-03-30 Atmel Nantes Sa Sa Circuit electronique comprenant au moins une premiere paire differentielle dont les transistors partagent une meme source ou un meme drain
FR2879816B1 (fr) * 2004-12-20 2007-06-08 Atmel Nantes Sa Sa Circuit electronique comprenant au moins une premiere et une seconde paires differentielles dont les transistors partagent un meme caisson
KR100656470B1 (ko) 2006-02-07 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 드라이버 제어장치 및 방법
JP5248019B2 (ja) * 2007-01-09 2013-07-31 エルピーダメモリ株式会社 半導体記憶装置、及びそのセンスアンプ回路
KR100866146B1 (ko) 2007-10-11 2008-10-31 주식회사 하이닉스반도체 센스 앰프 제어 회로
JP5711033B2 (ja) * 2011-04-12 2015-04-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8593860B2 (en) 2011-12-09 2013-11-26 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays
US8693236B2 (en) 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
JP2014017386A (ja) * 2012-07-10 2014-01-30 Ps4 Luxco S A R L 半導体装置
US11495282B2 (en) 2020-08-12 2022-11-08 Micron Technology, Inc. Sense amplifier drivers, and related devices, systems, and methods

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890004762B1 (ko) * 1986-11-21 1989-11-25 삼성전자 주식회사 고성능 디램을 위한 센스 증폭기
KR910009551B1 (ko) * 1988-06-07 1991-11-21 삼성전자 주식회사 메모리장치의 센스앰프 분할 제어회로
JPH0758594B2 (ja) * 1988-12-27 1995-06-21 シャープ株式会社 ダイナミック型半導体記憶装置
KR920010346B1 (ko) * 1990-05-23 1992-11-27 삼성전자 주식회사 반도체 메모리의 센스앰프 구동회로
JP3549602B2 (ja) * 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
US5636158A (en) 1995-03-13 1997-06-03 Kabushiki Kaisha Toshiba Irregular pitch layout for a semiconductor memory device
JPH10284705A (ja) * 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
JP2001077322A (ja) 1999-09-02 2001-03-23 Toshiba Corp 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109991806A (zh) * 2017-12-29 2019-07-09 长鑫存储技术有限公司 掩膜版、存储器及存储器的制造方法
CN109991806B (zh) * 2017-12-29 2022-03-11 长鑫存储技术有限公司 掩膜版、存储器及存储器的制造方法

Also Published As

Publication number Publication date
CN1302551C (zh) 2007-02-28
KR100412000B1 (ko) 2003-12-24
KR20020057830A (ko) 2002-07-12
US20030031071A1 (en) 2003-02-13
CN1372268A (zh) 2002-10-02
EP1237160A3 (en) 2004-09-01
TW530407B (en) 2003-05-01
US20020089888A1 (en) 2002-07-11
US6496435B2 (en) 2002-12-17
EP1237160A2 (en) 2002-09-04
CN1956198A (zh) 2007-05-02
CN1624796A (zh) 2005-06-08
US6674678B2 (en) 2004-01-06
JP2002208277A (ja) 2002-07-26

Similar Documents

Publication Publication Date Title
CN1302551C (zh) 半导体存储器件及其读出放大器部分
CN1200431C (zh) 半导体存储器件
CN1265462C (zh) 半导体存储器件
CN1909114A (zh) 半导体存储器件
CN1499639A (zh) 有效设计内部布线的半导体存储装置
CN1841551A (zh) 具有多个层叠的存储芯片的半导体存储器件
CN101042927A (zh) 半导体记忆装置
CN1533574A (zh) 半导体存储装置
US8009506B2 (en) Memory architecture having multiple partial wordline drivers and contacted and feed-through bitlines
CN1889192A (zh) 半导体存储器和半导体存储器的预烧测试方法
US6191990B1 (en) Semiconductor integrated circuit device having stabilizing capacitors connected between power lines of main amplifiers
CN1141508A (zh) 具有分级位线结构的半导体存储器件
CN1869721A (zh) 芯片信息管理方法、芯片信息管理系统和芯片信息管理程序
JP4330183B2 (ja) 半導体記憶装置
US20080198683A1 (en) Semiconductor memory apparatus
CN1269136C (zh) 同步半导体存储器设备及该设备的控制方法
CN1670861A (zh) 半导体存储器设备与定时控制方法
CN1758373A (zh) 半导体存储装置
US20150103577A1 (en) Semiconductor memory with sense amplifier
CN1368734A (zh) 可控制读出放大器工作定时的半导体存储器
CN101064185A (zh) 存储器
US6973002B2 (en) Semiconductor integrated circuit comprising sense amplifier activating circuit for activating sense amplifier circuit
CN1707695A (zh) 具有用于多比特输入/输出功能的存储体矩阵的存储器件
JP2007066392A (ja) 半導体記憶装置
CN101057300A (zh) 半导体装置及其数据写入方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20170802

Address after: Tokyo, Japan

Patentee after: Toshiba Storage Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Toshiba Corp

TR01 Transfer of patent right
CX01 Expiry of patent term

Granted publication date: 20070228

CX01 Expiry of patent term