JP2007066392A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 ビット線駆動回路25aは、各ビット線対BLm,NBLmに配置されており、ビット線対BLm,NBLmのうち選択された一方の電位を低下させることが可能な構成を有している。テスト動作時において、メモリセルMn_mのH側記憶保持ノードと導通するビット線BLmを所定時間接地することによって、ビット線対BLm,NBLm間の電位差を小さくする。
【選択図】 図1
Description
図1は、本発明の第1の実施形態に係る半導体記憶装置(SRAM)の回路構成を示している。この半導体装置は、メモリセルMn_m(n:1,2,3…、m:1,2,3…)、プリチャージ回路23、ビット線駆動回路25a、テスト用回路30a、カラムセレクタ31、センスアンプ32を備えている。また、この他に、この半導体装置は、アドレス信号入力とクロック入力とに基づいてワード線WLnを選択するローデコーダ回路等を備えている。
図5は、本発明の第2の実施形態に係る半導体記憶装置の回路構成を示している。この半導体記憶装置は、メモリセルMn_m(n:1,2,3…、m:1,2,3…)、プリチャージ回路23、ワード線駆動回路33、ローデコーダ回路34、テスト用回路30b、イコライズ回路駆動部70、ビット線イコライズトランジスタ28a,28bおよび、図示していないカラムセレクタ、センスアンプ等を備えている。
図7は、本発明の第3の実施形態に係る半導体記憶装置の回路構成を示している。本実施形態において、第1実施形態で説明した半導体記憶装置の構成要素と同じものには、同じ参照符号を付してその説明を省略する。
図10は、本発明の第4の実施形態に係る半導体記憶装置の回路構成を示している。本実施形態において、第1の実施形態で説明した半導体記憶装置の構成要素と同じものには、同じ参照符号を付してその説明を省略する。
22a、22b アクセストランジスタ
23 プリチャージ回路
25a,25b,25c ビット線駆動回路
26a,26b ドライブトランジスタ
27a,27b ロードトランジスタ
28a,28b イコライズトランジスタ
29a,29b プルアップトランジスタ
30a,30b,30c テスト用回路
31 カラムセレクタ
32 センスアンプ
33 ワード線駆動回路
34 ローデコーダ回路
35 選択回路
36 遅延回路
41 レプリカメモリセル
42 レプリカメモリセル
43 ダミービット線駆動回路
44 ダミーカラムセレクタ
45 SAE生成回路
46 パルス生成回路
50a,50b アクセストランジスタ
51a,51b アクセストランジスタ
55 プリチャージ信号生成回路
62a,62b アクセストランジスタ
66a,66b ドライブトランジスタ
67a,67b ロードトランジスタ
70 イコライズ回路駆動部
Claims (10)
- 読み出し動作のテスト機能を有する半導体記憶装置であって、
一対の記憶保持ノードと、当該記憶保持ノードの一方とビット線の一方とを接続してゲート電極が同じワード線に接続された2つのアクセストランジスタとを備え、当該記憶保持ノードの電位で記憶状態が決まる複数のメモリセルと、
前記ビット線対のうち、選択した一方のものを、所定の電位レベルに接続するビット線駆動部と、
センスアンプ起動信号の入力に応じて、前記ビット線対の電位差を増幅して出力するセンスアンプとを備え、
読み出し動作のテスト時において、前記ビット線駆動部は、テスト対象のメモリセルが接続されているワード線の選択時またはその直前に、少なくとも一方の前記ビット線を前記所定の電位レベルに接続して、前記ビット線対の電位差を所定値だけ小さくすることを特徴とする、半導体記憶装置。 - 前記所定値だけ小さくなった後のビット線対の電位差は、前記センスアンプの動作閾値未満であるか、または、符号の正負が本来とは逆になっていることを特徴とする、請求項1に記載の半導体記憶装置。
- 前記ビット線駆動部は、テスト対象のメモリセルと同じビット線対に設けられて、前記メモリセルと同じ回路素子で構成されていることを特徴とする、請求項1に記載の半導体記憶装置。
- 前記ビット線駆動部は、テスト対象のメモリセルと同じレイアウト構成を有することを特徴とする、請求項3に記載の半導体記憶装置。
- 前記ビット線駆動部は、前記テスト対象のメモリセルとは異なる記憶状態に制御されたメモリセルであって、
前記テスト対象のメモリセルが接続されたワード線の選択時またはその直前に、当該選択時間未満の時間だけ、前記ビット線駆動部をなすメモリセルが接続されたワード線が選択されることを特徴とする、請求項3に記載の半導体記憶装置。 - 前記ビット線駆動部は、
所定の電位を供給する電位供給点と、当該電位供給点とビット線対の一方とを接続してゲート電極が異なる制御線に接続された電位調整用トランジスタとを備え、
前記テスト対象のメモリセルが接続されたワード線の選択時またはその直前に、当該選択時間未満の時間だけ、一方の前記制御線が選択されることを特徴とする、請求項1に記載の半導体記憶装置。 - 前記電位供給点は、高電位側の記憶保持ノードと接続されるビット線の電位を低下させる大きさの電位を供給することを特徴とする、請求項6に記載の半導体記憶装置。
- 前記電位供給点は、低電位側の記憶保持ノードと接続されるビット線の電位を増加させる大きさの電位を供給することを特徴とする、請求項6に記載の半導体記憶装置。
- 隣り合う行の同じビット線同士を接続するイコライズ回路と、
テスト時において、同じ電位レベルのビット線同士を導通させるように前記イコライズ回路を制御するイコライズ回路制御部とをさらに備えた、請求項1に記載の半導体記憶装置。 - ダミービット線対に設けられた複数のレプリカメモリセルと、
前記ダミービット線対を構成する一方のダミービット線の電位レベルに基づいて前記ビット線駆動回路の制御信号を生成するパルス生成回路と、
前記ダミービット線対を構成する他方のダミービット線の電位レベルに基づいて前記センスアンプの駆動信号を生成するセンスアンプ起動信号生成回路とをさらに備え、
前記一方のダミービット線を駆動するためのレプリカメモリセルの個数が、前記他方のダミービット線を駆動するためのレプリカメモリセルの個数よりも多いことを特徴とする、請求項1に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005249884A JP2007066392A (ja) | 2005-08-30 | 2005-08-30 | 半導体記憶装置 |
US11/510,722 US7787318B2 (en) | 2005-08-30 | 2006-08-28 | Semiconductor memory device having read operation testing function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005249884A JP2007066392A (ja) | 2005-08-30 | 2005-08-30 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007066392A true JP2007066392A (ja) | 2007-03-15 |
Family
ID=37803870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005249884A Pending JP2007066392A (ja) | 2005-08-30 | 2005-08-30 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7787318B2 (ja) |
JP (1) | JP2007066392A (ja) |
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2005
- 2005-08-30 JP JP2005249884A patent/JP2007066392A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
US7787318B2 (en) | 2010-08-31 |
US20070047348A1 (en) | 2007-03-01 |
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