TWI608481B - 半導體記憶裝置 - Google Patents

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Description

半導體記憶裝置
本發明例如是有關於一種同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory，SDRAM)等半導體記憶裝置。
圖1是表示習知SDRAM的記憶體電路的結構例的電路圖，圖2是表示圖1的記憶體電路的動作的時序圖(timing chart)。圖1中，習知的記憶體電路包含：用以記憶規定的資料值的記憶胞(memory cell)MC1、MC2；以及感測放大器(sense amplifier)11、12，其分別經由各一對位元線(bit line)BLT0、BLB0、BLT1、BLB1連接於所述記憶胞MC1、MC2，並從記憶胞MC1、MC2感測資料。
圖1中，記憶胞MC1包括構成記憶體元件的記憶體電容器(memory capacitor)Ccell1以及選擇用金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體(transistor)Q21。記憶體電容器Ccell1的一端經由儲存節點(storage node)Ns1連接於MOS電晶體Q21的源極(source)，其另一端連接於規定的 電壓VCP。MOS電晶體Q21的閘極(gate)連接於字元線(word line)WL，其汲極(drain)例如連接於位元線BLB0。而且，記憶胞MC2包括構成記憶體元件的記憶體電容器Ccell2以及選擇用MOS電晶體Q22。記憶體電容器Ccell2的一端經由儲存節點Ns2連接於MOS電晶體Q22的源極，其另一端連接於規定的電壓VCP。MOS電晶體Q22的閘極連接於字元線WL，其汲極例如連接於位元線BLB1。此處，在SDRAM的記憶體電路中，多個記憶胞MC1、MC2在字元線WL的方向以及位元線BLT0、BLB0、BLT1、BLB1、...的方向上配置成格子形狀。
感測放大器11是以包含MOS電晶體Q1、Q2的第1 CMOS反相器(inverter)與包含MOS電晶體Q3、Q4的第2 CMOS反相器構成正反饋迴路的正反器(flip-flop)的方式連接而成。MOS電晶體Q1、Q3的各源極連接於電源中間節點P1，電源中間節點P1經由作為開關元件的MOS電晶體Q5連接於陣列(array)電壓VARAY，此開關元件是以感測驅動信號/ACT來導通或斷開。而且，MOS電晶體Q2、Q4的各源極連接於電源中間節點P2，電源中間節點P2經由作為開關元件的MOS電晶體Q6而接地於接地電位VSS，此開關元件是以感測驅動信號ACT(感測驅動信號/ACT的反相信號)來導通或斷開。
感測放大器12是以包含MOS電晶體Q11、Q12的第3 CMOS反相器與包含MOS電晶體Q13、Q14的第4 CMOS反相器構成正反饋迴路的正反器的方式連接而成。MOS電晶體Q11、Q13 的各源極連接於電源中間節點P11，電源中間節點P11經由作為開關元件的MOS電晶體Q15連接於陣列電壓VARAY，此開關元件是以感測驅動信號/ACT來導通或斷開。而且，MOS電晶體Q12、Q14的各源極連接於電源中間節點P12，電源中間節點P12經由作為開關元件的MOS電晶體Q16而接地於接地電位VSS，此開關元件是以感測驅動信號ACT(感測驅動信號/ACT的反相信號)來導通或斷開。
進而，感測放大器11具備等化器(equalizer)電路21，該等化器電路21包含MOS電晶體Q31~Q33，在待命(standby)時，基於等化信號VEQ，將位元線、BLT0、BLB0等化為陣列電壓VARAY的半值電壓VBL(以下稱作等化電壓VBL)。而且，感測放大器12具備等化器電路22，該等化器電路22包含MOS電晶體Q34~Q36，在待命時，基於等化信號VEQ，將位元線、BLT1、BLB1等化為等化電壓VBL。所述電壓VBL例如經由半導體積體電路上的觸點(contact)10連接於各等化器電路21、22。此處，感測放大器11是在MOS電晶體Q5、Q6、Q15、Q16基於感測驅動信號ACT、/ACT而導通時驅動。
在以上述方式構成的感測放大器電路中，在等化狀態被解除的時刻(VEQ=L位準)之後，藉由字元線電壓VWL將選擇用MOS電晶體Q21、Q22導通以選擇記憶胞MC1、MC2，而將與記憶體電容器Ccell1、Ccell2的資料值對應的儲存節點Ns1、Ns2的電壓Vs1、Vs2經由MOS電晶體Q21、Q22傳播至例如位元線 BLB0、BLB1，隨後，使MOS電晶體Q5、Q6、Q15、Q16導通以啟動感測放大器11、12，從而感測放大器11、12分別對傳播至位元線BLB0、BLB1的資料值的位元線電壓VBLB、VBLT進行放大。
[現有技術文獻]
專利文獻：
專利文獻1：日本專利特開2001-344995號公報
專利文獻2：美國專利第6556491號說明書
專利文獻3：日本專利特開2007-188556號公報
專利文獻4：美國專利第7443748號說明書
專利文獻5：日本專利特開平11-288600號公報
近來，為了大容量化與成本降低而縮小晶片尺寸(chip size)，用於先前技術中所介紹的等化電路的電晶體亦進行微型化，連接於等化電壓VBL的觸點10未正常連接的情況(以下稱作故障狀態)大量發生。此時，如圖2所示，若位元線的等化時間(即，圖2的預充電時間tRP)變長，則會發生下述情況：由於缺乏等化電壓VBL的供給而因自然放電引起的位元線位準的下降造成的△V的變動，而發生讀取不良的情況。此時存在下述問題：由於因自然放電引起的位準變動是起因，因此需要長時間的等待時間，且需要大量時間來篩選(screening)該不良狀況。
本發明的目的在於解決以上的問題，而提供一種半導體記憶裝置，所述半導體記憶裝置可較現有技術在短時間檢測出例如因連接於等化電壓VBL的觸點10未正常連接的故障狀態所引起的等化電壓VBL的不良狀況。
根據本發明一實施例的半導體記憶裝置，其包括：感測放大器，連接於位元線，從記憶體元件讀出資料；第1開關元件，連接於規定的第1電源電壓與所述感測放大器的第1電源中間節點之間，在所述感測放大器驅動時導通；第2開關元件，連接於規定的第2電源電壓與所述感測放大器的第2電源中間節點之間，在所述感測放大器驅動時導通；以及等化器電路，基於等化信號來使所述第1電源中間節點及第2電源中間節點等化於等化電壓，所述等化電壓是所述第1電源中間節點的最大值與所述第2電源中間節點的最小值之間的半值位準，所述半導體記憶裝置的特徵在於包括：控制電路，所述控制電路是連接於所述位元線的控制電路，且基於測試信號將所述位元線的電壓控制在規定的電壓值。
而且，其特徵在於，在所述半導體記憶裝置中，所述規定的電壓值為接地電位，所述控制電路將所述位元線的電壓下拉(pull down)至接地電位。
進而，其特徵在於，在所述半導體記憶裝置中，所述規定的電壓值為規定的電源電壓，所述控制電路將所述位元線的電壓上拉(pull up)至規定的電源電壓。
而且，進而其特徵在於，在所述半導體記憶裝置中，所述規定的電壓值為接地電位與規定的電源電壓，由所述控制電路進行控制，以將多個位元線中屬於第1群組(group)的位元線的電壓下拉至接地電位，且將所述多個位元線中的屬於第2群組的位元線的電壓上拉至電源電壓。
而且，其特徵在於，在所述半導體記憶裝置中，所述測試信號是從所述等化信號產生後的預充電開始至所述感測放大器驅動時產生。
進而，其特徵在於，在所述半導體記憶裝置中，所述測試信號的產生時，所述等化器電路的動作中止。
因而，根據本發明的半導體記憶裝置，可較現有技術在短時間檢測出例如因連接於等化電壓VBL的觸點10未正常連接的故障狀態所引起的等化電壓VBL的不良狀況。藉此，藉由測試成本的下降，可實現製造成本的削減、確實的位準變動實施，從而可藉由檢測遺漏的降低而提高品質。
10‧‧‧觸點
11、12‧‧‧感測放大器
21、22‧‧‧等化器電路
101‧‧‧接地電位
ACT、/ACT‧‧‧感測驅動信號
BLB0、BLT0、BLB1、BLT1‧‧‧位元線
Ccell1、Ccell2‧‧‧記憶體電容器
MC1、MC2‧‧‧記憶胞
Ns1、Ns2‧‧‧儲存節點
P1、P2、P11、P12‧‧‧電源中間節點
Q1~Q54‧‧‧MOS電晶體
t1、t2、t3、t4‧‧‧時刻
TEST、/TEST‧‧‧測試信號
tRP‧‧‧預充電期間
VARAY‧‧‧陣列電壓
VBL‧‧‧等化電壓
VBLB、VBLT‧‧‧位元線電壓
VCP‧‧‧規定的電壓
VEQ‧‧‧等化信號
Vs1、Vs2‧‧‧電壓
VWL‧‧‧字元線電壓
WL‧‧‧字元線
圖1是表示現有例的SDRAM的記憶體電路的結構例的電路圖。
圖2是表示圖1的記憶體電路的通常狀態及故障狀態的動作例的時序圖。
圖3是表示實施例1的SDRAM的記憶體電路的結構例的電路圖。
圖4是表示圖3的記憶體電路的通常狀態及故障狀態的動作例的時序圖。
圖5是表示實施例2的SDRAM的記憶體電路的結構例的電路圖。
以下，參照圖式來說明本發明的實施例。另外，在以下的各實施例中，對於同樣的構成要素標註相同的符號。
在一實施例中，其特徵在於：為了較現有技術在短時間檢測出例如因連接於等化電壓VBL的觸點10未正常連接的故障狀態所引起的等化電壓VBL的不良狀況，使等化電壓VBL以該等化電壓VBL的變動以外的方法變動，不等待自然放電下的等化電壓VBL的變動而形成放電後的狀態，從而可實現短時間的不良狀況檢測。以下，對其詳細情況進行說明。
[實施例1]
圖3是表示實施例1的SDRAM的記憶體電路的結構例 的電路圖。而圖4是表示圖3的記憶體電路的通常狀態及故障狀態的動作例的時序圖。
實施例1的記憶體電路與圖1的比較例的記憶體電路相比，其特徵在於更包括控制電路，該控制電路包含N通道MOS電晶體Q41~Q44，且在指示等化的等化信號VEQ之後的預充電期間tRP，基於測試信號TEST來使位元線BLB0、BLT0、BLB1、BLT1接地。
圖3中，實施例1的記憶體電路包括：用於記憶規定的資料值的記憶胞MC1、MC2；感測放大器11、12，其分別經由各一對位元線BLT0、BLB0、BLT1、BLB1連接於所述記憶胞MC1、MC2，從記憶胞MC1、MC2感測資料；以及MOS電晶體Q41~Q44，其基於測試信號來使位元線BLB0、BLT0、BLB1、BLT1接地。
圖3中，記憶胞MC1包括構成記憶體元件的記憶體電容器Ccell1以及選擇用MOS電晶體Q21。記憶體電容器Ccell1的一端經由儲存節點Ns1連接於MOS電晶體Q21的源極，其另一端連接於規定的電壓VCP。MOS電晶體Q21的閘極連接於字元線WL，其汲極例如連接於位元線BLB0。而且，記憶胞MC2包括構成記憶體元件的記憶體電容器Ccell2以及選擇用MOS電晶體Q22。記憶體電容器Ccell2的一端經由儲存節點Ns2連接於MOS電晶體Q22的源極，其另一端連接於規定的電壓VCP。MOS電晶體Q22的閘極連接於字元線WL，其汲極例如連接於位元線 BLB1。此處，在SDRAM的記憶體電路中，多個記憶胞MC1、MC2在字元線WL的方向以及位元線BLT0、BLB0、BLT1、BLB1、...的方向上配置成格子形狀。
感測放大器11是以包含MOS電晶體Q1、Q2的第1 CMOS反相器與包含MOS電晶體Q3、Q4的第2 CMOS反相器構成正反饋迴路的正反器的方式連接而成。MOS電晶體Q1、Q3的各源極連接於電源中間節點P1，此電源中間節點P1經由作為開關元件的MOS電晶體Q5而連接於陣列電壓VARAY，此開關元件是以感測驅動信號/ACT來導通或斷開。而且，MOS電晶體Q2、Q4的各源極連接於電源中間節點P2，此電源中間節點P2經由作為開關元件的MOS電晶體Q6接地於接地電位VSS，此開關元件是以感測驅動信號ACT(感測驅動信號/ACT的反相信號)來導通或斷開。
感測放大器12是以包含MOS電晶體Q11、Q12的第3 CMOS反相器與包含MOS電晶體Q13、Q14的第4 CMOS反相器構成正反饋迴路的正反器的方式連接而成。MOS電晶體Q11、Q13的各源極連接於電源中間節點P11，此電源中間節點P11經由作為開關元件的MOS電晶體Q15而連接於陣列電壓VARAY，此開關元件是以感測驅動信號/ACT來導通或斷開。而且，MOS電晶體Q12、Q14的各源極連接於電源中間節點P12，此電源中間節點P12經由作為開關元件的MOS電晶體Q16接地於接地電位VSS，此開關元件是以感測驅動信號ACT(感測驅動信號/ACT的反相信號) 來導通或斷開的。
進而，感測放大器11具備等化器電路21，該等化器電路21包含MOS電晶體Q31~Q33，在待命時，基於等化信號VEQ，將電源中間節點P1、P2等化為陣列電壓VARAY的半值電壓VBL。而且，感測放大器12具備等化器電路22，該等化器電路22包含MOS電晶體Q34~Q36，在待命時，基於等化信號VEQ，將電源中間節點P11、P12等化為等化電壓VBL。所述等化電壓VBL例如經由半導體積體電路上的觸點10連接於各等化器電路21、22。此處，感測放大器11是在MOS電晶體Q5、Q6、Q15、Q16基於感測驅動信號ACT、/ACT而導通時驅動。
在位元線BLT0上，連接有基於測試信號TEST而導通的MOS電晶體Q41。此處，測試信號TEST被施加至MOS電晶體Q41的閘極，MOS電晶體Q41的汲極連接於位元線BLT0，MOS電晶體Q41的源極接地。而且，在位元線BLB0上，連接有基於測試信號TEST而導通的MOS電晶體Q42。此處，測試信號TEST被施加至MOS電晶體Q42的閘極，MOS電晶體Q42的汲極連接於位元線BLB0，MOS電晶體Q42的源極接地。
在位元線BLT1上，連接有基於測試信號TEST而導通的MOS電晶體Q43。此處，測試信號TEST被施加至MOS電晶體Q43的閘極，MOS電晶體Q43的汲極連接於位元線BLT1，MOS電晶體Q43的源極接地。而且，在位元線BLB1上，連接有基於測試信號TEST而導通的MOS電晶體Q44。此處，測試信號TEST 被施加至MOS電晶體Q44的閘極，MOS電晶體Q44的汲極連接於位元線BLB1，MOS電晶體Q44的源極接地。
在以上述方式構成的感測放大器電路中，在等化狀態被解除的時刻t4(圖4的VEQ=L位準)之後，藉由字元線電壓VWL將選擇用MOS電晶體Q21、Q2導通以選擇記憶胞MC1、MC2，而將與記憶體電容器Ccell1、Ccell2的資料值對應的儲存節點Ns1、Ns2的電壓Vs1、Vs2經由MOS電晶體Q21、Q22而傳播至例如位元線BLB0、BLB1，隨後，使MOS電晶體Q5、Q6、Q15、Q16導通以啟動感測放大器11、12，從而感測放大器11、12分別對傳播至位元線BLB0、BLB1的資料值的位元線電壓VBLT、VBLB進行放大。
圖4中，從時刻t1至時刻t4是預充電期間tRP。僅在從等化信號VEQ之後的時刻t2至時刻t3的規定的測試時間，基於高位準的測試信號TEST將MOS電晶體Q41~Q44導通，藉此將位元線BLT0、BLB0、BLT1、BLB1接地。隨後，測試信號TEST成為低位準，基於等化信號VEQ，依存於等化電壓VBL的觸點10的有無而為如下所述。
(1)通常狀態時，位元線電壓VBLT、VBLB恢復至等化電壓VBL，在時刻t4以後，可從記憶胞MC1、MC2正常讀出資料值。
(2)異常狀態時，位元線電壓VBLT、VBLB不會恢復至等化電壓VBL，因此仍保持接地電位(101)而不變動，在時刻 t4以後，無法從記憶胞MC1、MC2正常讀出資料值。因此，對於造成等化電壓VBL異常的一對位元線BLT0、BLB0；BLT1、BLB1，可較現有技術在短時間實現觸點10的不良檢測。
另外，如圖4所示，當測試信號TEST為高位準時，等化信號VEQ成為低位準，使等化器電路21、22的動作停止。
如以上所說明般，根據實施例1的記憶體電路，更包括控制電路，該控制電路包含MOS電晶體Q41~Q44，且在等化信號VEQ之後的預充電期間tRP，基於測試信號TEST來使位元線BLB0、BLT0、BLB1、BLT1接地，因此，可較現有技術在短時間檢測出例如因連接於等化電壓VBL的觸點10未正常連接的故障狀態所引起的等化電壓VBL的不良狀況。而且，藉由測試成本的下降，可實現製造成本的削減、確實的位準變動實施，從而可藉由檢測遺漏的降低而提高品質。
[實施例2]
圖5是表示實施例2的SDRAM的記憶體電路的結構例的電路圖。實施例2的記憶體電路與圖3的實施例1的記憶體電路相比，其特徵在於，包括基於反相測試信號/TEST而導通的P通道MOS電晶體Q51~Q54來代替N通道MOS電晶體Q41~Q44。以下針對電路結構的不同點進行說明。
圖5中，在位元線BLT0上，連接有基於反相測試信號/TEST而導通的MOS電晶體Q51。此處，反相測試信號/TEST被施加至MOS電晶體Q51的閘極，MOS電晶體Q51的汲極連接於 位元線BLT0，MOS電晶體Q51的源極連接於陣列電壓VARAY。而且，在位元線BLB0上，連接有基於反相測試信號/TEST而導通的MOS電晶體Q52。此處，反相測試信號/TEST被施加至MOS電晶體Q52的閘極，MOS電晶體Q52的汲極連接於位元線BLB0，MOS電晶體Q52的源極連接於陣列電壓VARAY。
在位元線BLT1上，連接有基於反相測試信號/TEST而導通的MOS電晶體Q53。此處，反相測試信號/TEST被施加至MOS電晶體Q53的閘極，MOS電晶體Q53的汲極連接於位元線BLT1，MOS電晶體Q53的源極連接於陣列電壓VARAY。而且，在位元線BLB1上，連接有基於反相測試信號/TEST而導通的MOS電晶體Q54。此處，反相測試信號/TEST被施加至MOS電晶體Q54的閘極，MOS電晶體Q54的汲極連接於位元線BLB1，MOS電晶體Q54的源極連接於陣列電壓VARAY。
以上述方式構成的實施例2的記憶體電路基於反相測試信號/TEST來將位元線BLT0、BLB0、BLT1、BLB1上拉至陣列電壓VARAY，除此以外，具有與實施例1的記憶體電路同樣的作用效果。另外，藉由基於反相測試信號/TEST來將位元線BLT0、BLB0、BLT1、BLB1上拉至陣列電壓VARAY，從而可使位元線BLT0、BLB0、BLT1、BLB1的電壓不發生變動。
[變形例]
在以上的各實施例的記憶體電路中，MOS電晶體Q6、Q16的源極連接於接地電位VSS，但本發明並不限於此，亦可不 同於接地電位VSS，而連接於較陣列電壓VARAY為低的規定的其他電源電壓。
以上的實施例中，藉由基於測試信號TEST來使MOS電晶體Q41~Q44導通，從而使位元線BLT0、BLB0、BLT1、BLB1接地，但本發明並不限於此，亦可使位元線BLT0、BLB0中的至少一者及位元線BLT1、BLB1中的至少一者接地。
以上的實施例1中，基於測試信號TEST來使位元線BLT0、BLB0、BLT1、BLB1接地而下拉，實施例2中，基於反相測試信號/TEST來將位元線BLT0、BLB0、BLT1、BLB1上拉至陣列電壓VARAY。然而，本揭示並不限於此，亦可以位元線BLT0、BLB0、BLT1、BLB1的電壓位準不發生變化的方式，例如以設定為規定電壓值(並不限於接地電位或陣列電壓VARAY(規定的電源電壓)，亦可為陣列電壓VARAY的半值電壓VBL、或接地電位與半值電壓VBL之間的電壓、陣列電壓VARAY或規定的電源電壓與半值電壓VBL之間的電壓)的方式進行控制。此處，所述規定的電壓值的控制亦可設定為，在SDARM內的多條位元線中，例如第1群組的位元線與第2群組的位元線中不同。
以上的實施例中，實施例1具備MOS電晶體Q41~Q44、實施例2具備MOS電晶體Q51~Q54，但本發明並不限於此，亦可使用分別基於測試信號TEST來導通或斷開的開關元件來代替該些MOS電晶體。
本申請案發明與專利文獻1~專利文獻5的不同點：
(1)與專利文獻1及專利文獻2的不同點：
專利文獻1及專利文獻2中，揭示了一種半導體記憶裝置，所述半導體記憶裝置大幅縮短起因於DRAM的朝向位元線方向的電荷洩漏(leak)的電荷保持時間特性檢查的檢查時間。該半導體記憶裝置具備：在字元線與位元線對的各交點處配置記憶胞而構成的記憶胞陣列；對應於每個所述各位元線對而設的多個感測放大器；用於對位元線對進行預充電、等化的多個位元線預充電電路；以及通常動作與測試模式的切換電路，且具備：字元線非活性部件，用於在測試模式時，將所述多條字元線全部設為非活性狀態；感測放大器非活性部件，用於在所述特定的測試模式時，將所述多個感測放大器全部設為非活性狀態；以及位元線對電位固定部件，在所述測試模式時進行動作，以使多個位元線對全部成為高位準或者低位準的同一邏輯位準。然而，專利文獻1及專利文獻2的發明中，既未揭示亦未教示在等化信號後的預充電期間tRP內基於測試信號將位元線控制為規定電壓值的控制電路。
(2)與專利文獻3及專利文獻4的不同點：
專利文獻3及專利文獻4中，揭示了一種半導體記憶裝置，所述半導體記憶裝置即使在存在多個連接於位元線的等化元件的情況下，亦可在檢查步驟中檢測等化元件的故障。該半導體記憶裝置具備兩個等化元件，該兩個等化元件連接於同一位元線對，且藉由控制信號PDLN、PDLF的控制而導通/斷開，該半導體 記憶裝置中，在測試時，在預充電期間，將其中一個控制信號(例如PDLN)設為高(HIGH)位準，將另一者(例如PDLF)設為低(LOW)位準，藉由個別地控制兩個等化元件的活性、非活性，從而可對藉由控制信號的控制而導通/斷開的等化元件不良的情況等故障進行檢測。然而，專利文獻3及專利文獻4的發明中，既未揭示亦未教示在等化信號後的預充電期間tRP內基於測試信號來將位元線控制為規定電壓值的控制電路。
(3)與專利文獻5的不同點：
專利文獻5中，揭示了一種半導體記憶裝置，所述半導體記憶裝置與相鄰的胞陣列共用位元線等化電路，可在短的測試時間內有效地篩選等化不良。該半導體記憶裝置中，左右兩個胞陣列ARY-R與ARY-L共用感測放大器電路部S/A、位元線對的等化電路部EQ以及與資料輸入/輸出相關的DQ閘極電路部DQC。φT閘極Tr1L、Tr2L、Tr1R、Tr2R被控制為對應於不同於等化期間的模式在將位元線電位傳遞至胞陣列ARY-L(或ARY-R)的被選擇記憶胞時，也將該位元線電位傳遞至胞陣列ARY-R(或ARY-L)所連接的位元線。然而，專利文獻5的發明中，既未揭示亦未教示在等化信號後的預充電期間tRP內基於測試信號來將位元線控制為規定電壓值的控制電路。
[產業上的可利用性]
本發明的半導體記憶裝置並不限於SDRAM，亦可適用於例如快閃記憶體(flash memory)、SRAM等其他種類的半導體 記憶裝置。
10‧‧‧觸點
11、12‧‧‧感測放大器
21、22‧‧‧等化器電路
ACT、/ACT‧‧‧感測驅動信號
BLB0、BLT0、BLB1、BLT1‧‧‧位元線
Ccell1、Ccell2‧‧‧記憶體電容器
MC1、MC2‧‧‧記憶胞
Ns1、Ns2‧‧‧儲存節點
P1、P2、P11、P12‧‧‧電源中間節點
Q1~Q6、Q11~Q16、Q21、Q22、Q31~Q36、Q41~Q44‧‧‧MOS電晶體
TEST‧‧‧測試信號
VARAY‧‧‧陣列電壓
VBL‧‧‧等化電壓
VCP‧‧‧規定的電壓
VEQ‧‧‧等化信號
Vs1、Vs2‧‧‧電壓
VWL‧‧‧字元線電壓
WL‧‧‧字元線

Claims (6)

  1. 一種半導體記憶裝置，包括：感測放大器，連接於位元線，從記憶體元件讀出資料；第1開關元件，連接於規定的第1電源電壓與所述感測放大器的第1電源中間節點之間，在所述感測放大器驅動時導通；第2開關元件，連接於規定的第2電源電壓與所述感測放大器的第2電源中間節點之間，在所述感測放大器驅動時導通；以及等化器電路，基於等化信號來使所述第1電源中間節點及第2電源中間節點等化於等化電壓，所述等化電壓是所述第1電源中間節點的最大值與所述第2電源中間節點的最小值之間的半值位準，所述半導體記憶裝置的特徵在於包括：控制電路，連接於所述位元線，且基於測試信號將所述位元線的電壓控制在規定的電壓值，所述位元線的電壓控制在所述規定的電壓值後，關閉所述測試信號並且啟動所述等化信號。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述規定的電壓值為接地電位，所述控制電路將所述位元線的電壓下拉至所述接地電位。
  3. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述規定的電壓值為規定的電源電壓，所述控制電路將所述 位元線的電壓上拉至所述規定的電源電壓。
  4. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述規定的電壓值為接地電位與規定的電源電壓，由所述控制電路進行控制，以將多條位元線中屬於第1群組的位元線的電壓下拉至所述接地電位，以及將所述多個位元線中屬於第2群組的位元線的電壓上拉至所述電源電壓。
  5. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述測試信號是從所述等化信號產生後的預充電開始至所述感測放大器驅動時產生。
  6. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述測試信號產生時，所述等化器電路的動作中止。
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