JPS62202396A

JPS62202396A - スタテイツク型メモリ

Info

Publication number: JPS62202396A
Application number: JP61042907A
Authority: JP
Inventors: Katsuhiko Sato; 勝彦佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1987-09-07
Anticipated expiration: 2011-07-03
Also published as: JP2513623B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は半導体メモリに係シ、特にスタティック型メモ
リにおけるビット線電位測定・設定用回路に関する。

（従来の技術）第４図は従来のスタティック型メモリにおけるメモリセ
ルアレイとその周辺回路を概略的に示している。メモリ
セルアレイは、複数個のスタティック型のメモリセル１
・・・がマトリクス状に配置され、ロー選択信号および
カラム選択信号により任意に１つのメモリセルＪが選択
されるようになっている。そして、各メモリセルＪ・・
・の２つのデータ入出力ノードに一対のビット線ＢＬ　
、　ＢＬが接続されており、それぞれのビット線ＢＬ，
ＢＬ対にはグリチャージ回路２、センスアンプおよび書
込み回路３が接続されている。上記センスアンプおよび
書込み回路３には、メモリセル１・・・への誓込みデー
タを伝達するデータ入力線４およびメモリセル１・・・
からの読出しデータを外部へ伝達するデータ出力線５が
接続されている。

上記スタティック型メモリの動作は良く知られており、
その概要は次の通りである。読出し時には、グリチャー
ジ回路２によってビット線ＢＬ，ＢＬの電位はメモリ電
源電圧の近くまでそれぞれ等しく充電され、任意のメモ
リセルが選択されると同時にそれに接続されている一対
のビット線ＢＬ，ＢＬに電位差がつき、次いでこの電位
差がセンスアンプによってセンス増幅され、この増幅出
力が外部へ出力される。書込み時には、書込み回路３に
よって予めピノト線ＢＬ，ＢＬＫ相反する電位が設定さ
れ、任意のメモリセルが選択されると同時にそれに接続
されている一対のビット線ＢＬ　、ＢＬの電位によって
メモリセルにデータが書込まれる。

ところで、上記従来のスタティック型メモリにおいては
、読出し時における選択されたメモリセルに接続されて
いる一対のビット線ＢＬ，ＢＬに生じる電位差は小さい
ので、センスアンプによるセンス動作に誤りが生じて続
出し不良が生じるおそれがある。特に、近年における回
路素子の微細化に伴なってメモリセル内のＭＯＳ　｝ラ
ンジスタの性能が低下し、上記電位差が小さくなること
により続出し不良が発生する傾向が強くなる。また、上
記回路素子の微細化に伴なって製造グロセスの僅かなパ
ラツキによって回路の動作余裕度に大きな影響が生じ、
回路の誤動作が生じ易くなることも考えられる。そこで
、メモＩＪ　’Ｎ性の評価を行なおうとするとき，従来
のスタティック型メモリでは種種のテスト方法を用いて
ある程度の予測が可能であるが、必らずしも十分に回路
動作の確認（特に、ビット線電位の確認が重要である）
を行なうことができず、また上記評価に多大の時間を費
やすことになる等の問題がある。しかも、従来のスタテ
ィック型メモリは、開発段階でのメモリ特性の不良解析
に際して、ビット線電位をメモリ外部から強制的に設定
することができなかった。

（発明が解決しようとする問題点）本発明は上記したようなビット線電位の測定あるいは強
制的な設定を行なうことができないという問題点を解決
すべくなされたもので、ビット線電位の測定あるいは外
部からの強制的な設定が可能であり、メモリ特性の評価
あるいは不良解析の容易化およびそのための所要時間の
短縮化を図り得るスタティック型メモリを提供すること
を目的とするものである。

〔発明の構成〕

（問題点を解決するための手段）本発明のスタティック型メモリは、メモリセルアレイの
各ビット線にそれぞれＭＯＳスイッチの一端を接続し、
これらのＭＯＳスイッチの全てあるいは少なくとも１カ
ラム分に対応する一部をメモリ外部からの制御信号に基
いて同じ状態にスイノチ制御し得るようにし、上記ＭＯ
Ｓスイッチの他端に対してメモリ外部で電位の測定ある
いはメモリ外部から強制的に電位の設定を行ない得るよ
うにしたことを特徴とするものである。

（作用）ＭＯＳスイッチは、メモリ特性の評価あるいは不良解析
に際してオン状態に制御され、評価に際してはビット線
電位が外部に読み出され、不良解析に際しては外部から
所定の電位がビット線に強制的に印加される。また、メ
モリの通常動作に際しては、ＭＯＳスイッチはオフ状態
に制御されるのでメモリ動作に影響しない。

したがって、メモリ特性の評価あるいは不良解析を容易
に行なうことが可能になり、そのための所要時間が短縮
される。しかも、上記したようなビット線電位測定・設
定のために必要な付加回路は僅かで済む。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はスタティック型メモリの一部を示しており、第
４図を参照して前述した従来のスタティック型メモリに
対してビット線電位測定・設定用回路１０が付加された
ものであシ、その他の部分は第４図と同じであるので同
一符号を付してその説明を省略する。

上記メモリにおいては、ビット線ＢＬＩ　＋　ＢＬＩ　
ｒ・・・。

ＢＬｎ、ＢＬｎのそれぞれにＭＯＳスイッチ（たとえば
Ｎチャネルエンハンスメント型のＭＯＳトランジスタＴ
ｌ　ｒ　Ｔｌ　ｔ・・・＋　Ｔ’ｙ１　＊　Ｔ’ｙ１　
）の各一端が接続されている。

そして、上記ＭＯＳスイッチのうち正相側のビット線Ｂ
ＬＩ　＊・・・ＢＬｎＫ接続されているＭＯＳスイッチ
の各他端は第１の信号線ＩＩに共通接続され、残りの逆
相側のビット線ａｔ、、　、・・・、　ＢＬｎに接続さ
れているＭＯＳスイッチの各他端は第２の信号線１２に
共通接続されている。さらに、上記ＭＯＳスイッチそれ
ぞれのダートはスイッチ制御信号線１３に共通接続され
ている。

上記メモリにおいては、スイッチ制御信号線１３に与え
られるスイッチ制御信号によりＭＯＳスイノフチそれぞれがオン状態またはオフ状態に設定することが
可能である。

したがって、メモリ特性の評価に際して、ＭＯＳスイッ
チそれぞれをオン状態に設定することにより、そのとき
のビット線ＢＬ、　、・・・、　ＢＬ、およびＢＬＩＩ
・・・＃　ＢＬｎの電位がＭＯＳトランジスタＴ、ｌ・
・・、ＴｎおよびＴ、ｌ・・・ＩＴｎを通じて第１の信
号線１１および第２の信号線１２に出力されるようにな
り、この出力電位を直接にあるいは他の回路素子を通し
てメモリ外部に導き出すことによってビット線電位を測
定することが可能になる。この場合、第１の信号線１１
には正相側のビット線ＢＬ１．・・・、　ＢＬｎの各電
位の平衡がとられた値が出力し、第２の信号線１２には
逆相側のビット線ＢＬ１　＋・・・ｌ　ＢＬｎの各電位
の平衡がとられた値が出力する。同様に、メモリ特性の
不良解析に際してもＭＯＳスイッチそれぞれをオン状態
に設定することにより、メモリ外部から第１の信号線１
”ｌおよび第２の信号線１２にそれぞれ所定の電位を直
接にあるいは他の回路素子を通して強制的に印加するこ
とによって、ＭＯＳトランジスタＴ１．・・・＋Ｔ’ｌ
を通じて正相側のビット線ＢＬ１　＋　”・ｒ　ＢＬｎ
　またＭＯＳ　）ランノスタ’ｒ１ｔ−Ｉ　Ｔｎを通じ
て逆相側のビット線ＢＬ、　、・・・ｌ　ＢＬｎの各電
位を設定することが可能になる。

なお、ＭＯＳスイッチそれぞれをオフ状態に設定してお
くことによってメモリの通常動作に際して従来と同様に
可能である。

ところで、上記実施例では全てのビット線対に対して共
通に電位測定あるいは電位設定を行ない得るようにした
が、これに限らず任意に１つのビット線対を選択してそ
れぞれオン状態に設定することによって上記１つのビッ
トｍ対の電位測定あるいは電位設定を行ない得るように
、メモリセルアレイの各カラム単位でビット線対と前記
第１゜第２の信号線１１．１２との間の経路をスイッチ
制御し得るように変更してもよい。

このためには、第２図に示すように、各カラムにおける
一対のビット線ＢＬ、ＢＬと前記第１．第２の信号線１
１．１２との間にそれぞれ１個づつ接続されている一対
のＭＯＳスイッチＴｌ　、Ｔｌを、各カラムで共通に使
用される前記スイッチ制御信号線１３の信号とメモリセ
ルアレイのカラム選択を行なうためのカラム選択信号Ｃ
Ｄとを２人カアンド回路２ノに入力して論理項をとった
出力によりスイッチ制御するように変更すればよい。あ
るいは、第３図に示すように、各カラムにおける一対の
ビット線ＢＬ、ＢＬと前記第１．第２の信号線１１．１
２との間に、それぞれ直列接続された２個のＭＯＳスイ
ッチＴｉ、Ｔｉ’およびＴｌ、Ｔｉを接続し、各一方の
ＭＯＳスイッチＴ＋、Ｔｔ　（またはＴｔ’、Ｔｔ’　
）を前記スイッチ制御信号線１３のスイッチ制御信号に
よりスイッチ制御し、残りのＭＯＳスイッチＴｔ’、Ｔ
ｔ’　（またはＴｔ、Ｔｔ　）をカラム選択信号線のカ
ラム選択信号ＣＤによりスイッチ制御するように変更す
ればよい。

なお、第２図および第３図において、１はメモリセル、
６はロー選択信号線である。

なお、上記各実施例では、ＭＯＳスイッチとしてそれぞ
れＮチャネルＭＯ８）う／・ゾスタを用いたが。

これに限らず、ＰチャネルＭＯ８）ランノスタ、その他
のＭＯＳスイッチ回路を用いてもよい。

〔発明の効果〕

上述したように本発明のスタティック型メモリによれば
、ビット線電位の測定あるいは外部からの強制的な設定
が可能になるので、メモリ特性の評価あるいは不良解析
を容易に且つ短時間に行なうことができる。しかも、ビ
ット線電位の測定あるいは外部からの強制的な操作を可
能とするために必要な回路構成は簡単で済む。

【図面の簡単な説明】

第１図は本発明のスタティック型メモリの一実施例にお
ける一部を概略的に示す回路図、第２図および第３図は
それぞれ他の実施例における何個のカラムの一部を概略
的に示す回路図、第４図は従来のスタティック型メモリ
の一部を概略的に示す回路図である。Ｊ・・・スタティック型メモリセル、１０・・・ビット
線電位測定・設定用回路、１１・・・第１の信号線、Ｊ
２・・・第２の信号線、ノ３・・・スイッチ制御信号線
、Ｔ１’　−＝　ＭＵＳ　トフンノスタ、ＢＬ、　ｌ　
ＢＬＬ＋−＊　ＢＬｔ１＋　ＢＬｎ。＋ＪＢＬ　、　ＢＬ・・・ビット線、ＣＤ・・・カラム選択
信号。出願人代理人　　弁理士　鈴　江　武　彦カラム処ト阪
ｆき３第１図

Claims

【特許請求の範囲】

（１）スタティック型メモリセルアレイにおける各ビッ
ト線にそれぞれ対応して各一端が接続されたＭＯＳスイ
ッチの全てあるいは少なくとも前記メモリセルアレイの
１カラム分に対応する一部をメモリ外部からの制御信号
に基いて同じ状態にスイッチ制御し得ると共に、正相側
のビット線に対応するＭＯＳスイッチの他端および逆相
側のビット線に対応するＭＯＳスイッチの他端に対して
各別にメモリ外部で電位の測定あるいはメモリ外部から
強制的に電位の設定をなし得るように回路構成されたビ
ット線電位測定・設定用回路を具備することを特徴とす
るスタティック型メモリ。
（２）前記ＭＯＳスイッチのうち、正相側のビット線に
接続されているものの各他端が共通に第１の信号線に接
続されており、逆相側のビット線に接続されているもの
の各他端が共通に第２の信号線に接続されており、上記
第１の信号線および第２の信号線に対して各別にメモリ
外部との間で電位の測定あるいは設定を行ない得るよう
にしてなることを特徴とする前記特許請求の範囲第１項
記載のスタティック型メモリ。
（３）前記一対のＭＯＳスイッチを、各カラムで共通に
使用されるメモリ外部からのスイッチ制御信号とメモリ
セルアレイのカラム選択を行なうためのカラム選択信号
との論理積をとる回路の出力信号によりスイッチ制御す
るようにしてなることを特徴とする前記特許請求の範囲
第１項または第２項記載のスタティック型メモリ。
（４）前記ＭＯＳスイッチの各他端にそれぞれさらに別
のＭＯＳスイッチの各一端が接続され、これらの別のＭ
ＯＳスイッチのうち、正相側のビット線に対応するもの
の各他端が第１の信号線に接続されると共に逆相側のビ
ット線に対応するものの各他端が第２の信号線に接続さ
れており、上記第１の信号線および第２の信号線に対し
て各別にメモリ外部との間で電位の測定あるいは設定を
行ない得るようにし、前記ＭＯＳスイッチおよび別のＭ
ＯＳスイッチを、各カラムで共通に使用されるメモリ外
部からのスイッチ制御信号およびメモリセルアレイのカ
ラム選択を行なうためのカラム選択信号により対応して
または逆対応してスイッチ制御するようにしてなること
を特徴とする前記特許請求の範囲第１項記載のスタティ
ック型メモリ。