JPH0536273A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0536273A JPH0536273A JP3187440A JP18744091A JPH0536273A JP H0536273 A JPH0536273 A JP H0536273A JP 3187440 A JP3187440 A JP 3187440A JP 18744091 A JP18744091 A JP 18744091A JP H0536273 A JPH0536273 A JP H0536273A
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Abstract
(57)【要約】
【目的】 ビット線の電位変化を検出して記憶データの
判定がなされる半導体記憶装置に関し、動作マージンの
ない不良セルの検出がウエハプロセス終了段階の試験に
おいてより高度化され、冗長セルへの切り換えを確実に
することを目的とする。 【構成】 データ読出し時に選択されたメモリセルＭの
ビット線の電位を検出し、その検出された電位により記
憶データを判定してデータ信号を出力するセンス・アン
プＳＡを備えた半導体記憶装置において、試験時に、前
記データの読出し時に選択されたメモリセルＭのビット
線の電位を降下させる電位降下手段ＶＭを構成する。
判定がなされる半導体記憶装置に関し、動作マージンの
ない不良セルの検出がウエハプロセス終了段階の試験に
おいてより高度化され、冗長セルへの切り換えを確実に
することを目的とする。 【構成】 データ読出し時に選択されたメモリセルＭの
ビット線の電位を検出し、その検出された電位により記
憶データを判定してデータ信号を出力するセンス・アン
プＳＡを備えた半導体記憶装置において、試験時に、前
記データの読出し時に選択されたメモリセルＭのビット
線の電位を降下させる電位降下手段ＶＭを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ビット線の電位変化を
検出して記憶データの判定がなされる半導体記憶装置に
関する。
検出して記憶データの判定がなされる半導体記憶装置に
関する。
【０００２】近年、ダイナミックメモリ（ＤＲＡＭ）
は、１Ｍビットから４Ｍビットへ、さらには１６Ｍビッ
トへとますます１チップ内の記憶の大容量化が要求され
てきている。そのため、欠陥等による不良メモリセルを
リジェクトして、そのチップを救済するための冗長技術
には、より高度なものが必要とされてきている。
は、１Ｍビットから４Ｍビットへ、さらには１６Ｍビッ
トへとますます１チップ内の記憶の大容量化が要求され
てきている。そのため、欠陥等による不良メモリセルを
リジェクトして、そのチップを救済するための冗長技術
には、より高度なものが必要とされてきている。
【０００３】
【従来の技術】図６に、従来のＤＲＡＭの概略構成図を
示す。同図に示すように、ＤＲＡＭはアドレス信号の入
力によりロウ・デコーダＲＤにおいてワード線（ＷＬ）
が活性化され、カラム・デコーダＣＤにおいてビット線
（ＢＬ、ＢＬ´）が選択さることにより、メモリセルア
レイ中の１つのメモリセルが選択され、データの書込み
および読出しが行われる。データの読出しでは、選択さ
れたメモリセルのビット線の電位が変化し、そのビット
線と対になるビット線との差電位がセンス・アンプＳＡ
において検出され、その差電位により記憶データが判定
されて、論理“１”または“０”のデータ信号Ｄout が
出力される。
示す。同図に示すように、ＤＲＡＭはアドレス信号の入
力によりロウ・デコーダＲＤにおいてワード線（ＷＬ）
が活性化され、カラム・デコーダＣＤにおいてビット線
（ＢＬ、ＢＬ´）が選択さることにより、メモリセルア
レイ中の１つのメモリセルが選択され、データの書込み
および読出しが行われる。データの読出しでは、選択さ
れたメモリセルのビット線の電位が変化し、そのビット
線と対になるビット線との差電位がセンス・アンプＳＡ
において検出され、その差電位により記憶データが判定
されて、論理“１”または“０”のデータ信号Ｄout が
出力される。
【０００４】このようなＤＲＡＭのウエハプロセス終了
段階で行う一次試験では、ボンディングパッドへのプロ
ービングによりメモリセルへのアクセスが行われ、簡単
なテストパターンにより不良セルをリジェクトして、冗
長セルへの切り換えが行われていた。
段階で行う一次試験では、ボンディングパッドへのプロ
ービングによりメモリセルへのアクセスが行われ、簡単
なテストパターンにより不良セルをリジェクトして、冗
長セルへの切り換えが行われていた。
【０００５】
【発明が解決しようとする課題】ところが、近年ますま
すパターンが微細化されるに伴い、ゴミなどの異物等に
よって本来不良セルとすべき動作マージンのないセルの
リジェクトが困難になってきていた。例えば、ビット線
同士が完全にショートしている場合にはキャパシタが形
成されないため明らかに動作しないが、ショートしてい
るがインピーダンスが高い場合や、コンタクトホールの
抵抗が高い場合などでは、通常の条件では動作するが特
定の条件、例えば電源電圧が高く環境温度が低い場合に
は動作しなくなるなど、動作マージンのない不良セル
は、従来の試験では検出できなくなっていた。
すパターンが微細化されるに伴い、ゴミなどの異物等に
よって本来不良セルとすべき動作マージンのないセルの
リジェクトが困難になってきていた。例えば、ビット線
同士が完全にショートしている場合にはキャパシタが形
成されないため明らかに動作しないが、ショートしてい
るがインピーダンスが高い場合や、コンタクトホールの
抵抗が高い場合などでは、通常の条件では動作するが特
定の条件、例えば電源電圧が高く環境温度が低い場合に
は動作しなくなるなど、動作マージンのない不良セル
は、従来の試験では検出できなくなっていた。
【０００６】このため、ウエハプロセス終了段階で行う
試験において動作マージンのない不良セルの切り換えが
なされずに、組立工程終了後の信頼性試験等において不
良がが発生するようになり、問題となっていた。
試験において動作マージンのない不良セルの切り換えが
なされずに、組立工程終了後の信頼性試験等において不
良がが発生するようになり、問題となっていた。
【０００７】本発明は、以上の点に鑑み、動作マージン
のない不良セルの検出がウエハプロセス終了段階の試験
においてより高度化され、冗長セルへの切り換えを確実
にすることのできる半導体記憶装置を提供することを目
的とする。
のない不良セルの検出がウエハプロセス終了段階の試験
においてより高度化され、冗長セルへの切り換えを確実
にすることのできる半導体記憶装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】図１に、本発明の原理説
明図を示す。同図中、（ａ）は原理構成図、（ｂ）はそ
の説明図である。
明図を示す。同図中、（ａ）は原理構成図、（ｂ）はそ
の説明図である。
【０００９】本発明は、図１（ａ）に示すように、デー
タ読出し時に選択されたメモリセルＭのビット線の電位
を検出し、その電位により記憶データを判定してデータ
信号を出力するセンス・アンプＳＡを備えた半導体記憶
装置において、試験時に前記データの読出し時に選択さ
れたメモリセルＭのビット線の電位を降下させる電位降
下手段ＶＭを備えて構成される。
タ読出し時に選択されたメモリセルＭのビット線の電位
を検出し、その電位により記憶データを判定してデータ
信号を出力するセンス・アンプＳＡを備えた半導体記憶
装置において、試験時に前記データの読出し時に選択さ
れたメモリセルＭのビット線の電位を降下させる電位降
下手段ＶＭを備えて構成される。
【００１０】
【作用】図１（ａ）において、たとえばワード線ＷＬ1
とビット線ＢＬ1 が選択されるとメモリセルＭ1 がアク
セスされることになり、データの読出し時にはメモリセ
ルＭ1 によりビット線ＢＬ1 の電位が変化し、センス・
アンプＳＡにおいてビット線対の一方であるビット線Ｂ
Ｌ´1 の電位との差電位が検出されて、その差電位によ
り記憶データが判定されデータ信号が出力される。この
時、試験モードにする試験信号が入力されていると、電
位降下手段ＶＭ1 が作動してビット線ＢＬ 1 の電位を降
下させる。
とビット線ＢＬ1 が選択されるとメモリセルＭ1 がアク
セスされることになり、データの読出し時にはメモリセ
ルＭ1 によりビット線ＢＬ1 の電位が変化し、センス・
アンプＳＡにおいてビット線対の一方であるビット線Ｂ
Ｌ´1 の電位との差電位が検出されて、その差電位によ
り記憶データが判定されデータ信号が出力される。この
時、試験モードにする試験信号が入力されていると、電
位降下手段ＶＭ1 が作動してビット線ＢＬ 1 の電位を降
下させる。
【００１１】図１（ｂ）に、上記例の電位変化の説明図
を示す。同図において、（イ）はメモリセルＭ1 が正常
である良品セルの場合の電位の変化を、（ロ）はメモリ
セルＭ1 が動作マージンの小さい不良セルである場合の
電位の変化を示したものである。すなわち、電位降下手
段ＶＭ1 が作動しない通常時のビット線ＢＬ´1 の電位
に対するビット線ＢＬ1 の電位と、電位降下手段ＶＭ
1 が作動した試験時のビット線ＢＬ´1 の電位に対する
ビット線ＢＬ1 の電位（点線）を示している。同図に
示すように、正常なセルに比して動作マージンが小さい
不良セルは、ビット線ＢＬ´1 に対するビット線ＢＬ1
の差電位が小さくなり、試験時にはさらに電位降下手段
ＶＭ1 により小さくなる。
を示す。同図において、（イ）はメモリセルＭ1 が正常
である良品セルの場合の電位の変化を、（ロ）はメモリ
セルＭ1 が動作マージンの小さい不良セルである場合の
電位の変化を示したものである。すなわち、電位降下手
段ＶＭ1 が作動しない通常時のビット線ＢＬ´1 の電位
に対するビット線ＢＬ1 の電位と、電位降下手段ＶＭ
1 が作動した試験時のビット線ＢＬ´1 の電位に対する
ビット線ＢＬ1 の電位（点線）を示している。同図に
示すように、正常なセルに比して動作マージンが小さい
不良セルは、ビット線ＢＬ´1 に対するビット線ＢＬ1
の差電位が小さくなり、試験時にはさらに電位降下手段
ＶＭ1 により小さくなる。
【００１２】したがって、電位降下手段ＶＭによる電位
降下により、正常なセルの試験時に生じる差電位ΔＶ1
がセンス・アンプＳＡで正しく検出され、不良セルの試
験時に生じる差電位ΔＶ2 がセンス・アンプＳＡにおい
て検出されない、すなわち誤動作となるように、電位降
下手段ＶＭの降下電位が設定されていれば、動作マージ
ンの小さいセルを不良セルとしてリジェクトすることが
できる。
降下により、正常なセルの試験時に生じる差電位ΔＶ1
がセンス・アンプＳＡで正しく検出され、不良セルの試
験時に生じる差電位ΔＶ2 がセンス・アンプＳＡにおい
て検出されない、すなわち誤動作となるように、電位降
下手段ＶＭの降下電位が設定されていれば、動作マージ
ンの小さいセルを不良セルとしてリジェクトすることが
できる。
【００１３】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図２に、本発明一実施例に係わるＤＲＡ
Ｍの概略構成図を示す。同図において、１は通常時のデ
ータ記憶に利用されるメモリセルを配設してあるリアル
セル・アレイ、２は試験時のみ利用されるダミーセルを
配設してあるダミーセル・アレイ、３は行アドレス入力
信号を受けて、リアルセル・アレイ１中の行方向のメモ
リセルを選択するリアルワード線（ＲＷＬ）を選択する
ロウ・デコーダ、４は行アドレス入力信号を受けて、ダ
ミーセル・アレイ２中の行方向のダミーセルを選択する
ダミーワード線（ＤＷＬ）を選択するダミー・デコー
ダ、５は列アドレス入力信号を受けて、列方向のリアル
セルおよびダミーセルを選択するためのビット線（Ｂ
Ｌ）を選択するカラム・デコーダ、６はデータ読出し時
に選択されたメモリセルのビット線対ＢＬ、ＢＬ´の差
電位を検出してデータ信号を出力するセンス・アンプ、
７はウエハプロセス終了段階の試験時のみ利用され、試
験信号が入力される非ボンディング・パッド（Ｐａｄ）
である。
細に説明する。図２に、本発明一実施例に係わるＤＲＡ
Ｍの概略構成図を示す。同図において、１は通常時のデ
ータ記憶に利用されるメモリセルを配設してあるリアル
セル・アレイ、２は試験時のみ利用されるダミーセルを
配設してあるダミーセル・アレイ、３は行アドレス入力
信号を受けて、リアルセル・アレイ１中の行方向のメモ
リセルを選択するリアルワード線（ＲＷＬ）を選択する
ロウ・デコーダ、４は行アドレス入力信号を受けて、ダ
ミーセル・アレイ２中の行方向のダミーセルを選択する
ダミーワード線（ＤＷＬ）を選択するダミー・デコー
ダ、５は列アドレス入力信号を受けて、列方向のリアル
セルおよびダミーセルを選択するためのビット線（Ｂ
Ｌ）を選択するカラム・デコーダ、６はデータ読出し時
に選択されたメモリセルのビット線対ＢＬ、ＢＬ´の差
電位を検出してデータ信号を出力するセンス・アンプ、
７はウエハプロセス終了段階の試験時のみ利用され、試
験信号が入力される非ボンディング・パッド（Ｐａｄ）
である。
【００１４】図３に、上記ダミー・デコーダ４の詳細な
回路図を示す。同図において、４ａは行アドレス入力信
号がリアルワード線ＲＷＬ１、４、５を選択した時のみ
作動して信号を出力するＤ１デコーダ、４ｂは行アドレ
ス入力信号がリアルワード線ＲＷＬ２、３を選択した時
のみ作動して信号を出力するＤ２デコーダである。Ｄ１
デコーダおよびＤ２デコーダの出力はそれぞれＮＡＮＤ
ゲート４ｃ、４ｄへ入力され、ＮＡＮＤゲート４ｃ、４
ｄの他方の入力には非ボンディング・パッド７からの信
号が入力されるようにされている。したがって、Ｄ１デ
コーダおよびＤ２デコーダの出力は、非ボンディング・
パッド７から試験信号が入力された時のみＮＡＮＤゲー
ト４ｃ、４ｄとＮＯＴゲート４ｅ、４ｆを介して動作す
ることになり、Ｄ１デコーダ４ａの出力はダミーワード
線ＤＷＬ１を高電位の状態に、Ｄ２デコーダ４ｂの出力
はダミーワード線ＤＷＬ２を高電位の状態にする。すな
わち、非ボンディング・パッド７から試験信号の入力が
ある時にこのダミー・デコーダ４では、ビット線対の一
方のビット線ＢＬに接続されるリアルセルが選択された
時にはダミーワード線ＤＷＬ１を選択するようにして、
同じビット線ＢＬに接続されるダミーセルを同時に選択
するようにしている。そして、ビット線対の一方のビッ
ト線ＢＬ´に接続されるリアルセルが選択された時には
ダミーワード線ＤＷＬ２を選択するようにして、同じビ
ット線ＢＬ´に接続されるダミーセルを同時に選択する
ようにしている。
回路図を示す。同図において、４ａは行アドレス入力信
号がリアルワード線ＲＷＬ１、４、５を選択した時のみ
作動して信号を出力するＤ１デコーダ、４ｂは行アドレ
ス入力信号がリアルワード線ＲＷＬ２、３を選択した時
のみ作動して信号を出力するＤ２デコーダである。Ｄ１
デコーダおよびＤ２デコーダの出力はそれぞれＮＡＮＤ
ゲート４ｃ、４ｄへ入力され、ＮＡＮＤゲート４ｃ、４
ｄの他方の入力には非ボンディング・パッド７からの信
号が入力されるようにされている。したがって、Ｄ１デ
コーダおよびＤ２デコーダの出力は、非ボンディング・
パッド７から試験信号が入力された時のみＮＡＮＤゲー
ト４ｃ、４ｄとＮＯＴゲート４ｅ、４ｆを介して動作す
ることになり、Ｄ１デコーダ４ａの出力はダミーワード
線ＤＷＬ１を高電位の状態に、Ｄ２デコーダ４ｂの出力
はダミーワード線ＤＷＬ２を高電位の状態にする。すな
わち、非ボンディング・パッド７から試験信号の入力が
ある時にこのダミー・デコーダ４では、ビット線対の一
方のビット線ＢＬに接続されるリアルセルが選択された
時にはダミーワード線ＤＷＬ１を選択するようにして、
同じビット線ＢＬに接続されるダミーセルを同時に選択
するようにしている。そして、ビット線対の一方のビッ
ト線ＢＬ´に接続されるリアルセルが選択された時には
ダミーワード線ＤＷＬ２を選択するようにして、同じビ
ット線ＢＬ´に接続されるダミーセルを同時に選択する
ようにしている。
【００１５】図４に、上記構成の説明のための回路図を
示す。同図に示す回路は、説明の簡略化のために１つの
リアルセル１ａとダミーセル２ａの構成としている。図
４に示すように、リアルセル１ａおよびダミーセル２ａ
のそれぞれは１つのトランジスタとメモリキャパシタか
ら構成されている。リアルセル１ａではリアルワード線
ＲＷＬを高電位にすることによりトランジスタがオンに
され、ビット線ＢＬを介してデータの書き込みがなされ
る。また、データの読み出しではメモリキャパシタＣｒ
とビット線ＢＬ間で電荷の再配分が行われ、センス・ア
ンプにおいてビット線対ＢＬ、ＢＬ´の差電位が検出さ
れ、その差電位により記憶データが判定されてデータ信
号が出力される。
示す。同図に示す回路は、説明の簡略化のために１つの
リアルセル１ａとダミーセル２ａの構成としている。図
４に示すように、リアルセル１ａおよびダミーセル２ａ
のそれぞれは１つのトランジスタとメモリキャパシタか
ら構成されている。リアルセル１ａではリアルワード線
ＲＷＬを高電位にすることによりトランジスタがオンに
され、ビット線ＢＬを介してデータの書き込みがなされ
る。また、データの読み出しではメモリキャパシタＣｒ
とビット線ＢＬ間で電荷の再配分が行われ、センス・ア
ンプにおいてビット線対ＢＬ、ＢＬ´の差電位が検出さ
れ、その差電位により記憶データが判定されてデータ信
号が出力される。
【００１６】図５に、図４に示す回路のデータ読出し時
のタイムチャートを示す。同図（ａ）は通常時の、
（ｂ）は試験時のタイムチャートであり、ΔＶ1とΔＶ
2 は、リアルセル１ａに論理“１”が書き込まれている
場合の読出し時の差電位を示している。図５により差電
位について説明すると、データの読み出しは、あらかじ
め、ビット線対ＢＬ、ＢＬ´を一定の電圧（ＶDD／2 ＝
2.5Ｖ）に設定した後に、リアルワード線ＲＷＬが高電
位にされてトランジスタがオン状態にされる。通常のデ
ータ読み出しであれば、図５（ａ）に示すように、電荷
の再配分によりビット線ＢＬの電位は上り、ビット線Ｂ
Ｌ´との差電位ΔＶ1 が生じる。これは従来と同様であ
る。これに対して、図５（ｂ）に示すように、非ボンデ
ィング・パッド７からの試験信号の入力がある時には、
同時にダミーワード線ＤＷＬが高電位にされダミーセル
２ａのトランジスタもオン状態にされる。この結果、ダ
ミーセルのキャパシタＣｄの容量によりビット線ＢＬの
電位は降下して、図５（ｂ）に示すように、ビット線対
ＢＬ、ＢＬ´間の差電位はΔＶ2 と小さくなる。
のタイムチャートを示す。同図（ａ）は通常時の、
（ｂ）は試験時のタイムチャートであり、ΔＶ1とΔＶ
2 は、リアルセル１ａに論理“１”が書き込まれている
場合の読出し時の差電位を示している。図５により差電
位について説明すると、データの読み出しは、あらかじ
め、ビット線対ＢＬ、ＢＬ´を一定の電圧（ＶDD／2 ＝
2.5Ｖ）に設定した後に、リアルワード線ＲＷＬが高電
位にされてトランジスタがオン状態にされる。通常のデ
ータ読み出しであれば、図５（ａ）に示すように、電荷
の再配分によりビット線ＢＬの電位は上り、ビット線Ｂ
Ｌ´との差電位ΔＶ1 が生じる。これは従来と同様であ
る。これに対して、図５（ｂ）に示すように、非ボンデ
ィング・パッド７からの試験信号の入力がある時には、
同時にダミーワード線ＤＷＬが高電位にされダミーセル
２ａのトランジスタもオン状態にされる。この結果、ダ
ミーセルのキャパシタＣｄの容量によりビット線ＢＬの
電位は降下して、図５（ｂ）に示すように、ビット線対
ＢＬ、ＢＬ´間の差電位はΔＶ2 と小さくなる。
【００１７】上述したビット線ＢＬ、ＢＬ´間の差電位
は、ビット線とメモリキャパシタの容量比（Ｃ-Ratio）
により決定される。差電位ΔＶは、ΔＶ＝１／２×１／
（１＋Ｃ-Ratio）×５Ｖにより求められる。
は、ビット線とメモリキャパシタの容量比（Ｃ-Ratio）
により決定される。差電位ΔＶは、ΔＶ＝１／２×１／
（１＋Ｃ-Ratio）×５Ｖにより求められる。
【００１８】たとえば、リアルセル１ａのみが作動する
通常のデータ読出しの時のＣ-Ratioが１０であるとする
と、差電位ΔＶ1 は、およそ２２０ｍＶ、試験時にダミ
ーセルが作動してキャパシタＣｄの容量だけ増えたとき
のＣ-Ratioが２０であるとすると、差電位ΔＶ2 は、お
よそ１２０ｍＶ、となる。
通常のデータ読出しの時のＣ-Ratioが１０であるとする
と、差電位ΔＶ1 は、およそ２２０ｍＶ、試験時にダミ
ーセルが作動してキャパシタＣｄの容量だけ増えたとき
のＣ-Ratioが２０であるとすると、差電位ΔＶ2 は、お
よそ１２０ｍＶ、となる。
【００１９】本来、センス・アンプが誤動作しないよう
に差電位はできるだけ大きくすることが好ましく、その
ため、Ｃ-Ratioはできるだけ小さくなるように設計され
ている。
に差電位はできるだけ大きくすることが好ましく、その
ため、Ｃ-Ratioはできるだけ小さくなるように設計され
ている。
【００２０】次に、上記構成としている本実施例のＤＲ
ＡＭにおける、ウエハプロセス終了段階の一次試験を説
明する。本実施例のＤＲＡＭでは、従来と同様にボンデ
ィングパッドへのプロービングによりリアルセルへのア
クセスが行われテストパターンによる試験が行われる。
同時に、非ボンディング・パッド７から試験信号が入力
される。この試験信号の入力により、データの読出しの
時にはダミーセルが作動し、選択されたリアルセルのビ
ット線の電位を降下させる働きをし、通常の読み出しの
時よりもビット線対の差電位が小さくなった状態で読み
出しが行われる。これにより、ビット線対がインピーダ
ンスが高い状態でショートしている場合や、コンタクト
ホールの抵抗が高い場合などの動作マージンの小さいメ
モリセルは、差電位が極端に小さくなるため、センス・
アンプにおいて検出ができなくなり、たとえば書き込ま
れたデータが“１”であるのに“０”のデータ信号が出
力され、読出し試験において不良セルと判定されてリジ
ェクトされる。
ＡＭにおける、ウエハプロセス終了段階の一次試験を説
明する。本実施例のＤＲＡＭでは、従来と同様にボンデ
ィングパッドへのプロービングによりリアルセルへのア
クセスが行われテストパターンによる試験が行われる。
同時に、非ボンディング・パッド７から試験信号が入力
される。この試験信号の入力により、データの読出しの
時にはダミーセルが作動し、選択されたリアルセルのビ
ット線の電位を降下させる働きをし、通常の読み出しの
時よりもビット線対の差電位が小さくなった状態で読み
出しが行われる。これにより、ビット線対がインピーダ
ンスが高い状態でショートしている場合や、コンタクト
ホールの抵抗が高い場合などの動作マージンの小さいメ
モリセルは、差電位が極端に小さくなるため、センス・
アンプにおいて検出ができなくなり、たとえば書き込ま
れたデータが“１”であるのに“０”のデータ信号が出
力され、読出し試験において不良セルと判定されてリジ
ェクトされる。
【００２１】このように本実施例では、電位降下手段と
してダミーセルとそのダミーセルを選択するダミー・デ
コーダとそのダミー・デコーダを作動させる試験信号を
入力するための非ボンディング・パッドを構成すること
により、ウエハプロセス終了段階の一次試験を、ビット
線対の差電位を小さくしてデータの読出し試験を行うよ
うにしている。このため、動作マージンの小さいメモリ
セルはセンス・アンプの検出において誤動作し、試験に
おいて不良セルと判定され、動作マージンの小さい不良
セルのリジェクトの確実性を向上させている。
してダミーセルとそのダミーセルを選択するダミー・デ
コーダとそのダミー・デコーダを作動させる試験信号を
入力するための非ボンディング・パッドを構成すること
により、ウエハプロセス終了段階の一次試験を、ビット
線対の差電位を小さくしてデータの読出し試験を行うよ
うにしている。このため、動作マージンの小さいメモリ
セルはセンス・アンプの検出において誤動作し、試験に
おいて不良セルと判定され、動作マージンの小さい不良
セルのリジェクトの確実性を向上させている。
【００２２】なお、上記実施例では、電位降下手段とし
て試験時のみ作動させるダミーセルを構成したが、本発
明はこれに限るものではなく、データ読出し時に、選択
されたメモリセルのビット線の電位を降下させるもので
あればよい。
て試験時のみ作動させるダミーセルを構成したが、本発
明はこれに限るものではなく、データ読出し時に、選択
されたメモリセルのビット線の電位を降下させるもので
あればよい。
【００２３】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、動作マージンの小さい不良セルをウエ
ハプロセス終了段階の試験においてより確実に検出する
ことができ、冗長セルへの切り換えをより確実にするこ
とができるため、製品化された後工程における不良率の
低減に大きく貢献することができる。
憶装置によれば、動作マージンの小さい不良セルをウエ
ハプロセス終了段階の試験においてより確実に検出する
ことができ、冗長セルへの切り換えをより確実にするこ
とができるため、製品化された後工程における不良率の
低減に大きく貢献することができる。
【図１】本発明の原理説明図であり、図中（ａ）は原理
構成図、（ｂ）は差電位の説明図である。
構成図、（ｂ）は差電位の説明図である。
【図２】本発明一実施例に係わるＤＲＡＭの概略構成図
である。
である。
【図３】実施例におけるダミー・デコーダの詳細図であ
る。
る。
【図４】本発明実施例の動作説明図である。
【図５】図４に示す回路のデータ読出し時のタイムチャ
ートである。
ートである。
【図６】従来のＤＲＡＭの概略構成図である。
Ｍ１、Ｍ２…メモリセル
ＳＡ、６…センス・アンプ
ＶＭ１、ＶＭ２…電位降下手段
１…リアルセル・アレイ
２…ダミーセル・アレイ
３…ロウ・デコーダ
４…ダミー・デコーダ
５…カラム・デコーダ
７…非ボンディング・パッド
ＲＤ…ロウ・デコーダ
ＣＤ…カラム・デコーダ
Claims (2)
- 【請求項１】 データ読出し時に選択されたメモリセル
（Ｍ）のビット線の電位を検出し、その検出された電位
により記憶データを判定してデータ信号を出力するセン
ス・アンプ（ＳＡ）を備えた半導体記憶装置において、 試験時に、前記データの読出し時に選択されたメモリセ
ル（Ｍ）のビット線の電位を降下させる電位降下手段
（ＶＭ）を、 備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記電位降下手段（ＶＭ）は、試験時の
み作動するキャパシタを有するセルを備えることを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187440A JPH0536273A (ja) | 1991-07-26 | 1991-07-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187440A JPH0536273A (ja) | 1991-07-26 | 1991-07-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536273A true JPH0536273A (ja) | 1993-02-12 |
Family
ID=16206103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187440A Withdrawn JPH0536273A (ja) | 1991-07-26 | 1991-07-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536273A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312384A (ja) * | 1994-05-17 | 1995-11-28 | Nec Ic Microcomput Syst Ltd | 信号線切替回路 |
| JP2007066392A (ja) * | 2005-08-30 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1991
- 1991-07-26 JP JP3187440A patent/JPH0536273A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312384A (ja) * | 1994-05-17 | 1995-11-28 | Nec Ic Microcomput Syst Ltd | 信号線切替回路 |
| JP2007066392A (ja) * | 2005-08-30 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |