KR20010078352A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR20010078352A
KR20010078352A KR1020010005780A KR20010005780A KR20010078352A KR 20010078352 A KR20010078352 A KR 20010078352A KR 1020010005780 A KR1020010005780 A KR 1020010005780A KR 20010005780 A KR20010005780 A KR 20010005780A KR 20010078352 A KR20010078352 A KR 20010078352A
Authority
KR
South Korea
Prior art keywords
power supply
sense amplifier
group
memory device
semiconductor memory
Prior art date
Application number
KR1020010005780A
Other languages
English (en)
Inventor
니시무라고이치
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR20010078352A publication Critical patent/KR20010078352A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 회로 구성을 복잡하게 하지 않고, 판독/기록시와 리프레시시에 액티브 영역의 감지 증폭기를 적절히 구동할 수 있도록 하는 것을 특징으로 한다.
동일한 뱅크 내에 구비되는 복수의 감지 증폭기(4)를 복수의 그룹으로 나누고, 각각의 그룹 내의 감지 증폭기(4)를 각 그룹마다 독립된 공통의 감지 증폭기용 전원 배선(Viid)(5)에 접속하는 동시에, 각 그룹의 감지 증폭기용 전원 배선(Viid)(5)을 각각 독립된 전원 회로(PS1∼PS4)에 접속함으로써, 뱅크 내에서 적어도 하나의 서브 블록(3)이 활성화되는 판독/기록시와, 복수의 서브 블록(3)이 동시에 활성화되는 리프레시시에 구동되는 전원 회로에 대하여 활성화되는 감지 증폭기의 비율이 같아지도록 하여, 특별한 제어 회로를 별도로 설치하지 않고서도 오버 드라이브의 구동 능력의 과부족을 방지할 수 있도록 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 복수의 전원을 전환하여 사용하는 기능을 갖는 반도체 기억 장치, 예컨대 오버 드라이브 감지 증폭기를 구비하는 DRAM 등의 메모리에 이용하기에 적합한 것이다.
최근, 대용량화하는 DRAM 등에 대표되는 반도체 기억 장치에서, 메모리 디바이스의 집적도가 해마다 증가하고 있고, 트랜지스터 등의 소자 미세화도 해마다 진행되고 있다. 이에 따라, 저소비 전력화나 신뢰성의 점에서 메모리 셀부에 인가할 수 있는 전압도 해마다 저하되어 왔다.
그러나, DRAM 메모리 셀로부터 출력된 미소 전하를 증폭하는 감지 증폭기에서, 저전압화에 따라 구동 능력이 저하하고, 비트선 전압을 증폭하는 시간이 증대하여 버린다. 이것은 DRAM의 사이클 시간이나 액세스 시간의 증가를 가져오는 결과를 초래한다. 그래서, 메모리 셀부에 인가되는 전압을 낮게 억제하고, 또한, 감지 증폭기에 의한 비트선 전압의 고속으로 증폭하기 위해서 오버 드라이브형의 감지 증폭기가 제안되고 있다.
도 5는 오버 드라이브형 감지 증폭기의 일반적인 일부 구성예 및 동작을 도시한 도면이다. 도 5a는 DRAM을 구성하는 매트릭스형의 메모리 셀 어레이에 대응하여 구비되는 복수의 감지 증폭기 중에서 하나의 감지 증폭기부를 추출하여 도시한 구성도이다.
도 5a에 도시한 바와 같이, 감지 증폭기는 비트선쌍(BL,/BL)에 플립플롭을 접속하여 구성된다. 이 비트선쌍(BL,/BL)에는 도시 생략하는 메모리 셀을 구성하는 트랜지스터의 드레인이 접속된다. 감지 증폭기는 데이터의 판독시에 액세스된 메모리 셀의 용량 소자에 축적되어 있는 전하에 따라 비트선쌍(BL,/BL)에 생기는 차전압을 증폭한다.
이 때 감지 증폭기는 플립플롭의 고전위측 단자가 공통으로 접속된 신호선으로부터 공급되는 신호 1ex 및 플립플롭의 저전위측 단자가 공통으로 접속된 신호선으로부터 공급되는 신호 1ez에 의해 활성화된다. 즉, 도 5b 및 5(c)에 도시한 바와 같이, 감지 증폭기는 신호 1ex가 저레벨로 변화되는 동시에 신호 1ez가 고레벨로 변화되어 이들이 소정 레벨에 도달했을 때 활성화되기 시작한다.
도 5b에 도시한 바와 같이 오버 드라이브형 감지 증폭기에서, 감지 증폭기를 구동할 때는 우선 메모리 축적 전압인 내부 강압 전압(코어용 전압)(Viic)보다 높은 레벨의 외부 전압(주변용 전압)(Vdd)을 전원 전압(Viid)으로서 공급한다. 그리고, 과도적인 오버 드라이브 기간(tovd)이 경과한 후에 공급되는 전원 전압(Viid)은 메모리 축적 전압 레벨인 내부 강압 전압(Viic)으로 떨어진다.
이 때의 비트선쌍(BL,/BL)의 전압 레벨의 변화를 나타낸 것이 도 5c이다. 이 도 5c에 도시된 바와 같이, 오버 드라이브 기간(tovd)에 비트선쌍(BL,/BL)의 전압 레벨이 급격하게 격차가 생겨 단시간 내에 비트선 전압이 증폭된다. 이와 같이, 구동 초기 단계에서 내부 강압 전압(Viic)보다도 고레벨인 외부 전압(Vdd)을 이용하여 비트선쌍(BL,/BL)을 구동함으로써, 비트선 증폭에 걸리는 시간을 짧게 할 수 있도록 하고 있다.
또, 도 5c에 도시한 바와 같은 적합한 상태에서, 비트선쌍(BL,/BL)의 전압은 증폭이 행하여진 후에 내부 강압 전압(Viic)의 1/2 레벨의 전압으로 프리차지된다.
오버 드라이브 기간(tovd)은 메모리의 설계시에 시뮬레이션 등에 의해 구한 값에 따라 고정된 지연 소자에 의해 만드는 방법이나, 모니터용의 더미 감지 증폭기를 별도로 설치하여 그 상태를 감지함으로써 만드는 방법 등이 있다(후자의 방법은 본 출원인이 이미 출원 완료했다). 어떤 방법도 실제의 비트선 그 자체의 전위를 검출하여 오버 드라이브 기간(tovd)을 정하고 있는 것은 아니다.
또한, 최근 DRAM의 랜덤 액세스의 고속화가 요구되고 있으며, 그것을 실현하기 위한 디바이스의 일례로서, FCRAM(Fast Cycle RAM)이 개발되었다. 이 FCRAM의기본 기술은 WO98/56004에 개시되어 있다. FCRAM은, 하나의 메모리 블록을 다시 복수의 서브 블록으로 분할하여 데이터의 판독/기록시에는 로우 어드레스에 의해 선택된 서브 블록만을 활성화함으로써 감지 증폭기의 동작 영역을 좁혀 처리하고, 이 처리가 끝나면 자동적으로 프리차지하도록 한 디바이스이다.
도 6은 FCRAM에 오버 드라이브형 감지 증폭기를 적용한 경우의 구성예를 도시한 도면으로, 하나의 메모리 블록(뱅크)을 도시하고 있다.
도 6에 있어서, 행 디코더(로우 디코더)(1)는 로우 어드레스 신호를 디코드하고, 매트릭스형으로 배열된 각 메모리 셀 어레이(서브 블록)(3)의 각 행마다 설치되어 있는 복수의 워드선(도시 생략) 중에서, 액세스하는 메모리 셀이 접속되어 있는 워드선을 활성화한다.
열 디코더(컬럼 디코더)(2)는 컬럼 어드레스 신호를 디코딩하고, 매트릭스형으로 배열된 메모리 셀 어레이(서브 블록)(3)의 각 열마다 설치되어 있는 복수의 비트선쌍(도시 생략) 중에서 액세스하는 메모리 셀이 접속되어 있는 비트선쌍을 선택하고 선택한 비트선쌍을 도시 생략한 데이터 버스에 접속시킨다.
감지 증폭기(4)는 데이터의 판독시에 액세스된 메모리 셀의 용량 소자에 축적되어 있는 전하에 따라 비트선쌍에 생기는 차전압을 증폭한다. 이 감지 증폭기(4)는 하나의 뱅크 내에 매트릭스형으로 배치된 복수의 메모리 셀 어레이(서브 블록)(3)의 양측에 각각 배치된다. 감지 증폭기용 전원 배선(Viid)(5)은 각 감지 증폭기(4)에 전원 전압을 공급하기 위한 배선이며, 매트릭스형으로 배치된 복수의 메모리 셀 어레이 (서브 블록)(3) 및 복수의 감지 증폭기(4)에 그물눈 형상으로접속되어 있다.
오버 드라이브 전원을 부여하는 전원 회로(PS1∼PS4)는 메모리 블록에 따라 분산 배치되어 있고, 각각 전원 스위칭을 행하기 위한 pMOS 트랜지스터(6-1∼6-4, 7-1∼7-4)를 구비하고 있다. 한 쪽 pMOS 트랜지스터(6-1∼6-4)는 감지 증폭기용 전원 배선(Viid)(5)과 외부 전압(Vdd)의 전원 사이에 접속되고, 다른 쪽 pMOS 트랜지스터(7-1∼7-4)는 감지 증폭기용 전원 배선(Viid)(5)과 내부 강압 전압(Viic)의 전원 사이에 접속되어 있다. 이들 pMOS 트랜지스터(6-1∼6-4, 7-1∼7-4)에 의해 감지 증폭기(4)의 구동 회로가 구성된다.
Viid 제어 회로(8)는 각각의 전원 회로(PS1∼PS4) 내에 구비된 pMOS 트랜지스터(6-1∼6-4, 7-1∼7-4)의 온/오프를 제어한다. 이 Viid 제어 회로(8)는 pMOS 트랜지스터(6-1∼6-4, 7-1∼7-4)를 온/오프하고, 감지 증폭기(4)를 구동할 때 우선 한 쪽 pMOS 트랜지스터(6-1∼6-4)를 일괄해서 온시킴으로써, 내부 강압 전압(Viic)보다 높은 레벨의 외부 전압(Vdd)을 감지 증폭기용 전원 배선(Viid)(5)에 공급한다.
그리고, 오버 드라이브 기간(tovd)이 경과한 후에, 한 쪽 pMOS 트랜지스터(6-1∼6-4)를 오프로 하고 다른 쪽 pMOS 트랜지스터(7-1∼7-4)를 일괄해서 온시킴으로써, 감지 증폭기용 전원 배선(Viid)(5)에 내부 강압 전압(Viic)을 공급한다. 이와 같이 하여, 감지 증폭기(4)의 오버 드라이브가 실행되어 비트선 전압 증폭의 고속화가 도모된다.
도 7 및 도 8은 FCRAM의 판독/기록 동작 및 리프레시 동작에 있어서 활성화되는 서브 블록의 수를 비교한 도면이다. 도 7에 도시한 바와 같이, 데이터의 판독/기록시에는 선택된 하나의 서브 블록(3) 및 그 양측의 감지 증폭기(4)만이 활성화된다. 한편, 도 8에 도시한 바와 같이, 리프레시 동작시에는 리프레시 횟수를 줄일 목적으로 복수의 서브 블록(3)(로우 디코더(1)에 의해 선택된 열의 4개의 서브 블록(3)) 및 이들 양측의 감지 증폭기(4)가 활성화된다.
그러나, 종래의 오버 드라이브형 감지 증폭기에서는, 감지 증폭기(4)를 구동하는 4개의 전원 회로(PS1∼PS4)는 전부 일괄 동작하여 전원을 공급하도록 되어 있고, 또한, 데이터의 판독/기록시와 리프레시시에 그 동작에는 차이가 없었다. 그 때문에, 각 전원 회로(PS1∼PS4)에서 액티브 영역의 감지 증폭기(4)에 주어지는 부하의 크기가 데이터의 판독/기록시와 리프레시시에 달라져 버린다.
즉, 도 7에 도시한 판독/기록시에는 4개의 전원 회로(PS1∼PS4)로부터의 부하가 하나의 액티브 영역에 집중하여 주어지는 것에 대하여, 도 8에 도시한 리프레시시에는 4개의 전원 회로(PS1∼PS4)로부터의 부하가 4개의 액티브 영역으로 분산되어 주어지게 된다.
이 경우에 있어서, 예컨대 리프레시시에 맞추어 오버 드라이브 기간(tovd)의 길이를 설계하면, 데이터의 판독/기록시에는 감지 증폭기에 대한 구동 능력이 과잉으로 되어 버려, 도 5d에 도시한 바와 같은 상태가 되어 버린다. 이 상태에서는, 비트선쌍(BL,/BL)에 필요 이상으로 높은 전압이 인가되어 신뢰성이 열화되어 버린다. 또한, 비트선쌍(BL,/BL)이 쇼트되어 프리차지했을 때에 그 프리차지 레벨이 통상보다 상승하여 버리기 때문에, 다음 데이터 판독 동작에 있어서 다른 메모리 셀로부터의 데이터 판독에 악영향을 주게 되는 문제가 생긴다.
한편, 데이터의 판독/기록시에 맞추어 오버 드라이브 기간(tovd)을 설계하면, 리프레시시에는 각 감지 증폭기에 대한 구동 능력이 부족하게 되어 도 5e에 도시한 바와 같은 상태가 되어 버린다. 이 상태에서는, 비트선 전압의 증폭이 지연되어, 정상적인 데이터 판독을 할 수 없게 되어 버리는 문제가 생긴다.
이러한 문제점을 해소하기 위해서, 데이터의 판독/기록시와 리프레시시와의 각각에 있어서 적절한 구동 부하가 되도록, 그리고 오버 드라이브 기간(tovd)이 데이터의 판독/기록시와 리프레시시가 다르도록 제어하는 것을 생각할 수 있다. 그러나, 이러한 처리는 복잡하고, 또한 그와 같은 제어 회로를 별도로 설치해야 하므로, 회로 구성을 복잡하게 하는 요인이 되어 버린다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로서, 회로 구성을 복잡하게 하지 않고 데이터의 판독/기록시와 리프레시시의 각각에 있어서 액티브 영역의 감지 증폭기를 적절하게 오버 드라이브할 수 있도록 하는 것을 목적으로 한다.
도 1은 본 실시예에 따른 반도체 기억 장치 중의 하나의 메모리 블록(뱅크)의 구성을 도시한 도면.
도 2는 본 실시예에 따른 반도체 기억 장치에서 데이터 판독/기록 동작시의 상태를 도시한 도면.
도 3은 본 실시예에 따른 반도체 기억 장치에서 리프레시 동작시의 상태를 도시한 도면.
도 4는 본 실시예에 따른 전원 선택부의 구성예를 도시한 도면.
도 5는 오버 드라이브형 감지 증폭기의 일반적인 일부 구성예 및 동작을 도시한 도면.
도 6은 종래의 반도체 기억 장치 중의 하나의 메모리 블록(뱅크)의 구성을 도시한 도면.
도 7은 종래의 반도체 기억 장치에서 데이터 판독/기록 동작시의 상태를 도시한 도면.
도 8은 종래의 반도체 기억 장치의 리프레시 동작시의 상태를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 로우 디코더
2 : 컬럼 디코더
3 : 메모리 셀 어레이(서브 블록)
4 : 감지 증폭기
5 : 감지 증폭기용 전원 배선(Viid)
6-1∼6-4, 7-1∼7-4: pMOS 트랜지스터
8 : Viid 제어 회로
11 : NAND 회로
12 : NOR 회로
Viic : 내부 강압 전압
Vdd : 외부 전압
본 발명의 반도체 기억 장치는 동일한 뱅크 내에 구비되는 복수의 감지 증폭기를 복수의 그룹으로 나누어 각각의 그룹 내의 감지 증폭기를 각 그룹마다 독립된 공통의 전원선에 접속하는 동시에 각 그룹의 전원선을 각각 독립된 전원 회로에 접속하고 있다.
이로 인해, 뱅크 내에서 적어도 하나의 감지 증폭기가 활성화되는 제1 동작 모드와, 뱅크 내에서 제1 동작 모드시보다 많은 감지 증폭기가 활성화되는 제2 동작 모드 모두에서, 구동되는 전원 회로에 대하여 활성화되는 감지 증폭기의 비율을 같게 하는 것이 가능해져 제1 동작 모드시와 제2 동작 모드시에 각 전원 회로에서 본 감지 증폭기의 부하가 동일하게 되도록 할 수 있다.
이하, 본 발명의 일 실시예를 도면에 기초하여 설명한다.
도 1은 본 실시예에 의한 반도체 기억 장치의 하나의 메모리 블록(뱅크)의 구성을 도시한 도면이며, 도 6∼도 8에 도시한 구성 요소와 같은 것에는 동일한 부호를 붙이고 있다. 도 1에 도시한 반도체 기억 장치는 DRAM, 예컨대 고속 사이클형의 FCRAM에 적용한 것이다.
본 실시예의 FCRAM에서는, 예컨대 도 1과 같이 16개의 메모리 셀 어레이 (서브 블록)(3)가 매트릭스형으로 배치된 하나의 뱅크를 4개의 전원 회로(PS1∼PS4)가 속하는 행마다 4개의 그룹으로 나누어 생각한다. 그리고, 감지 증폭기용 전원 배선(Viid)(5)을 각 그룹간에는 접속하지 않고, 그룹마다 분리하여 접속하도록 한다.
즉, 본 실시예에서는 데이터의 판독/기록시에 감지 증폭기(4)가 활성화되는 컬럼 범위를 하나의 그룹으로 한다. 그리고, 뱅크 내의 각각의 그룹에 대하여 감지 증폭기용 전원 배선(Viid)(5)을 그물눈 형상으로 접속하고, 인접하는 그룹간에는 해당 감지 증폭기용 전원 배선(Viid)(5)은 접속하지 않도록 한다. 그리고, 각 그룹에 대하여 각각 소정수(예컨대 1개)의 전원 회로(PS1∼PS4)를 접속한다.
도 2 및 도 3은 본 실시예에 의한 FCRAM의 판독/기록 동작시 및 리프레시 동작시의 상태를 도시한 도면이다. 도 2에 도시한 바와 같이, 데이터의 판독/기록시에는 선택된 서브 블록(3) 및 그 양측의 감지 증폭기(4)만이 활성화된다. 이 경우, 감지 증폭기용 전원 배선(Viid)(5)은 그룹마다 분리하여 접속되어 있기 때문에, 활성화된 감지 증폭기(4)로는 그 감지 증폭기(4)가 포함되는 그룹에 접속되어 있는 하나의 전원 회로(PS2)로부터만 전원 전압이 공급된다.
한편, 도 3에 도시한 바와 같이, 리프레시 동작시에는 로우 디코더(1)에 의해 선택된 열의 4개의 서브 블록(3) 및 이들 양측 감지 증폭기(4)가 활성화된다. 이 경우, 감지 증폭기용 전원 배선(Viid)(5)은 그룹마다 분리되어 접속되어 있기 때문에, 각 그룹 내에서 활성화된 감지 증폭기(4)에는 그 감지 증폭기(4)가 포함되는 그룹에 접속되어 있는 각각의 전원 회로(PS1∼PS4)로부터 전원 전압이 따로 공급된다.
즉, 첫 번째 그룹 내에 포함되는 활성화된 감지 증폭기(4)에는 그 그룹에 접속되어 있는 하나의 전원 회로(PS1)로부터만 전원 전압이 공급된다. 또한, 두번째 그룹 내에 포함되는 활성화된 감지 증폭기(4)에는 그 그룹에 접속되어 있는 하나의 전원 회로(PS2)로부터만 전원 전압이 공급된다. 세번째, 네번째 그룹 내에 포함되는 감지 증폭기(4)에도 그 그룹에 접속되어 있는 하나의 전원 회로(PS3, PS4)로부터만 전원 전압이 각각 공급된다.
이에 따라, 데이터 판독/기록시와 리프레시시에 전원 회로(PS1∼PS4)에서 본액티브 감지 증폭기(4)의 부하가 동일하게 되도록 할 수 있어 부하의 차이를 없앨 수 있다. 따라서, 판독/기록시와 리프레시시에 오버 드라이브 기간(tovd)을 조정하는 복잡한 회로를 별도로 설치하지 않고서도 데이터의 판독/기록시와 리프레시시의 각각에 있어서 액티브 영역의 감지 증폭기(4)를 적절히 오버 드라이브할 수 있게 된다.
이상과 같이, 감지 증폭기용 전원 배선(Viid)(5)은 그룹마다 분리하여 접속되어 있기 때문에, 데이터 판독/기록시 및 리프레시시의 어느 경우에도 종래와 같이 4개의 전원 회로(PS1∼PS4)를 전부 일괄 동작시켜도 좋지만, 데이터 판독/기록시에는 비액티브 영역에 대하여도 불필요하게 구동하게 되어 낭비가 크다. 따라서, 액티브 영역이 속하는 그룹에 접속된 하나의 전원 회로만을 동작시키는 것이 바람직하다.
도 4는 동작시키는 전원 회로를 선택하는 전원 선택부의 구성예를 도시한 도면이다. 이 도 4에 도시한 바와 같은 구성의 전원 선택부가 각 전원 회로(PS1∼PS4)에 대하여 설치된다. 여기서는, 제1 전원 회로(PS1)에 대하여 설치된 전원 선택부의 구성을 나타내며, 도 1∼도 3에 도시한 구성 요소와 같은 것에는 동일한 부호를 붙이고 있다.
도 4에 있어서, 제1 오버 드라이브 감지 증폭기 제어 신호(gvdd)는 감지 증폭기(4)의 전원을 고레벨의 외부 전압(Vdd)에 오버 드라이브하는 시간을 제어하는 신호이다. 제2 오버 드라이브 감지 증폭기 제어 신호(gviic)는 감지 증폭기(4)의 전원을 내부 강압 전압(Viic)으로 유지하는 시간을 제어하는 신호이다. 테스트 제어 신호(test0x, test0z)는 테스트시에 이용하는 신호이다.
또한, 오버 드라이브 감지 증폭기 블록 선택 신호(brcvddz)는 감지 증폭기(4)를 동작시키는 블록(그룹)을 선택하는 신호이다. 데이터의 판독/기록시에는 4개의 전원회로(PS1∼PS4)에 대응하여 설치된 4개의 전원 선택부 중 어느 하나의 전원 선택부에 대한 오버 드라이브 감지 증폭기 블록 선택 신호(brcvddz)만이 활성화된다. 이것은 액티브 영역을 선택하는 컬럼 어드레스 신호에 기초하여 제어된다. 한편, 리프레시시에는 4개의 전원 선택부에 대한 오버 드라이브 감지 증폭기 블록 선택 신호( brcvddz)가 전부 활성화된다.
이들 신호(gvdd, gviic, test0x, test0z, brcvddz)는 모두 부논리 신호이며, Viid 제어 회로(8)로부터 공급된다. 이 중, 제1 오버 드라이브 감지 증폭기 제어 신호 (gvdd), 테스트 모드 제어 신호(testOx) 및 오버 드라이브 감지 증폭기 블록 선택 신호(brcvddz)는 NAND 회로(11)에 공급된다. NAND 회로(11)의 출력 신호는 pMOS 트랜지스터(6-l)의 게이트에 접속되어 있고, 상기 NAND 회로(11)에의 3개의 입력 신호가 전부 활성화되었을 때에 pMOS 트랜지스터(6-1)가 온되어 외부 전압 (Vdd)이 감지 증폭기용 전원 배선(Viid)(5)에 공급된다.
또한, 제2 오버 드라이브 감지 증폭기 제어 신호(gviic) 및 테스트 모드 제어 신호(test0z)는 NOR 회로(12)에 공급된다. NOR 회로(12)의 출력 신호는 pMOS 트랜지스터(7-1)의 게이트에 접속되어 있고, 상기 NOR 회로(12)에의 2개의 입력 신호 중 적어도 한 쪽이 활성화되었을 때에 pMOS 트랜지스터(7-1)가 온되어 내부 강압 전압(Viic)이 감지 증폭기용 전원 배선(Viid)(5)에 공급된다.
이 도 4에 도시한 바와 같은 전원 선택부를 설치함으로써, 데이터 판독/기록 시에는 4개의 전원 회로(PS1∼PS4) 중 액티브 영역이 속하는 그룹에 접속된 하나의 전원 회로만을 동작시키는 동시에, 리프레시시에는 4개의 전원 회로(PS1∼PS4)를 전부 동작시키도록 할 수 있다. 이로 인해, 특히 데이터 판독/기록시의 전원 낭비를 억제할 수 있다.
또, 이상에서 설명한 실시예는 본 발명을 실시함에 있어서 구체화의 일례를 나타낸 것에 지나지 않으며, 이로 인해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안된다. 즉, 본 발명은 그 정신, 또는 그 주요한 특징으로부터 벗어나지 않으며, 여러 가지 형태로 실시할 수 있다.
예컨대, 상기 실시예에서는 오버 드라이브는 pMOS 트랜지스터에만 사용하고 있지만, nMOS 트랜지스터에도 사용하는 것이 가능하다.
또한, 본 실시예의 반도체 기억 장치는 오버 드라이브를 행하는 메모리라면, FCRAM 이외의 DRAM에도 적용 가능하다. 또한, 오버 드라이브에 한정하지 않고, 전원 전압을 전환하여 공급하는 기능을 갖는 메모리라면, 그와 같은 메모리에도 적용 가능하다.
본 발명은 상술한 바와 같이, 동일한 뱅크 내에 구비되는 복수의 감지 증폭기를 복수의 그룹으로 나누어 각각의 그룹 내의 감지 증폭기를 각 그룹마다 독립된 공통의 전원선에 접속하는 동시에, 각 그룹의 전원선을 각각 독립된 전원 회로에접속했기 때문에, 뱅크 내에서 적어도 하나의 감지 증폭기가 활성화되는 제1 동작 모드와, 뱅크 내에서 제1 동작 모드시보다 많은 감지 증폭기가 활성화되는 제2 동작 모드에서 감지 증폭기의 전원의 부하가 같아지도록 할 수 있고, 예컨대 오버 드라이브의 제어를 용이하게 행할 수 있다. 이로 인해, 특별한 제어 회로를 별도로 설치하지 않고서도 오버 드라이브의 구동 능력의 과부족을 방지하고, 반도체 기억 장치의 고속화를 달성할 수 있다.

Claims (6)

  1. 비트선 전압을 증폭하는 감지 증폭기가 동일한 뱅크 내에 복수 구비된 반도체 기억 장치에 있어서,
    상기 동일한 뱅크 내에 구비되는 복수의 감지 증폭기를 복수의 그룹으로 나누어 각각의 그룹 내의 감지 증폭기를 각 그룹마다 독립된 공통의 전원선에 접속하는 동시에, 각 그룹의 전원선을 각각 독립된 전원 회로에 접속한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 전원 회로에 의한 전원 공급에는, 해당 전원 회로에 대응하는 그룹 내의 감지 증폭기에 제1 전원 전압을 공급하여 해당 감지 증폭기를 활성화하는 제1 단계와, 제2 전원 전압을 공급하여 해당 감지 증폭기를 활성화하는 제2 단계를 갖는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 전원 회로는 상기 감지 증폭기의 오버 드라이브용 전원 회로인 반도체 기억 장치.
  4. 제1항에 있어서, 상기 동일한 뱅크 내에서 적어도 하나의 감지 증폭기가 활성화되는 제1 동작 모드와, 상기 동일한 뱅크 내에서 상기 제1 동작 모드 시간보다도 많은 감지 증폭기가 활성화되는 제2 동작 모드를 갖는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제1 동작 모드시 및 상기 제2 동작 모드시의 각각에 있어서 구동하는 전원 회로를 선택하는 전원 선택부를 구비하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 제1 동작 모드는 데이터 판독/기록 모드이며, 상기 제2 동작 모드는 리프레시 모드인 반도체 기억 장치.
KR1020010005780A 2000-02-08 2001-02-07 반도체 기억 장치 KR20010078352A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-030912 2000-02-08
JP2000030912A JP2001222888A (ja) 2000-02-08 2000-02-08 半導体記憶装置

Publications (1)

Publication Number Publication Date
KR20010078352A true KR20010078352A (ko) 2001-08-20

Family

ID=18555858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010005780A KR20010078352A (ko) 2000-02-08 2001-02-07 반도체 기억 장치

Country Status (4)

Country Link
US (1) US6459639B2 (ko)
JP (1) JP2001222888A (ko)
KR (1) KR20010078352A (ko)
TW (1) TW473804B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100708561B1 (ko) * 2000-11-09 2007-04-19 후지쯔 가부시끼가이샤 반도체 기억 장치 및 그 제어 방법
KR100745601B1 (ko) * 2005-11-30 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US7391644B2 (en) 2005-11-30 2008-06-24 Samsung Electronics Co., Ltd. Phase-changeable memory device and read method thereof
US7668007B2 (en) 2005-11-30 2010-02-23 Samsung Electronics Co., Ltd. Memory system including a resistance variable memory device
US8243542B2 (en) 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6912171B2 (en) * 2003-02-28 2005-06-28 Union Semiconductor Technology Corporation Semiconductor device power bus system and method
US6920076B2 (en) * 2003-02-28 2005-07-19 Union Semiconductor Technology Corporation Interlayered power bus for semiconductor device
KR100604660B1 (ko) * 2004-04-30 2006-07-26 주식회사 하이닉스반도체 오버드라이버의 구동력을 조절하는 반도체 메모리 소자
KR20060018972A (ko) * 2004-08-26 2006-03-03 주식회사 하이닉스반도체 비트 라인 감지 증폭기 제어 회로
KR100739992B1 (ko) * 2005-05-30 2007-07-16 주식회사 하이닉스반도체 센스앰프 오버 드라이빙 구조를 갖는 반도체 메모리 장치및 그것의 센스앰프를 오버 드라이빙시키는 방법
TW200721163A (en) * 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
KR100668497B1 (ko) 2005-11-09 2007-01-12 주식회사 하이닉스반도체 비트라인 센스앰프 드라이버를 구비한 반도체 메모리 장치
US8081500B2 (en) * 2009-03-31 2011-12-20 Ramtron International Corporation Method for mitigating imprint in a ferroelectric memory
KR101053532B1 (ko) * 2009-09-30 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법
KR20130081472A (ko) * 2012-01-09 2013-07-17 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 리프레쉬 방법
CN108630249B (zh) 2017-03-24 2022-03-04 铠侠股份有限公司 半导体存储装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5822262A (en) * 1996-05-25 1998-10-13 Texas Instruments Incorporated Apparatus and method for a dynamic random access memory data sensing architecture
US5774408A (en) * 1997-01-28 1998-06-30 Micron Technology, Inc. DRAM architecture with combined sense amplifier pitch
TW378330B (en) 1997-06-03 2000-01-01 Fujitsu Ltd Semiconductor memory device
US5822251A (en) * 1997-08-25 1998-10-13 Bit Microsystems, Inc. Expandable flash-memory mass-storage using shared buddy lines and intermediate flash-bus between device-specific buffers and flash-intelligent DMA controllers
KR100252050B1 (ko) * 1997-11-21 2000-04-15 윤종용 칼럼선택라인을 공유한 복수개의 메모리 뱅크를 구비한 동기식 디램 및 데이터 전송방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100708561B1 (ko) * 2000-11-09 2007-04-19 후지쯔 가부시끼가이샤 반도체 기억 장치 및 그 제어 방법
KR100745601B1 (ko) * 2005-11-30 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US7391644B2 (en) 2005-11-30 2008-06-24 Samsung Electronics Co., Ltd. Phase-changeable memory device and read method thereof
US7668007B2 (en) 2005-11-30 2010-02-23 Samsung Electronics Co., Ltd. Memory system including a resistance variable memory device
US8243542B2 (en) 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof

Also Published As

Publication number Publication date
US20010012227A1 (en) 2001-08-09
US6459639B2 (en) 2002-10-01
JP2001222888A (ja) 2001-08-17
TW473804B (en) 2002-01-21

Similar Documents

Publication Publication Date Title
US8009459B2 (en) Circuit for high speed dynamic memory
US8169847B2 (en) Semiconductor memory apparatus and refresh control method of the same
KR100240538B1 (ko) 반도체 기억 장치
JP4221329B2 (ja) 半導体記憶装置
KR20010078352A (ko) 반도체 기억 장치
US9171595B2 (en) Semiconductor device including negative bias voltage generation circuit
US20130148412A1 (en) Semiconductor memory device having open bit line structure
US20050024949A1 (en) Semiconductor integrated circuit device
JP3874655B2 (ja) 半導体記憶装置、及び半導体記憶装置のデータアクセス方法
US5263002A (en) Semiconductor memory device and its topography
KR100586557B1 (ko) 센스앰프 오버드라이빙 회로 및 반도체 장치
JP2002208277A (ja) 半導体記憶装置のセンスアンプ制御回路
JP2008159188A (ja) 半導体記憶装置
US8111543B2 (en) Semiconductor memory device
US8134861B2 (en) Memory access method and semiconductor memory device
US5862072A (en) Memory array architecture and method for dynamic cell plate sensing
US7440355B2 (en) Semiconductor memory device
US6324111B1 (en) Semiconductor memory
JP4272592B2 (ja) 半導体集積回路
US6973002B2 (en) Semiconductor integrated circuit comprising sense amplifier activating circuit for activating sense amplifier circuit
CN102024816B (zh) 半导体存储器件
KR20000071339A (ko) 반도체 기억 장치
US7864610B2 (en) Sense amplifier controlling circuit and controlling method
KR100867614B1 (ko) 컬럼 선택 디코더 및 이를 포함하는 반도체 메모리 장치
JP2001344995A (ja) 半導体記憶装置およびその検査方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20070628

Effective date: 20080327