KR100867614B1 - 컬럼 선택 디코더 및 이를 포함하는 반도체 메모리 장치 - Google Patents

컬럼 선택 디코더 및 이를 포함하는 반도체 메모리 장치 Download PDF

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컬럼 선택 디코더 및 이를 포함하는 반도체 메모리 장치가 개시된다. 개시된 컬럼 선택 디코더는 컬럼 뱅크 선택 신호가 입력되는 제어 전극 및 컬럼 선택 신호가 입력되는 제1 전류 전극을 구비하는 제1 NMOS 트랜지스터; 및 상기 제1 NMOS 트랜지스터와 전기적으로 결합되며, 반전 컬럼 뱅크 선택 신호가 입력되는 제어 전극을 구비하는 제2 NMOS 트랜지스터를 포함하되, 상기 제1 NMOS 트랜지스터의 제2 전류 전극의 신호를 컬럼 선택 스위치에 제공한다. 본 발명에 의하면, 레이아웃 시 칩사이즈를 감소시킬 수 있으며 PMOS를 사용하지 않고도 계층적 컬럼 선택 디코더 를 구현할 수 있는 장점이 있다.

Description

컬럼 선택 디코더 및 이를 포함하는 반도체 메모리 장치{Column Selection Decoder and Semiconductor Memory Device Including the Same}
도 1은 일반적인 반도체 DRAM의 동작을 설명하기 위한 블록도.
도 2는 종래의 스택 뱅크 구조의 일례를 도시한 도면.
도 3은 종래의 스택 뱅크 구조에서의 코어 어레이를 보다 상세하게 도시한 도면.
도 4는 종래의 계층적 컬럼 선택 디코더의 구성을 도시한 도면.
도 5는 본 발명의 일 실시예에 따른 컬럼 선택 디코더의 동작 구조를 설명하기 위한 블록도.
도 6은 본 발명이 적용되는 스택 뱅크 구조의 일례를 도시한 도면.
도 7은 본 발명의 일 실시예에 따른 계층적인 컬럼 선택 디코더의 회로 구성을 도시한 도면.
도 8은 본 발명의 다른 실시예에 따른 컬럼 선택 디코더의 회로 구성을 도시한 도면.
도 9는 본 발명의 일 실시예에 따른 도 7 및 도 8에 도시된 컬럼 선택 디코더 동작에 대한 타이밍 다이아그램을 도시한 도면.
본 발명은 본 발명은 컬럼 선택 디코더에 관한 것으로서, 더욱 상세하게는 스탱 뱅크에 적합한 계층적 컬럼 선택 디코더 및 이를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리의 일례로 DRAM(Dynamic Random Accesss Memory)이 있으며, DRAM은 개별 메모리 셀들의 어레이로 구성된다. 메모리 어레이는 다수의 로우와 칼럼으로 구성되고, 각 로우와 칼럼의 교차점은 메모리 셀 위치 어드레스를 정의한다. 일반적으로, 각 DRAM 메모리 셀은 전하를 저장하기 위한 캐패시터와 이 캐패시터에 접근하여 전하를 변경하거나 감지하기 위한 트랜지스터로 구성된다.
전하는 데이터 비트의 표현이며, 데이터를 라이트 동작 동안 메모리에 저장될 수 있고, 리드 동작 동안 메모리로부터 읽어낼 수 있다.
라이트 동작에서 데이터가 DRAM에 저장되는 동안 캐패시터는 충전되고, 뒤따르는 리드 사이클에서 메모리 셀로부터 데이터가 읽혀질 때, 메모리 셀의 논리 상태를 추정하기 위해 캐패시터에 저장되어 있단 전하의 양이 감지된다.
데이터는 워드 라인이라 불리는 로우를 활성화시킴으로써 읽혀지며, 워드 라인은 그 로우에 대응하는 모든 메모리 셀들을 어레이의 컬럼들을 정의하는 비트라인에 연결한다.
특정 워드 라인이 활성화되면, 센스 앰프는 활성화된 비트 라인에 있는 데이터를 검출하고 증폭한다.
도 1은 상술한 일반적인 반도체 DRAM의 동작을 설명하기 위한 블록도이다.
도 1을 참조하여 종래의 반도체 DRAM의 데이터 리드 동작을 설명하면 다음과 같다.
특정 워드 라인(21)이 선택되어 활성화될 경우, 비트라인 패어(BL, /BL)의 데이터가 센스 앰프(31, 32)로 입력되며, 센스 앰프(31, 32)는 비트라인 패어의 전압차를 증폭한다.
센스 앰프(31, 32, 33, 34)는 IO 라인 패어(IO, /IO)와 컬럼 선택 스위치(51, 52, 53, 54)를 통해 결합되어 있으며, 컬럼 선택 스위치는 컬럼 선택 라인(CSL0 ~ CSLn)으로부터의 컬럼 선택 신호에 응답하여 동작한다.
도 1에서, 0번 컬럼 선택 라인인 CLSO(41)에서 하이 레벨의 컬럼 선택 신호가 전달될 경우, 컬럼 선택 스위치(51)가 턴온되어 센스 앰프(31)에 의해 증폭된 신호는 IO 라인 패어(IO, /IO)에 전달된다.
이와 같이 동작하는 DRAM의 액세스 속도와 사이클 타임을 개선하기 위한 한 가지 방법으로 각 워드 라인의 길이와 각 메모리 셀 어레이당 워드 라인의 수를 줄이는 것이다. 즉 워드 라인에 의해 나타나는 캐패시턴스 로드(load)를 줄이는 것이다. 이러한 목적을 이루기 위해 뱅크 구조를 형성하는 기술이 채택되었으며, 최근 소비 전력 및 칩 사이즈 구조를 줄이기 위해 스택 뱅크 구조를 갖는 반도체 메모리 장치가 설계되고 있다.
도 2는 종래의 스택 뱅크 구조의 일례를 도시한 도면이다.
도 2를 참조하면, 종래의 분산형 뱅크 구조와는 달리 뱅크0(200) 및 뱅크 1(202)은 컬럼 디코더 및 메인 센스 앰프(204)를 서로 공유하는 구조로서, 종래의 분산형 뱅크 구조에 비해 칩사이즈 측면에서 유리하다.
스택 뱅크 구조에서, 뱅크0(200) 및 뱅크1(202)은 동일한 컬럼 선택 라인(206)을 사용하게 된다.
도 3은 종래의 스택 뱅크 구조에서의 코어 어레이를 보다 상세하게 도시한 도면이다.
도 3을 참조하면, 컬럼 디코더로부터 연장되는 컬럼 선택 라인은 뱅크0(200) 및 뱅크1(202)의 각 센스 앰프와 결합되는 컬럼 선택 스위치와 연결되어 컬럼 선택 신호를 제공한다.
이와 같이, 뱅크0(200)와 뱅크1(202)이 컬럼 선택 라인을 공유하게 될 경우, 뱅크0(200) 및 뱅크1(202)이 동시에 I/O 라인에 데이터를 출력하지 않도록 핑퐁(Ping-Pong) 액세스를 수행한다. 즉, 뱅크0(200)와 뱅크1(202) 중 어떠한 뱅크가 선택된 것인지를 구분할 필요가 있으며, 이를 위해 컬럼 뱅크 선택 신호가 부가적으로 제공된다.
따라서, 컬럼 선택 라인이 뱅크0(200) 및 뱅크1(202)의 모든 컬럼 선택 스위치와 연결되더라도, 컬럼 뱅크 선택 신호에 의해 어느 하나의 뱅크에서만 데이터가 I/O 라인에 출력된다.
이와 같이, 컬럼 선택 신호 및 컬럼 뱅크 선택 신호에 따라 컬럼 선택 스위치를 제어하는 방식을 계층적 컬럼 선택 디코딩(Hierarchial Column Selection Decoding)이라 한다.
도 4는 종래의 계층적 컬럼 선택 디코더의 구성을 도시한 도면이다.
도 4를 참조하면, 종래의 계층적 컬럼 선택 디코더는 하나의 PMOS 트랜지스터(400) 및 두개의 NMOS 트랜지스터(402, 404)를 포함한다. PMOS(400)의 게이트 및 NMOS(402)의 게이트에는 반전 컬럼 선택 신호(CSLN)가 입력된다. 또한, PMOS(400)의 소스에는 컬럼 뱅크 선택 신호(CBSELP)가 입력되며, PMOS(400)의 드레인으로는 반전 컬럼 뱅크 선택 신호(CBSELN)이 입력된다.
도 4에서, 컬럼 선택 신호가 하이일 경우, 반전 컬럼 선택 신호는 로우가 되며, PMOS(400)는 턴온되고 NMOS(402)는 턴온되지 않는다. PMOS(400)가 턴온됨에 따라, 컬럼 뱅크 선택 신호(CBSELP)의 신호 레벨이 센서 앰프와 결합된 컬럼 선택 스위치에 전달되며, 컬럼 뱅크 선택 신호(CBSELP)가 하이일 경우, 컬럼 선택 스위치는 턴온된다.
따라서, 컬럼 뱅크 선택 신호와 컬럼 선택 신호가 모두 하이일 경우, 컬럼 선택 스위치가 턴온되며, 양 신호가 모두 하이가 아닐 경우에는 로우 레벨의 신호가 입력되어 컬럼 선택 스위치는 턴온되지 않는다.
위와 같은 종래의 계층적 컬럼 선택 디코더는 PMOS(400)를 필요로 하는데, PMOS의 경우 레이아웃 시 웰(well) 스페이스를 필요로 하여 센서 앰프 영역의 면적이 늘어나는 문제점이 있다.
통상적으로, 메모리 내에는 여러층의 센스 앰프가 존재하므로 이 영역에서의 면적 증가는 전체적인 칩 사이즈에 큰 영향을 주게 된다.
상기한 바와 같은 문제점을 해결하기 위해, 본 발명에서는 레이아웃 시 칩사이즈를 감소시킬 수 있는 계층적 컬럼 선택 디코더 및 이를 포함하는 반도체 메모리 장치를 제안하고자 한다.
본 발명의 다른 목적은 PMOS를 사용하지 않는 계층적 컬럼 디코더 및 이를 포함하는 반도체 메모리 장치를 제안하는 것이다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자가 도출할 수 있을 것이다.
상술한 바와 같은 목적을 달성하기 위해, 본 발명의 일 측면에 따르면, 컬럼 뱅크 선택 신호가 입력되는 제어 전극 및 컬럼 선택 신호가 입력되는 제1 전류 전극을 구비하는 제1 NMOS 트랜지스터; 및 상기 제1 NMOS 트랜지스터와 전기적으로 결합되며, 반전 컬럼 뱅크 선택 신호가 입력되는 제어 전극을 구비하는 제2 NMOS 트랜지스터를 포함하되, 상기 제1 NMOS 트랜지스터의 제2 전류 전극의 신호를 컬럼 선택 스위치에 제공하는 컬럼 선택 디코더가 제공된다.
상기 제1 NMOS 트랜지스터의 제2 전류 전극 및 상기 제2 NMOS 트랜지스터의 제1 전류 전극이 전기적으로 결합되며, 상기 제2 NMOS 트랜지스터의 제2 전류 전극은 그라운드와 결합된다.
상기 컬럼 선택 디코더는 상기 컬럼 뱅크 선택 신호로부터 반전 컬럼 뱅크 선택 신호를 생성하기 위한 인버터를 더 포함할 수 있다.
상기 컬럼 뱅크 선택 신호의 하이 레벨은 상기 컬럼 선택 신호의 하이 레벨 보다 상대적으로 높게 설정되며, 상기 컬럼 뱅크 선택 신호의 신호 레벨을 높이기 위한 전압 조절 회로를 더 포함할 수 있다.
상기 제1 NMOS 트랜지스터는 두꺼운 옥사이드(Thick Oxide) NMOS 트랜지스터 이다.
상기 컬럼 선택 뱅크 신호가 하이이고, 상기 컬럼 선택 신호가 하이일 경우, 상기 제1 NMOS 트랜지스터의 제2 전류 전극에서는 하이 신호가 출력되어 상기 컬럼 선택 스위치로 제공되며, 상기 컬럼 선택 스위치는 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터의 제2 전류 전극의 출력 신호는 상기 컬럼 선택 스위치의 트랜지스터의 제어 전극에 제공된다.
상기 컬럼 선택 신호는 컬럼 선택 라인으로부터 제공되며, 상기 컬럼 선택 라인은 적어도 두개의 뱅크가 공유한다.
본 발명의 다른 측면에 따르면, 메모리 셀; 상기 메모리 셀에 결합되어 상기 메모리 셀의 데이터를 증폭하는 복수의 센스 앰프; 상기 센스 앰프와 I/O 라인 사이의 경로를 스위칭하는 복수의 컬럼 선택 스위치; 및 컬럼 선택 신호 및 컬럼 뱅크 선택 신호에 상응하여 상기 복수의 컬럼 선택 스위치 각각의 동작을 제어하는 복수의 컬럼 선택 디코더를 포함하되, 상기 복수의 컬럼 선택 디코더 각각은, 컬럼 뱅크 선택 신호가 입력되는 제어 전극 및 컬럼 선택 신호가 입력되는 제1 전류 전극을 구비하는 제1 NMOS 트랜지스터; 및 상기 제1 NMOS 트랜지스터와 전기적으로 결합되며, 반전 컬럼 뱅크 선택 신호가 입력되는 제어 전극을 구비하는 제2 NMOS 트랜지스터를 포함하되, 상기 제1 NMOS 트랜지스터의 제2 전류 전극의 신호를 컬럼 선택 스위치에 제공하는 반도체 메모리 장치가 제공된다.
이하에서, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 컬럼 선택 디코더 및 이를 포함하는 반도체 메모리 장치를 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 컬럼 선택 디코더의 동작 구조를 설명하기 위한 블록도이다.
설명의 편의상 도 5에는 컬럼 선택 디코더(500), 컬럼 선택 스위치(502), 센스 앰프(504) 및 셀(506)로 이루어진 조합이 하나만 도시되어 있으나, 메모리 어레이의 각 셀에 대해 위와 같은 조합이 존재할 것이다.
도 5에서, 셀(506)은 셀 캐패시터 및 트랜지스터를 포함하며, 셀 캐패시터에는 전하가 저장된다. 셀의 트랜지스터의 게이트 전극은 워드 라인(미도시)과 결합되며, 워드 라인 선택 신호에 따라 셀 트랜지스터가 턴온된다.
메모리 데이터 리드 동작 시, 워드 라인이 활성화 되면, 센스 앰프(504)는 비트 라인 패어(BL. /BL)로부터 캐패시터에 저장되어 있던 전하의 양을 감지하고 이를 증폭한다.
컬럼 선택 스위치(502)는 컬럼 선택 디코더(500)에 의해 제어된다. 컬럼 선택 스위치는 트랜지스터에 의해 구현되며, 턴온될 경우 센스 앰프(504)에 의해 증폭된 데이터는 입출력 라인 패어(IO, /IO)에 전달된다.
컬럼 선택 디코더(500)는 컬럼 뱅크 선택 신호(CBSEL) 및 컬럼 선택 라인(CSL)으로부터 전달되는 컬럼 선택 신호에 따라 컬럼 선택 스위치를 제어하는 기 능을 한다.
컬럼 선택 신호는 컬럼 주소 입력 시 컬럼 디코더(508)로부터 제공되는 신호이며, 컬럼 뱅크 선택 신호(CESEL)는 다수의 뱅크가 동시에 동작할 때 어떠한 뱅크가 선택되었는지를 구분하기 위한 신호이다.
예를 들어, 컬럼 선택 디코더(500)는 컬럼 뱅크 선택 신호(CBSEL) 및 컬럼 선택 신호가 모두 하이일 경우, 하이 레벨의 신호를 출력하여 컬럼 선택 스위치(502)를 턴온시킨다.
도 6은 본 발명이 적용되는 스택 뱅크 구조의 일례를 도시한 도면이다.
도 6을 참조하면, 뱅크0(600a, 600b)와 뱅크1(602a, 602b)이 스택 구조로 되어 있으며, 뱅크2(604a, 604b) 및 뱅크3(606a, 606b)가 스택 구조로 되어 있다.
도 6에는 뱅크0 내지 뱅크3 각각이 상하로 분리된 구조가 도시되어 있는데, 도 6과 같이 동일 뱅크가 상하로 분리되지 않은 일반적인 스택 구조의 메모리에도 본 발명이 적용될 수 있을 것이다.
이하에서는, 도 6의 상부에 배치된 뱅크0 내지 뱅크3(600a, 602a, 604a, 606a)에 대해 스택 뱅크 메모리의 동작을 설명하며, 하부에 배치된 뱅크(600b, 602b, 604b, 606b)들은 이와 동일한 방식으로 동작한다.
도 6에서, 스택 구조로 결합되어 있는 뱅크0(600a)와 뱅크1(602a) 및 뱅크2(604a) 및 뱅크3(606a)는 각각 독립적으로 로우 디코더(650a, 652a, 654a, 656a)를 구비하고 있다.
각각의 로우 디코더(650a, 652a, 654a, 656a)는 뱅크 선택 신호에 따라 독립 적으로 동작하며, 해당 뱅크의 워드 라인을 활성화시킨다. 예를 들어, 뱅크1(600a)이 선택될 경우, 뱅크1의 로우 디코더(650a)가 뱅크1의 워드 라인을 활성화시킨다.
스택 구조의 메모리에서, 로우 디코더는 독립적으로 구비하나, 컬럼 디코더는 스택된 뱅크끼리 공유한다. 도 6에서, 뱅크0(600a) 및 뱅크1(602b)은 컬럼 디코더(660)를 공유하며, 뱅크2(604a) 및 뱅크3(606a)은 컬럼 디코더(662)를 공유한다.
도 6에 도시된 바와 같이, 컬럼 디코더(660)의 컬럼 선택 라인(CSL)은 뱅크0(600a) 및 뱅크1(602a)에 공통적으로 연결되며, 컬럼 선택 라인은 뱅크0(600a) 및 뱅크1(602a)의 구비된 각각의 셀과 결합되는 컬럼 선택 디코더와 연결된다.
뱅크는 독립적으로 동작할 수 있는 메모리 어레이로서, 다른 뱅크가 판독되고 있는 동안에 기록이 되거나 그 반대의 동작이 가능한 메모리 어레이를 의미한다.
도 6에서, 컬럼 디코더(660) 및 컬럼 선택 라인(CSL)을 공유하는 뱅크0 및 뱅크1은 독립적으로 동작가능하며, 독립적인 로우 디코더(650a, 650b)를 통해 독립적으로 워드 라인이 활성화된다.
도 6과 같이, 컬럼 디코더(660) 및 컬럼 선택 라인(CSL)을 공유하는 스택 뱅크 구조의 메모리에서 뱅크0(600a) 및 뱅크1(602a)은 동일한 IO 라인에 연결될 수 있으며, I/O 라인에서의 데이터 충돌을 피하기 위해 핑퐁(Ping-Pong) 액세스 방식이 사용된다.
핑퐁(Ping-Pong) 액세스를 제어하기 위한 신호로 컬럼 뱅크 선택 신호가 제공되며, 컬럼 뱅크 선택 신호는 어떠한 뱅크가 현재 선택된 뱅크인지를 구분하기 위한 신호이다. 컬럼 뱅크 선택 신호는 로우 디코더 또는 컬럼 디코더로부터 제공될 수 있다.
뱅크0(600a)로부터 데이터가 I/O 라인에 출력될 경우, 뱅크0에 대한 컬럼 뱅크 선택 신호가 제공되며, 뱅크1(602a)으로부터 데이터가 I/O 라인에 출력될 경우, 뱅크1(602a)에 대한 컬럼 뱅크 선택 신호가 제공된다.
핑퐁(Ping-Pong) 액세스를 위해, 뱅크0(600a) 및 뱅크1(602a)에 구비되는 컬럼 선택 디코더는 컬럼 선택 신호 및 컬럼 뱅크 선택 신호에 따라 동작하는 계층적인 구조를 가지고 있다.
따라서, 컬럼 선택 라인이 뱅크0(600a) 및 뱅크1(602a)에 대해 동시에 활성화되더라도 컬럼 뱅크 선택 신호에 따라 어느 한 뱅크의 데이터만이 I/O 라인에 출력되어 데이터의 충돌이 발생하지 않는다.
도 6에 도시된 스택 뱅크 구조의 메모리는 본 발명이 적용될 수는 다양한 스택 뱅크 구조의 메모리 중 일례에 불과하며, 다양한 형태의 스택 뱅크 구조의 메모리에 본 발명이 적용될 수 있다는 점은 당업자에게 있어 자명할 것이다.
도 7은 본 발명의 일 실시예에 따른 계층적인 컬럼 선택 디코더의 회로 구성을 도시한 도면이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 계층적인 컬럼 선택 디코더는 제1 NMOS 트랜지스터(700), 제2 NMOS 트랜지스터(702) 및 인버터(702)를 포함할 수 있다.
컬럼 선택 디코더의 출력은 메모리 셀의 센스 앰프와 결합되는 컬럼 선택 스 위치(750)와 결합된다. 도 7에 도시된 바와 같이, 컬럼 선택 스위치는 트랜지스터로 구현되며, 컬럼 선택 디코더의 출력은 트랜지스터를 턴온시켜 센스 앰프에 의해 증폭된 데이터가 I/O 라인으로 전달되도록 한다.
도 7에서, 제1 NMOS 트랜지스터(700)의 게이트 전극에는 컬럼 뱅크 선택 신호 라인이 결합되어 컬럼 뱅크 선택 신호(CBSELP)가 입력되며, 소스 전극에는 컬럼 선택 라인(CSL)과 결합된다. 여기서, 컬럼 선택 라인은, 도 6에 도시된 바와 같이, 스택 뱅크 구조의 메모리에서 다른 뱅크와 공유되는 컬럼 선택 라인이다.
인버터(704)는 컬럼 뱅크 선택 신호 라인과 결합되어 있으며, 컬럼 뱅크 선택 신호의 위상을 반전시켜, 반전 컬럼 선택 신호(CBSELN)을 출력한다. 본 발명의 일 실시예에 따르면, 인버터(704)는 센스 앰프와 서브 워드 라인 사이의 교차 영역인 크로스 영역에 구비되는 것이 바람직하나 이에 한정되는 것은 아니다.
제2 NMOS 트랜지스터(702)의 게이트 전극에는 인버터(704)의 출력이 결합되어 반전 컬럼 선택 신호(CBSELN)이 입력된다. 제2 PMOS 트랜지스터(702)의 드레인 전극은 그라운드와 결합된다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컬럼 선택 디코더는 두 개의 NMOS(700, 702)만으로 이루어지며, 종래의 컬럼 선택 디코더와 같이 웰(Well) 스페이스를 필요로하는 PMOS를 구비하지 않는다.
도 7에 도시된 컬럼 선택 디코더는 다수의 뱅크를 가지는 반도체 메모리의 핑퐁 액세스를 위해, 컬럼 선택 신호 및 컬럼 뱅크 선택 신호(CBSELP)가 모두 하이일 경우 하이 신호를 출력하여 컬럼 선택 스위치를 턴온시킨다.
제1 NMOS의 게이트 전극으로 입력되는 컬럼 뱅크 선택 신호(CBSELP)는, 제1 NMOS 트랜지스터의 안정적인 턴온을 위해, 컬럼 선택 신호보다 높은 전압 레벨을 가지는 것이 바람직하다. 예를 들어, 컬럼 선택 신호의 하이 레벨이 1.8V일 경우, 컬럼 뱅크 선택 신호의 하이 레벨은 Vt 드랍을 감안하여 2.9V로 설정될 수 있다.
본 발명의 일 실시예에 따르면, 제1 NMOS 트랜지스터(700)에는 비교적 높은 전압이 제공되므로, 높은 전압을 견딜 수 있도록 제1 NMOS 트랜지스터는 두꺼운 옥사이드(Thick Oxide) NMOS 트랜지스터가 사용될 수 있다.
한편, 제2 NMOS 트랜지스터로(702)는 제1 NMOS 트랜지스터(700)와 같이 높은 전압이 제공될 필요가 없는 바, 인버터(704)는 VDD 전원에 의해 동작하는 것이 바람직하다.
컬럼 선택 신호가 하이이고 컬럼 뱅크 선택 신호가 하이일 경우의 도 7의 컬럼 선택 디코더의 동작을 살펴보면 다음과 같다.
제1 NMOS 트랜지스터의 소스 전극으로는 1.8V의 하이 신호가 입력되고, 제1 NMOS 트랜지스터의 게이트 전극으로는 2.9V의 하이 신호가 입력된다. 소스 전극으로 입력되는 신호보다 게이트 전극으로 입력되는 전압 레벨이 높기 때문에 제1 NMOS 트랜지스터는 턴온된다.
한편, 제2 NMOS 트랜지스터(702)의 게이트로는 반전 컬럼 뱅크 선택 신호가 입력되므로, 컬럼 뱅크 선택 신호가 하이일 경우 로우 신호가 제2 NMOS 트랜지스터(702)의 게이트 전극으로 입력되며, 제2 NMOS 트랜지스터(702)는 턴오프된다.
제1 NMOS 트랜지스터(700)가 턴온되고, 제2 NMOS 트랜지스터(702)가 턴오프 될 경우, 제1 NMOS 트랜지스터의 소스 전압이 드레인 전압에 전달된다.
제1 NMOS 트랜지스터의 드레인 전압이 컬럼 선택 스위치에 제공되므로, 소스 전압이 하이일 경우, 드레인 전극에도 하이 신호가 전달되어 컬럼 선택 스위치를 턴온시킨다. 따라서, 컬럼 선택 신호 및 컬럼 뱅크 선택 신호가 모두 하이일 경우, 센스 앰프에 의해 증폭된 신호는 컬럼 선택 스위치를 통해 I/O 라인에 출력된다.
컬럼 선택 신호가 하이이고 컬럼 뱅크 선택 신호가 로우일 경우, 제1 NMOS 트랜지스터(700)에는 로우 신호가 입력되므로 제1 NMOS 트랜지스터는 턴오프된다. 한편, 제2 NMOS 트랜지스터(702)에는 반전 컬럼 뱅크 선택 신호가 게이트로 입력되기 때문에 제2 NMOS 트랜지스터(702)는 턴온된다.
제2 NMOS 트랜지스터만(702)이 턴온되므로, 제2 NMOS 트랜지스터(702)의 드레인 전압이 제2 NMOS 트랜지스터(702)의 소스 전압으로 전달된다. 제2 NMOS 트랜지스터(702)의 드레인 전극은 그라운드와 결합되어 있기 때문에, 컬럼 디코더의 출력으로는 로우 신호가 출력된다.
따라서, 컬럼 선택 신호가 하이이고 컬럼 뱅크 선택 신호가 로우일 경우, 컬럼 선택 스위치는 턴온되지 않는다.
컬럼 선택 신호가 로우이고 컬럼 뱅크 선택 신호가 하이일 경우, 제1 NMOS 트랜지스터(700)는 턴온되고, 제2 NMOS 트랜지스터(702)는 턴오프된다.
제1 NMOS 트랜지스터만(700)이 턴오프되기 때문에 제1NMOS 트랜지스터의 소스 전압이 출력된다. 이 경우, 소스로 로우 레벨의 컬럼 선택 신호가 제공되기 때문에 로우 레벨의 신호가 컬럼 선택 디코더로부터 출력되며, 컬럼 선택 스위치는 턴온되지 않는다.
도 7을 참조하여 살펴본 바와 같이, 본 발명의 일 실시예에 따른 컬럼 선택 디코더는 두개의 NMOS 트랜지스터만으로도 컬럼 선택 신호와 컬럼 뱅크 선택 신호가 모두 하이일 경우에만 하이 신호를 출력하고 나머지 경우에는 로우 신호를 출력하는 계층적 컬럼 선택 디코딩을 수행할 수 있다. 본 발명의 일 실시예에 따른 컬럼 선택 디코더는 PMOS 트랜지스터를 위한 웰(Well) 스페이스를 필요로 하지 않는 바, 종래의 컬럼 선택 디코더에 비해 작은 사이즈로 구현될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 컬럼 선택 디코더의 회로 구성을 도시한 도면이다.
도 8을 참조하면, 도 7의 인버터(704)가 구비되지 않고 별도의 반전 컬럼 뱅크 선택 신호 라인으로부터 반전 컬럼 뱅크 선택 신호가 제공되는 점만이 다르며, 나머지 구성은 도 7에 도시된 컬럼 선택 디코더와 동일하다.
반도체 메모리 장치의 크로스 영역이 충분할 경우, 별도의 반전 컬럼 뱅크 선택 신호 라인을 구비하지 않고 도 7과 같이 인버터를 크로스 영역에 구비하여 이용하는 것이 유리할 수 있다.
그러나, 반도체 메모리 장치의 크로스 영역이 충분하지 않을 경우, 도 8과 같이 별도의 반전 컬럼 뱅크 선택 신호 라인을 구비하고 반전 컬럼 뱅크 선택 신호 라인의 신호가 제2 NMOS 트랜지스터(702)의 게이트로 입력되는 것이 유리할 수 있다.
도 7 및 도 8에 각각 도시된 컬럼 선택 디코더의 실시예는 본 발명이 적용되 는 반도체 메모리 장치의 구조에 따라 당업자에 의해 선택적으로 채용될 수 있을 것이다.
도 8에 도시된 컬럼 선택 디코더는 반전 컬럼 뱅크 선택 신호를 제공하는 구성만이 상이할 뿐 나머지 구성들은 도 7에 도시된 컬럼 선택 디코더와 동일하므로 회로 동작 이의 장점들에 대한 상세한 설명은 생략하기로 한다.
도 9는 본 발명의 일 실시예에 따른 도 7 및 도 8에 도시된 컬럼 선택 디코더 동작에 대한 타이밍 다이아그램을 도시한 도면이다.
도 9를 참조하면, /RAS 커맨드가 외부로부터 입력될 경우 메모리 내부에서 액트 커맨드가 생성된다. /RAS 커맨드 후 /WE 신호가 외부로부터 입력되며, /WE 신호가 로우 또는 하이인지에 따라 리드 또는 라이트 동작이 결정된다.
도 9에는 하이의 /WE 신호가 입력된 경우가 도시되어 있으며, 이에 따라 내부적으로 리드 커맨드가 생성되며, 리드 커맨드 생성에 따라 해당 뱅크의 컬럼 뱅크 선택 신호(CESELP)가 하이로 천이된다.
컬럼 뱅크 선택 신호(CBSELP)가 하이로 천이된 후, 컬럼 선택 신호(CSL)가 하이로 천이되며, 컬럼 뱅크 선택 신호(CBSELP) 및 컬럼 선택 신호(CSL)가 하이인 구간에서 컬럼 선택 디코더는 하이 신호를 출력하여 컬럼 선택 스위치를 턴온시킨다.
도 9에는 버스트 길이(Burst Length)가 4인 경우가 도시되어 있으며, 한번의 리드 커맨드에서 CSL 신호가 4번 토글링되며, 4개의 데이터 비트가 리드된다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따르면, 레이아웃 시 칩사이즈를 감소시킬 수 있으며 PMOS를 사용하지 않고도 계층적 컬럼 선택 디코더 를 구현할 수 있는 장점이 있다.

Claims (13)

  1. 컬럼 뱅크 선택 신호가 입력되는 제어 전극 및 컬럼 선택 신호가 입력되는 제1 전류 전극을 구비하는 제1 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터와 전기적으로 결합되며, 반전 컬럼 뱅크 선택 신호가 입력되는 제어 전극을 구비하는 제2 NMOS 트랜지스터를 포함하되,
    상기 제1 NMOS 트랜지스터의 제2 전류 전극의 신호를 컬럼 선택 스위치에 제공하고, 상기 제1 NMOS 트랜지스터의 제2 전류 전극 및 상기 제2 NMOS 트랜지스터의 제1 전류 전극이 전기적으로 결합되며, 상기 제2 NMOS 트랜지스터의 제2 전류 전극은 그라운드와 결합되는 것을 특징으로 하는 컬럼 선택 디코더.
  2. 삭제
  3. 제1항에 있어서,
    상기 컬럼 뱅크 선택 신호로부터 반전 컬럼 뱅크 선택 신호를 생성하기 위한 인버터를 더 포함하는 것을 특징으로 하는 컬럼 선택 디코더.
  4. 제1항에 있어서,
    상기 컬럼 뱅크 선택 신호의 하이 레벨은 상기 컬럼 선택 신호의 하이 레벨 보다 상대적으로 높게 설정되며, 상기 컬럼 뱅크 선택 신호의 신호 레벨을 높이기 위한 전압 조절 회로를 더 포함하는 것을 특징으로 하는 컬럼 선택 디코더.
  5. 삭제
  6. 제1항에 있어서,
    상기 컬럼 선택 뱅크 신호가 하이이고, 상기 컬럼 선택 신호가 하이일 경우, 상기 제1 NMOS 트랜지스터의 제2 전류 전극에서는 하이 신호가 출력되어 상기 컬럼 선택 스위치로 제공되며,
    상기 컬럼 선택 스위치는 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터의 제2 전류 전극의 출력 신호는 상기 컬럼 선택 스위치의 트랜지스터의 제어 전극에 제공되는 것을 특징으로 하는 컬럼 선택 디코더.
  7. 제4항에 있어서,
    상기 컬럼 선택 신호는 컬럼 선택 라인으로부터 제공되며, 상기 컬럼 선택 라인은 적어도 두개의 뱅크가 공유하는 것을 특징으로 하는 컬럼 선택 디코더.
  8. 메모리 셀;
    상기 메모리 셀에 결합되어 상기 메모리 셀의 데이터를 증폭하는 복수의 센스 앰프;
    상기 센스 앰프와 I/O 라인 사이의 경로를 스위칭하는 복수의 컬럼 선택 스위치; 및
    컬럼 선택 신호 및 컬럼 뱅크 선택 신호에 상응하여 상기 복수의 컬럼 선택 스위치 각각의 동작을 제어하는 복수의 컬럼 선택 디코더를 포함하되,
    상기 복수의 컬럼 선택 디코더 각각은,
    컬럼 뱅크 선택 신호가 입력되는 제어 전극 및 컬럼 선택 신호가 입력되는 제1 전류 전극을 구비하는 제1 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터와 전기적으로 결합되며, 반전 컬럼 뱅크 선택 신호가 입력되는 제어 전극을 구비하는 제2 NMOS 트랜지스터를 포함하되,
    상기 제1 NMOS 트랜지스터의 제2 전류 전극의 신호를 컬럼 선택 스위치에 제공하고, 상기 제1 NMOS 트랜지스터의 제2 전류 전극 및 상기 제2 NMOS 트랜지스터의 제1 전류 전극이 전기적으로 결합되며, 상기 제2 NMOS 트랜지스터의 제2 전류 전극은 그라운드와 결합되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 컬럼 선택 디코더는 상기 컬럼 뱅크 선택 신호로부터 반전 컬럼 뱅크 선택 신호를 생성하기 위한 인버터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 컬럼 뱅크 선택 신호의 하이 레벨은 상기 컬럼 선택 신호의 하이 레벨보다 상대적으로 높게 설정되며, 상기 컬럼 선택 디코더는 상기 컬럼 뱅크 선택 신호의 신호 레벨을 높이기 위한 전압 조절 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 삭제
  13. 제8항에 있어서,
    상기 컬럼 선택 신호는 컬럼 선택 라인으로부터 제공되며, 상기 컬럼 선택 라인은 적어도 두개의 뱅크가 공유하는 것을 특징으로 하는 반도체 메모리 장치.
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