JP2002117673A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置の高速化を図る。 【解決手段】 複数のメモリセルが配列されて成るメモ
リマット（１）と、上記メモリマットから引き出された
複数のローカルＩ／Ｏ線（ＬＩＯ）と、上記複数のＩ／
Ｏ線が共通接続されたメインＩ／Ｏ線（ＭＩＯ）と、上
記複数のメインＩ／Ｏ線との間で信号のやり取りを可能
にするコモンＩ／Ｏ線（ＣＩＯ）とを含むとき、上記メ
インＩ／Ｏ線と上記コモンＩ／Ｏ線との間でやりとりさ
れる信号を増幅するためのローカルアンプ（ＬＷＭ）を
上記メモリマットの外部に設け、データ読み出し時にお
けるセンスアンプの負荷を軽減させるとともに、データ
書込み時におけるライトアンプの負荷を軽減させること
によって半導体記憶装置の高速化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれにおける回路の高速化技術に関し、例えば
シンクロナス・ダイナミック・ランダム・アクセス・メ
モリ（以下、「ＳＤＲＡＭ」と略記する）に適用して有
効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、昭和５９年１１月３０日に株式会社オーム社から発
行された「ＬＳＩハンドブック（第４８６頁〜）」にも
記載されているように、ランダムアクセスが主体であ
り、アクセス毎にロウアドレス、カラムアドレスの読み
込みを順次行うことにより、メモリセルが選択される。
通常のＤＲＡＭはシステムに搭載された状態で、システ
ムクロックに非同期で、リードライト動作が行われる
が、それに対して、システムクロックに同期して動作さ
れる半導体記憶装置として、ＳＤＲＡＭ（シンクロナス
・ダイナミック・ランダム・アクセス・メモリ）があ
る。このＳＤＲＡＭは、クロックに同期してデータ、ア
ドレス、制御信号を入出力できるため、ＤＲＡＭと同様
の大容量メモリをＳＲＡＭに匹敵する高速動作させるこ
とが可能であり、また、選択された１本のワード線に対
して幾つのデータをアクセスするかをバーストレングス
によって指定することによって、内蔵カラムアドレスカ
ウンタで順次カラム系の選択状態を切換えていって複数
個のデータを連続的にリード又はライトできる。

【０００３】

【発明が解決しようとする課題】従来のＳＤＲＡＭにお
けるメモリマット構成は、メモリマットとメインアンプ
とが接続されている。メモリセルのデータは、ビット線
に出力された後に、センスアンプで増幅され、カラムス
イッチを介してローカルＩ／Ｏ（入力／出力）線に出力
される。ローカルＩ／Ｏ線に出力された信号はクロスエ
リア内のサブアンプで増幅された後にトランスファゲー
ト、メインＩ／Ｏ線を経てメインアンプに出力される。

【０００４】ＳＤＲＡＭの高速化のため、複数のメイン
Ｉ／Ｏ線が共通接続されるコモンＩ／Ｏ線を設ける場合
について本願発明者が検討したところ、単にメインＩ／
Ｏ線とコモンＩ／Ｏ線とを接続すると、回路素子の駆動
能力との関係で、データの読み出しや書き込みに時間が
かかることが見いだされた。すなわち、データを読み出
すときに、センスアンプから見た負荷が重くなってしま
い、センスアンプにおける素子の駆動能力との関係で十
分な信号レベルを速やかに得ることができない。また、
同様にライトアンプからは、コモンＩ／Ｏ線の他にメイ
ンＩ／Ｏ線やビット線が見えてしまうために、ライトア
ンプから見た負荷が不所望に重くなってしまう。このよ
うに負荷が重いことから、コモンＩ／Ｏ線やビット線に
おける信号電位が所定のレベルに達するまでの時間が長
くなってしまい、ＳＤＲＡＭの高速化が阻害されてしま
う。

【０００５】本発明の目的は、ＳＤＲＡＭなどの半導体
記憶装置の高速化を図ることにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、複数のメモリセルが配列されて
成るメモリマットと、上記メモリマットから引き出され
た複数のローカルＩ／Ｏ線と、上記複数のＩ／Ｏ線が共
通接続されたメインＩ／Ｏ線と、上記複数のメインＩ／
Ｏ線との間で信号のやり取りを可能にするコモンＩ／Ｏ
線とを含んで半導体記憶装置が構成されるとき、上記メ
インＩ／Ｏ線と上記コモンＩ／Ｏ線との間でやりとりさ
れる信号を増幅するためのローカルアンプを上記メモリ
マットの外部に設け、上記メインＩ／Ｏ線は、それに対
応する上記ローカルアンプを介して上記コモンＩ／Ｏ線
に共通接続されて成る。

【０００９】上記の手段によれば、ローカルアンプは、
上記メインＩ／Ｏ線と上記コモンＩ／Ｏ線との間でやり
とりされる信号を増幅する。このことが、データ読み出
し時におけるセンスアンプの負荷を軽減させるととも
に、データ書込み時におけるライトアンプの負荷を軽減
させることによって半導体記憶装置の高速化を達成す
る。

【００１０】

【発明の実施の形態】図１には本発明にかかる半導体記
憶装置の一例であるＳＤＲＡＭが示される。

【００１１】図１に示されるＳＤＲＡＭ６は、図示され
ないシステムクロックに同期動作することでデータの読
み書きを高速に行うことができ、特に制限されないが、
公知の半導体集積回路製造技術により、単結晶シリコン
基板などの一つの半導体基板に形成される。

【００１２】図１に示されるＳＤＲＡＭ６は、複数のメ
モリマット１、複数のローカルアンプ群２、複数のメイ
ンアンプ及びライトアンプ群３、複数のメインワードラ
インドライバ及びマットコントローラ４、及び周辺回路
５を含んで成る。

【００１３】メモリマット１は、複数のメモリセルや、
そのメモリセルの出力信号を増幅するためのセンスアン
プを含んで成り、このメモリマット１毎に、ローカルア
ンプ群２とメインアンプ及びライトアンプ群３が配置さ
れる。そしてこのメモリマット１等と、それに隣接する
メモリマット１等との間にメインワードドライバ及びマ
ットコントローラ４が配置される。周辺回路５はＳＤＲ
ＡＭ６の中央部に配置される。この周辺回路５には、ア
ドレス信号を取り込むためのアドレスバッファや、入力
された初期アドレス信号に基づいてそれに続くアドレス
信号を内部生成するためのアドレス発生回路、さらには
アドレス信号をデコードするためのデコーダなどが含ま
れる。

【００１４】図２には、上記ＳＤＲＡＭ６における主要
部の構成例が示される。

【００１５】メモリマット１は、複数のセンスアンプＳ
Ａと、複数のメモリセルアレイＡＲＹとを含んで成る。
矢印Ｘ、Ｙが互いに直交するものとすると、矢印Ｘ方向
に複数のセンスアンプＳＡと、複数のメモリセルアレイ
ＡＲＹとが配列されて成るアレイ群が矢印Ｙ方向に複数
組配列されて成る。上記アレイ群に対応して複数のメイ
ンＩ／Ｏ線ＭＩＯが矢印Ｙ方向に所定の配列ピッチで配
列される。上記全てのセンスアンプＳＡからは、ローカ
ルＩ／Ｏ線ＬＩＯが引き出され、このローカルＩ／Ｏ線
は、対応する上記メインＩ／Ｏ線ＭＩＯに共通接続され
る。

【００１６】ローカルアンプ群２は、メモリセルアレイ
１の外部に配置され、それぞれ上記メインＩ／Ｏ線ＭＩ
Ｏに対応する複数のローカルアンプＬＷＭを含んで成
る。この複数のローカルアンプＬＷＭからは、メインＩ
／Ｏ線ＭＩＯと、コモンＩ／Ｏ線ＣＩＯとの間でやり取
りされる信号を増幅する機能を有する。

【００１７】メインアンプ及びライトアンプ群３は、コ
モンＩ／Ｏ線ＣＩＯに伝達された読み出し信号を増幅す
るためのメインアンプＭＡと、メモリセルへの書込み用
信号を増幅するためのライトアンプＷＡＭを含んで成
る。

【００１８】上記メモリセルアレイＡＲＹから出力され
た信号はセンスアンプＳＡで増幅された後にローカルＩ
／Ｏ線ＬＩＯを介してメインＩ／Ｏ線ＭＩＯに伝達さ
れ、対応するローカルアンプＬＷＭで増幅された後にコ
モンＩ／Ｏ線ＣＩＯを介してメインアンプＭＡに伝達さ
れ、そこで増幅された後に外部出力される。また、外部
から取り込まれた書き込み信号は、ライトアンプＷＡで
増幅された後にコモンＩ／Ｏ線ＣＩＯを介してローカル
アンプＬＷＭに伝達され、そこで増幅された後に、メイ
ンＩ／Ｏ線ＭＩＯ及びローカルＩ／Ｏ線ＬＩＯを介して
メモりセルアレイＡＲＹに伝達され、アドレスによって
特定される所定エリアに書き込まれる。

【００１９】図３には、図２における主要部２０の構成
例が示される。

【００２０】図３に示されるように、メモリセルアレイ
ＡＲＹは、矢印Ｙ方向に配列された４個のメモリセルア
レイ部ＡＲＹ１〜ＡＲＹ４を含んで成る。上記４個のメ
モリセルアレイ部ＡＲＹ１〜ＡＲＹ４の左側に配置され
たセンスアンプＳＡは、上記４個のメモリセルアレイ部
ＡＲＹ１〜ＡＲＹ４に対応する４個のセンスアンプ部Ｓ
Ａ１−１〜ＳＡ１−４を含んで成り、上記４個のメモリ
セルアレイ部ＡＲＹ１〜ＡＲＹ４の右側に配置されたセ
ンスアンプＳＡは、上記４個のメモリセルアレイ部ＡＲ
Ｙ１〜ＡＲＹ４に対応して矢印Ｙ方向に配列された４個
のセンスアンプ部ＳＡ２−１〜ＳＡ２−４を含んで成
る。センスアップＳＡから引き出されるローカルＩ／Ｏ
線ＬＩＯは、非反転側ローカルＩ／Ｏ線ＬＩＯＴと、そ
れと対になる反転側ローカルＩ／Ｏ線ＬＩＯＢとを含
む。それに対応してメインＩ／Ｏ線ＭＩＯは、非反転側
メインＩ／Ｏ線ＭＩＯＴと、それと対になる反転側メイ
ンＩ／Ｏ線ＭＩＯＢとを含む。矢印Ｙ方向に配列された
４個のセンスアンプ部ＳＡ−１〜ＳＡ−４の矢印Ｙ方向
の幅は、ローカルアンプＬＭＷの幅に等しい。換言すれ
ば、ローカルアンプＬＭＷは、矢印Ｙ方向に４個のセン
スアンプ部毎に１個の割合で配列される。そのようなロ
ーカルアンプＬＭＷは、特に制限されないが、上記メイ
ンＩ／Ｏ線ＭＩＯのプリチャージを行うためのプリチャ
ージ回路ＬＷＭ１と、上記メモリセルアレイＡＲＹへの
書き込み用信号を増幅するためのライト用アンプＬＷＭ
２と、上記メモリセルアレイＡＲＹからの読み出し信号
を増幅するためのリード用アンプＬＷＭ３とを含む。

【００２１】図４には上記メモリセルアレイＡＲＹ４及
び上記センスアンプ部ＳＡ２−４の構成例が代表的に示
される。

【００２２】上記メモリセルアレイＡＲＹ４は、代表的
に示される電荷蓄積容量４１０，４１１と、それに直列
接続されたｎチャンネル型ＭＯＳトランジスタ４１２，
４１３とを含む。電荷蓄積容量４１０の他端は低電位側
電源Ｖｓｓに結合される。ｎチャンネル型ＭＯＳトラン
ジスタ４１２のドレイン電極は非反転側ビット線ＢＬＴ
に結合され、ｎチャンネル型ＭＯＳトランジスタ４１２
のソース電極は電荷蓄積容量４１０に結合される。ｎチ
ャンネル型ＭＯＳトランジスタ４１３のドレイン電極は
電荷蓄積容量４１１に結合され、ｎチャンネル型ＭＯＳ
トランジスタ４１３のソース電極は反転側ビット線ＢＬ
Ｂに結合される。ｎチャンネル型ＭＯＳトランジスタ４
１２，４１３のゲート電極は、それぞれワード線ＷＬ
１，ＷＬ２に結合される。これにより、ワード線ＷＬが
ハイレベルに駆動された場合にはｎチャンネル型ＭＯＳ
トランジスタ４１２，４１３がオンされ、電荷蓄積容量
４１０，４１１が非反転側ビット線ＢＬＴ，ＢＬＢに結
合されることにより、電荷蓄積容量４１０，４１１から
のデータ読み出し、又はデータ書き込みが可能とされ
る。

【００２３】尚、他のメモリセルアレイも同様に構成さ
れる。

【００２４】センスアンプ部ＳＡ２−４は次のように構
成される。

【００２５】センスアンプ部ＳＡ２−４はセンスアンプ
ユニット４１４を有する。このセンスアンプユニット４
１４は、図示されないが、ｐチャンネル型ＭＯＳトラン
ジスタとｎチャンネル型ＭＯＳトランジスタとが直列接
続されて成る第１インバータと、ｐチャンネル型ＭＯＳ
トランジスタとｎチャンネル型ＭＯＳトランジスタとが
直列接続されて成る第２インバータとがループ状に結合
されて成り、一対のビット線ＢＬＴ，ＢＬＢ間の微小電
位差を増幅する。

【００２６】センスアンプ部ＳＡ２−４は、このセンス
アンプＳＡ２―４の左側に配置されたメモリセルアレイ
ＡＲＹ４との間で一対のビット線ＢＬＴ，ＢＬＢを断続
可能なシェアードＭＯＳトランジスタ４０２，４０３
と、このセンスアンプＳＡ２―４の右側に配置された図
示されないメモリセルアレイ部との間で、一対のビット
線ＢＬＴ，ＢＬＢを断続可能なシェアードＭＯＳトラン
ジスタ４０８，４０９とが設けられる。シェアード制御
信号ＳＨＬがハイレベルの場合、シェアードＭＯＳトラ
ンジスタ４０２，４０３がオンされて、メモリセルアレ
イ部ＡＲＹ４がセンスアンプ部ＳＡ２−４に結合され
る。このとき、シェアード制御信号ＳＨＲはローレベル
とされ、シェアードＭＯＳトランジスタ４０８，４０９
はオフされる。それに対して、シェアード制御信号ＳＨ
Ｒがハイレベルの場合、シェアードＭＯＳトランジスタ
４０８，４０９がオンされ、センスアンプＳＡ２−４の
右側に配置された図示されないメモリセルアレイ部がセ
ンスアンプＳＡ２−４に結合される。このとき、シェア
ード制御信号ＳＨＬはローレベルとされ、シェアードＭ
ＯＳトランジスタ４０２，４０３はオフされる。また、
一対のビット線ＢＬＴ，ＢＬＢを所定レベルのプリチャ
ージ電圧ＶＤＬにプリチャージするためのプリチャージ
回路が設けられる。このプリチャージ回路はｎチャンネ
ル型ＭＯＳトランジスタ４０１，４０４，４０５によっ
て構成される。ｎチャンネル型ＭＯＳトランジスタ４０
１は、一対のビット線ＢＬＴ，ＢＬＢを短絡可能に設け
られる。ｎチャンネル型ＭＯＳトランジスタ４０４は、
非反転側ビット線ＢＬＴに所定レベルのプリチャージ電
圧ＶＤＬを供給可能に設けられ、ｎチャンネル型ＭＯＳ
トランジスタ４０５は、反転側ビット線ＢＬＢに所定レ
ベルのプリチャージ電圧ＶＤＬを供給可能に設けられ
る。これらｎチャンネル型ＭＯＳトランジスタ４０１，
４０４，４０５のゲート電極にはイコライズ信号ＢＬＥ
ＱＢが入力される。このイコライズ信号ＢＬＥＱＢがハ
イレベルの期間に、ｎチャンネル型ＭＯＳトランジスタ
４０１，４０４，４０５がオンされ、それによって一対
のビット線ＢＬＴ，ＢＬＢが所定のプリチャージレベル
にプリチャージされる。

【００２７】また、一対のビット線ＢＬＴ，ＢＬＢには
カラムスイッチを構成するｎチャンネル型ＭＯＳトラン
ジスタ４０６，４０７が設けられる。このｎチャンネル
型ＭＯＳトランジスタ４０６，４０７のゲート電極に
は、カラムアドレス信号をデコードすることで得られた
カラム選択信号ＹＳが伝達され、このカラム選択信号Ｙ
Ｓがハイレベルの場合に、ｎチャンネル型ＭＯＳトラン
ジスタ４０６，４０７がオンされることによって非反転
ビット線ＢＬＴ，ＢＬＢが、ローカルＩ／Ｏ線ＬＩＯ
Ｔ，ＬＩＯＢに結合される。これにより一対のビット線
ＢＬＴ，ＢＬＢの電位差をローカルＩ／Ｏ線ＬＩＯＴ，
ＬＩＯＢに伝達することができ、また、それとは逆にロ
ーカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢの電位差をビット線
ＢＬＴ，ＢＬＢに伝達することができる。

【００２８】図５にはローカルアンプＬＷＭにおけるプ
リチャージ回路ＬＷＭ１、ライト用アンプＬＷＭ２、及
びリード用アンプＬＷＭ３の構成例が示される。

【００２９】図５に示されるように、プリチャージ回路
ＬＷＭ１は、ｐチャンネル型ＭＯＳトランジスタ５０
１，５０２，５０３が結合されて成る。ｐチャンネル型
ＭＯＳトランジスタ５０３は、一対のメインＩ／Ｏ線Ｍ
ＩＯＴ，ＭＩＯＢを短絡可能に設けられる。ｐチャンネ
ル型ＭＯＳトランジスタ５０１は、所定レベルのプリチ
ャージ電圧ＶＤＬを反転側メインＩ／Ｏ線ＭＩＯＢに供
給可能に設けられ、ｐチャンネル型ＭＯＳトランジスタ
５０２は、所定レベルのプリチャージ電圧ＶＤＬを非反
転側メインＩ／Ｏ線ＭＩＯＴに供給可能に設けられる。
ｐチャンネル型ＭＯＳトランジスタ５０１，５０２，５
０３のゲート電極には、プリチャージ制御信号ＭＩＯＰ
が伝達されるようになっている。プリチャージ制御信号
ＭＩＯＰがローレベルとされた期間に、ｐチャンネル型
ＭＯＳトランジスタ５０１，５０２，５０３がオンされ
ることによって一対のメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯ
Ｂが所定のプリチャージレベルにプリチャージされる。

【００３０】ライト用アンプＬＷＭ２は次のように構成
される。

【００３１】ｐチャンネル型ＭＯＳトランジスタ５０５
とｎチャンネル型ＭＯＳトランジスタ５０６とが直列接
続されて成る第１インバータＩＮＶ１と、ｐチャンネル
型ＭＯＳトランジスタ５０７とｎチャンネル型ＭＯＳト
ランジスタ５０８とが直列接続されて成る第２インバー
タＩＮＶ２とが設けられる。ｐチャンネル型ＭＯＳトラ
ンジスタ５０５とｎチャンネル型ＭＯＳトランジスタ５
０６とのゲート電極には非反転側コモンＩ／Ｏ線ＣＩＯ
Ｔの信号が伝達され、ｐチャンネル型ＭＯＳトランジス
タ５０７とｎチャンネル型ＭＯＳトランジスタ５０８と
のゲート電極には反転側コモンＩ／Ｏ線ＣＩＯＢの信号
が伝達される。また、ｐチャンネル型ＭＯＳトランジス
タ５０５とｎチャンネル型ＭＯＳトランジスタ５０６と
の直列接続ノードは、反転側メインＩ／Ｏ線ＭＩＯＢに
結合され、ｐチャンネル型ＭＯＳトランジスタ５０７と
ｎチャンネル型ＭＯＳトランジスタ５０８との直列接続
ノードは、非反転側メインＩ／Ｏ線ＭＩＯＴに結合され
る。

【００３２】ｐチャンネル型ＭＯＳトランジスタ５０
５，５０７のソース電極はｐチャンネル型ＭＯＳトラン
ジスタ５０４を介して高電位側電源Ｖｄｄに結合され
る。また、ｎチャンネル型ＭＯＳトランジスタ５０６，
５０８のソース電極は、ｎチャンネル型ＭＯＳトランジ
スタ５０９を介して低電位側電源Ｖｓｓに結合される。
上記ｐチャンネル型ＭＯＳトランジスタ５０４のゲート
電極には、反転側ライト用アンプ制御信号ＳＵＷＢが伝
達され、上記ｎチャンネル型ＭＯＳトランジスタ５０９
のゲート電極には、非反転側ライト用アンプ制御信号Ｓ
ＵＷが伝達される。反転側ライト用アンプ制御信号ＳＵ
ＷＢがローレベルにされ、非反転側ライト用アンプ制御
信号ＳＵＷがハイレベルにされた期間において、ｐチャ
ンネル型ＭＯＳトランジスタ５０４及びｎチャンネル型
ＭＯＳトランジスタ５０９がオンされることにより、ラ
イト用アンプＬＷＭ２が動作され、一対のコモンＩ／Ｏ
線ＣＩＯＴ，ＣＩＯＢの電位差がライト用アンプＬＷＭ
２で増幅され、その出力信号が一対のメインＩ／Ｏ線Ｍ
ＩＯＴ，ＭＩＯＢに伝達される。

【００３３】リード用アンプＬＷＭ３は次のように構成
される。

【００３４】ｐチャンネル型ＭＯＳトランジスタ５１２
とｎチャンネル型ＭＯＳトランジスタ５１３とが直列接
続されてインバータＩＮＶ３が形成され、それにｎチャ
ンネル型ＭＯＳトランジスタ５１４が直列接続される。
ｐチャンネル型ＭＯＳトランジスタ５１６とｎチャンネ
ル型ＭＯＳトランジスタ５１７とが直列接続されてイン
バータＩＮＶ４が形成され、それにｎチャンネル型ＭＯ
Ｓトランジスタ５２０が直列接続される。ｐチャンネル
型ＭＯＳトランジスタ５１２，５１６のソース電極は高
電位側電源Ｖｄｄに結合される。ｎチャンネル型ＭＯＳ
トランジスタ５１４，５２０のゲート電極は、読み出し
信号の取り込みのためにメインＩ／Ｏ線ＭＩＯＢ，ＭＩ
ＯＴに結合される。ｎチャンネル型ＭＯＳトランジスタ
５１４，５２０のソース電極はｎチャンネル型ＭＯＳト
ランジスタ５１９を介して低電位側電源Ｖｓｓに結合さ
れる。上記インバータＩＮＶ３，ＩＮＶ４がループ状に
結合されることでラッチ回路が構成される。また、読み
出し信号の出力のため、インバータＩＮＶ３の出力ノー
ドがｎチャンネル型ＭＯＳトランジスタ５２１を介して
非反転側コモンＩ／Ｏ線ＣＩＯＴに結合され、インバー
タＩＮＶ４の出力ノードがｎチャンネル型ＭＯＳトラン
ジスタ５１８を介して反転側コモンＩ／Ｏ線ＣＩＯＢに
結合される。また、ＭＯＳトランジスタ５１２，５１３
のゲート電極はｐチャンネル型ＭＯＳトランジスタ５１
０を介して高電位側電源Ｖｄｄに結合され、ＭＯＳトラ
ンジスタ５１６，５１７のゲート電極はｐチャンネル型
ＭＯＳトランジスタ５１０を介して高電位側電源Ｖｄｄ
に結合され、さらに、ＭＯＳトランジスタ５１２，５１
３のゲート電極と、ＭＯＳトランジスタ５１６，５１７
のゲート電極がｐチャンネル型ＭＯＳトランジスタ５１
５によって短絡されるようになっている。上記ｐチャン
ネル型ＭＯＳトランジスタ５１０，５１１，５１５、及
びｎチャンネル型ＭＯＳトランジスタ５１９のゲート電
極にはメインアンプイネーブル信号ＭＡＥが伝達される
ようになっている。リード用アンプイネーブル信号ＭＡ
Ｅがハイレベルにアサートされた場合には、ｐチャンネ
ル型ＭＯＳトランジスタ５１０，５１１，５１５がオフ
状態とされ、ｎチャンネル型ＭＯＳトランジスタ５１９
がオンされることにより、このリード用アンプＬＷＭ３
は動作状態とされる。このとき、カラム選択信号ＹＳＣ
Ｒがハイレベルにアサートされることによってｎチャン
ネル型ＭＯＳトランジスタ５２１，５１８がオンされ、
インバータＩＮＶ３，ＩＮＢ４の出力信号が、メインＩ
／Ｏ線ＭＩＯＢ，ＭＩＯＴに伝達される。

【００３５】リード用アンプイネーブル信号ＭＡＥがロ
ーレベルにネゲートされた場合には、ｐチャンネル型Ｍ
ＯＳトランジスタ５１０，５１１，５１５がオン状態と
され、ｎチャンネル型ＭＯＳトランジスタ５１９がオフ
されることにより、このリード用アンプＬＷＭ３は非動
作状態とされる。

【００３６】上記の例によれば、以下の作用効果を得る
ことができる。

【００３７】（１）メインＩ／Ｏ線ＭＩＯＢ，ＭＩＯＴ
とコモンＩ／Ｏ線ＣＩＯＢ，ＣＩＯＴとがトランスファ
ゲートなどによって結合される場合には、当該トランス
ファゲートが導通されたとき、センスアンプＳＡから見
た負荷が大きくなるために、コモンＩ／Ｏ線ＣＩＯＢ，
ＣＩＯＴ間に所定の電位差を得るまでの時間が長くなっ
てしまう。それに対して、上記の例においてメインＩ／
Ｏ線ＭＩＯＢ，ＭＩＯＴは、それに対応するローカルア
ンプＬＷＭを介して上記コモンＩ／Ｏ線に共通接続され
ているため、センスアンプＳＡから見た負荷には、コモ
ンＩ／Ｏ線ＣＩＯＢ，ＣＩＯＴが含まれない。換言すれ
ば、データ読み出し時において、メインＩ／Ｏ線ＭＩＯ
Ｂ，ＭＩＯＴはセンスアンプＳＡによって駆動され、コ
モンＩ／Ｏ線ＣＩＯＢ，ＣＩＯＴは、ローカルアンプＬ
ＷＭにおけるリードアンプＬＷＭ３によって駆動される
ため、データ読み出し時において、センスアンプの負荷
が軽減され、コモンＩ／Ｏ線ＣＩＯＢ，ＣＩＯＴ間の電
位差が所定レベルにまでなるまでの時間が短縮されるこ
とから、データの高速読み出しが可能とされる。

【００３８】（２）また、メインＩ／Ｏ線ＭＩＯＢ，Ｍ
ＩＯＴとコモンＩ／Ｏ線ＣＩＯＢ，ＣＩＯＴとがトラン
スファゲートなどによって結合される場合には、当該ト
ランスファゲートが導通されたとき、ライトアンプＷＡ
から見た負荷が大きくなるために、書き込みのために必
要な電位差がビット線ＢＬＴ，ＢＬＢに生ずるまでの時
間が長くなってしまうが、上記の例においてメインＩ／
Ｏ線ＭＩＯＢ，ＭＩＯＴは、それに対応するローカルア
ンプＬＷＭを介して上記コモンＩ／Ｏ線ＣＩＯＢ，ＣＩ
ＯＴに共通接続されているため、ライトアンプＷＡから
見た負荷にはメインＩ／Ｏ線ＭＩＯＢ，ＭＩＯＴやビッ
ト線ＢＬＴ，ＢＬＢが含まれない。換言すれば、コモン
Ｉ／Ｏ線ＣＩＯＢ，ＣＩＯＴはライトアンプＷＡによっ
て駆動され、メインＩ／Ｏ線ＭＩＯＢ，ＭＩＯＴやビッ
ト線ＢＬＢ，ＢＬＴはライト用アンプＬＷＭ２によって
駆動されるため、ライトアンプＷＡの負荷が軽減され、
データ書き込みにおいて、ビット線ＢＬＢ，ＢＬＴ間の
電位差が所定レベルにまでなるまでの時間が短縮され、
それによってデータの高速書き込みが可能とされる。

【００３９】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００４０】例えば、上記の例においてローカルアンプ
ＬＭＷは、矢印Ｙ方向に４個のセンスアンプ部毎に１個
の割合で配列されたが、ローカルアンプとセンスアンプ
部との関係は任意に決定することができる。

【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＤＲ
ＡＭに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、各種半導体記憶装置やそれ
がマイクロコンピュータにオンチップされる場合などに
広く適用することができる。

【００４２】本発明は、少なくとも複数のメモリセルが
配列されて成るメモリマットを含むことを条件に適用す
ることができる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４４】すなわち、複数のメモリセルが配列されて
成るメモリマットと、このメモリマットから引き出され
た複数のローカルＩ／Ｏ線と、複数のＩ／Ｏ線が共通接
続されたメインＩ／Ｏ線と、複数のメインＩ／Ｏ線との
間で信号のやり取りを可能にするコモンＩ／Ｏ線とを含
むとき、メインＩ／Ｏ線と上記コモンＩ／Ｏ線との間で
やりとりされる信号を増幅するためのローカルアンプを
上記メモリマットの外部に設ける。これにより、データ
読み出し時におけるセンスアンプの負荷を軽減させると
ともに、データ書込み時におけるライトアンプの負荷を
軽減させることができるので、半導体記憶装置の高速化
を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるＳ
ＤＲＡＭの構成例説明図である。

【図２】図１における主要部の構成例ブロック図であ
る。

【図３】図２における主要部の構成例ブロック図であ
る。

【図４】上記ＳＤＲＡＭに含まれるメモリセルアレイ及
びセンスアンプ部の構成例回路図である。

【図５】上記ＳＤＲＡＭに含まれるローカルアンプの構
成例回路図である。

【符号の説明】

１ メモリマット ２ ローカルアンプ群 ３ メインアンプ及びライトアンプ群 ４ メインワードドライバ及びマットコントローラ ５ 周辺回路 ６ ＳＤＲＡＭ ＡＲＹ メモリセルアレイ ＡＲＹ１〜ＡＲＹ４ メモリセルアレイ部 ＢＬＴ 非反転側ビット線 ＢＬＢ 反転側ビット線 ＬＷＭ ローカルアンプ ＬＷＭ１ プリチャージ回路 ＬＷＭ２ ライト用アンプ ＬＷＭ３ リード用アンプ ＳＡ センスアンプ ＳＡ１−１〜ＳＡ１−４ センスアンプ部 ＳＡ２−１〜ＳＡ２−４ センスアンプ部 ＭＡ メインアンプ ＷＡ ライトアンプ ＬＩＯＴ 非反転側ローカルＩ／Ｏ線 ＬＩＯＢ 反転側ローカルＩ／Ｏ線 ＣＩＯＴ 非反転側コモンＩ／Ｏ線 ＣＩＯＢ 反転側コモンＩ／Ｏ線 ＭＩＯＴ 非反転側メインＩ／Ｏ線 ＭＩＯＢ 反転側メインＩ／Ｏ線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 越塚 淳生 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B024 AA15 BA29 CA07 CA16

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが配列されて成るメモ
   リマットと、 上記メモリマットから引き出された複数のローカルＩ／
   Ｏ線と、 それぞれ上記複数のローカルＩ／Ｏ線が共通接続され、
   且つ、所定の配列ピッチで複数配列されたメインＩ／Ｏ
   線と、 上記複数のメインＩ／Ｏ線との間で信号のやり取りが可
   能なコモンＩ／Ｏ線と、を含む半導体記憶装置であっ
   て、 上記メインＩ／Ｏ線に対応して上記メモリマットの外部
   に配置され、上記メインＩ／Ｏ線と上記コモンＩ／Ｏ線
   との間でやりとりされる信号を増幅するためのローカル
   アンプを含み、 上記メインＩ／Ｏ線は、それに対応する上記ローカルア
   ンプを介して上記コモンＩ／Ｏ線に共通接続されて成る
   ことを特徴とする半導体記憶装置。