JP2013037729A - 半導体装置 - Google Patents
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Abstract
【課題】チップサイズの増大を抑制でき、評価精度を落とすことなく、パラレルテストの時間の増大を抑制できる半導体装置を提供する。
【解決手段】複数のメモリアレイと、読み出し動作においては、メモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいてメモリセルへの書き込みデータを生成する、複数のメモリアレイに共通に設けられたリードライトアンプ（ＲＷＡＭＰ）と、複数のメモリアレイ毎に設けられたスイッチと、複数のメモリアレイのうち活性化するメモリアレイのスイッチを順次導通させる第１の制御信号（ＬＭＩＯＳＷ）を生成する第１の制御回路（１２ｂ）と、リードライトアンプを活性化する第２の制御信号（ＤＡＥ）を、活性化するメモリアレイの個数に基づいて発生する第２の制御回路（１４）と、を備える。
【選択図】図１
【解決手段】複数のメモリアレイと、読み出し動作においては、メモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいてメモリセルへの書き込みデータを生成する、複数のメモリアレイに共通に設けられたリードライトアンプ（ＲＷＡＭＰ）と、複数のメモリアレイ毎に設けられたスイッチと、複数のメモリアレイのうち活性化するメモリアレイのスイッチを順次導通させる第１の制御信号（ＬＭＩＯＳＷ）を生成する第１の制御回路（１２ｂ）と、リードライトアンプを活性化する第２の制御信号（ＤＡＥ）を、活性化するメモリアレイの個数に基づいて発生する第２の制御回路（１４）と、を備える。
【選択図】図１
Description
本発明は、テスト動作モード機能を備えた半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置においては、記憶容量の大容量化が進むにつれて、Ｐ／Ｗ工程、選別工程等の検査に費やすコストも増大する傾向にある。半導体装置の製造コストを抑えるため、半導体装置に対する検査時間の増大を抑制する必要がある。検査時間短縮のための技術として、半導体装置にテスト動作モード機能を備えさせ、複数のメモリセルへデータを並列に書き込み、或いは複数のメモリセルからデータを読み出すパラレルテスト技術が広く知られている。（特許文献１参照）。
半導体装置においては、複数のメモリアレイと、入出力端子ＤＱが接続されるデータ入出力回路との間に、メモリアレイにおけるメモリセルに対するデータの入出力を行なうデータバスＲＷＢＳＴが設けられている。このデータバスＲＷＢＳＴは、リードライトアンプに接続されている。半導体装置は、このリードライトアンプにより、メインＩＯ線，ローカルＩＯ線，センスアンプ，ビット線を介して、データバスＲＷＢＳＴからメモリセルに対してデータの入出力を行なう構成をとっている。
ここで、メインＩＯ線及びリードライトアンプは、半導体チップのチップサイズの増大を抑制するため、複数のメモリアレイに対して共通に設けられる。
ここで、メインＩＯ線及びリードライトアンプは、半導体チップのチップサイズの増大を抑制するため、複数のメモリアレイに対して共通に設けられる。
また、パラレルテストにおいては、まず、半導体装置にアクティブコマンドを、ロウアドレス（ワード線の半導体装置における位置を示すアドレス）とともに与え、複数のメモリアレイを活性化する必要がある。ここで、メモリアレイを活性化するとは、当該メモリアレイのワード線を選択し、センスアンプによりビット線の電位を増幅することである。なお、アクティブコマンドとは、半導体装置の内部回路の活性化を指示するコマンドであり、以下ＡＣＴコマンドと呼ぶものとする。
そして、パラレルテストの書き込み動作においては、このＡＣＴコマンドを与えた後に引き続き、ライトコマンドを、カラムアドレス（ビット線の半導体装置における位置を示すアドレス）とともに与える。なお、ライトコマンドとは、半導体装置の外部からのライトデータを、選択されたメモリセルへの書き込むことを指示するコマンドであり、以下、ＷＴコマンドと呼ぶものとする。
この書き込み動作の場合、リードライトアンプの駆動能力を十分大きくとれば、それぞれのメモリアレイにおいて選択されるメモリセルに対して同一データを書き込むことが出来る。
そして、パラレルテストの書き込み動作においては、このＡＣＴコマンドを与えた後に引き続き、ライトコマンドを、カラムアドレス（ビット線の半導体装置における位置を示すアドレス）とともに与える。なお、ライトコマンドとは、半導体装置の外部からのライトデータを、選択されたメモリセルへの書き込むことを指示するコマンドであり、以下、ＷＴコマンドと呼ぶものとする。
この書き込み動作の場合、リードライトアンプの駆動能力を十分大きくとれば、それぞれのメモリアレイにおいて選択されるメモリセルに対して同一データを書き込むことが出来る。
一方、パラレルテストの読み出し動作においては、ＡＣＴコマンドを与えた後に引き続き、リードコマンドを、カラムアドレスとともに与える。なお、リードコマンドとは、選択されたメモリセルの記憶するデータを、半導体装置の外部へリードデータとして出力することを指示するコマンドであり、以下、ＲＤコマンドと呼ぶものとする。
この読み出し動作の場合、メインＩＯ線は、複数のメモリアレイで共有されていることから、複数のメモリアレイで選択されたメモリセルのデータをメインＩＯ線に読み出せばデータが衝突する。そのため、複数のメモリアレイを同時に活性化することはできない。メインＩＯ線におけるデータの衝突を防ぐには、上述した構成と異なり、メインＩＯ線毎にリードライトアンプを設けることも考えられる。しかし、これではリードライトアンプの数が増え、チップサイズが増大することになる。
そこで、パラレルテストの読み出し動作においては、メインＩＯ線において異なるメモリアレイのメモリセルのデータを衝突させないため、複数のセルアレイを別々に活性化してデータを読み出す必要があった。複数のセルアレイを別々に活性化するには、２回以上のＡＣＴコマンド、ＲＤコマンドをセットで与え、さらに、この各セットには、プリチャージコマンド（ワード線を選択する回路等の内部回路を非活性化するコマンド、以下ＰＲＥコマンド）が含まれる。そのため、パラレルテストの時間が増大してしまうという問題があった。
この読み出し動作の場合、メインＩＯ線は、複数のメモリアレイで共有されていることから、複数のメモリアレイで選択されたメモリセルのデータをメインＩＯ線に読み出せばデータが衝突する。そのため、複数のメモリアレイを同時に活性化することはできない。メインＩＯ線におけるデータの衝突を防ぐには、上述した構成と異なり、メインＩＯ線毎にリードライトアンプを設けることも考えられる。しかし、これではリードライトアンプの数が増え、チップサイズが増大することになる。
そこで、パラレルテストの読み出し動作においては、メインＩＯ線において異なるメモリアレイのメモリセルのデータを衝突させないため、複数のセルアレイを別々に活性化してデータを読み出す必要があった。複数のセルアレイを別々に活性化するには、２回以上のＡＣＴコマンド、ＲＤコマンドをセットで与え、さらに、この各セットには、プリチャージコマンド（ワード線を選択する回路等の内部回路を非活性化するコマンド、以下ＰＲＥコマンド）が含まれる。そのため、パラレルテストの時間が増大してしまうという問題があった。
本発明は、複数のメモリアレイと、読み出し動作においては、前記複数のメモリアレイが備えるメモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいて前記メモリセルへの書き込みデータを生成する、前記複数のメモリアレイに共通に設けられたリードライトアンプと、前記複数のメモリアレイ毎に、前記メモリセルと前記リードライトアンプとの間に設けられたスイッチと、読み出し動作において、外部から供給される外部クロックに応じて、前記複数のメモリアレイのうち活性化するメモリアレイの前記スイッチを順次導通させる第１の制御信号を生成する第１の制御回路と、読み出し動作において、前記リードライトアンプを活性化する第２の制御信号を、前記複数のメモリアレイのうち活性化するメモリアレイの個数に基づいて発生する第２の制御回路と、を備えたことを特徴とする半導体装置である。
本発明の半導体装置によれば、パラレルテストの読み出し動作において、第１の制御回路が第１の制御信号を出力することにより、活性化されるメモリアレイ各々に設けられたリードライトアンプとの間のスイッチの開閉（導通）を順次行う。また、リードライトアンプは、第２の制御回路が出力する第２の制御信号により、活性化されるメモリアレイの個数回だけ活性化される。これにより、ＡＣＴコマンド及びロウアドレスを１回与えて、複数のメモリアレイを同時に活性化しても、続いてＲＤコマンド及びカラムアドレスを与えることにより、メインＩＯ線上でデータが衝突することなく、複数のメモリアレイ各々における選択されたメモリセルのデータを読み出すことができる。そのため、リードライトアンプの台数が増えることなく、チップサイズの増大を抑制できる。また、半導体装置にＡＣＴコマンド及びロウアドレスを２回以上与える必要はなくなり、パラレルテストの時間の増大を抑制できる。
さらに、一つのＡＣＴコマンドに対して一つのＲＤコマンドを与えても、ＡＣＴコマンドにより活性化された複数のメモリアレイのうち、後にデータが読み出されるメモリセルを含むメモリアレイも、最初にデータが読み出されるメモリセルを含むメモリアレイと同様に、同じＡＣＴコマンドにより活性化される。これにより、ｔＲＣＤｍｉｎ時間（ＡＣＴコマンドを与えてからＲＤコマンドを与えるまでの時間）の評価を、評価精度を落とすことなく行なうこともできる。
さらに、一つのＡＣＴコマンドに対して一つのＲＤコマンドを与えても、ＡＣＴコマンドにより活性化された複数のメモリアレイのうち、後にデータが読み出されるメモリセルを含むメモリアレイも、最初にデータが読み出されるメモリセルを含むメモリアレイと同様に、同じＡＣＴコマンドにより活性化される。これにより、ｔＲＣＤｍｉｎ時間（ＡＣＴコマンドを与えてからＲＤコマンドを与えるまでの時間）の評価を、評価精度を落とすことなく行なうこともできる。
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の技術思想を説明するための図である。
図１において、半導体装置１０は、複数のセルアレイ０〜セルアレイｎ−１（ｎは２以上の自然数）を含んで構成される。各セルアレイは、セルアレイ０について示すように、Ｘデコーダ１２ａで選択されるワード線ＷＬとビット線対（Ｄ，ＤＢ）の交差する点それぞれに配置された複数のメモリセルＭＣから成り立っている。ビット線対（Ｄ，ＤＢ）は、センスアンプＳＡに接続される。
半導体装置１０は、外部クロックＣＫに同期して、例えば外部クロックＣＫの立ち上がりに同期してＡＣＴコマンドを取り込み、このＡＣＴコマンドとともに取り込むワード線選択用ロウアドレスに基づいて、このロウアドレスに対応するワード線ＷＬをＨレベルに駆動する。これにより、このワード線ＷＬに接続されたメモリセルＭＣが選択され、メモリセルＭＣからデータが読み出されることにより、ビット線対（Ｄ，ＤＢ）に差電位が生じる。センスアンプＳＡは、この差電位の増幅を行う（セルアレイ０が活性化される）。
この後、半導体装置１０は、外部クロックの立ち上がりに同期してＲＤコマンドを取り込むと、このＲＤコマンドとともに取り込むビット線選択用カラムアドレスに基づいて、Ｙデコーダ１３ａを活性化させ、カラムアドレスに対応するカラムスイッチ選択信号線ＣＳＬを活性化する。これにより、カラムスイッチＣＳＷが開き、ビット線対（Ｄ，ＤＢ、以下ビット線ＢＬ）とローカルＩＯ線対（ＬＩＯＴ，ＬＩＯＢ、以下ローカルＩＯ線ＬＩＯ）が接続される。
図１は、本発明の技術思想を説明するための図である。
図１において、半導体装置１０は、複数のセルアレイ０〜セルアレイｎ−１（ｎは２以上の自然数）を含んで構成される。各セルアレイは、セルアレイ０について示すように、Ｘデコーダ１２ａで選択されるワード線ＷＬとビット線対（Ｄ，ＤＢ）の交差する点それぞれに配置された複数のメモリセルＭＣから成り立っている。ビット線対（Ｄ，ＤＢ）は、センスアンプＳＡに接続される。
半導体装置１０は、外部クロックＣＫに同期して、例えば外部クロックＣＫの立ち上がりに同期してＡＣＴコマンドを取り込み、このＡＣＴコマンドとともに取り込むワード線選択用ロウアドレスに基づいて、このロウアドレスに対応するワード線ＷＬをＨレベルに駆動する。これにより、このワード線ＷＬに接続されたメモリセルＭＣが選択され、メモリセルＭＣからデータが読み出されることにより、ビット線対（Ｄ，ＤＢ）に差電位が生じる。センスアンプＳＡは、この差電位の増幅を行う（セルアレイ０が活性化される）。
この後、半導体装置１０は、外部クロックの立ち上がりに同期してＲＤコマンドを取り込むと、このＲＤコマンドとともに取り込むビット線選択用カラムアドレスに基づいて、Ｙデコーダ１３ａを活性化させ、カラムアドレスに対応するカラムスイッチ選択信号線ＣＳＬを活性化する。これにより、カラムスイッチＣＳＷが開き、ビット線対（Ｄ，ＤＢ、以下ビット線ＢＬ）とローカルＩＯ線対（ＬＩＯＴ，ＬＩＯＢ、以下ローカルＩＯ線ＬＩＯ）が接続される。
図１において、ローカルＩＯ線ＬＩＯは、スイッチＭＬＳＷ（スイッチ）を介してメインＩＯ線対（メインＩＯ線ＭＩＯとする）に接続される。また、セルアレイ０とは異なるセルアレイ１〜セルアレイｎ−１に対応して設けられたローカルＩＯ線対（図示せず）は、スイッチＭＬＳＷｎを介してセルアレイ０と同じくメインＩＯ線ＭＩＯに接続される。
リードライトアンプＲＷＡＭＰ、及びメインＩＯ線ＭＩＯは、セルアレイ０〜セルアレイｎ−１に対し一組設けられ、共通に用いられる。このリードライトアンプＲＷＡＭＰは、リードイネーブル信号ＤＡＥ（第１の制御信号）により活性化される。データ制御回路１４（第２の制御回路）は、ＲＤコマンドに応じて、例えばＲＤコマンドが外部クロックＣＫの立ち上がりに同期して取り込まれると、この外部クロックＣＫの立ち上がりに応じて、第１の制御信号（ＤＡＥ）を非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に変化させてリードライトアンプＲＷＡＭＰに対して出力する。
リードライトアンプＲＷＡＭＰ、及びメインＩＯ線ＭＩＯは、セルアレイ０〜セルアレイｎ−１に対し一組設けられ、共通に用いられる。このリードライトアンプＲＷＡＭＰは、リードイネーブル信号ＤＡＥ（第１の制御信号）により活性化される。データ制御回路１４（第２の制御回路）は、ＲＤコマンドに応じて、例えばＲＤコマンドが外部クロックＣＫの立ち上がりに同期して取り込まれると、この外部クロックＣＫの立ち上がりに応じて、第１の制御信号（ＤＡＥ）を非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に変化させてリードライトアンプＲＷＡＭＰに対して出力する。
通常動作モードにおいては、セルアレイ０〜セルアレイｎ−１のうち一つのセルアレイが、ＡＣＴコマンド及びロウアドレス入力により活性化される。活性化されたセルアレイ（セルアレイ０とする）において、選択されたメモリセルからデータが読み出され、センスアンプＳＡにより増幅される。
続いて、ＲＤコマンド及びカラムアドレス入力により、ビット線ＢＬとローカルＩＯ線ＬＩＯとが接続され、選択されたメモリセルのデータが、ローカルＩＯ線に読み出される。
また、ＴＳＷＥ生成回路１２ｂ（第１の制御回路を構成する）は、ロウアドレスのうち一部のビットにより、活性化されるセルアレイ０に対応して設けられるスイッチＭＬＳＷ０を導通させるスイッチ制御信号ＬＭＩＯＳＷ１（第１の制御信号）を、スイッチＭＬＳＷ０に対して出力する。これにより、セルアレイ０におけるローカルＩＯ線ＬＩＯがメインＩＯ線ＭＩＯに接続される。
続いて、ＲＤコマンド及びカラムアドレス入力により、ビット線ＢＬとローカルＩＯ線ＬＩＯとが接続され、選択されたメモリセルのデータが、ローカルＩＯ線に読み出される。
また、ＴＳＷＥ生成回路１２ｂ（第１の制御回路を構成する）は、ロウアドレスのうち一部のビットにより、活性化されるセルアレイ０に対応して設けられるスイッチＭＬＳＷ０を導通させるスイッチ制御信号ＬＭＩＯＳＷ１（第１の制御信号）を、スイッチＭＬＳＷ０に対して出力する。これにより、セルアレイ０におけるローカルＩＯ線ＬＩＯがメインＩＯ線ＭＩＯに接続される。
リードライトアンプＲＷＡＭＰは、リードコマンド入力から所定時間経過後に、データ制御回路１４から第１の制御信号（データイネーブル信号ＤＡＥ）が入力されると、メインＩＯ線ＭＩＯを増幅し、増幅結果をデータバスＲＷＢＳＴに出力する。なお、所定時間経過後とは、このときセンスアンプＳＡが活性化されており、センスアンプＳＡはビット線ＢＬ、ローカルＩＯ線ＬＩＯ、メインＩＯ線ＭＩＯ各々の差電位を増幅しているが、メインＩＯ線ＭＩＯに、リードライトアンプＲＷＡＭＰが増幅できるに十分な差電位が生じた後に、という意味である。
データバスＲＷＢＳＴの他方は、入出力インターフェース１６に接続され、入出力インターフェース１６は、データバスＲＷＢＳＴから入力されるリードライトアンプＲＷＡＭＰの増幅結果、つまり選択されたメモリセルが記憶するデータを、リードデータ（読み出しデータ）として、データ入出力端子ＤＱから半導体装置１０の外部へ、例えばテスタ、メモリコントローラなどに対して出力する。
データバスＲＷＢＳＴの他方は、入出力インターフェース１６に接続され、入出力インターフェース１６は、データバスＲＷＢＳＴから入力されるリードライトアンプＲＷＡＭＰの増幅結果、つまり選択されたメモリセルが記憶するデータを、リードデータ（読み出しデータ）として、データ入出力端子ＤＱから半導体装置１０の外部へ、例えばテスタ、メモリコントローラなどに対して出力する。
一方、テスト動作モードにおいては、セルアレイ０〜セルアレイｎ−１のうち複数のセルアレイが活性化される。本説明では、ｎ個の全てのセルアレイが活性化されるものとするが、このうち、例えば２個のセルアレイが活性化される構成であっても勿論構わない。
この場合、ＡＣＴコマンド及びロウアドレス入力により、ｎ個の全てのセルアレイが活性化され、活性化されたｎ個のセルアレイ各々において、選択されたメモリセルからデータが読み出され、センスアンプＳＡにより増幅される。
続いて、ＲＤコマンド及びカラムアドレス入力により、活性化されたｎ個のセルアレイ各々において、ビット線ＢＬとローカルＩＯ線ＬＩＯとが接続され、選択されたメモリセルのデータがローカルＩＯ線に読み出される。
また、ＴＳＷＥ生成回路１２ｂは、ｎ個のセルアレイに対応して設けられるｎ個のスイッチＭＬＳＷ０〜ＭＬＳＷｎ−１を順次導通させるスイッチ制御信号ＬＭＩＯＳＷ０〜ＬＭＩＯＳＷｎ−１（第１の制御信号）を、外部クロックＣＫの立ち上がりに同期させてスイッチＭＬＳＷ０〜ＭＬＳＷ０に対して出力する。これにより、セルアレイ０〜セルアレイｎ−１各々におけるローカルＩＯ線ＬＩＯが、外部クロックＣＫの立ち上がりに同期して順次メインＩＯ線ＭＩＯに接続される。
この場合、ＡＣＴコマンド及びロウアドレス入力により、ｎ個の全てのセルアレイが活性化され、活性化されたｎ個のセルアレイ各々において、選択されたメモリセルからデータが読み出され、センスアンプＳＡにより増幅される。
続いて、ＲＤコマンド及びカラムアドレス入力により、活性化されたｎ個のセルアレイ各々において、ビット線ＢＬとローカルＩＯ線ＬＩＯとが接続され、選択されたメモリセルのデータがローカルＩＯ線に読み出される。
また、ＴＳＷＥ生成回路１２ｂは、ｎ個のセルアレイに対応して設けられるｎ個のスイッチＭＬＳＷ０〜ＭＬＳＷｎ−１を順次導通させるスイッチ制御信号ＬＭＩＯＳＷ０〜ＬＭＩＯＳＷｎ−１（第１の制御信号）を、外部クロックＣＫの立ち上がりに同期させてスイッチＭＬＳＷ０〜ＭＬＳＷ０に対して出力する。これにより、セルアレイ０〜セルアレイｎ−１各々におけるローカルＩＯ線ＬＩＯが、外部クロックＣＫの立ち上がりに同期して順次メインＩＯ線ＭＩＯに接続される。
リードライトアンプＲＷＡＭＰは、外部クロックＣＫの立ち上がりに同期してデータ制御回路１４からｎ回入力される第１の制御信号（ＤＡＥ）により、メインＩＯ線ＭＩＯを増幅し、ｎ個の増幅結果を時系列にデータバスＲＷＢＳＴに出力する。
入出力インターフェース１６は、データバスＲＷＢＳＴから入力されるリードライトアンプＲＷＡＭＰの増幅結果、つまりｎ個のセルアレイ各々において選択されたメモリセルが記憶するデータを、リードデータ（読み出しデータ）として、データ入出力端子ＤＱから半導体装置１０の外部へ順次出力する。なお、入出力インターフェース１６を、ｎ個のデータをシリアルに出力する構成ではなく、このうちの数ビットを縮約し、この縮約データをデータ入出力端子ＤＱから出力する構成としてもよい。
入出力インターフェース１６は、データバスＲＷＢＳＴから入力されるリードライトアンプＲＷＡＭＰの増幅結果、つまりｎ個のセルアレイ各々において選択されたメモリセルが記憶するデータを、リードデータ（読み出しデータ）として、データ入出力端子ＤＱから半導体装置１０の外部へ順次出力する。なお、入出力インターフェース１６を、ｎ個のデータをシリアルに出力する構成ではなく、このうちの数ビットを縮約し、この縮約データをデータ入出力端子ＤＱから出力する構成としてもよい。
このように、半導体装置１０では、一つのＡＣＴコマンド入力により、リードライトアンプＲＷＡＭＰを供給する複数のセルアレイを活性化し、その後リードコマンド、及びカラムアドレス入力により、活性化したセルアレイ各々において選択されたメモリセルのデータをローカルＩＯ線ＬＩＯへ読み出す。リードライトアンプＲＷＡＭＰは、外部クロックＣＫに同期して、活性化されたセルアレイのローカルＩＯ線ＬＩＯと順次メインＩＯ線ＭＩＯを介して接続され、メインＩＯ線ＭＩＯに生じる差電位を増幅し、後段の入出力インターフェース１６に出力する。
これにより、パラレルテストを行うために、リードライトアンプＲＷＡＭＰを活性化するセルアレイの個数に応じて増加させる必要はなく、チップ面積の増大を抑制できる。また、ＡＣＴコマンドの複数回入力は不要となるので、パラレルテストの試験時間の増大を抑制できる。
これにより、パラレルテストを行うために、リードライトアンプＲＷＡＭＰを活性化するセルアレイの個数に応じて増加させる必要はなく、チップ面積の増大を抑制できる。また、ＡＣＴコマンドの複数回入力は不要となるので、パラレルテストの試験時間の増大を抑制できる。
また、図２は、ビット線対（Ｄ、ＤＢ）の電位変化を示したタイミングチャートであり、センスアンプＳＡによる増幅の際の電位変化、及びカラムスイッチＣＳＷ導通後の電位変化の様子を示している。図２において、ＶＡＲＹはセルアレイ０〜セルアレイｎ−１、つまりセンスアンプＳＡを駆動する電圧を示し、ＳＥはセンスアンプＳＡを活性化するセンスアンプ活性化信号を示している。
この図２に示すように、ワード線ＷＬによるメモリセル選択後、ビット線対には、メモリセルの容量、及びビット線の容量に応じた差電位が生じる。その後、Ｘタイミング生成回路１１（図１において不図示）がセンスアンプ活性化信号ＳＥを出力してセンスアンプＳＡを駆動することにより、ビット線ＤはＨ側へ、ビット線ＤＢはＬ側へ増幅される。
例えば、センスアンプＳＡを構成する対をなすトランジスタ（ペアトランジスタ）の特性（電流電圧特性、閾値電圧特性）が、半導体装置１０の製造上のばらつき（トランジスタのＬ寸法の出来上がりばらつき、イオン注入の際の不純物濃度のばらつきなど）に起因して、大きく異なってしまう場合がある。或いは、容量値が小さく出来上がるメモリセルＭＣがある場合、ワード線ＷＬ選択時のビット線対の差電位が小さくなり、センスアンプＳＡによるビット線対の増幅に時間を要する場合もある。
これらの場合に、カラムスイッチ選択信号線ＣＳＬの電位が活性レベル（Ｈレベル）になり、カラムスイッチＣＳＷが導通してビット線対がローカルＩＯ線対と接続されると、ビット線対の差電位が小さくなり、この差電位がセンスアンプのオフセット電圧（ペアトランジスタの特性ばらつきを含めた判定閾値電圧）以下になってしまうと、図２に示すようにＨ側に増幅されているビット線ＤがＬ側へ、Ｌ側へ増幅されているビット線ＤＢがＨ側へ増幅してしまう誤動作が発生する。
この図２に示すように、ワード線ＷＬによるメモリセル選択後、ビット線対には、メモリセルの容量、及びビット線の容量に応じた差電位が生じる。その後、Ｘタイミング生成回路１１（図１において不図示）がセンスアンプ活性化信号ＳＥを出力してセンスアンプＳＡを駆動することにより、ビット線ＤはＨ側へ、ビット線ＤＢはＬ側へ増幅される。
例えば、センスアンプＳＡを構成する対をなすトランジスタ（ペアトランジスタ）の特性（電流電圧特性、閾値電圧特性）が、半導体装置１０の製造上のばらつき（トランジスタのＬ寸法の出来上がりばらつき、イオン注入の際の不純物濃度のばらつきなど）に起因して、大きく異なってしまう場合がある。或いは、容量値が小さく出来上がるメモリセルＭＣがある場合、ワード線ＷＬ選択時のビット線対の差電位が小さくなり、センスアンプＳＡによるビット線対の増幅に時間を要する場合もある。
これらの場合に、カラムスイッチ選択信号線ＣＳＬの電位が活性レベル（Ｈレベル）になり、カラムスイッチＣＳＷが導通してビット線対がローカルＩＯ線対と接続されると、ビット線対の差電位が小さくなり、この差電位がセンスアンプのオフセット電圧（ペアトランジスタの特性ばらつきを含めた判定閾値電圧）以下になってしまうと、図２に示すようにＨ側に増幅されているビット線ＤがＬ側へ、Ｌ側へ増幅されているビット線ＤＢがＨ側へ増幅してしまう誤動作が発生する。
この誤動作は、ワード線を活性化してから、カラムスイッチＣＳＷを導通するまでの時間を短くすれば、ビット線対の差電位の少ない状態になりやすくなり、生じやすくなる。
そのため、誤動作を生じないように、ワード線を活性化する時刻を規定するコマンドであるＡＣＴコマンドを入力する時刻と、カラムスイッチを導通する時刻を規定するコマンドであるＲＤコマンドを入力する時刻との間の時間（ｔＲＣＤｍｉｎ時間）が、半導体装置の製品仕様上で定められている。半導体装置１０では、このｔＲＣＤｍｉｎ時間が、図２で示す外部クロックＣＫの２周期分の時間である。
通常動作モードでは、このｔＲＣＤｍｉｎ時間の評価を、ＡＣＴコマンド、ＲＤコマンド、ＰＲＥコマンドの３コマンドを１組のコマンドとして、セルアレイ０〜セルアレイ３各々のセルアレイ毎に１組のコマンドを与えて行なう必要がある。
これに対して、テスト動作モードでは、１組のコマンドで、ＡＣＴコマンドに応じて複数のセルアレイを活性化し、２番目以降にリードライトアンプＲＷＡＭＰで読み出すセルアレイについてもＲＤコマンドに応じてカラムスイッチを導通し、ビット線対とローカルＩＯ線対を接続する。つまり、２番目以降にリードライトアンプＲＷＡＭＰで読み出すセルアレイについても、ｔＲＣＤｍｉｎ時間でビット線対とローカルＩＯ線対を接続することができるので、センスアンプが誤動作した場合であっても、誤動作した結果を読み出すことができる。そのため、ｔＲＣＤｍｉｎ時間の評価等の評価において、スクリーニング精度を落とすことなく、試験時間を短縮することができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
そのため、誤動作を生じないように、ワード線を活性化する時刻を規定するコマンドであるＡＣＴコマンドを入力する時刻と、カラムスイッチを導通する時刻を規定するコマンドであるＲＤコマンドを入力する時刻との間の時間（ｔＲＣＤｍｉｎ時間）が、半導体装置の製品仕様上で定められている。半導体装置１０では、このｔＲＣＤｍｉｎ時間が、図２で示す外部クロックＣＫの２周期分の時間である。
通常動作モードでは、このｔＲＣＤｍｉｎ時間の評価を、ＡＣＴコマンド、ＲＤコマンド、ＰＲＥコマンドの３コマンドを１組のコマンドとして、セルアレイ０〜セルアレイ３各々のセルアレイ毎に１組のコマンドを与えて行なう必要がある。
これに対して、テスト動作モードでは、１組のコマンドで、ＡＣＴコマンドに応じて複数のセルアレイを活性化し、２番目以降にリードライトアンプＲＷＡＭＰで読み出すセルアレイについてもＲＤコマンドに応じてカラムスイッチを導通し、ビット線対とローカルＩＯ線対を接続する。つまり、２番目以降にリードライトアンプＲＷＡＭＰで読み出すセルアレイについても、ｔＲＣＤｍｉｎ時間でビット線対とローカルＩＯ線対を接続することができるので、センスアンプが誤動作した場合であっても、誤動作した結果を読み出すことができる。そのため、ｔＲＣＤｍｉｎ時間の評価等の評価において、スクリーニング精度を落とすことなく、試験時間を短縮することができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図３は、本発明を半導体装置１０、例えばクロックに同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図３に示されている各回路ブロックは、全て単結晶シリコンのような１個の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。
半導体装置１０は、メモリセルアレイ９、Ｘタイミング生成回路１１、Ｙタイミング生成回路１３、データ制御回路１４、リードライトアンプ群１５ａ、入出力インターフェース１６、内部クロック生成回路（内部ＣＬＫ生成回路１７）、コマンド入力回路１８及びＤＬＬ回路１９（Delay Locked Loop）を含んで構成される。
半導体装置１０は、メモリセルアレイ９、Ｘタイミング生成回路１１、Ｙタイミング生成回路１３、データ制御回路１４、リードライトアンプ群１５ａ、入出力インターフェース１６、内部クロック生成回路（内部ＣＬＫ生成回路１７）、コマンド入力回路１８及びＤＬＬ回路１９（Delay Locked Loop）を含んで構成される。
図３において、ＣＫ及び／ＣＫはクロック入力、ＣＫＥはクロック・イネーブル入力、／ＣＳはチップ・セレクト入力、／ＲＡＳはロウ・アドレス・ストローブ入力、／ＣＡＳはカラム・アドレス・ストローブ入力、／ＷＥはライト・イネーブル入力、ＡＤＤはアドレス入力、そして、ＢＡはバンク・アドレス入力である。図３に示す半導体装置１０は、クロック入力ＣＫ及び／ＣＫに同期して入力される／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥの論理レベルの組み合わせにより決まるＲｅａｄ、Ｗｒｉｔｅ、Ｒｅｆ等のコマンドが入力されると、通常動作モードにおいて、入力されるコマンドに応じた読み出し、書き込み、リフレッシュ等の動作を行う。
また、図３に示す半導体装置１０は、テストコマンドが入力されると、テスト動作モードにおいて、パラレルテストに応じた動作を行う。
また、図３に示す半導体装置１０は、テストコマンドが入力されると、テスト動作モードにおいて、パラレルテストに応じた動作を行う。
ここで、内部ＣＬＫ生成回路１７は、外部からクロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥが入力され、内部クロック信号を生成する回路である。この内部クロック信号は、コマンド入力回路１８、Ｘタイミング生成回路１１、Ｙタイミング生成回路１３、データ制御回路１４に分配され、各回路の動作タイミングの基準とされる。
コマンド入力回路１８は、リードコマンド（ＲＤコマンド）やライトコマンド（ＷＴコマンド）などの動作コマンドを解読し、動作コマンドを実行するための各種の信号を生成し、Ｘタイミング生成回路１１、Ｙタイミング生成回路１３及びデータ制御回路１４に供給する回路である。
動作コマンドとしては、外部から、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを用いて入力される。本実施形態において、テストコマンド（ＴＥＳＴコマンド）も、上記信号の論理レベルの組合せでコマンド入力回路１８に入力され、解読される。また、コマンド入力回路１８は、モードレジスタ１８ａを有し、ＴＥＳＴコマンドが入力されると、テスト信号（本実施形態においては、後述するテスト信号ＴＰＡＲＡ、モードレジスタリセット信号ＭＲＳＴ）を、Ｘタイミング生成回路１１、データ制御回路１４に出力する。
動作コマンドとしては、外部から、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを用いて入力される。本実施形態において、テストコマンド（ＴＥＳＴコマンド）も、上記信号の論理レベルの組合せでコマンド入力回路１８に入力され、解読される。また、コマンド入力回路１８は、モードレジスタ１８ａを有し、ＴＥＳＴコマンドが入力されると、テスト信号（本実施形態においては、後述するテスト信号ＴＰＡＲＡ、モードレジスタリセット信号ＭＲＳＴ）を、Ｘタイミング生成回路１１、データ制御回路１４に出力する。
Ｘタイミング生成回路１１は、外部から入力されるアドレス信号Ａ０〜Ａ９及びバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２のうち、メモリセルアレイ９の行を選択するためのロウアドレスが入力される回路である。
また、Ｙタイミング生成回路１３は、外部から入力されるアドレス信号Ａ０〜Ａ１３のうち、メモリセルアレイ９の列を選択するためのカラムアドレスが入力される回路である。
また、Ｙタイミング生成回路１３は、外部から入力されるアドレス信号Ａ０〜Ａ１３のうち、メモリセルアレイ９の列を選択するためのカラムアドレスが入力される回路である。
メモリセルアレイ９は、本実施形態においてｍ（例えばｍ＝８）個のバンクＢａｎｋ０−Ｂａｎｋｍ−１により構成されている。各バンクは、メモリアレイを複数列（本実施形態では４列）、ワード線ＷＬと並行に配置して構成される。以下、本実施形態の説明では、バンクアドレスＢＡ０−ＢＡ２により選択されるバンクはバンクＢａｎｋ０であるものとして説明する。
バンクＢａｎｋ０において、メモリアレイ０〜メモリアレイ３各々は、複数のワード線ＷＬと、複数のビット線ＢＬと、これらの交点に設けられた複数のメモリセルＭＣから構成される。
また、メモリアレイ０〜メモリアレイ３各々は、メモリセルＭＣから読み出された情報を増幅する等の動作を行う複数のセンスアンプＳＡからなるセンスアンプ領域と、複数のビット線ＢＬとローカルＩＯ線とを接続する複数のカラムスイッチＣＳＷからなるカラムスイッチ領域と、を備えている。
ここで、センスアンプＳＡは、読み出し動作において、各メモリアレイのビット線ＢＬ上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、Ｘタイミング生成回路１１から出力される不図示のセンスアンプ駆動信号により制御される。
バンクＢａｎｋ０において、メモリアレイ０〜メモリアレイ３各々は、複数のワード線ＷＬと、複数のビット線ＢＬと、これらの交点に設けられた複数のメモリセルＭＣから構成される。
また、メモリアレイ０〜メモリアレイ３各々は、メモリセルＭＣから読み出された情報を増幅する等の動作を行う複数のセンスアンプＳＡからなるセンスアンプ領域と、複数のビット線ＢＬとローカルＩＯ線とを接続する複数のカラムスイッチＣＳＷからなるカラムスイッチ領域と、を備えている。
ここで、センスアンプＳＡは、読み出し動作において、各メモリアレイのビット線ＢＬ上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、Ｘタイミング生成回路１１から出力される不図示のセンスアンプ駆動信号により制御される。
メモリアレイ０〜３は、Ｘ制御回路１２と、ＹＤＥＣ１３ａによって制御される。これらの制御回路各々は、それぞれＸタイミング生成回路１１、Ｙタイミング生成回路１３が出力する制御信号によって制御される。
Ｘ制御回路１２は、ＸデコーダＸＤＥＣ１２ａ、ＴＳＷＥ生成回路１２ｂ及びＬＭＩＯＳＷ生成回路１２ｃ０〜１２ｃ３（第１の制御回路）を含んで構成される。このうち、ＸデコーダＸＤＥＣ１２ａは、Ｘタイミング生成回路１１が出力するロウアドレス信号に基づき、ワード線を択一的に選択する回路である。また、ＴＳＷＥ生成回路１２ｂは、スイッチＭＬＳＷ０〜ＭＬＳＷ３に対して導通制御信号を出力する回路であり、各スイッチはこの導通制御信号に基づきローカルＩＯ線ＬＩＯとメインＩＯ線ＭＩＯとの接続を行う（詳細後述）。
また、ＹＤＥＣ１３ａは、Ｙタイミング生成回路１３が出力するカラムアドレス信号に基づき、カラムスイッチ選択信号をカラムスイッチＣＳＷに対して出力する回路であり、各カラムスイッチは、このカラムスイッチ選択信号に基づきメモリアレイ０〜メモリアレイ３各々において、ビット線とローカルＩＯ線を接続する。
Ｘ制御回路１２は、ＸデコーダＸＤＥＣ１２ａ、ＴＳＷＥ生成回路１２ｂ及びＬＭＩＯＳＷ生成回路１２ｃ０〜１２ｃ３（第１の制御回路）を含んで構成される。このうち、ＸデコーダＸＤＥＣ１２ａは、Ｘタイミング生成回路１１が出力するロウアドレス信号に基づき、ワード線を択一的に選択する回路である。また、ＴＳＷＥ生成回路１２ｂは、スイッチＭＬＳＷ０〜ＭＬＳＷ３に対して導通制御信号を出力する回路であり、各スイッチはこの導通制御信号に基づきローカルＩＯ線ＬＩＯとメインＩＯ線ＭＩＯとの接続を行う（詳細後述）。
また、ＹＤＥＣ１３ａは、Ｙタイミング生成回路１３が出力するカラムアドレス信号に基づき、カラムスイッチ選択信号をカラムスイッチＣＳＷに対して出力する回路であり、各カラムスイッチは、このカラムスイッチ選択信号に基づきメモリアレイ０〜メモリアレイ３各々において、ビット線とローカルＩＯ線を接続する。
メモリアレイ０〜３、リードライトアンプ群１５ａ及び入出力インターフェース１６は、データ転送用バス１０１、データバスＲＷＢＳＴ、及びメインＩＯ線ＭＩＯを介して接続される。
リードライトアンプ群１５ａは、複数のリードライトアンプＲＷＡＭＰを備え、読み出し動作において、メインＩＯ線を介してセルアレイから入力されるデータを増幅して、データバスＲＷＢＳＴを介して入出力インターフェース１６に対して出力する。また、リードライトアンプ群１５ａは、書き込み動作において、データバスＲＷＢＳＴを介して入出力インターフェース１６から入力されるデータに基づいて、メインＩＯ線ＭＩＯを駆動し、セルアレイにおけるスイッチＭＬＳＷ、ローカルＩＯ線ＬＩＯ、及びビット線ＢＬを介して選択されたメモリセルへデータを書きこむ。
データ制御回路１４は、リードライトアンプ群１５ａの読み出し動作、及び書き込み動作を制御する制御信号（詳細後述）をリードライトアンプ群１５ａに対して出力する。
リードライトアンプ群１５ａは、複数のリードライトアンプＲＷＡＭＰを備え、読み出し動作において、メインＩＯ線を介してセルアレイから入力されるデータを増幅して、データバスＲＷＢＳＴを介して入出力インターフェース１６に対して出力する。また、リードライトアンプ群１５ａは、書き込み動作において、データバスＲＷＢＳＴを介して入出力インターフェース１６から入力されるデータに基づいて、メインＩＯ線ＭＩＯを駆動し、セルアレイにおけるスイッチＭＬＳＷ、ローカルＩＯ線ＬＩＯ、及びビット線ＢＬを介して選択されたメモリセルへデータを書きこむ。
データ制御回路１４は、リードライトアンプ群１５ａの読み出し動作、及び書き込み動作を制御する制御信号（詳細後述）をリードライトアンプ群１５ａに対して出力する。
入出力インターフェース１６は、外部端子へのデータＤＱの出力と、外部端子からのデータＤＱの入力を行う回路である。
ＤＬＬ回路１９は、外部のクロック信号ＣＫ，／ＣＫを遅延させて、入出力インターフェース１６の動作タイミングを定める内部クロック信号を生成する回路である。
本実施形態において、半導体装置１０は、データＤＱを取り込む入出力端子を複数備える。入出力インターフェース１６は、書き込み動作において、データ転送用バス１０１を介して外部端子から入力されるデータＤＱ（ライトデータ）を、ＤＬＬ回路１９から入力される内部クロックに同期させて、リードライトアンプ群１５ａに対してデータバスＲＷＢＳＴを介して出力する。
また、入出力インターフェース１６は、読み出し動作において、リードライトアンプ群１５ａからデータバスＲＷＢＳＴを介して入力されるデータを、ＤＬＬ回路１９から入力される内部クロックに同期させて、データ転送用バス１０１を介して外部端子からデータＤＱ（リードデータ）を出力する。
ＤＬＬ回路１９は、外部のクロック信号ＣＫ，／ＣＫを遅延させて、入出力インターフェース１６の動作タイミングを定める内部クロック信号を生成する回路である。
本実施形態において、半導体装置１０は、データＤＱを取り込む入出力端子を複数備える。入出力インターフェース１６は、書き込み動作において、データ転送用バス１０１を介して外部端子から入力されるデータＤＱ（ライトデータ）を、ＤＬＬ回路１９から入力される内部クロックに同期させて、リードライトアンプ群１５ａに対してデータバスＲＷＢＳＴを介して出力する。
また、入出力インターフェース１６は、読み出し動作において、リードライトアンプ群１５ａからデータバスＲＷＢＳＴを介して入力されるデータを、ＤＬＬ回路１９から入力される内部クロックに同期させて、データ転送用バス１０１を介して外部端子からデータＤＱ（リードデータ）を出力する。
続いて、本実施形態の特徴部分であるメモリセルから入出力インターフェース１６までのデータ転送経路について、図４を用いて詳述する。
図４は、メモリアレイにおけるメモリセルが、ビット線、センスアンプＳＡ、カラムスイッチＣＳＷ、ローカルＩＯ線ＬＩＯ、スイッチＭＬＳＷ、メインＩＯ線ＭＩＯ、リードライトアンプ群１５ａ、及びデータバスＲＷＢＳＴを介して入出力インターフェース１６へ接続されていることを示している。
図４は、メモリアレイにおけるメモリセルが、ビット線、センスアンプＳＡ、カラムスイッチＣＳＷ、ローカルＩＯ線ＬＩＯ、スイッチＭＬＳＷ、メインＩＯ線ＭＩＯ、リードライトアンプ群１５ａ、及びデータバスＲＷＢＳＴを介して入出力インターフェース１６へ接続されていることを示している。
図４に示すメモリアレイ０〜メモリアレイ３は、複数のワード線、複数のビット線及びそれらの交点に設けられたメモリセルより構成される同一容量のセルアレイである。例えば、セルアレイ０は、ロウアドレスＸ０〜Ｘ７の８ビットの論理レベルの組み合わせ、及びロウアドレスＸ８〜Ｘ９の２ビットの論理レベルの組み合わせが（Ｘ８、Ｘ９）＝（０、０）である組み合わせにより選択される２５６本のワード線を備えている。また、セルアレイは０、カラムアドレスＹ１〜Ｙ８の８ビットの論理レベルの組み合わせにより、４本が同時にそれぞれ４本のローカルＩＯ線ＬＩＯへと接続される合計１０２４組のビット線対を備えている。そして、セルアレイ０は、これらのワード線とビット線対のいずれか一方のビット線との交点に設けられた合計２５６ｋビットのメモリセルを備えている。
同様に、メモリアレイ１〜メモリアレイ３も２５６ｋビットのメモリセルから構成される。しかし、メモリアレイ１におけるワード線は、ロウアドレスＸ８〜Ｘ９の２ビットの論理レベルの組み合わせが（Ｘ８、Ｘ９）＝（１、０）のときに、ロウアドレスＸ０〜Ｘ７の８ビットの論理レベルの組み合わせにより選択される。また、メモリアレイ２におけるワード線は、ロウアドレスＸ８〜Ｘ９の２ビットの論理レベルの組み合わせが（Ｘ８、Ｘ９）＝（０、１）のときに、ロウアドレスＸ０〜Ｘ７の８ビットの論理レベルの組み合わせにより選択される。また、メモリアレイ３におけるワード線は、ロウアドレスＸ８〜Ｘ９の２ビットの論理レベルの組み合わせが（Ｘ８、Ｘ９）＝（１、１）のときに、ロウアドレスＸ０〜Ｘ７の８ビットの論理レベルの組み合わせにより選択される。
同様に、メモリアレイ１〜メモリアレイ３も２５６ｋビットのメモリセルから構成される。しかし、メモリアレイ１におけるワード線は、ロウアドレスＸ８〜Ｘ９の２ビットの論理レベルの組み合わせが（Ｘ８、Ｘ９）＝（１、０）のときに、ロウアドレスＸ０〜Ｘ７の８ビットの論理レベルの組み合わせにより選択される。また、メモリアレイ２におけるワード線は、ロウアドレスＸ８〜Ｘ９の２ビットの論理レベルの組み合わせが（Ｘ８、Ｘ９）＝（０、１）のときに、ロウアドレスＸ０〜Ｘ７の８ビットの論理レベルの組み合わせにより選択される。また、メモリアレイ３におけるワード線は、ロウアドレスＸ８〜Ｘ９の２ビットの論理レベルの組み合わせが（Ｘ８、Ｘ９）＝（１、１）のときに、ロウアドレスＸ０〜Ｘ７の８ビットの論理レベルの組み合わせにより選択される。
セルアレイ０において、２５６本のワード線のうち１本のワード線の選択を行なうのが図４に示すＸデコーダＸＤＥＣ１２ａ０であり、セルアレイ１〜セルアレイ３においても同様にＸデコーダＸＤＥＣ１２ａ１〜ＸデコーダＸＤＥＣ１２ａ３（不図示）がワード線の選択を行なう。
通常動作モードにおいては、図３に示すＸタイミング生成回路１１が、ロウアドレスＸ０Ｔ〜Ｘ９Ｔ、及びこれらの反転信号であるロウアドレスＸ０Ｂ〜Ｘ９Ｂを、ＸデコーダＸＤＥＣ１２ａ０〜ＸデコーダＸＤＥＣ１２ａ３に出力する。これにより、セルアレイ０〜セルアレイ３におけるＸデコーダのうちの一台のＸデコーダが一本のワード線を選択する。
一方、テスト動作モードにおいては、Ｘタイミング生成回路１１は、ロウアドレスＸ９Ｔ、及びこの反転信号であるロウアドレスＸ９Ｂの論理レベルをいずれもＨレベルにする。これにより、セルアレイ０〜セルアレイ３におけるＸデコーダのうち、セルアレイ０及びセルアレイ２、または、セルアレイ１及びセルアレイ３のいずれか一方の組において、２台のＸデコーダがそれぞれ一本のワード線を選択する。つまり、４つのセルアレイのうち２つのセルアレイにおいて、それぞれ一本のワード線が選択される。
通常動作モードにおいては、図３に示すＸタイミング生成回路１１が、ロウアドレスＸ０Ｔ〜Ｘ９Ｔ、及びこれらの反転信号であるロウアドレスＸ０Ｂ〜Ｘ９Ｂを、ＸデコーダＸＤＥＣ１２ａ０〜ＸデコーダＸＤＥＣ１２ａ３に出力する。これにより、セルアレイ０〜セルアレイ３におけるＸデコーダのうちの一台のＸデコーダが一本のワード線を選択する。
一方、テスト動作モードにおいては、Ｘタイミング生成回路１１は、ロウアドレスＸ９Ｔ、及びこの反転信号であるロウアドレスＸ９Ｂの論理レベルをいずれもＨレベルにする。これにより、セルアレイ０〜セルアレイ３におけるＸデコーダのうち、セルアレイ０及びセルアレイ２、または、セルアレイ１及びセルアレイ３のいずれか一方の組において、２台のＸデコーダがそれぞれ一本のワード線を選択する。つまり、４つのセルアレイのうち２つのセルアレイにおいて、それぞれ一本のワード線が選択される。
このように、Ｘタイミング生成回路１１は、通常動作モード、テスト動作モードにおいて、ＸデコーダＸＤＥＣのワード線選択動作を制御するが、ワード線選択動作の所定期間経過後（メモリセルからのデータがビット線に十分読み出された後）、ワード線選択を実行するＸデコーダがあるセルアレイのセンスアンプＳＡを全て活性化する。これにより、活性化されたセンスアンプＳＡは、ビット線対の間に生じた差電位を増幅し、ビット線対を構成するビット線に接続されるメモリセルが記憶するデータを、ＨレベルまたはＬレベルへと駆動する。
カラムスイッチ選択信号線ＣＳＬｊを駆動し、カラムスイッチＣＳＷを導通するのが、図４に示すＹデコーダ１３ａである。図３に示すＹタイミング生成回路１３が、カラムアドレスＹ１Ｔ〜Ｙ８Ｔ、及びこれらの反転信号であるカラムアドレスＹ１Ｂ〜Ｙ８Ｂを、Ｙデコーダ１３ａに出力する。これにより、Ｙデコーダ１３ａは、セルアレイ０〜セルアレイ３各々における４個のカラムスイッチＣＳＷを導通させる。各セルアレイにおいて導通される４個のカラムスイッチＣＳＷは、それぞれビット線対とローカルＩＯ線対とを接続する。
例えば、セルアレイ０においては、図４に示すように、ビット線対（Ｄ０１、ＤＢ０１）がローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）と、ビット線対（Ｄ０２、ＤＢ０２）がローカルＩＯ線対（ＬＩＯＴ００１、ＬＩＯＮ００１）と、ビット線対（Ｄ０３、ＤＢ０３）がローカルＩＯ線対（ＬＩＯＴ０１０、ＬＩＯＮ０１０）と、ビット線対（Ｄ０３、ＤＢ０３）がローカルＩＯ線対（ＬＩＯＴ０１１、ＬＩＯＮ０１１）と、それぞれ接続される。他のセルアレイ１〜セルアレイ３においても、４組のカラムスイッチにより、４組のビット線対がそれぞれ４組のローカルＩＯ線対と接続される。
例えば、セルアレイ０においては、図４に示すように、ビット線対（Ｄ０１、ＤＢ０１）がローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）と、ビット線対（Ｄ０２、ＤＢ０２）がローカルＩＯ線対（ＬＩＯＴ００１、ＬＩＯＮ００１）と、ビット線対（Ｄ０３、ＤＢ０３）がローカルＩＯ線対（ＬＩＯＴ０１０、ＬＩＯＮ０１０）と、ビット線対（Ｄ０３、ＤＢ０３）がローカルＩＯ線対（ＬＩＯＴ０１１、ＬＩＯＮ０１１）と、それぞれ接続される。他のセルアレイ１〜セルアレイ３においても、４組のカラムスイッチにより、４組のビット線対がそれぞれ４組のローカルＩＯ線対と接続される。
セルアレイ０〜セルアレイ３に設けられたスイッチＭＬＳＷ０（図４に示す４個のスイッチＭＬＳＷ０１〜ＭＬＳＷ０４から構成される）〜スイッチＭＬＳＷ３は、それぞれローカルＩＯ線対とメインＩＯ線対とを接続するスイッチである。
これらのスイッチの開閉は、図４に示すＴＳＷＥ生成回路１２ｂと、各セルアレイに設けられたＬＭＩＯＳＷ生成回路１２ｃ０〜ＬＭＩＯＳＷ生成回路１２ｃ３（これらを総称して第１の制御回路という）により制御される。ＬＭＩＯＳＷ生成回路１２ｃ０〜ＬＭＩＯＳＷ生成回路１２ｃ３は全て同一の回路構成であり、３入力１出力のナンド回路とインバータ回路により構成される。ＬＭＩＯＳＷ生成回路１２ｃ０は、図４に示すように、ナンド回路３７、インバータ回路３８から構成される。ナンド回路３７は、ロウアドレス信号Ｘ８Ｂ、Ｘ９Ｂ、及び制御信号ＴＳＷＥ０が入力される。インバータ回路３８は、入力がナンド回路３７の出力に接続され、スイッチ制御信号ＬＭＩＯＳＷ０を出力する。
これらのスイッチの開閉は、図４に示すＴＳＷＥ生成回路１２ｂと、各セルアレイに設けられたＬＭＩＯＳＷ生成回路１２ｃ０〜ＬＭＩＯＳＷ生成回路１２ｃ３（これらを総称して第１の制御回路という）により制御される。ＬＭＩＯＳＷ生成回路１２ｃ０〜ＬＭＩＯＳＷ生成回路１２ｃ３は全て同一の回路構成であり、３入力１出力のナンド回路とインバータ回路により構成される。ＬＭＩＯＳＷ生成回路１２ｃ０は、図４に示すように、ナンド回路３７、インバータ回路３８から構成される。ナンド回路３７は、ロウアドレス信号Ｘ８Ｂ、Ｘ９Ｂ、及び制御信号ＴＳＷＥ０が入力される。インバータ回路３８は、入力がナンド回路３７の出力に接続され、スイッチ制御信号ＬＭＩＯＳＷ０を出力する。
通常動作モードでは、ＴＳＷＥ生成回路１２ｂが出力する制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１はいずれもＨレベルであり、ＬＭＩＯＳＷ生成回路１２ｃ０〜ＬＭＩＯＳＷ生成回路１２ｃ３のうち一つのＬＭＩＯＳＷ生成回路が，Ｘタイミング生成回路１１が出力するロウアドレスＸ８、及びロウアドレスＸ９の論理レベルにより、活性レベル（Ｈレベル）のスイッチ制御信号ＬＭＩＯＳＷを、スイッチＭＬＳＷに出力する。これにより、スイッチＭＬＳＷはローカルＩＯ線対とメインＩＯ線対とを接続する。
一方、テスト動作モードの読み出し動作では、ＴＳＷＥ生成回路１２ｂは、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１を、制御信号ＴＳＷＥ１、制御信号ＴＳＷＥ０の順番に、ワンショットでＬレベルへ遷移させる。これにより、ロウアドレスＸ８の論理レベルが同じ２つのセルアレイ（セルアレイ０とセルアレイ２、或いはセルアレイ１とセルアレイ３）のうち、制御信号ＴＳＷＥ０が入力されるＬＭＩＯＳＷ生成回路が、制御信号ＴＳＷＥ１が入力されるＬＭＩＯＳＷ生成回路より先に、Ｈレベルのスイッチ制御信号ＬＭＩＯＳＷを、スイッチＭＬＳＷに出力する。また、制御信号ＴＳＷＥ１が入力されるＬＭＩＯＳＷ生成回路がＨレベルのスイッチ制御信号ＬＭＩＯＳＷを、スイッチＭＬＳＷに出力するとき、制御信号ＴＳＷＥ０が入力されるＬＭＩＯＳＷ生成回路は、スイッチ制御信号ＬＭＩＯＳＷをＬレベル（非活性レベル）に変化させる。
これにより、テスト動作モードの読み出し動作では、２つの活性化されたセルアレイのローカルＩＯ線対とメインＩＯ線対との接続が時系列に行われ、２つの活性化されたセルアレイのローカルＩＯ線対同士が、共有するメインＩＯ線対を介して接続されることはない。つまり、２つの活性化されたセルアレイにおいて選択されたメモリセルのデータがメインＩＯ線対で衝突することはない。
これにより、テスト動作モードの読み出し動作では、２つの活性化されたセルアレイのローカルＩＯ線対とメインＩＯ線対との接続が時系列に行われ、２つの活性化されたセルアレイのローカルＩＯ線対同士が、共有するメインＩＯ線対を介して接続されることはない。つまり、２つの活性化されたセルアレイにおいて選択されたメモリセルのデータがメインＩＯ線対で衝突することはない。
また、テスト動作モードの書き込み動作では、ＴＳＷＥ生成回路１２ｂが出力する制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１はいずれもＨレベルであり、通常動作モードと同じく、活性化されたセルアレイのローカルＩＯ線対とメインＩＯ線対とが接続される。つまり、この場合活性化されたセルアレイは２アレイであるので、２つの活性化されたセルアレイのローカルＩＯ線対同士が、共有するメインＩＯ線対を介して接続される。リードライトアンプＲＷＡＭＰは、２つの活性化されたセルアレイの選択されたメモリセル（ロウアドレスＸ９のみロウアドレスが異なるメモリセル）へ同一データを書き込みこととなる。なお、ＴＳＷＥ生成回路１２ｂの構成及び動作の詳細については後述する。
セルアレイ０においては、図４に示すように、ローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）がスイッチＭＬＳＷ０１によりメインＩＯ線対（ＭＩＯＴ００、ＭＩＯＮ００）と、ローカルＩＯ線対（ＬＩＯＴ００１、ＬＩＯＮ００１）がスイッチＭＬＳＷ０２によりメインＩＯ線対（ＭＩＯＴ０１、ＭＩＯＮ０１）と、ローカルＩＯ線対（ＬＩＯＴ０１０、ＬＩＯＮ０１０）がスイッチＭＬＳＷ０３によりメインＩＯ線対（ＭＩＯＴ１０、ＭＩＯＮ１０）と、ローカルＩＯ線対（ＬＩＯＴ０１１、ＬＩＯＮ０１１）がスイッチＭＬＳＷ０４によりメインＩＯ線対（ＭＩＯＴ１１、ＭＩＯＮ１１）と、それぞれ接続される。他のセルアレイ１〜セルアレイ３においても、４組のスイッチＭＬＳＷにより、４組のローカルＩＯ線対がそれぞれ４組のメインＩＯ線対（セルアレイ０と同じメインＩＯ線対）と接続される。つまり、本実施形態において、各メインＩＯ線対は、セルアレイ０〜セルアレイ３により共通に設けられている。なお、スイッチＭＬＳＷの構成については後述する。
セルアレイ０においては、図４に示すように、ローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）がスイッチＭＬＳＷ０１によりメインＩＯ線対（ＭＩＯＴ００、ＭＩＯＮ００）と、ローカルＩＯ線対（ＬＩＯＴ００１、ＬＩＯＮ００１）がスイッチＭＬＳＷ０２によりメインＩＯ線対（ＭＩＯＴ０１、ＭＩＯＮ０１）と、ローカルＩＯ線対（ＬＩＯＴ０１０、ＬＩＯＮ０１０）がスイッチＭＬＳＷ０３によりメインＩＯ線対（ＭＩＯＴ１０、ＭＩＯＮ１０）と、ローカルＩＯ線対（ＬＩＯＴ０１１、ＬＩＯＮ０１１）がスイッチＭＬＳＷ０４によりメインＩＯ線対（ＭＩＯＴ１１、ＭＩＯＮ１１）と、それぞれ接続される。他のセルアレイ１〜セルアレイ３においても、４組のスイッチＭＬＳＷにより、４組のローカルＩＯ線対がそれぞれ４組のメインＩＯ線対（セルアレイ０と同じメインＩＯ線対）と接続される。つまり、本実施形態において、各メインＩＯ線対は、セルアレイ０〜セルアレイ３により共通に設けられている。なお、スイッチＭＬＳＷの構成については後述する。
リードライトアンプ群１５ａは、これら４組のメインＩＯ線対各々に対応した４台のリードライトアンプＲＷＡＭＰ（ＲＷＡＭＰ００、ＲＷＡＭＰ０１、ＲＷＡＭＰ１０、ＲＷＡＭＰ１１）により構成される。
各リードライトアンプＲＷＡＭＰを駆動し、リードライトアンプＲＷＡＭＰの読み出し動作、書き込み動作における制御を行なうが、図３に示すデータ制御回路１４（第３の制御回路）である。
データ制御回路１４は、カラムアドレスＹ９の論理レベルに基づいて、データイネーブル信号ＤＡＥ、プリチャージ信号ＰＭＩＯＢ、及びライトイネーブル信号ＷＡＥを、これら各リードライトアンプＲＷＡＭＰに出力し、リードライトアンプＲＷＡＭＰの読み出し動作、書き込み動作における制御を行なう。
各リードライトアンプＲＷＡＭＰを駆動し、リードライトアンプＲＷＡＭＰの読み出し動作、書き込み動作における制御を行なうが、図３に示すデータ制御回路１４（第３の制御回路）である。
データ制御回路１４は、カラムアドレスＹ９の論理レベルに基づいて、データイネーブル信号ＤＡＥ、プリチャージ信号ＰＭＩＯＢ、及びライトイネーブル信号ＷＡＥを、これら各リードライトアンプＲＷＡＭＰに出力し、リードライトアンプＲＷＡＭＰの読み出し動作、書き込み動作における制御を行なう。
通常動作モードでは、カラムアドレス信号Ｙ９Ｔ、カラムアドレス信号Ｙ９Ｂのいずれか一方がＨレベルであり、データ制御回路１４は、読み出し動作において、データイネーブル信号ＤＡＥを活性レベル（Ｈレベル）に変化させて、リードライトアンプＲＷＡＭＰの読み出し動作の制御を行なう。リードライトアンプ群１５ａにおける４台のリードライトアンプＲＷＡＭＰのうち、２台のリードライトアンプＲＷＡＭＰがメインＩＯ線対の差電位を増幅し、増幅結果をデータバスＲＷＢＳＴへ出力する。
また、データ制御回路１４は、書き込み動作において、ライトイネーブル信号ＷＡＥを活性レベル（Ｈレベル）に変化させて、リードライトアンプＲＷＡＭＰの書き込み動作の制御を行なう。リードライトアンプ群１５ａにおける４台のリードライトアンプＲＷＡＭＰのうち、２台のリードライトアンプＲＷＡＭＰがデータバスＲＷＢＳＴの論理レベルに基づき、メインＩＯ線対を駆動する。
また、データ制御回路１４は、書き込み動作において、ライトイネーブル信号ＷＡＥを活性レベル（Ｈレベル）に変化させて、リードライトアンプＲＷＡＭＰの書き込み動作の制御を行なう。リードライトアンプ群１５ａにおける４台のリードライトアンプＲＷＡＭＰのうち、２台のリードライトアンプＲＷＡＭＰがデータバスＲＷＢＳＴの論理レベルに基づき、メインＩＯ線対を駆動する。
一方、テスト動作モードでは、カラムアドレス信号Ｙ９Ｔ、カラムアドレス信号Ｙ９ＢのいずれもＨレベルであり、データ制御回路１４は、読み出し動作において、データイネーブル信号ＤＡＥを活性レベル（Ｈレベル）に変化させて、リードライトアンプＲＷＡＭＰの読み出し動作の制御を行なう。リードライトアンプ群１５ａにおける４台のリードライトアンプＲＷＡＭＰ各々が、時系列にメインＩＯ線対の差電位を増幅し、増幅結果をデータバスＲＷＢＳＴへ出力する。
また、データ制御回路１４は、書き込み動作において、ライトイネーブル信号ＷＡＥを活性レベル（Ｈレベル）に変化させて、リードライトアンプＲＷＡＭＰの書き込み動作の制御を行なう。リードライトアンプ群１５ａにおける４台のリードライトアンプＲＷＡＭＰ各々が、データバスＲＷＢＳＴの論理レベルに基づき、メインＩＯ線対を同時に駆動する。
なお、リードライトアンプＲＷＡＭＰの構成については後述する。
また、データ制御回路１４は、書き込み動作において、ライトイネーブル信号ＷＡＥを活性レベル（Ｈレベル）に変化させて、リードライトアンプＲＷＡＭＰの書き込み動作の制御を行なう。リードライトアンプ群１５ａにおける４台のリードライトアンプＲＷＡＭＰ各々が、データバスＲＷＢＳＴの論理レベルに基づき、メインＩＯ線対を同時に駆動する。
なお、リードライトアンプＲＷＡＭＰの構成については後述する。
図４に示すように、４台のリードライトアンプＲＷＡＭＰ各々と入出力インターフェース１６との間は、それぞれデータバスＲＷＢＳＴにより接続される。
具体的には、データバスＲＷＢＳＴ００がリードライトアンプＲＷＡＭＰ００と入出力インターフェース１６とを接続し、データバスＲＷＢＳＴ０１がリードライトアンプＲＷＡＭＰ０１と入出力インターフェース１６とを接続し、データバスＲＷＢＳＴ１０がリードライトアンプＲＷＡＭＰ１０と入出力インターフェース１６とを接続し、データバスＲＷＢＳＴ１１がリードライトアンプＲＷＡＭＰ１１と入出力インターフェース１６とを接続する。
これら４本のデータバスＲＷＢＳＴには、それぞれインバータ回路で構成されるフリップフロップ３１が接続されており、フローティング電位になることが防止される。つまり、フリップフロップ３１により、４本のデータバスＲＷＢＳＴは、読み出し動作及び書き込み動作において、それぞれリードライトアンプＲＷＡＭＰ及び入出力インターフェース１６の出力によりＨレベルまたはＬレベルのいずれか一方に固定される。
具体的には、データバスＲＷＢＳＴ００がリードライトアンプＲＷＡＭＰ００と入出力インターフェース１６とを接続し、データバスＲＷＢＳＴ０１がリードライトアンプＲＷＡＭＰ０１と入出力インターフェース１６とを接続し、データバスＲＷＢＳＴ１０がリードライトアンプＲＷＡＭＰ１０と入出力インターフェース１６とを接続し、データバスＲＷＢＳＴ１１がリードライトアンプＲＷＡＭＰ１１と入出力インターフェース１６とを接続する。
これら４本のデータバスＲＷＢＳＴには、それぞれインバータ回路で構成されるフリップフロップ３１が接続されており、フローティング電位になることが防止される。つまり、フリップフロップ３１により、４本のデータバスＲＷＢＳＴは、読み出し動作及び書き込み動作において、それぞれリードライトアンプＲＷＡＭＰ及び入出力インターフェース１６の出力によりＨレベルまたはＬレベルのいずれか一方に固定される。
入出力インターフェース１６は、ＥＸＯＲ（排他的論理和回路３２、排他的論理和回路３３）及びデータ入出力回路３４より構成され、データ入出力端子ＤＱｉとデータバスＲＷＢＳＴとの間でデータのやり取りを行なう。
入出力インターフェース１６は、通常動作モードの読み出し動作においては、テスト信号ＴＰＡＲＡがＬレベルであり、４本のデータバスＲＷＢＳＴのうちリードライトアンプＲＷＡＭＰにより活性化された２本のＲＷＢＳＴの論理レベルに基づいて、データ入出力端子ＤＱｉから読み出しデータ（リードデータ）をシリアルに出力する。
具体的には、カラムスイッチ選択信号線ＣＳＬがＹデコーダ１３ａによりＨレベルに駆動され、かつ、カラムアドレスＹ９ＴがＬレベルのとき、リードライトアンプＲＷＡＭＰ００及びＲＷＡＭＰ０１が活性化され、データバスＲＷＢＳＴ００及びデータバスＲＷＢＳＴ０１が、図４に示すメモリセルＭＣ０１、メモリセルＭＣ０２が記憶するデータに応じて駆動される。入出力インターフェース１６は、この順番に、つまりカラムアドレスＹ０の論理レベルがＬ（Ｙ０Ｔ＝Ｌレベル）のメモリセルのデータを先に、カラムアドレスＹ０の論理レベルがＨ（Ｙ０Ｂ＝Ｌレベル）のメモリセルのデータを後に、それぞれ外部クロックの立ち上がり、立下りに応じて入出力端子ＤＱｉへ出力する。
入出力インターフェース１６は、通常動作モードの読み出し動作においては、テスト信号ＴＰＡＲＡがＬレベルであり、４本のデータバスＲＷＢＳＴのうちリードライトアンプＲＷＡＭＰにより活性化された２本のＲＷＢＳＴの論理レベルに基づいて、データ入出力端子ＤＱｉから読み出しデータ（リードデータ）をシリアルに出力する。
具体的には、カラムスイッチ選択信号線ＣＳＬがＹデコーダ１３ａによりＨレベルに駆動され、かつ、カラムアドレスＹ９ＴがＬレベルのとき、リードライトアンプＲＷＡＭＰ００及びＲＷＡＭＰ０１が活性化され、データバスＲＷＢＳＴ００及びデータバスＲＷＢＳＴ０１が、図４に示すメモリセルＭＣ０１、メモリセルＭＣ０２が記憶するデータに応じて駆動される。入出力インターフェース１６は、この順番に、つまりカラムアドレスＹ０の論理レベルがＬ（Ｙ０Ｔ＝Ｌレベル）のメモリセルのデータを先に、カラムアドレスＹ０の論理レベルがＨ（Ｙ０Ｂ＝Ｌレベル）のメモリセルのデータを後に、それぞれ外部クロックの立ち上がり、立下りに応じて入出力端子ＤＱｉへ出力する。
また、入出力インターフェース１６は、通常動作モードの書き込み動作においては、テスト信号ＴＰＡＲＡがＬレベルであり、データ入出力端子ＤＱｉからシリアルに入力される書き込みデータ（ライトデータ）に基づいて、４本のデータバスＲＷＢＳＴを駆動する。
具体的には、外部クロックの立ち上がり、立下りに応じて入力されるライトデータのうち先に入力されるデータに基づいて、データバスＲＷＢＳＴ００及びＲＷＢＳＴ１０を駆動し、後に入力されるデータに基づいて、データバスＲＷＢＳＴ０１及びＲＷＢＳＴ１１を駆動する。
カラムアドレスＹ９ＴがＬレベルのとき、リードライトアンプＲＷＡＭＰ００及びＲＷＡＭＰ０１が活性化され、リードライトアンプＲＷＡＭＰ００及びＲＷＡＭＰ０１が活性化され、メモリセルＭＣ０１、メモリセルＭＣ０２にデータが書き込まれる。
具体的には、外部クロックの立ち上がり、立下りに応じて入力されるライトデータのうち先に入力されるデータに基づいて、データバスＲＷＢＳＴ００及びＲＷＢＳＴ１０を駆動し、後に入力されるデータに基づいて、データバスＲＷＢＳＴ０１及びＲＷＢＳＴ１１を駆動する。
カラムアドレスＹ９ＴがＬレベルのとき、リードライトアンプＲＷＡＭＰ００及びＲＷＡＭＰ０１が活性化され、リードライトアンプＲＷＡＭＰ００及びＲＷＡＭＰ０１が活性化され、メモリセルＭＣ０１、メモリセルＭＣ０２にデータが書き込まれる。
一方、入出力インターフェース１６は、テスト動作モードの読み出し動作においては、テスト信号ＴＰＡＲＡがＨレベルであり、４本のデータバスＲＷＢＳＴのうちリードライトアンプＲＷＡＭＰにより活性化された４本のＲＷＢＳＴの論理レベルに基づいて、データ入出力端子ＤＱｉから読み出しデータ（リードデータ）をシリアルに出力する。
具体的には、カラムスイッチ選択信号線ＣＳＬがＹデコーダ１３ａによりＨレベルに駆動され、かつ、カラムアドレスＹ９Ｔ、及びＹ９ＢがＨレベルとなり、４台のリードライトアンプＲＷＡＭＰが活性化され、４本のデータバスＲＷＢＳＴが、図４に示すメモリセルＭＣ０１〜メモリセルＭＣ０４が記憶するデータに応じて駆動される。入出力インターフェース１６におけるＥＸＯＲ（排他的論理和回路３２）は、データバスＲＷＢＳＴ００とデータバスＲＷＢＳＴ１０との排他的論理和を演算し、この演算結果（ＴＲＳＵＬＴ０）をデータ入出力回路３４に対して出力する。データ入出力回路３４は、外部クロックの立ち上がりに応じて入出力端子ＤＱｉへ、演算結果ＴＲＳＵＬＴ０を出力する。入出力インターフェース１６におけるＥＸＯＲ（排他的論理和回路３３）は、データバスＲＷＢＳＴ０１とデータバスＲＷＢＳＴ１１との排他的論理和を演算し、この演算結果（ＴＲＳＵＬＴ１）をデータ入出力回路３４に対して出力する。データ入出力回路３４は、外部クロックの立ち下がりに応じて入出力端子ＤＱｉへ出力する。つまり、入出力インターフェース１６は、セルアレイ０における４個のメモリセルのデータを、２ビットに縮約して、この２ビットのリードデータを外部クロックの立ち上がり及び立下りに応じて入出力端子ＤＱｉから出力する。
この間、リードライトアンプＲＷＡＭＰはいったん非活性化され、セルアレイ２における４個のメモリセル（メモリセルＭＣ０１〜ＭＣ０４と、ワード線の位置を示すロウアドレスＸ９の１ビット違いのメモリセル）からスイッチＭＬＳＷ２を介して入力されるデータを増幅し、４本のデータバスを駆動する。入出力インターフェース１６は、セルアレイ２における４個のメモリセルのデータを、２ビットに縮約して、この２ビットのリードデータを、次の外部クロックの立ち上がり及び立下りに応じて入出力端子ＤＱｉから出力する。つまり、入出力インターフェース１６は、テスト動作モードの読み出し動作においては、活性化された２つのメモリアレイにおけるそれぞれ４個、合計８個のメモリセルのデータを、４ビットに縮約して、縮約した４ビットのデータを、外部クロックの２回の立ち上がり及び立ち下がりに応じて、データ入出力端子ＤＱｉから出力する。
具体的には、カラムスイッチ選択信号線ＣＳＬがＹデコーダ１３ａによりＨレベルに駆動され、かつ、カラムアドレスＹ９Ｔ、及びＹ９ＢがＨレベルとなり、４台のリードライトアンプＲＷＡＭＰが活性化され、４本のデータバスＲＷＢＳＴが、図４に示すメモリセルＭＣ０１〜メモリセルＭＣ０４が記憶するデータに応じて駆動される。入出力インターフェース１６におけるＥＸＯＲ（排他的論理和回路３２）は、データバスＲＷＢＳＴ００とデータバスＲＷＢＳＴ１０との排他的論理和を演算し、この演算結果（ＴＲＳＵＬＴ０）をデータ入出力回路３４に対して出力する。データ入出力回路３４は、外部クロックの立ち上がりに応じて入出力端子ＤＱｉへ、演算結果ＴＲＳＵＬＴ０を出力する。入出力インターフェース１６におけるＥＸＯＲ（排他的論理和回路３３）は、データバスＲＷＢＳＴ０１とデータバスＲＷＢＳＴ１１との排他的論理和を演算し、この演算結果（ＴＲＳＵＬＴ１）をデータ入出力回路３４に対して出力する。データ入出力回路３４は、外部クロックの立ち下がりに応じて入出力端子ＤＱｉへ出力する。つまり、入出力インターフェース１６は、セルアレイ０における４個のメモリセルのデータを、２ビットに縮約して、この２ビットのリードデータを外部クロックの立ち上がり及び立下りに応じて入出力端子ＤＱｉから出力する。
この間、リードライトアンプＲＷＡＭＰはいったん非活性化され、セルアレイ２における４個のメモリセル（メモリセルＭＣ０１〜ＭＣ０４と、ワード線の位置を示すロウアドレスＸ９の１ビット違いのメモリセル）からスイッチＭＬＳＷ２を介して入力されるデータを増幅し、４本のデータバスを駆動する。入出力インターフェース１６は、セルアレイ２における４個のメモリセルのデータを、２ビットに縮約して、この２ビットのリードデータを、次の外部クロックの立ち上がり及び立下りに応じて入出力端子ＤＱｉから出力する。つまり、入出力インターフェース１６は、テスト動作モードの読み出し動作においては、活性化された２つのメモリアレイにおけるそれぞれ４個、合計８個のメモリセルのデータを、４ビットに縮約して、縮約した４ビットのデータを、外部クロックの２回の立ち上がり及び立ち下がりに応じて、データ入出力端子ＤＱｉから出力する。
また、入出力インターフェース１６は、テスト動作モードの書き込み動作においては、テスト信号ＴＰＡＲＡがＨレベルであり、データ入出力端子ＤＱｉからシリアルに入力される書き込みデータ（２ビットライトデータ）に基づいて、４本のデータバスＲＷＢＳＴを駆動する。
具体的には、外部クロックの立ち上がり、立下りに応じて入力されるライトデータのうち先に入力されるデータに基づいて、データバスＲＷＢＳＴ００及びＲＷＢＳＴ０１を駆動し、後に入力されるデータに基づいて、データバスＲＷＢＳＴ１０及びＲＷＢＳＴ１１を駆動する。
カラムアドレスＹ９Ｔ及びカラムアドレスＹ９ＢはともにＨレベルであるので、４台のリードライトアンプＲＷＡＭＰが活性化され、セルアレイ０に設けられたスイッチＭＬＳＷ０、セルアレイ２に設けられたスイッチＭＬＳＷ２を介して、セルアレイ０における４個のメモリセルＭＣ０１〜メモリセルＭＣ０４、及びセルアレイ２における４個のメモリセルにデータが書き込まれる。
つまり、入出力インターフェース１６は、テスト動作モードの書き込み動作においては、活性化された２つのメモリアレイにおけるそれぞれ４個、合計８個のメモリセルに、書き込むべき２ビットのライトデータに基づいて、４本のデータバスＲＷＢＳＴを駆動する。２ビットのライトデータのうち先の１ビットは、カラムアドレスＹ９の論理レベルがＬ（Ｙ０Ｂ＝Ｈレベル）のメモリセル（セルアレイ０におけるメモリセルＭＣ０１、ＭＣ０２、セルアレイ２における２個のメモリセル）に書き込まれる。また、２ビットのライトデータのうち後の１ビットは、カラムアドレスＹ９の論理レベルがＨ（Ｙ９Ｔ＝Ｌレベル）のメモリセル（セルアレイ０におけるメモリセルＭＣ０３、ＭＣ０４、セルアレイ２における２個のメモリセル）に書き込まれる。
具体的には、外部クロックの立ち上がり、立下りに応じて入力されるライトデータのうち先に入力されるデータに基づいて、データバスＲＷＢＳＴ００及びＲＷＢＳＴ０１を駆動し、後に入力されるデータに基づいて、データバスＲＷＢＳＴ１０及びＲＷＢＳＴ１１を駆動する。
カラムアドレスＹ９Ｔ及びカラムアドレスＹ９ＢはともにＨレベルであるので、４台のリードライトアンプＲＷＡＭＰが活性化され、セルアレイ０に設けられたスイッチＭＬＳＷ０、セルアレイ２に設けられたスイッチＭＬＳＷ２を介して、セルアレイ０における４個のメモリセルＭＣ０１〜メモリセルＭＣ０４、及びセルアレイ２における４個のメモリセルにデータが書き込まれる。
つまり、入出力インターフェース１６は、テスト動作モードの書き込み動作においては、活性化された２つのメモリアレイにおけるそれぞれ４個、合計８個のメモリセルに、書き込むべき２ビットのライトデータに基づいて、４本のデータバスＲＷＢＳＴを駆動する。２ビットのライトデータのうち先の１ビットは、カラムアドレスＹ９の論理レベルがＬ（Ｙ０Ｂ＝Ｈレベル）のメモリセル（セルアレイ０におけるメモリセルＭＣ０１、ＭＣ０２、セルアレイ２における２個のメモリセル）に書き込まれる。また、２ビットのライトデータのうち後の１ビットは、カラムアドレスＹ９の論理レベルがＨ（Ｙ９Ｔ＝Ｌレベル）のメモリセル（セルアレイ０におけるメモリセルＭＣ０３、ＭＣ０４、セルアレイ２における２個のメモリセル）に書き込まれる。
図５は、図４に示すスイッチＭＬＳＷ（スイッチ）の回路シンボル、及び回路構成を示した回路図である。
スイッチＭＬＳＷは、ＮＭＯＳトランジスタ４１Ｎ〜４４Ｎ、及びインバータ回路４５を含んで構成される。
このスイッチＭＬＳＷは、セルアレイ０〜セルアレイ３各々において、４個ずつ設けられる。
ＮＭＯＳトランジスタ４１Ｎは、ソースがローカルＩＯ線対（ＬＩＯＮ，ＬＩＯＴ）のうち一方のローカルＩＯ線ＬＩＯＴと、ドレインがメインＩＯ線対（ＭＩＯＴ、ＭＩＯＮ）のうち一方のメインＩＯ線ＭＩＯＴと接続される。ＮＭＯＳトランジスタ４１Ｎは、ゲートに図４に示すＬＭＩＯＳＷ生成回路から活性レベル（Ｈレベル）のスイッチ制御信号ＬＭＩＯＳＷ（第１の制御信号）が入力され、ローカルＩＯ線ＬＩＯＴとメインＩＯ線ＭＩＯＴとの接続を行う。
同様に、ＮＭＯＳトランジスタ４２Ｎは、スイッチ制御信号ＬＭＩＯＳＷが入力され、ローカルＩＯ線ＬＩＯＮとメインＩＯ線ＭＩＯＮとの接続を行う。
ＮＭＯＳトランジスタ４３Ｎにおいて、ドレインがローカルＩＯ線ＬＩＯＴに接続され、ソースが電源電圧ＶＣＣの１／２の電位を供給するＨＶＣＣ配線に接続される。また、ＮＭＯＳトランジスタ４３Ｎにおいて、ゲートはスイッチ制御信号ＬＭＩＯＳＷの論理レベルを反転するインバータ回路４５の出力に接続される。
また、ＮＭＯＳトランジスタ４４Ｎにおいては、ドレインがローカルＩＯ線ＬＩＯＮに接続され、ソースがＨＶＣＣ配線に接続される。また、ＮＭＯＳトランジスタ４４Ｎにおいて、ゲートはインバータ回路４５の出力に接続される。
以上より、ＮＭＯＳトランジスタ４３Ｎ及びＮＭＯＳトランジスタ４４Ｎは、ローカルＩＯ線対に電源電圧ＶＣＣの１／２の電位を供給するバランサーを構成し、スイッチ制御信号ＬＭＩＯＳＷが非活性レベル（Ｌレベル）のときローカルＩＯ線対を電源電圧ＶＣＣの１／２の電位に固定する。
スイッチＭＬＳＷは、ＮＭＯＳトランジスタ４１Ｎ〜４４Ｎ、及びインバータ回路４５を含んで構成される。
このスイッチＭＬＳＷは、セルアレイ０〜セルアレイ３各々において、４個ずつ設けられる。
ＮＭＯＳトランジスタ４１Ｎは、ソースがローカルＩＯ線対（ＬＩＯＮ，ＬＩＯＴ）のうち一方のローカルＩＯ線ＬＩＯＴと、ドレインがメインＩＯ線対（ＭＩＯＴ、ＭＩＯＮ）のうち一方のメインＩＯ線ＭＩＯＴと接続される。ＮＭＯＳトランジスタ４１Ｎは、ゲートに図４に示すＬＭＩＯＳＷ生成回路から活性レベル（Ｈレベル）のスイッチ制御信号ＬＭＩＯＳＷ（第１の制御信号）が入力され、ローカルＩＯ線ＬＩＯＴとメインＩＯ線ＭＩＯＴとの接続を行う。
同様に、ＮＭＯＳトランジスタ４２Ｎは、スイッチ制御信号ＬＭＩＯＳＷが入力され、ローカルＩＯ線ＬＩＯＮとメインＩＯ線ＭＩＯＮとの接続を行う。
ＮＭＯＳトランジスタ４３Ｎにおいて、ドレインがローカルＩＯ線ＬＩＯＴに接続され、ソースが電源電圧ＶＣＣの１／２の電位を供給するＨＶＣＣ配線に接続される。また、ＮＭＯＳトランジスタ４３Ｎにおいて、ゲートはスイッチ制御信号ＬＭＩＯＳＷの論理レベルを反転するインバータ回路４５の出力に接続される。
また、ＮＭＯＳトランジスタ４４Ｎにおいては、ドレインがローカルＩＯ線ＬＩＯＮに接続され、ソースがＨＶＣＣ配線に接続される。また、ＮＭＯＳトランジスタ４４Ｎにおいて、ゲートはインバータ回路４５の出力に接続される。
以上より、ＮＭＯＳトランジスタ４３Ｎ及びＮＭＯＳトランジスタ４４Ｎは、ローカルＩＯ線対に電源電圧ＶＣＣの１／２の電位を供給するバランサーを構成し、スイッチ制御信号ＬＭＩＯＳＷが非活性レベル（Ｌレベル）のときローカルＩＯ線対を電源電圧ＶＣＣの１／２の電位に固定する。
図６は、図４に示すリードライトアンプ群１５ａにおけるリードライトアンプＲＷＡＭＰの回路シンボル、及び回路構成を示した回路図である。
リードライトアンプＲＷＡＭＰは、メインＩＯ線対の差電位を増幅し、データバスＲＷＢＳＴへ増幅結果を出力するリードライトアンプ部ＲＷＡＭＰ１５ｂと、データバスＲＷＢＳＴの論理レベルによりメインＩＯ線対を駆動するリードライトアンプ部ＲＷＡＭＰ１５ｃとから構成される。
リードライトアンプ部ＲＷＡＭＰ１５ｂは、ＰＭＯＳトランジスタ５１Ｐ、ＰＭＯＳトランジスタ５２Ｐ、ＮＭＯＳトランジスタ５１Ｎ、ＮＭＯＳトランジスタ５２Ｎ、アンド回路７１、インバータ回路７２、ＰＭＯＳトランジスタ５３Ｐ、ＰＭＯＳトランジスタ５４Ｐ、ＮＭＯＳトランジスタ５３Ｎ、ＮＭＯＳトランジスタ５４Ｎ、ＮＭＯＳトランジスタ５５Ｎ、ＰＭＯＳトランジスタ５６Ｐ、ＰＭＯＳトランジスタ５７Ｐ、ＰＭＯＳトランジスタ５８Ｐ、ＰＭＯＳトランジスタ５９Ｐ、及びＰＭＯＳトランジスタ６０Ｐから構成される。
リードライトアンプＲＷＡＭＰは、メインＩＯ線対の差電位を増幅し、データバスＲＷＢＳＴへ増幅結果を出力するリードライトアンプ部ＲＷＡＭＰ１５ｂと、データバスＲＷＢＳＴの論理レベルによりメインＩＯ線対を駆動するリードライトアンプ部ＲＷＡＭＰ１５ｃとから構成される。
リードライトアンプ部ＲＷＡＭＰ１５ｂは、ＰＭＯＳトランジスタ５１Ｐ、ＰＭＯＳトランジスタ５２Ｐ、ＮＭＯＳトランジスタ５１Ｎ、ＮＭＯＳトランジスタ５２Ｎ、アンド回路７１、インバータ回路７２、ＰＭＯＳトランジスタ５３Ｐ、ＰＭＯＳトランジスタ５４Ｐ、ＮＭＯＳトランジスタ５３Ｎ、ＮＭＯＳトランジスタ５４Ｎ、ＮＭＯＳトランジスタ５５Ｎ、ＰＭＯＳトランジスタ５６Ｐ、ＰＭＯＳトランジスタ５７Ｐ、ＰＭＯＳトランジスタ５８Ｐ、ＰＭＯＳトランジスタ５９Ｐ、及びＰＭＯＳトランジスタ６０Ｐから構成される。
このうち、ＰＭＯＳトランジスタ５３Ｐ、ＰＭＯＳトランジスタ５４Ｐ、ＮＭＯＳトランジスタ５３Ｎ、ＮＭＯＳトランジスタ５４Ｎ、ＮＭＯＳトランジスタ５５Ｎ、ＰＭＯＳトランジスタ５６Ｐ、及びＰＭＯＳトランジスタ５７Ｐはラッチ型センスアンプを構成し、図３に示すデータ制御回路１４が出力するリードイネーブル信号ＤＡＥ、及びカラムアドレスＹ９ＢまたはＹ９Ｔの論理レベルに基づいて、メインＩＯ線対の差電位を増幅する。
ＰＭＯＳトランジスタ５３Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインは接続点Ｎｄ５３に接続され、ゲートは接続点Ｎｄ５４に接続される。
ＰＭＯＳトランジスタ５４Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインは接続点Ｎｄ５４に接続され、ゲートは接続点Ｎｄ５３に接続される。
ＮＭＯＳトランジスタ５３Ｎにおいて、ドレインは接続点Ｎｄ５３に接続され、ソースはＮＭＯＳトランジスタ５５Ｎのドレインに接続され、ゲートは接続点Ｎｄ５４に接続される。
ＮＭＯＳトランジスタ５４Ｎにおいて、ドレインは接続点Ｎｄ５４に接続され、ソースはＮＭＯＳトランジスタ５５Ｎのドレインに接続され、ゲートは接続点Ｎｄ５３に接続される。
ＮＭＯＳトランジスタ５５Ｎにおいて、ドレインはＮＭＯＳトランジスタ５３Ｎのソース及びＮＭＯＳトランジスタ５４Ｎのソースに共通に接続され、ソースは接地され、ゲートは接続点Ｎｄ７１に接続される。
ＰＭＯＳトランジスタ５６Ｐにおいて、ソースはメインＩＯ線ＭＩＯＴに接続され、ドレインは接続点Ｎｄ５３に接続され、ゲートは接続点Ｎｄ７１に接続される。
ＰＭＯＳトランジスタ５７Ｐにおいて、ソースはメインＩＯ線ＭＩＯＮに接続され、ドレインは接続点Ｎｄ５４に接続され、ゲートは接続点Ｎｄ７１に接続される。
このように接続されるラッチ型センスアンプは、接続点Ｎｄ７１のレベルがＨレベルになると、接続点Ｎｄ５３及び接続点Ｎｄ５４をメインＩＯ線対と非接続とし、メインＩＯ線対の電位をそれぞれ接続点Ｎｄ５３及び接続点Ｎｄ５４にラッチし、接続点Ｎｄ５３及び接続点Ｎｄ５４の間に生じる差電位を増幅する。
接続点Ｎｄ７１のレベルをＨレベルにするのが、アンド回路７１である。アンド回路７１は、２入力１出力の論理積回路であり、一方の入力に読み出し時に活性レベル（Ｈレベル）となるデータイネーブル信号ＤＡＥ、他方の入力にカラムアドレス信号Ｙ９Ｂまたはカラムアドレス信号Ｙ９Ｔが入力され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ７１をＨレベルに駆動する。
ＰＭＯＳトランジスタ５３Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインは接続点Ｎｄ５３に接続され、ゲートは接続点Ｎｄ５４に接続される。
ＰＭＯＳトランジスタ５４Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインは接続点Ｎｄ５４に接続され、ゲートは接続点Ｎｄ５３に接続される。
ＮＭＯＳトランジスタ５３Ｎにおいて、ドレインは接続点Ｎｄ５３に接続され、ソースはＮＭＯＳトランジスタ５５Ｎのドレインに接続され、ゲートは接続点Ｎｄ５４に接続される。
ＮＭＯＳトランジスタ５４Ｎにおいて、ドレインは接続点Ｎｄ５４に接続され、ソースはＮＭＯＳトランジスタ５５Ｎのドレインに接続され、ゲートは接続点Ｎｄ５３に接続される。
ＮＭＯＳトランジスタ５５Ｎにおいて、ドレインはＮＭＯＳトランジスタ５３Ｎのソース及びＮＭＯＳトランジスタ５４Ｎのソースに共通に接続され、ソースは接地され、ゲートは接続点Ｎｄ７１に接続される。
ＰＭＯＳトランジスタ５６Ｐにおいて、ソースはメインＩＯ線ＭＩＯＴに接続され、ドレインは接続点Ｎｄ５３に接続され、ゲートは接続点Ｎｄ７１に接続される。
ＰＭＯＳトランジスタ５７Ｐにおいて、ソースはメインＩＯ線ＭＩＯＮに接続され、ドレインは接続点Ｎｄ５４に接続され、ゲートは接続点Ｎｄ７１に接続される。
このように接続されるラッチ型センスアンプは、接続点Ｎｄ７１のレベルがＨレベルになると、接続点Ｎｄ５３及び接続点Ｎｄ５４をメインＩＯ線対と非接続とし、メインＩＯ線対の電位をそれぞれ接続点Ｎｄ５３及び接続点Ｎｄ５４にラッチし、接続点Ｎｄ５３及び接続点Ｎｄ５４の間に生じる差電位を増幅する。
接続点Ｎｄ７１のレベルをＨレベルにするのが、アンド回路７１である。アンド回路７１は、２入力１出力の論理積回路であり、一方の入力に読み出し時に活性レベル（Ｈレベル）となるデータイネーブル信号ＤＡＥ、他方の入力にカラムアドレス信号Ｙ９Ｂまたはカラムアドレス信号Ｙ９Ｔが入力され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ７１をＨレベルに駆動する。
ＰＭＯＳトランジスタ５８Ｐ、ＰＭＯＳトランジスタ５９Ｐ、及びＰＭＯＳトランジスタ６０Ｐは、メインＩＯ線対に電源電圧ＶＤＤを供給するバランサーを構成し、図３に示すデータ制御回路１４が出力するプリチャージ信号ＰＭＩＯＢにより制御される。
ＰＭＯＳトランジスタ５８Ｐにおいて、ドレインがメインＩＯ線ＭＩＯＴに接続され、ソースが電源電圧ＶＤＤを供給する電源配線に接続される。また、ＰＭＯＳトランジスタ５８Ｐにおいて、ゲートはプリチャージ信号ＰＭＩＯＢが入力される。
ＰＭＯＳトランジスタ５９Ｐにおいては、ドレインがメインＩＯ線ＭＩＯＮに接続され、ソースが電源電圧ＶＤＤを供給する電源配線に接続される。また、ＰＭＯＳトランジスタ５９Ｐにおいて、ゲートはプリチャージ信号ＰＭＩＯＢが入力される。
ＰＭＯＳトランジスタ６０Ｐにおいては、ドレインがメインＩＯ線ＭＩＯＴに接続され、ソースがメインＩＯ線ＭＩＯＮに接続され、ゲートはプリチャージ信号ＰＭＩＯＢが入力される。
データ制御回路１４は、データイネーブル信号ＤＡＥを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に変化させる前に、プリチャージ信号ＰＭＩＯＢを活性レベル（Ｌレベル）から非活性レベル（Ｈレベル）とし、データイネーブル信号ＤＡＥをＨレベルからＬレベルに変化させた後に、プリチャージ信号ＰＭＩＯＢをＨレベルからＬレベルへと変化させる。
ＰＭＯＳトランジスタ５８Ｐ、ＰＭＯＳトランジスタ５９Ｐ、及びＰＭＯＳトランジスタ６０Ｐは、プリチャージ信号ＰＭＩＯＢが活性レベル（Ｌレベル）にある間にメインＩＯ線対に電源電圧ＶＤＤを供給するバランサーを構成する。
ＰＭＯＳトランジスタ５８Ｐにおいて、ドレインがメインＩＯ線ＭＩＯＴに接続され、ソースが電源電圧ＶＤＤを供給する電源配線に接続される。また、ＰＭＯＳトランジスタ５８Ｐにおいて、ゲートはプリチャージ信号ＰＭＩＯＢが入力される。
ＰＭＯＳトランジスタ５９Ｐにおいては、ドレインがメインＩＯ線ＭＩＯＮに接続され、ソースが電源電圧ＶＤＤを供給する電源配線に接続される。また、ＰＭＯＳトランジスタ５９Ｐにおいて、ゲートはプリチャージ信号ＰＭＩＯＢが入力される。
ＰＭＯＳトランジスタ６０Ｐにおいては、ドレインがメインＩＯ線ＭＩＯＴに接続され、ソースがメインＩＯ線ＭＩＯＮに接続され、ゲートはプリチャージ信号ＰＭＩＯＢが入力される。
データ制御回路１４は、データイネーブル信号ＤＡＥを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に変化させる前に、プリチャージ信号ＰＭＩＯＢを活性レベル（Ｌレベル）から非活性レベル（Ｈレベル）とし、データイネーブル信号ＤＡＥをＨレベルからＬレベルに変化させた後に、プリチャージ信号ＰＭＩＯＢをＨレベルからＬレベルへと変化させる。
ＰＭＯＳトランジスタ５８Ｐ、ＰＭＯＳトランジスタ５９Ｐ、及びＰＭＯＳトランジスタ６０Ｐは、プリチャージ信号ＰＭＩＯＢが活性レベル（Ｌレベル）にある間にメインＩＯ線対に電源電圧ＶＤＤを供給するバランサーを構成する。
ＰＭＯＳトランジスタ５１Ｐ、ＰＭＯＳトランジスタ５２Ｐ、ＮＭＯＳトランジスタ５１Ｎ、ＮＭＯＳトランジスタ５２Ｎ、インバータ回路７２は、ラッチ型センスアンプの増幅結果に応じてデータバスＲＷＢＳＴを駆動するバッファ部を構成する。
ＰＭＯＳトランジスタ５１Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタ５２Ｐのソースに接続され、ゲートはインバータ回路７２の出力に接続される。
ＰＭＯＳトランジスタ５２Ｐにおいて、ソースはＰＭＯＳトランジスタ５１Ｐのドレインに接続され、ソースはデータバスＲＷＢＳＴに接続され、ゲートは接続点Ｎｄ５４に接続される。
ＮＭＯＳトランジスタ５２Ｎにおいて、ドレインはデータバスＲＷＢＳＴに接続され、ソースはＮＭＯＳトランジスタ５１Ｎのドレインに接続され、ゲートは接続点Ｎｄ５４に接続される。
ＮＭＯＳトランジスタ５１Ｎにおいて、ドレインはＮＭＯＳトランジスタ５２Ｎのソースに接続され、ソースは接地され、ゲートは接続点Ｎｄ７１に接続される。
また、インバータ回路７２は、接続点Ｎｄ７１の論理レベルを反転して、ＰＭＯＳトランジスタ５１Ｐのゲートを駆動する。
以上の様に構成されるバッファ部は、ラッチ型センスアンプの増幅結果により接続点Ｎｄ５４がＨレベルになると、データバスＲＷＢＳＴをＬレベルに駆動し、接続点Ｎｄ５４がＬレベルになると、データバスＲＷＢＳＴをＨレベルに駆動する。
つまり、リードライトアンプ部ＲＷＡＭＰ１５ｂは、読み出し動作において、データイネーブル信号ＤＡＥがＨレベル、及び入力されるカラムアドレス信号Ｙ９Ｂ（またはＹ９Ｔ）がＨレベルのとき、メインＩＯ線対の差電位を増幅する。また、リードライトアンプ部ＲＷＡＭＰ１５ｂは、メインＩＯ線ＭＩＯＴの電位＞メインＩＯ線ＭＩＯＮの電位のとき、データバスＲＷＢＳＴをＨレベルに駆動し、メインＩＯ線ＭＩＯＴの電位＜メインＩＯ線ＭＩＯＮの電位のとき、データバスＲＷＢＳＴをＬレベルに駆動する。
ＰＭＯＳトランジスタ５１Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタ５２Ｐのソースに接続され、ゲートはインバータ回路７２の出力に接続される。
ＰＭＯＳトランジスタ５２Ｐにおいて、ソースはＰＭＯＳトランジスタ５１Ｐのドレインに接続され、ソースはデータバスＲＷＢＳＴに接続され、ゲートは接続点Ｎｄ５４に接続される。
ＮＭＯＳトランジスタ５２Ｎにおいて、ドレインはデータバスＲＷＢＳＴに接続され、ソースはＮＭＯＳトランジスタ５１Ｎのドレインに接続され、ゲートは接続点Ｎｄ５４に接続される。
ＮＭＯＳトランジスタ５１Ｎにおいて、ドレインはＮＭＯＳトランジスタ５２Ｎのソースに接続され、ソースは接地され、ゲートは接続点Ｎｄ７１に接続される。
また、インバータ回路７２は、接続点Ｎｄ７１の論理レベルを反転して、ＰＭＯＳトランジスタ５１Ｐのゲートを駆動する。
以上の様に構成されるバッファ部は、ラッチ型センスアンプの増幅結果により接続点Ｎｄ５４がＨレベルになると、データバスＲＷＢＳＴをＬレベルに駆動し、接続点Ｎｄ５４がＬレベルになると、データバスＲＷＢＳＴをＨレベルに駆動する。
つまり、リードライトアンプ部ＲＷＡＭＰ１５ｂは、読み出し動作において、データイネーブル信号ＤＡＥがＨレベル、及び入力されるカラムアドレス信号Ｙ９Ｂ（またはＹ９Ｔ）がＨレベルのとき、メインＩＯ線対の差電位を増幅する。また、リードライトアンプ部ＲＷＡＭＰ１５ｂは、メインＩＯ線ＭＩＯＴの電位＞メインＩＯ線ＭＩＯＮの電位のとき、データバスＲＷＢＳＴをＨレベルに駆動し、メインＩＯ線ＭＩＯＴの電位＜メインＩＯ線ＭＩＯＮの電位のとき、データバスＲＷＢＳＴをＬレベルに駆動する。
リードライトアンプ部ＲＷＡＭＰ１５ｃは、ＰＭＯＳトランジスタ６４Ｐ、ＮＭＯＳトランジスタ６４Ｎ、ＰＭＯＳトランジスタ６５Ｐ、ＮＭＯＳトランジスタ６５Ｎ、アンド回路７３、インバータ回路７４、ナンド回路７５、ナンド回路７６、インバータ回路７７、及びインバータ回路７８から構成される。
このうち、ＰＭＯＳトランジスタ６４Ｐ、ＮＭＯＳトランジスタ６４Ｎ、ＰＭＯＳトランジスタ６５Ｐ、ＮＭＯＳトランジスタ６５Ｎ、インバータ回路７７、及びインバータ回路７８はメインＩＯ線対駆動部を構成する。また、アンド回路７３、インバータ回路７４、ナンド回路７５、ナンド回路７６は論理部を構成する。メインＩＯ線対駆動部は論理部の演算結果である接続点Ｎｄ７５及び接続点Ｎｄ７６の電位により、メインＩＯ線対各々を駆動する。
ＰＭＯＳトランジスタ６４Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインはメインＩＯ線ＭＩＯＴに接続され、ゲートは接続点Ｎｄ７５に接続される。
ＮＭＯＳトランジスタ６４Ｎにおいて、ドレインはメインＩＯ線ＭＩＯＴに接続され、ソースは接地され、ゲートはインバータ回路７７の出力に接続される。
ＰＭＯＳトランジスタ６５Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインはメインＩＯ線ＭＩＯＮに接続され、ゲートは接続点Ｎｄ７６に接続される。
ＮＭＯＳトランジスタ６５Ｎにおいて、ドレインはメインＩＯ線ＭＩＯＮに接続され、ソースは接地され、ゲートはインバータ回路７８の出力に接続される。
また、インバータ回路７７は接続点Ｎｄ７６の論理レベルを反転して、ＮＭＯＳトランジスタ６４Ｎのゲートを駆動する。インバータ回路７８は接続点Ｎｄ７５の論理レベルを反転して、ＮＭＯＳトランジスタ６５Ｎのゲートを駆動する。
以上の構成により、メインＩＯ線対駆動部は、接続点Ｎｄ７５の論理レベルがＬレベルのとき、メインＩＯ線ＭＩＯＴをＨレベルに駆動し、メインＩＯ線ＭＩＯＮをＬレベルに駆動する。また、メインＩＯ線対駆動部は、接続点Ｎｄ７６の論理レベルがＬレベルのとき、メインＩＯ線ＭＩＯＮをＨレベルに駆動し、メインＩＯ線ＭＩＯＴをＬレベルに駆動する。
このうち、ＰＭＯＳトランジスタ６４Ｐ、ＮＭＯＳトランジスタ６４Ｎ、ＰＭＯＳトランジスタ６５Ｐ、ＮＭＯＳトランジスタ６５Ｎ、インバータ回路７７、及びインバータ回路７８はメインＩＯ線対駆動部を構成する。また、アンド回路７３、インバータ回路７４、ナンド回路７５、ナンド回路７６は論理部を構成する。メインＩＯ線対駆動部は論理部の演算結果である接続点Ｎｄ７５及び接続点Ｎｄ７６の電位により、メインＩＯ線対各々を駆動する。
ＰＭＯＳトランジスタ６４Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインはメインＩＯ線ＭＩＯＴに接続され、ゲートは接続点Ｎｄ７５に接続される。
ＮＭＯＳトランジスタ６４Ｎにおいて、ドレインはメインＩＯ線ＭＩＯＴに接続され、ソースは接地され、ゲートはインバータ回路７７の出力に接続される。
ＰＭＯＳトランジスタ６５Ｐにおいて、ソースは電源電圧ＶＤＤに接続され、ドレインはメインＩＯ線ＭＩＯＮに接続され、ゲートは接続点Ｎｄ７６に接続される。
ＮＭＯＳトランジスタ６５Ｎにおいて、ドレインはメインＩＯ線ＭＩＯＮに接続され、ソースは接地され、ゲートはインバータ回路７８の出力に接続される。
また、インバータ回路７７は接続点Ｎｄ７６の論理レベルを反転して、ＮＭＯＳトランジスタ６４Ｎのゲートを駆動する。インバータ回路７８は接続点Ｎｄ７５の論理レベルを反転して、ＮＭＯＳトランジスタ６５Ｎのゲートを駆動する。
以上の構成により、メインＩＯ線対駆動部は、接続点Ｎｄ７５の論理レベルがＬレベルのとき、メインＩＯ線ＭＩＯＴをＨレベルに駆動し、メインＩＯ線ＭＩＯＮをＬレベルに駆動する。また、メインＩＯ線対駆動部は、接続点Ｎｄ７６の論理レベルがＬレベルのとき、メインＩＯ線ＭＩＯＮをＨレベルに駆動し、メインＩＯ線ＭＩＯＴをＬレベルに駆動する。
アンド回路７３、インバータ回路７４、ナンド回路７５、ナンド回路７６から構成される論理部は、書き込み動作において、ライトイネーブル信号ＷＡＥがＨレベル、及び入力されるカラムアドレス信号Ｙ９Ｂ（またはＹ９Ｔ）がＨレベルのとき、データバスＲＷＢＳＴの論理レベルに応じて、接続点Ｎｄ７５または接続点Ｎｄ７６のいずれか一方を、Ｌレベルに駆動する。
アンド回路７３は、２入力１出力の論理積回路であり、一方の入力に書き込み時に活性レベル（Ｈレベル）となるライトイネーブル信号ＷＡＥ、他方の入力にカラムアドレス信号Ｙ９Ｂまたはカラムアドレス信号Ｙ９Ｔが入力され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ７３をＨレベルに駆動する。
インバータ回路７４は、データバスＲＷＢＳＴの論理レベルを反転してナンド回路７６の一方の入力に対して出力する。
ナンド回路７５は、２入力１出力の否定論理積回路であり、一方の入力がデータバスＲＷＢＳＴに接続され、他方の入力が接続点Ｎｄ７３に接続され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ７５をＬレベルに駆動する。
また、ナンド回路７６は、２入力１出力の否定論理積回路であり、一方の入力がインバータ回路７４の出力に接続され、他方の入力が接続点Ｎｄ７３に接続され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ７６をＬレベルに駆動する。
以上の様に構成されるリードライトアンプ部ＲＷＡＭＰ１５ｃは、書き込み動作において、ライトイネーブル信号ＷＡＥがＨレベル、及び入力されるカラムアドレス信号Ｙ９Ｂ（またはＹ９Ｔ）がＨレベルのとき、メインＩＯ線対を駆動する。また、リードライトアンプ部ＲＷＡＭＰ１５ｃは、データバスＲＷＢＳＴの論理レベルがＨレベルのとき、メインＩＯ線ＭＩＯＴをＨレベル、メインＩＯ線ＭＩＯＮをＬレベルに駆動し、データバスＲＷＢＳＴの論理レベルがＬレベルのとき、メインＩＯ線ＭＩＯＴをＬレベル、メインＩＯ線ＭＩＯＮをＨレベルに駆動する。
アンド回路７３は、２入力１出力の論理積回路であり、一方の入力に書き込み時に活性レベル（Ｈレベル）となるライトイネーブル信号ＷＡＥ、他方の入力にカラムアドレス信号Ｙ９Ｂまたはカラムアドレス信号Ｙ９Ｔが入力され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ７３をＨレベルに駆動する。
インバータ回路７４は、データバスＲＷＢＳＴの論理レベルを反転してナンド回路７６の一方の入力に対して出力する。
ナンド回路７５は、２入力１出力の否定論理積回路であり、一方の入力がデータバスＲＷＢＳＴに接続され、他方の入力が接続点Ｎｄ７３に接続され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ７５をＬレベルに駆動する。
また、ナンド回路７６は、２入力１出力の否定論理積回路であり、一方の入力がインバータ回路７４の出力に接続され、他方の入力が接続点Ｎｄ７３に接続され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ７６をＬレベルに駆動する。
以上の様に構成されるリードライトアンプ部ＲＷＡＭＰ１５ｃは、書き込み動作において、ライトイネーブル信号ＷＡＥがＨレベル、及び入力されるカラムアドレス信号Ｙ９Ｂ（またはＹ９Ｔ）がＨレベルのとき、メインＩＯ線対を駆動する。また、リードライトアンプ部ＲＷＡＭＰ１５ｃは、データバスＲＷＢＳＴの論理レベルがＨレベルのとき、メインＩＯ線ＭＩＯＴをＨレベル、メインＩＯ線ＭＩＯＮをＬレベルに駆動し、データバスＲＷＢＳＴの論理レベルがＬレベルのとき、メインＩＯ線ＭＩＯＴをＬレベル、メインＩＯ線ＭＩＯＮをＨレベルに駆動する。
図７は、図４に示すＴＳＷＥ生成回路１２ｂの回路シンボル、及び回路構成を示した回路図である。
ＴＳＷＥ生成回路１２ｂは、ラッチ部１２ｂ１と信号生成部１２ｂ２とから構成される。ラッチ部１２ｂ１は、テスト動作モードが設定されると、出力レベル（接続点Ｎｄ８７）の初期値をＬレベル（第１の論理レベル）へリセットし、この初期値を保持し、リードコマンド信号ＲＤＣＭＤがＬレベルへとリセットされると、この初期値をＨレベルへ変化させる。
また、信号生成部１２ｂ２は、このラッチ部１２ｂ１の出力の論理レベルに基づいて、外部クロックＣＫを遅延させたリードクロック信号ＲＤＣＬＫの立ち上がりに応じて、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１（第１の制御信号）を発生する。
ＴＳＷＥ生成回路１２ｂは、ラッチ部１２ｂ１と信号生成部１２ｂ２とから構成される。ラッチ部１２ｂ１は、テスト動作モードが設定されると、出力レベル（接続点Ｎｄ８７）の初期値をＬレベル（第１の論理レベル）へリセットし、この初期値を保持し、リードコマンド信号ＲＤＣＭＤがＬレベルへとリセットされると、この初期値をＨレベルへ変化させる。
また、信号生成部１２ｂ２は、このラッチ部１２ｂ１の出力の論理レベルに基づいて、外部クロックＣＫを遅延させたリードクロック信号ＲＤＣＬＫの立ち上がりに応じて、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１（第１の制御信号）を発生する。
ラッチ部１２ｂ１は、インバータ回路８１、ＮＭＯＳトランジスタ８２Ｎ、ＰＭＯＳトランジスタ８２Ｐ、ナンド回路８３、インバータ回路８３ａ、インバータ回路８４、ＰＭＯＳトランジスタ８５Ｐ、ＮＭＯＳトランジスタ８５Ｎ、ナンド回路８６、インバータ回路８６ａ、インバータ回路８７、インバータ回路９５、及びインバータ回路９６から構成される。
インバータ回路８１の入力は、ラッチ回路の出力である接続点Ｎｄ８７に接続され、接続点Ｎｄ８７の論理レベルを反転して、ＮＭＯＳトランジスタ８２Ｎのドレイン、及びＰＭＯＳトランジスタ８２Ｐのソースに対して出力する。
ＮＭＯＳトランジスタ８２Ｎにおいて、ドレインはインバータ回路８１の出力に接続され、ソースは接続点Ｎｄ８２に接続される。ＮＭＯＳトランジスタ８２Ｎのゲートには、リードコマンド信号ＲＤＣＭＤが入力される。
ＰＭＯＳトランジスタ８２Ｐにおいて、ソースはインバータ回路８１の出力に接続され、ドレインは接続点Ｎｄ８２に接続される。ＰＭＯＳトランジスタ８２Ｐのゲートは、インバータ回路９５の出力に接続される。
インバータ回路９５は、リードコマンド信号ＲＤＣＭＤの論理レベルを反転する。
ナンド回路８３は、２入力１出力の否定論理積回路であり、一方の入力が接続点Ｎｄ８２に接続され、他方の入力がインバータ回路９６の出力に接続され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ８３をＬレベルに駆動する。
インバータ回路９６は、モードレジスタリセット信号ＭＲＳＴの論理レベルを反転する。
インバータ回路８３ａの入力は接続点Ｎｄ８３に接続され、出力は接続点Ｎｄ８２に接続される。
インバータ回路８４の入力は、接続点Ｎｄ８３に接続され、接続点Ｎｄ８３の論理レベルを反転して、ＮＭＯＳトランジスタ８５Ｎのドレイン、及びＰＭＯＳトランジスタ８５Ｐのソースに対して出力する。
ナンド回路８６は、２入力１出力の否定論理積回路であり、一方の入力が接続点Ｎｄ８５に接続され、他方の入力がインバータ回路９６の出力に接続され、これらの入力レベルがいずれもＨレベルのときに、インバータ回路８６ａのゲート及びインバータ回路８７のゲートをＬレベルに駆動する。
インバータ回路８６ａの入力はナンド回路８６の出力に接続され、出力は接続点Ｎｄ８５に接続される。
インバータ回路８７は、ナンド回路８６の出力信号の論理レベルを反転して接続点Ｎｄ８７を駆動する。
インバータ回路８１の入力は、ラッチ回路の出力である接続点Ｎｄ８７に接続され、接続点Ｎｄ８７の論理レベルを反転して、ＮＭＯＳトランジスタ８２Ｎのドレイン、及びＰＭＯＳトランジスタ８２Ｐのソースに対して出力する。
ＮＭＯＳトランジスタ８２Ｎにおいて、ドレインはインバータ回路８１の出力に接続され、ソースは接続点Ｎｄ８２に接続される。ＮＭＯＳトランジスタ８２Ｎのゲートには、リードコマンド信号ＲＤＣＭＤが入力される。
ＰＭＯＳトランジスタ８２Ｐにおいて、ソースはインバータ回路８１の出力に接続され、ドレインは接続点Ｎｄ８２に接続される。ＰＭＯＳトランジスタ８２Ｐのゲートは、インバータ回路９５の出力に接続される。
インバータ回路９５は、リードコマンド信号ＲＤＣＭＤの論理レベルを反転する。
ナンド回路８３は、２入力１出力の否定論理積回路であり、一方の入力が接続点Ｎｄ８２に接続され、他方の入力がインバータ回路９６の出力に接続され、これらの入力レベルがいずれもＨレベルのときに接続点Ｎｄ８３をＬレベルに駆動する。
インバータ回路９６は、モードレジスタリセット信号ＭＲＳＴの論理レベルを反転する。
インバータ回路８３ａの入力は接続点Ｎｄ８３に接続され、出力は接続点Ｎｄ８２に接続される。
インバータ回路８４の入力は、接続点Ｎｄ８３に接続され、接続点Ｎｄ８３の論理レベルを反転して、ＮＭＯＳトランジスタ８５Ｎのドレイン、及びＰＭＯＳトランジスタ８５Ｐのソースに対して出力する。
ナンド回路８６は、２入力１出力の否定論理積回路であり、一方の入力が接続点Ｎｄ８５に接続され、他方の入力がインバータ回路９６の出力に接続され、これらの入力レベルがいずれもＨレベルのときに、インバータ回路８６ａのゲート及びインバータ回路８７のゲートをＬレベルに駆動する。
インバータ回路８６ａの入力はナンド回路８６の出力に接続され、出力は接続点Ｎｄ８５に接続される。
インバータ回路８７は、ナンド回路８６の出力信号の論理レベルを反転して接続点Ｎｄ８７を駆動する。
信号生成部１２ｂ２は、インバータ回路８８、ナンド回路８９、インバータ回路９０、インバータ回路９１、ナンド回路９２、インバータ回路９３、及びインバータ回路９４から構成される。
インバータ回路８８は、ラッチ部１２ｂ１の出力である接続点Ｎｄ８７の論理レベルを反転してナンド回路９２の第３の入力に対して出力する。
ナンド回路８９は、３入力１出力の否定論理積回路であり、第１の入力にリードクロック信号ＲＤＣＬＫが入力され、第２の入力にテスト信号ＴＰＡＲＡが入力され、第３の入力は接続点Ｎｄ８７に接続されてラッチ部１２ｂ１の出力信号が入力される。ナンド回路８９は、これらの３入力のレベルがいずれもＨレベルのときに、Ｌレベルの出力信号をインバータ回路９０に出力する。
インバータ回路９０は、ナンド回路８９の出力信号の論理レベルを反転して、反転信号をインバータ回路９１の入力に対して出力する。
インバータ回路９１は、インバータ回路９０の出力信号の論理レベルを反転して、反転信号である制御信号ＴＳＷＥ０を、図４に示すＬＭＩＯＳＷ生成回路１２ｃ０及びＬＭＩＯＳＷ生成回路１２ｃ１それぞれの初段の３入力ナンド回路の第３入力に対して出力する。
インバータ回路８８は、ラッチ部１２ｂ１の出力である接続点Ｎｄ８７の論理レベルを反転してナンド回路９２の第３の入力に対して出力する。
ナンド回路８９は、３入力１出力の否定論理積回路であり、第１の入力にリードクロック信号ＲＤＣＬＫが入力され、第２の入力にテスト信号ＴＰＡＲＡが入力され、第３の入力は接続点Ｎｄ８７に接続されてラッチ部１２ｂ１の出力信号が入力される。ナンド回路８９は、これらの３入力のレベルがいずれもＨレベルのときに、Ｌレベルの出力信号をインバータ回路９０に出力する。
インバータ回路９０は、ナンド回路８９の出力信号の論理レベルを反転して、反転信号をインバータ回路９１の入力に対して出力する。
インバータ回路９１は、インバータ回路９０の出力信号の論理レベルを反転して、反転信号である制御信号ＴＳＷＥ０を、図４に示すＬＭＩＯＳＷ生成回路１２ｃ０及びＬＭＩＯＳＷ生成回路１２ｃ１それぞれの初段の３入力ナンド回路の第３入力に対して出力する。
ナンド回路９２は、３入力１出力の否定論理積回路であり、第１の入力にリードクロック信号ＲＤＣＬＫが入力され、第２の入力にテスト信号ＴＰＡＲＡが入力され、第３の入力はインバータ回路８８の出力に接続されてラッチ部１２ｂ１の出力信号の論理反転信号が入力される。ナンド回路９２は、これらの３入力のレベルがいずれもＨレベルのときに、Ｌレベルの出力信号をインバータ回路９３に出力する。
インバータ回路９３は、ナンド回路９２の出力信号の論理レベルを反転して、反転信号をインバータ回路９４の入力に対して出力する。
インバータ回路９４は、インバータ回路９３の出力信号の論理レベルを反転して、反転信号である制御信号ＴＳＷＥ１を、図４に示すＬＭＩＯＳＷ生成回路１２ｃ２及びＬＭＩＯＳＷ生成回路１２ｃ３それぞれの初段の３入力ナンド回路の第３入力に対して出力する。
インバータ回路９３は、ナンド回路９２の出力信号の論理レベルを反転して、反転信号をインバータ回路９４の入力に対して出力する。
インバータ回路９４は、インバータ回路９３の出力信号の論理レベルを反転して、反転信号である制御信号ＴＳＷＥ１を、図４に示すＬＭＩＯＳＷ生成回路１２ｃ２及びＬＭＩＯＳＷ生成回路１２ｃ３それぞれの初段の３入力ナンド回路の第３入力に対して出力する。
以上の様に構成されたＴＳＷＥ生成回路１２ｂのテスト動作における動作について、図８を用いて説明する
時刻ｔ１において、半導体装置１０がテスト動作モードへ移行するとモードレジスタ１８ａから、活性レベル（Ｈレベル）のモードレジスタリセット信号ＭＲＳＴ、テスト信号ＴＰＡＲＡが入力される。これにより、インバータ回路９６はＬレベルの出力信号をナンド回路８３の他方の入力、及びナンド回路８６の他方の入力に対して出力する。
ナンド回路８３は接続点Ｎｄ８３を、Ｈレベルに駆動する。ナンド回路８３は、インバータ回路８３ａとともに、フリップフロップを構成し、接続点Ｎｄ８２をＬレベルに、接続点Ｎｄ８３をＨレベルに維持する。また、ナンド回路８６は接続点Ｎｄ８６を、Ｈレベルに駆動する。ナンド回路８６は、インバータ回路８６ａとともに、フリップフロップを構成し、接続点Ｎｄ８５をＬレベルに、接続点Ｎｄ８６をＨレベルに維持する。
インバータ回路８４は、ナンド回路８３の出力信号を受けて出力信号をＬレベルに変化させる。また、インバータ回路８７は、ナンド回路８６の出力信号を受けて出力信号をＬレベルに変化させる。ラッチ部１２ｂ１の出力である接続点Ｎｄ８７はＬレベル（初期値）にリセットされる。
時刻ｔ１において、半導体装置１０がテスト動作モードへ移行するとモードレジスタ１８ａから、活性レベル（Ｈレベル）のモードレジスタリセット信号ＭＲＳＴ、テスト信号ＴＰＡＲＡが入力される。これにより、インバータ回路９６はＬレベルの出力信号をナンド回路８３の他方の入力、及びナンド回路８６の他方の入力に対して出力する。
ナンド回路８３は接続点Ｎｄ８３を、Ｈレベルに駆動する。ナンド回路８３は、インバータ回路８３ａとともに、フリップフロップを構成し、接続点Ｎｄ８２をＬレベルに、接続点Ｎｄ８３をＨレベルに維持する。また、ナンド回路８６は接続点Ｎｄ８６を、Ｈレベルに駆動する。ナンド回路８６は、インバータ回路８６ａとともに、フリップフロップを構成し、接続点Ｎｄ８５をＬレベルに、接続点Ｎｄ８６をＨレベルに維持する。
インバータ回路８４は、ナンド回路８３の出力信号を受けて出力信号をＬレベルに変化させる。また、インバータ回路８７は、ナンド回路８６の出力信号を受けて出力信号をＬレベルに変化させる。ラッチ部１２ｂ１の出力である接続点Ｎｄ８７はＬレベル（初期値）にリセットされる。
時刻ｔ２において、インバータ回路８１は、Ｈレベルの出力信号を出力する。ただし、このときリードコマンド信号ＲＤＣＭＤは未だＬレベルであるので、ＮＭＯＳトランジスタ８２Ｎ、及びＰＭＯＳトランジスタ８２Ｐから構成されるトランスファーゲートは、オフ（非導通）しており、接続点Ｎｄ８２の電位は変化しない。ナンド回路８３及びインバータ回路８３ａから構成されるフリップフロップは、接続点Ｎｄ８２の電位をＬレベルに維持している。
時刻ｔ３において、半導体装置１０にＲＤコマンド（リードコマンド）が入力されると、コマンド入力回路１８から、活性レベル（Ｈレベル）のリードコマンド信号ＲＤＣＭＤが入力される。
これにより、ＮＭＯＳトランジスタ８２Ｎ、及びＰＭＯＳトランジスタ８２Ｐから構成されるトランスファーゲートはオンする。インバータ回路８１は、接続点Ｎｄ８２をＨレベルに駆動し、このときモードレジスタ信号は既にＬレベルにリセットしているので、ナンド回路８３は、接続点Ｎｄ８３をＬレベルに駆動する。また、インバータ回路８４は、出力信号をＬレベルからＨレベルへ変化させる。しかし、ＮＭＯＳトランジスタ８５Ｎ、及びＰＭＯＳトランジスタ８５Ｐから構成されるトランスファーゲートは、オフ（非導通）しており、接続点Ｎｄ８５の電位は変化しない。ナンド回路８６及びインバータ回路８６ａから構成されるフリップフロップは、接続点Ｎｄ８６の電位をＨレベルに維持している。また、インバータ回路８７は接続点Ｎｄ８７をＬレベルに、インバータ回路８８は出力信号をＨレベルに維持している。
これにより、ＮＭＯＳトランジスタ８２Ｎ、及びＰＭＯＳトランジスタ８２Ｐから構成されるトランスファーゲートはオンする。インバータ回路８１は、接続点Ｎｄ８２をＨレベルに駆動し、このときモードレジスタ信号は既にＬレベルにリセットしているので、ナンド回路８３は、接続点Ｎｄ８３をＬレベルに駆動する。また、インバータ回路８４は、出力信号をＬレベルからＨレベルへ変化させる。しかし、ＮＭＯＳトランジスタ８５Ｎ、及びＰＭＯＳトランジスタ８５Ｐから構成されるトランスファーゲートは、オフ（非導通）しており、接続点Ｎｄ８５の電位は変化しない。ナンド回路８６及びインバータ回路８６ａから構成されるフリップフロップは、接続点Ｎｄ８６の電位をＨレベルに維持している。また、インバータ回路８７は接続点Ｎｄ８７をＬレベルに、インバータ回路８８は出力信号をＨレベルに維持している。
時刻ｔ４において、Ｙタイミング生成回路１３から入力されるリードクロック信号ＲＤＣＬＫが最初にＨレベルに立ち上がると、このとき、ナンド回路９２の３入力は全てＨレベルとなるので、信号生成部１２ｂ２は、制御信号ＴＳＷＥ１をＨレベルからＬレベルへ変化させる。続いて、リードクロック信号ＲＤＣＬＫがＬレベルに立ち下がると、信号生成部１２ｂ２は、制御信号ＴＳＷＥ１をＬレベルからＨレベルへ変化させる（時刻ｔ５）。
この制御信号ＴＳＷＥ１がＬレベルの期間において、活性化されたセルアレイの一方のセルアレイにおけるスイッチＭＬＳＷがオフする。他方のセルアレイにおけるスイッチＭＬＳＷはオンしおり、メモリセルからのデータがローカルＩＯ線、メインＩＯ線を介してリードライトアンプＲＷＡＭＰに入力される。
この制御信号ＴＳＷＥ１がＬレベルの期間において、活性化されたセルアレイの一方のセルアレイにおけるスイッチＭＬＳＷがオフする。他方のセルアレイにおけるスイッチＭＬＳＷはオンしおり、メモリセルからのデータがローカルＩＯ線、メインＩＯ線を介してリードライトアンプＲＷＡＭＰに入力される。
時刻ｔ６において、コマンド入力回路１８が、リードコマンド信号ＲＤＣＭＤを非活性レベル（Ｌレベル）に変化させると、ＮＭＯＳトランジスタ８５Ｎ、及びＰＭＯＳトランジスタ８５Ｐから構成されるトランスファーゲートはオンする。インバータ回路８４は、接続点Ｎｄ８５をＨレベルに駆動し、このときモードレジスタ信号は既にＬレベルにリセットしているので、ナンド回路８６は、接続点Ｎｄ８６をＬレベルに駆動する。また、インバータ回路８７は、出力信号をＬレベルからＨレベルへ変化させる。また、インバータ回路８１は、出力信号をＨレベルからＬレベルへ変化させる。しかし、ＮＭＯＳトランジスタ８２Ｎ、及びＰＭＯＳトランジスタ８２Ｐから構成されるトランスファーゲートは、オフ（非導通）しており、接続点Ｎｄ８２の電位は変化しない。ナンド回路８３及びインバータ回路８３ａから構成されるフリップフロップは、接続点Ｎｄ８２の電位をＨレベルに維持している。また、インバータ回路８８は出力信号をＬレベルに変化させる。
時刻ｔ７において、Ｙタイミング生成回路１３から入力されるリードクロック信号ＲＤＣＬＫが２回目にＨレベルに立ち上がると、このとき、ナンド回路８９の３入力は全てＨレベルとなるので、信号生成部１２ｂ２は、制御信号ＴＳＷＥ０をＨレベルからＬレベルへ変化させる。続いて、リードクロック信号ＲＤＣＬＫがＬレベルに立ち下がると、信号生成部１２ｂ２は、制御信号ＴＳＷＥ０をＬレベルからＨレベルへ変化させる（時刻ｔ８）。
この制御信号ＴＳＷＥ０がＬレベルの期間において、活性化されたセルアレイの他方のセルアレイにおけるスイッチＭＬＳＷがオフする。一方のセルアレイにおけるスイッチＭＬＳＷはオンしおり、メモリセルからのデータがローカルＩＯ線、メインＩＯ線を介してリードライトアンプＲＷＡＭＰに入力される。
この制御信号ＴＳＷＥ０がＬレベルの期間において、活性化されたセルアレイの他方のセルアレイにおけるスイッチＭＬＳＷがオフする。一方のセルアレイにおけるスイッチＭＬＳＷはオンしおり、メモリセルからのデータがローカルＩＯ線、メインＩＯ線を介してリードライトアンプＲＷＡＭＰに入力される。
図４に戻って、続いて、半導体装置１０の通常動作モードにおける動作、テスト動作モードにおける動作を、それぞれ図９、及び図１０を用いて説明する。図９は、半導体装置１０の通常動作モードにおけるタイミングチャートである。また、図１０は、半導体装置１０のテスト動作モードにおけるタイミングチャートである。
なお、以下の説明において、図９及び図１０に示すように外部クロックＣＫの最初の立ち上がり時刻を「０」とし、外部クロックＣＫの次の立ち上がり時刻を「１」とし、以下順に外部クロックの立ち上がり時刻を「２」、「３」として、これらの符号を用いて動作時刻を示すものとする。
なお、以下の説明において、図９及び図１０に示すように外部クロックＣＫの最初の立ち上がり時刻を「０」とし、外部クロックＣＫの次の立ち上がり時刻を「１」とし、以下順に外部クロックの立ち上がり時刻を「２」、「３」として、これらの符号を用いて動作時刻を示すものとする。
図９に示す通常動作モードでは、外部クロックＣＫの「１」番目の立ち上がりで、ＡＣＴコマンドが供給されると、コマンド入力回路１８は、内部コマンド信号をＸタイミング生成回路１１に対して出力する。Ｘタイミング生成回路１１は、この内部コマンド信号を受けて、ロウアドレスＸ０−Ｘ９（Ｘ０−Ｘ９＝ＸＡとする）を取り込み、これらの論理レベルに応じてロウアドレス信号Ｘ０Ｔ−Ｘ９Ｔ、Ｘ０Ｂ−Ｘ９ＢをＸ制御回路１２に対して出力する。なお、ロウアドレスＸ０−Ｘ８＝Ｘａ、Ｘ９＝「０」であるとする。つまり、図９に示すように、Ｘタイミング生成回路１１が出力するロウアドレス信号Ｘ９ＴはＬレベル、Ｘ９ＢはＨレベルである。
Ｘ制御回路１２に含まれるＸデコーダＸＤＥＣのうち、セルアレイ０またはセルアレイ１のうちいずれか一方のＸデコーダＸＤＥＣが、ロウアドレス信号Ｘ８Ｔ、Ｘ８Ｂの論理レベルによりワード線を選択する。ここでは、Ｘ８＝「０」として、つまり、ロウアドレス信号Ｘ８ＴがＬレベル、ロウアドレス信号Ｘ８ＢがＨレベルであるものとする。
すると、セルアレイ０におけるＸデコーダＸＤＥＣ１２ａ０が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択し、図４におけるメモリセルＭＣ０１〜ＭＣ０４を含むワード線ＷＬｉ上の１０２４個のメモリセルが選択され、ビット線Ｄ０１〜ビット線Ｄ０４を含む１０２４本のビット線にデータが読み出される。
Ｘ制御回路１２に含まれるＸデコーダＸＤＥＣのうち、セルアレイ０またはセルアレイ１のうちいずれか一方のＸデコーダＸＤＥＣが、ロウアドレス信号Ｘ８Ｔ、Ｘ８Ｂの論理レベルによりワード線を選択する。ここでは、Ｘ８＝「０」として、つまり、ロウアドレス信号Ｘ８ＴがＬレベル、ロウアドレス信号Ｘ８ＢがＨレベルであるものとする。
すると、セルアレイ０におけるＸデコーダＸＤＥＣ１２ａ０が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択し、図４におけるメモリセルＭＣ０１〜ＭＣ０４を含むワード線ＷＬｉ上の１０２４個のメモリセルが選択され、ビット線Ｄ０１〜ビット線Ｄ０４を含む１０２４本のビット線にデータが読み出される。
Ｘタイミング生成回路１１は、ロウアドレス信号を出力し、所定時間経過した後（メモリセルが記憶するデータがビット線に十分読み出された後）、セルアレイ０の全ての（１０２４台の）センスアンプＳＡを活性化し、各センスアンプＳＡにビット線の増幅動作を実行させる。
また、ＴＳＷＥ生成回路１２ｂは、通常動作モードにおいてはテスト信号ＴＰＡＲＡがＬレベルであるので、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１の論理レベルをＨレベルに維持している。これにより、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は導通し、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
また、ＴＳＷＥ生成回路１２ｂは、通常動作モードにおいてはテスト信号ＴＰＡＲＡがＬレベルであるので、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１の論理レベルをＨレベルに維持している。これにより、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は導通し、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
外部クロックＣＫの「３」番目の立ち上がりでＲＤコマンドが供給されると、つまり、ＡＣＴコマンド−ＲＤコマンド間が外部クロックＣＫの２周期分のＡＬ（Additive Latency）＝２で供給されると、コマンド入力回路１８は、内部コマンド信号をＹタイミング生成回路１３に対して出力する。Ｙタイミング生成回路１３は、この内部コマンド信号を受けて、カラムアドレスＹ０−Ｙ９（Ｙ０−Ｙ９＝ＹＡとする）を取り込み、これらの論理レベルに応じてカラムアドレス信号Ｙ１Ｔ−Ｙ８Ｔ、Ｙ１Ｂ−Ｙ８ＢをＹデコーダ１３ａに対して、カラムアドレス信号Ｙ９Ｔ、Ｙ９Ｂをデータ制御回路１４に対して出力する。なお、カラムアドレスＹ０−Ｙ８＝Ｙａ、Ｙ９＝「０」であるとする。つまり、Ｙタイミング生成回路１３が出力するカラムアドレス信号Ｙ９ＴはＬレベル、Ｙ９ＢはＨレベルである。
また、コマンド入力回路１８は、外部クロックＣＫの「３」番目の立ち上がりに応じて、活性レベル（Ｈレベル）となり、立下りに応じて非活性レベル（Ｌレベル）となるリードコマンド信号ＲＤＣＭＤを、Ｙタイミング生成回路１３、データ制御回路１４、及びＴＳＷＥ生成回路１２ｂに対して出力する。
Ｙタイミング生成回路１３は、リードコマンド信号ＲＤＣＭＤがＨレベルの期間に、外部クロックＣＫの「３」番目の立ち上がりに応じて、リードクロック信号ＲＤＣＬＫを１回発生させ、Ｙデコーダ１３ａ、データ制御回路１４、及びＸタイミング生成回路１１を介してＴＳＷＥ生成回路１２ｂに出力する。
なお、リードクロック信号ＲＤＣＬＫを発生させるのはＹタイミング生成回路１３でなく、コマンド入力回路１８であってもよい。
Ｙタイミング生成回路１３は、リードコマンド信号ＲＤＣＭＤがＨレベルの期間に、外部クロックＣＫの「３」番目の立ち上がりに応じて、リードクロック信号ＲＤＣＬＫを１回発生させ、Ｙデコーダ１３ａ、データ制御回路１４、及びＸタイミング生成回路１１を介してＴＳＷＥ生成回路１２ｂに出力する。
なお、リードクロック信号ＲＤＣＬＫを発生させるのはＹタイミング生成回路１３でなく、コマンド入力回路１８であってもよい。
Ｙデコーダ１３ａは、このリードクロック信号ＲＤＣＬＫの立ち上がりで、Ｙタイミング生成回路から入力されるカラムアドレス信号に基づいて、２５６本のカラムスイッチ選択信号線のうち１本（図４に示すカラムスイッチ選択信号線ＣＳＬｊとする。つまり、カラムアドレスＹ１−Ｙ８でその位置が示されるビット線がカラムスイッチ選択信号線ＣＳＬｊにより選択されるものとする）を駆動する。
図４において、ビット線対（Ｄ０１、ＤＢ０１）とローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）等が接続される。このとき、ローカルＩＯ線対とメインＩＯ線対とは既に接続されているが、リードライトアンプＲＷＡＭＰは活性化しておらず、各センスアンプＳＡが、ビット線対、ローカルＩＯ線対、メインＩＯ線対を駆動することになる。カラムスイッチＣＳＷ０１等が導通する際、ビット線対には差電位がついているが、ローカルＩＯ線対、メインＩＯ線対には差電位がついていない。そのため、ビット線の有する容量、ローカルＩＯ線及びメインＩＯ線の有する容量の容量分割により、Ｌレベル側に増幅されたビット線の電圧レベルが浮き上がり（上昇し）、Ｈレベル側に増幅されたビット線の電圧レベルはドロップ（降下）する（図２参照）。
ただし、ここでは、センスアンプＳＡの誤動作はなく、メモリセルＭＣ０１に記憶されたデータ「０」、メモリセルＭＣ０２に記憶されたデータ「１」が正常に増幅されたものとする。これにより、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）のうち、ＭＩＯＴ００はＬレベル，ＭＩＯＮ００はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）のうち、ＭＩＯＴ０１はＨレベル，ＭＩＯＮ０１はＬレベルへ変化する。
図４において、ビット線対（Ｄ０１、ＤＢ０１）とローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）等が接続される。このとき、ローカルＩＯ線対とメインＩＯ線対とは既に接続されているが、リードライトアンプＲＷＡＭＰは活性化しておらず、各センスアンプＳＡが、ビット線対、ローカルＩＯ線対、メインＩＯ線対を駆動することになる。カラムスイッチＣＳＷ０１等が導通する際、ビット線対には差電位がついているが、ローカルＩＯ線対、メインＩＯ線対には差電位がついていない。そのため、ビット線の有する容量、ローカルＩＯ線及びメインＩＯ線の有する容量の容量分割により、Ｌレベル側に増幅されたビット線の電圧レベルが浮き上がり（上昇し）、Ｈレベル側に増幅されたビット線の電圧レベルはドロップ（降下）する（図２参照）。
ただし、ここでは、センスアンプＳＡの誤動作はなく、メモリセルＭＣ０１に記憶されたデータ「０」、メモリセルＭＣ０２に記憶されたデータ「１」が正常に増幅されたものとする。これにより、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）のうち、ＭＩＯＴ００はＬレベル，ＭＩＯＮ００はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）のうち、ＭＩＯＴ０１はＨレベル，ＭＩＯＮ０１はＬレベルへ変化する。
データ制御回路１４は、プリチャージ信号ＰＭＩＯＢを非活性レベル（Ｈレベル）に変化させ、その後、リードクロック信号ＲＤＣＬＫを遅延させたデータイネーブル信号ＤＡＥをリードライトアンプ群１５ａに出力する。
このとき、リードライトアンプ群１５ａのうち、Ｙ９Ｂが入力される２つのリードライトアンプＲＷＡＭＰ００、及びリードライトアンプＲＷＡＭＰ０１が活性化する。リードライトアンプＲＷＡＭＰ００は、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）の差電位の増幅を行い、データバスＲＷＢＳＴ００をＬレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ０１は、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）の差電位の増幅を行い、データバスＲＷＢＳＴ０１をＨレベルへと駆動する。
入出力インターフェース１６は、データバスＲＷＢＳＴ００、データバスＲＷＢＳＴ０１から入力される２ビットの増幅結果を、この順番に外部クロックＣＫの「６」番目の立ち上がり及び立ち下がりに同期させて、データ入出力端子ＤＱｉからシリアルに出力する。つまり、半導体装置１０は、ＲＤコマンドからＣＬ（CAS Latency）＝３で、Ｙ＝０に位置するメモリセルＭＣ０１の記憶するデータ「０」、Ｙ＝１に位置するメモリセルＭＣ０２の記憶するデータ「１」を、リードデータとしてＢＬ（Burst Length）＝２で、データ入出力端子ＤＱｉから、外部クロックの立ち上がり及び立ち下がりに同期させて出力する。
このとき、リードライトアンプ群１５ａのうち、Ｙ９Ｂが入力される２つのリードライトアンプＲＷＡＭＰ００、及びリードライトアンプＲＷＡＭＰ０１が活性化する。リードライトアンプＲＷＡＭＰ００は、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）の差電位の増幅を行い、データバスＲＷＢＳＴ００をＬレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ０１は、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）の差電位の増幅を行い、データバスＲＷＢＳＴ０１をＨレベルへと駆動する。
入出力インターフェース１６は、データバスＲＷＢＳＴ００、データバスＲＷＢＳＴ０１から入力される２ビットの増幅結果を、この順番に外部クロックＣＫの「６」番目の立ち上がり及び立ち下がりに同期させて、データ入出力端子ＤＱｉからシリアルに出力する。つまり、半導体装置１０は、ＲＤコマンドからＣＬ（CAS Latency）＝３で、Ｙ＝０に位置するメモリセルＭＣ０１の記憶するデータ「０」、Ｙ＝１に位置するメモリセルＭＣ０２の記憶するデータ「１」を、リードデータとしてＢＬ（Burst Length）＝２で、データ入出力端子ＤＱｉから、外部クロックの立ち上がり及び立ち下がりに同期させて出力する。
その後、外部クロックＣＫの「６」番目の立ち上がりでＰＲＥコマンドが供給されると、
ＡＣＴコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図９に示すロウアドレス信号Ｘ９Ｂを含む全てのロウアドレス信号はＬレベルへリセットされ、選択されていたワード線ＷＬｉもＬレベルへリセットする。また、ロウアドレス信号が入力されるＬＭＩＯＳＷ生成回路１２ｃ０はスイッチ制御信号ＬＭＩＯＳＷ０を非活性レベル（Ｌレベル）へリセットし、スイッチＭＬＳＷ０もオフさせる。これにより、セルアレイ０におけるローカルＩＯ線対とメインＩＯ線対とは非導通となる。
ＡＣＴコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図９に示すロウアドレス信号Ｘ９Ｂを含む全てのロウアドレス信号はＬレベルへリセットされ、選択されていたワード線ＷＬｉもＬレベルへリセットする。また、ロウアドレス信号が入力されるＬＭＩＯＳＷ生成回路１２ｃ０はスイッチ制御信号ＬＭＩＯＳＷ０を非活性レベル（Ｌレベル）へリセットし、スイッチＭＬＳＷ０もオフさせる。これにより、セルアレイ０におけるローカルＩＯ線対とメインＩＯ線対とは非導通となる。
続いて、外部クロックＣＫの「８」番目の立ち上がりで、ＡＣＴコマンドが供給されると、コマンド入力回路１８は、内部コマンド信号をＸタイミング生成回路１１に対して出力する。Ｘタイミング生成回路１１は、この内部コマンド信号を受けて、ロウアドレスＸ０−Ｘ９を取り込み、これらの論理レベルに応じてロウアドレス信号Ｘ０Ｔ−Ｘ９Ｔ、Ｘ０Ｂ−Ｘ９ＢをＸ制御回路１２に対して出力する。なお、ロウアドレスＸ０−Ｘ８＝Ｘｂ、Ｘ９＝「１」であるとする。つまり、図９に示すように、Ｘタイミング生成回路１１が出力するロウアドレス信号Ｘ９ＴはＨレベル、Ｘ９ＢはＬレベルである。
Ｘ制御回路１２に含まれるＸデコーダＸＤＥＣのうち、セルアレイ２またはセルアレイ３のうちいずれか一方のＸデコーダＸＤＥＣが、ロウアドレス信号Ｘ８Ｔ、Ｘ８Ｂの論理レベルによりワード線を選択する。ここでは、Ｘ８＝「０」として、つまり、ロウアドレス信号Ｘ８ＴがＬレベル、ロウアドレス信号Ｘ８ＢがＨレベルであるものとする。
すると、セルアレイ２におけるＸデコーダＸＤＥＣ１２ａ２が２５６本のワード線のうちから一本のワード線（ＷＬｋとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｋであるとする）を選択し、４個のメモリセル（ＭＣ０１ｋ〜ＭＣ０４ｋとする）を含むワード線ＷＬｋ上の１０２４個のメモリセルが選択され、メモリセルＭＣ０１ｋ〜ＭＣ０４ｋがそれぞれ接続されるビット線（Ｄ０１ｋ〜Ｄ０４ｋとする）を含む１０２４本のビット線にデータが読み出される。
Ｘ制御回路１２に含まれるＸデコーダＸＤＥＣのうち、セルアレイ２またはセルアレイ３のうちいずれか一方のＸデコーダＸＤＥＣが、ロウアドレス信号Ｘ８Ｔ、Ｘ８Ｂの論理レベルによりワード線を選択する。ここでは、Ｘ８＝「０」として、つまり、ロウアドレス信号Ｘ８ＴがＬレベル、ロウアドレス信号Ｘ８ＢがＨレベルであるものとする。
すると、セルアレイ２におけるＸデコーダＸＤＥＣ１２ａ２が２５６本のワード線のうちから一本のワード線（ＷＬｋとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｋであるとする）を選択し、４個のメモリセル（ＭＣ０１ｋ〜ＭＣ０４ｋとする）を含むワード線ＷＬｋ上の１０２４個のメモリセルが選択され、メモリセルＭＣ０１ｋ〜ＭＣ０４ｋがそれぞれ接続されるビット線（Ｄ０１ｋ〜Ｄ０４ｋとする）を含む１０２４本のビット線にデータが読み出される。
Ｘタイミング生成回路１１は、ロウアドレス信号を出力し、所定時間経過した後、セルアレイ２の全ての（１０２４台の）センスアンプＳＡを活性化し、各センスアンプＳＡにビット線の増幅動作を実行させる。
また、ＴＳＷＥ生成回路１２ｂは、通常動作モードにおいてはテスト信号ＴＰＡＲＡがＬレベルであるので、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１の論理レベルをＨレベルに維持している。これにより、スイッチＭＬＳＷ２における４個のＭＬＳＷ（ＭＬＳＷ２１〜ＭＬＳＷ２４とする）は導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００とする）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
また、ＴＳＷＥ生成回路１２ｂは、通常動作モードにおいてはテスト信号ＴＰＡＲＡがＬレベルであるので、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１の論理レベルをＨレベルに維持している。これにより、スイッチＭＬＳＷ２における４個のＭＬＳＷ（ＭＬＳＷ２１〜ＭＬＳＷ２４とする）は導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００とする）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
外部クロックＣＫの「１０」番目の立ち上がりでＷＴコマンドが供給されると、つまり、ＡＣＴコマンド−ＷＴコマンド間が外部クロックＣＫの２周期分のＡＬ＝２で供給されると、コマンド入力回路１８は、内部コマンド信号をＹタイミング生成回路１３に対して出力する。Ｙタイミング生成回路１３は、この内部コマンド信号を受けて、カラムアドレスＹ０−Ｙ９を取り込み、これらの論理レベルに応じてカラムアドレス信号Ｙ１Ｔ−Ｙ８Ｔ、Ｙ１Ｂ−Ｙ８ＢをＹデコーダ１３ａに対して、カラムアドレス信号Ｙ９Ｔ、Ｙ９Ｂをデータ制御回路１４に対して出力する。なお、カラムアドレスＹ０−Ｙ８＝Ｙｂ、Ｙ９＝「１」であるとする。つまり、Ｙタイミング生成回路１３が出力するカラムアドレス信号Ｙ９ＴはＨレベル、Ｙ９ＢはＬレベルである。
また、コマンド入力回路１８は、外部クロックＣＫの「１０」番目の立ち上がりに応じて、活性レベル（Ｈレベル）となり、立下りに応じて非活性レベル（Ｌレベル）となるライトコマンド信号ＷＴＣＭＤを、Ｙタイミング生成回路１３、及びデータ制御回路１４に対して出力する。
Ｙデコーダ１３ａは、このライトコマンド信号ＷＴＣＭＤの立ち上がりで、Ｙタイミング生成回路から入力されるカラムアドレス信号に基づいて、２５６本のカラムスイッチ選択信号線のうち１本（図４に示すカラムスイッチ選択信号線ＣＳＬｊとする。つまり、カラムアドレスＹ１−Ｙ８でその位置が示されるビット線がカラムスイッチ選択信号線ＣＳＬｊにより選択されるものとする）を駆動する。
図４において、ビット線対（Ｄ０１ｋ、ＤＢ０１ｋ）とローカルＩＯ線対（ＬＩＯＴ２００、ＬＩＯＮ２００）等が接続される。
図４において、ビット線対（Ｄ０１ｋ、ＤＢ０１ｋ）とローカルＩＯ線対（ＬＩＯＴ２００、ＬＩＯＮ２００）等が接続される。
入出力インターフェース１６は、外部クロックＣＫの「１１」番目の立ち上がり及び立下りに同期して、データ入出力端子ＤＱｉから２ビットのライトデータ「０」、「１」をこの順番に取り込み、データバスＲＷＢＳＴ１０をＬレベル、データバスＲＷＢＳＴ１１をＨレベルへと駆動する。
データ制御回路１４は、プリチャージ信号ＰＭＩＯＢを非活性レベル（Ｈレベル）に変化させ、その後、ライトコマンド信号ＷＴＣＭＤを遅延させたライトイネーブル信号ＷＡＥをリードライトアンプ群１５ａに出力する。
このとき、リードライトアンプ群１５ａのうち、Ｙ９Ｔが入力される２つのリードライトアンプＲＷＡＭＰ１０、及びリードライトアンプＲＷＡＭＰ１１が活性化する。
リードライトアンプＲＷＡＭＰ１０は、データバスＲＷＢＳＴ１０の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）のうち、ＭＩＯＴ１０をＬレベル、ＭＩＯＮ１０をＨレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ１１は、データバスＲＷＢＳＴ１１の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）のうち、ＭＩＯＴ１１をＨレベル，ＭＩＯＮ１１をＬレベルへ駆動する。
データ制御回路１４は、プリチャージ信号ＰＭＩＯＢを非活性レベル（Ｈレベル）に変化させ、その後、ライトコマンド信号ＷＴＣＭＤを遅延させたライトイネーブル信号ＷＡＥをリードライトアンプ群１５ａに出力する。
このとき、リードライトアンプ群１５ａのうち、Ｙ９Ｔが入力される２つのリードライトアンプＲＷＡＭＰ１０、及びリードライトアンプＲＷＡＭＰ１１が活性化する。
リードライトアンプＲＷＡＭＰ１０は、データバスＲＷＢＳＴ１０の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）のうち、ＭＩＯＴ１０をＬレベル、ＭＩＯＮ１０をＨレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ１１は、データバスＲＷＢＳＴ１１の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）のうち、ＭＩＯＴ１１をＨレベル，ＭＩＯＮ１１をＬレベルへ駆動する。
このとき、メインＩＯ線対は、スイッチＭＬＳＷ、ローカルＩＯ線対を介してビット線に接続されている。例えば、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）はビット線対（Ｄ０３ｋ、ＤＢ０３ｋ）と、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）はビット線対（Ｄ０４ｋ、ＤＢ０４ｋ）と接続されている。
リードライトアンプＲＷＡＭＰ１０が、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）を駆動することにより、ビット線対（Ｄ０３ｋ、ＤＢ０３ｋ）のうち、ビット線Ｄ０３ｋはＬレベルに、ビット線ＤＢ０３ｋはＨレベルに駆動され（センスアンプもともにビット線を駆動する）、ビット線Ｄ０３ｋに接続されるメモリセルＭＣ０３ｋにはＬレベルのデータ（データ「０」）が書き込まれる。また、リードライトアンプＲＷＡＭＰ１１が、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）を駆動することにより、ビット線対（Ｄ０４ｋ、ＤＢ０４ｋ）のうち、ビット線Ｄ０４ｋはＨレベルに、ビット線ＤＢ０４ｋはＬレベルに駆動され、ビット線Ｄ０４ｋに接続されるメモリセルＭＣ０４ｋにはＨレベルのデータ（データ「１」）が書き込まれる。
つまり、半導体装置１０は、ＷＴコマンドが供給され、ライトデータとしてデータ入出力端子ＤＱｉに２ビットのデータが供給されると、Ｙ＝０に位置するメモリセルＭＣ０３にデータ「０」が、Ｙ＝１に位置するメモリセルＭＣ０４にデータ「１」が、それぞれ書き込まれる。
リードライトアンプＲＷＡＭＰ１０が、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）を駆動することにより、ビット線対（Ｄ０３ｋ、ＤＢ０３ｋ）のうち、ビット線Ｄ０３ｋはＬレベルに、ビット線ＤＢ０３ｋはＨレベルに駆動され（センスアンプもともにビット線を駆動する）、ビット線Ｄ０３ｋに接続されるメモリセルＭＣ０３ｋにはＬレベルのデータ（データ「０」）が書き込まれる。また、リードライトアンプＲＷＡＭＰ１１が、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）を駆動することにより、ビット線対（Ｄ０４ｋ、ＤＢ０４ｋ）のうち、ビット線Ｄ０４ｋはＨレベルに、ビット線ＤＢ０４ｋはＬレベルに駆動され、ビット線Ｄ０４ｋに接続されるメモリセルＭＣ０４ｋにはＨレベルのデータ（データ「１」）が書き込まれる。
つまり、半導体装置１０は、ＷＴコマンドが供給され、ライトデータとしてデータ入出力端子ＤＱｉに２ビットのデータが供給されると、Ｙ＝０に位置するメモリセルＭＣ０３にデータ「０」が、Ｙ＝１に位置するメモリセルＭＣ０４にデータ「１」が、それぞれ書き込まれる。
その後、外部クロックＣＫの「１３」番目の立ち上がりでＰＲＥコマンドが供給されると、ＡＣＴコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図９に示すロウアドレス信号Ｘ９Ｔを含む全てのロウアドレス信号はＬレベルへリセットされ、選択されていたワード線ＷＬｋもＬレベルへリセットする。また、ロウアドレス信号が入力されるＬＭＩＯＳＷ生成回路１２ｃ２はスイッチ制御信号ＬＭＩＯＳＷ２を非活性レベル（Ｌレベル）へリセットし、スイッチＭＬＳＷをオフさせる。これにより、セルアレイ２におけるローカルＩＯ線対と、メインＩＯ線対とは非導通となる。
一方、図１０に示すテスト動作モードでは、外部クロックＣＫの「１」番目の立ち上がりで、ＡＣＴコマンドが供給される前に、コマンド入力回路１８には、テスト動作モードへの移行を指示するＴＥＳＴコマンド（モードレジスタコマンド）が供給され、モードレジスタ１８ａにテスト動作モードが設定される。
コマンド入力回路１８におけるモードレジスタ１８ａは、活性レベル（Ｈレベル）のテスト信号ＴＰＡＲＡを、Ｘタイミング生成回路１１、ＴＳＷＥ生成回路１２ｂ、Ｙタイミング生成回路１３、入出力インターフェース１６に対して出力する。またモードレジスタ１８ａは、ワンショットで活性レベルとなる（非活性レベルであるＬレベルからＨレベルへ遷移し、一定期間後Ｌレベルへ遷移する）モードレジスタリセット信号ＭＲＳＴを、ＴＳＷＥ生成回路１２ｂに対して出力する。
ＴＳＷＥ生成回路１２ｂは、上述の通りラッチ部１２ｂ１の出力を初期値へリセットする（図７、及び図８の説明参照）。
コマンド入力回路１８におけるモードレジスタ１８ａは、活性レベル（Ｈレベル）のテスト信号ＴＰＡＲＡを、Ｘタイミング生成回路１１、ＴＳＷＥ生成回路１２ｂ、Ｙタイミング生成回路１３、入出力インターフェース１６に対して出力する。またモードレジスタ１８ａは、ワンショットで活性レベルとなる（非活性レベルであるＬレベルからＨレベルへ遷移し、一定期間後Ｌレベルへ遷移する）モードレジスタリセット信号ＭＲＳＴを、ＴＳＷＥ生成回路１２ｂに対して出力する。
ＴＳＷＥ生成回路１２ｂは、上述の通りラッチ部１２ｂ１の出力を初期値へリセットする（図７、及び図８の説明参照）。
外部クロックＣＫの「１」番目の立ち上がりで、ＡＣＴコマンドが供給されると、コマンド入力回路１８は、内部コマンド信号をＸタイミング生成回路１１に対して出力する。Ｘタイミング生成回路１１は、この内部コマンド信号を受けて、ロウアドレスＸ０−Ｘ９を取り込み、これらの論理レベルに応じてロウアドレス信号Ｘ０Ｔ−Ｘ９Ｔ、Ｘ０Ｂ−Ｘ９ＢをＸ制御回路１２に対して出力する。なお、ロウアドレスＸ０−Ｘ８＝Ｘａであるとする。また、Ｘタイミング生成回路１１は、テスト信号ＴＰＡＲＡが入力されているので、ロウアドレスＸ９の論理レベルに係らず、図１０に示すように、ロウアドレス信号Ｘ９Ｔ、Ｘ９ＢをいずれもＨレベルに変化させる。
Ｘ制御回路１２に含まれるＸデコーダＸＤＥＣのうち、２つのＸデコーダＸＤＥＣが、ロウアドレス信号Ｘ８Ｔ、Ｘ８Ｂの論理レベルによりワード線を選択する。ここでは、Ｘ８＝「０」として、つまり、ロウアドレス信号Ｘ８ＴがＬレベル、ロウアドレス信号Ｘ８ＢがＨレベルであるものとする。
すると、セルアレイ０におけるＸデコーダＸＤＥＣ１２ａ０が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択する。
また、セルアレイ２におけるＸデコーダＸＤＥＣ１２ａ２が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択する。
図４におけるメモリセルＭＣ０１〜ＭＣ０４を含むワード線ＷＬｉ上の１０２４個のメモリセルが選択され、ビット線Ｄ０１〜ビット線Ｄ０４を含む１０２４本のビット線にデータが読み出される。
Ｘ制御回路１２に含まれるＸデコーダＸＤＥＣのうち、２つのＸデコーダＸＤＥＣが、ロウアドレス信号Ｘ８Ｔ、Ｘ８Ｂの論理レベルによりワード線を選択する。ここでは、Ｘ８＝「０」として、つまり、ロウアドレス信号Ｘ８ＴがＬレベル、ロウアドレス信号Ｘ８ＢがＨレベルであるものとする。
すると、セルアレイ０におけるＸデコーダＸＤＥＣ１２ａ０が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択する。
また、セルアレイ２におけるＸデコーダＸＤＥＣ１２ａ２が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択する。
図４におけるメモリセルＭＣ０１〜ＭＣ０４を含むワード線ＷＬｉ上の１０２４個のメモリセルが選択され、ビット線Ｄ０１〜ビット線Ｄ０４を含む１０２４本のビット線にデータが読み出される。
また、セルアレイ２において、メモリセルＭＣ０１〜ＭＣ０４とそれぞれ同一カラムアドレスの４個のメモリセル（ＭＣ０１ｘ〜ＭＣ０４ｘとする）を含むワード線ＷＬｉ上の１０２４個のメモリセルが選択され、ＭＣ０１ｘ〜ＭＣ０４ｘにそれぞれ接続されるビット線（Ｄ０１ｘ〜Ｄ０４ｘとする）を含む１０２４本のビット線にデータが読み出される。
Ｘタイミング生成回路１１は、ロウアドレス信号を出力し、所定時間経過した後（メモリセルが記憶するデータがビット線に十分読み出された後）、セルアレイ０及びセルアレイ２の全ての（１０２４台の）センスアンプＳＡを活性化し、各センスアンプＳＡにビット線の増幅動作を実行させる。
また、ＴＳＷＥ生成回路１２ｂは、未だリードクロック信号ＲＤＣＬＫが入力されないので、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１の論理レベルをＨレベルに維持している。これにより、セルアレイ０において、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は導通し、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。また、セルアレイ２において、スイッチＭＬＳＷ２における４本のＭＬＳＷ２１〜ＭＬＳＷ２４は導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
Ｘタイミング生成回路１１は、ロウアドレス信号を出力し、所定時間経過した後（メモリセルが記憶するデータがビット線に十分読み出された後）、セルアレイ０及びセルアレイ２の全ての（１０２４台の）センスアンプＳＡを活性化し、各センスアンプＳＡにビット線の増幅動作を実行させる。
また、ＴＳＷＥ生成回路１２ｂは、未だリードクロック信号ＲＤＣＬＫが入力されないので、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１の論理レベルをＨレベルに維持している。これにより、セルアレイ０において、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は導通し、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。また、セルアレイ２において、スイッチＭＬＳＷ２における４本のＭＬＳＷ２１〜ＭＬＳＷ２４は導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
外部クロックＣＫの「３」番目の立ち上がりでＲＤコマンドが供給されると、つまり、ＡＣＴコマンド−ＲＤコマンド間が外部クロックＣＫの２周期分のＡＬ＝２で供給されると、コマンド入力回路１８は、内部コマンド信号をＹタイミング生成回路１３に対して出力する。Ｙタイミング生成回路１３は、この内部コマンド信号を受けて、カラムアドレスＹ０−Ｙ９を取り込み、これらの論理レベルに応じてカラムアドレス信号Ｙ１Ｔ−Ｙ８Ｔ、Ｙ１Ｂ−Ｙ８ＢをＹデコーダ１３ａに対して、カラムアドレス信号Ｙ９Ｔ、Ｙ９Ｂをデータ制御回路１４に対して出力する。なお、カラムアドレスＹ０−Ｙ８＝Ｙａとする。また、
Ｙタイミング生成回路１３は、テスト信号ＴＰＡＲＡが入力されているので、カラムアドレスＹ９の論理レベルに係らず、カラムアドレス信号Ｙ９Ｔ、Ｙ９ＢをいずれもＨレベルに変化させる。
Ｙタイミング生成回路１３は、テスト信号ＴＰＡＲＡが入力されているので、カラムアドレスＹ９の論理レベルに係らず、カラムアドレス信号Ｙ９Ｔ、Ｙ９ＢをいずれもＨレベルに変化させる。
また、コマンド入力回路１８は、外部クロックＣＫの「３」番目の立ち上がりに応じて、活性レベル（Ｈレベル）となるリードコマンド信号ＲＤＣＭＤを、Ｙタイミング生成回路１３、データ制御回路１４、及びＴＳＷＥ生成回路１２ｂに対して出力する。
Ｙタイミング生成回路１３は、リードコマンド信号ＲＤＣＭＤがＨレベルの期間に、外部クロックＣＫの「３」番目の立ち上がりに応じて、１回目のリードクロック信号ＲＤＣＬＫを発生させ、リードコマンド信号ＲＤＣＭＤがＬレベルになると、外部クロックＣＫの「４」番目の立ち上がりに応じて、２回目のリードクロック信号ＲＤＣＬＫを発生させる。Ｙタイミング生成回路１３は、リードクロック信号ＲＤＣＬＫを、Ｙデコーダ１３ａ、データ制御回路１４、及びＸタイミング生成回路１１を介してＴＳＷＥ生成回路１２ｂに出力する。なお、リードクロック信号ＲＤＣＬＫを発生させるのはＹタイミング生成回路１３でなく、コマンド入力回路１８であってもよい。
Ｙタイミング生成回路１３は、リードコマンド信号ＲＤＣＭＤがＨレベルの期間に、外部クロックＣＫの「３」番目の立ち上がりに応じて、１回目のリードクロック信号ＲＤＣＬＫを発生させ、リードコマンド信号ＲＤＣＭＤがＬレベルになると、外部クロックＣＫの「４」番目の立ち上がりに応じて、２回目のリードクロック信号ＲＤＣＬＫを発生させる。Ｙタイミング生成回路１３は、リードクロック信号ＲＤＣＬＫを、Ｙデコーダ１３ａ、データ制御回路１４、及びＸタイミング生成回路１１を介してＴＳＷＥ生成回路１２ｂに出力する。なお、リードクロック信号ＲＤＣＬＫを発生させるのはＹタイミング生成回路１３でなく、コマンド入力回路１８であってもよい。
Ｙデコーダ１３ａは、この１回目のリードクロック信号ＲＤＣＬＫの立ち上がりで、Ｙタイミング生成回路から入力されるカラムアドレス信号に基づいて、２５６本のカラムスイッチ選択信号線のうち１本（図４に示すカラムスイッチ選択信号線ＣＳＬｊとする。つまり、カラムアドレスＹ１−Ｙ８でその位置が示されるビット線がカラムスイッチ選択信号線ＣＳＬｊにより選択されるものとする）を駆動する。
図４に示すセルアレイ０において、ビット線対（Ｄ０１、ＤＢ０１）とローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）等が接続される。また、セルアレイ２において、ビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）とローカルＩＯ線対（ＬＩＯＴ２００、ＬＩＯＮ２００）等が接続される。
また、ＴＳＷＥ生成回路１２ｂは、このリードクロック信号ＲＤＣＬＫの立ち上がりで、制御信号ＴＳＷＥ１をＬレベルに変化させる。
これにより、セルアレイ２において、スイッチＭＬＳＷ２における４本のＭＬＳＷ２１〜ＭＬＳＷ２４は非導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が非接続とされる。一方、セルアレイ０においては、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は導通し続け、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等は接続が維持される。
しかし、リードライトアンプＲＷＡＭＰは未だ活性化しておらず、セルアレイ０においては、各センスアンプＳＡが、ビット線対、ローカルＩＯ線対、メインＩＯ線対を駆動することになる。カラムスイッチＣＳＷ０１等が導通する際、ビット線対には差電位がついているが、ローカルＩＯ線対、メインＩＯ線対には差電位がついていない。そのため、ビット線の有する容量、ローカルＩＯ線及びメインＩＯ線の有する容量の容量分割により、Ｌレベル側に増幅されたビット線の電圧レベルが浮き上がり（上昇し）、Ｈレベル側に増幅されたビット線の電圧レベルはドロップ（降下）する（図２参照）。
ここで、ｔＲＣＤｍｉｎタイミングで動作させたことにより、セルアレイ０において、センスアンプＳＡの誤動作があり、メモリセルＭＣ０１に記憶されたデータ「０」が「１」に誤って、メモリセルＭＣ０２に記憶されたデータ「０」が正常に、メモリセルＭＣ０３に記憶されたデータ「１」が正常に、メモリセルＭＣ０４に記憶されたデータ「１」が正常に、それぞれ増幅されたものとする。これにより、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）のうち、ＭＩＯＴ００はＨレベル，ＭＩＯＮ００はＬレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）のうち、ＭＩＯＴ０１はＬレベル，ＭＩＯＮ０１はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）のうち、ＭＩＯＴ１０はＨレベル，ＭＩＯＮ１０はＬレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）のうち、ＭＩＯＴ１１はＨレベル，ＭＩＯＮ１１はＬレベルへ変化する。
図４に示すセルアレイ０において、ビット線対（Ｄ０１、ＤＢ０１）とローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）等が接続される。また、セルアレイ２において、ビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）とローカルＩＯ線対（ＬＩＯＴ２００、ＬＩＯＮ２００）等が接続される。
また、ＴＳＷＥ生成回路１２ｂは、このリードクロック信号ＲＤＣＬＫの立ち上がりで、制御信号ＴＳＷＥ１をＬレベルに変化させる。
これにより、セルアレイ２において、スイッチＭＬＳＷ２における４本のＭＬＳＷ２１〜ＭＬＳＷ２４は非導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が非接続とされる。一方、セルアレイ０においては、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は導通し続け、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等は接続が維持される。
しかし、リードライトアンプＲＷＡＭＰは未だ活性化しておらず、セルアレイ０においては、各センスアンプＳＡが、ビット線対、ローカルＩＯ線対、メインＩＯ線対を駆動することになる。カラムスイッチＣＳＷ０１等が導通する際、ビット線対には差電位がついているが、ローカルＩＯ線対、メインＩＯ線対には差電位がついていない。そのため、ビット線の有する容量、ローカルＩＯ線及びメインＩＯ線の有する容量の容量分割により、Ｌレベル側に増幅されたビット線の電圧レベルが浮き上がり（上昇し）、Ｈレベル側に増幅されたビット線の電圧レベルはドロップ（降下）する（図２参照）。
ここで、ｔＲＣＤｍｉｎタイミングで動作させたことにより、セルアレイ０において、センスアンプＳＡの誤動作があり、メモリセルＭＣ０１に記憶されたデータ「０」が「１」に誤って、メモリセルＭＣ０２に記憶されたデータ「０」が正常に、メモリセルＭＣ０３に記憶されたデータ「１」が正常に、メモリセルＭＣ０４に記憶されたデータ「１」が正常に、それぞれ増幅されたものとする。これにより、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）のうち、ＭＩＯＴ００はＨレベル，ＭＩＯＮ００はＬレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）のうち、ＭＩＯＴ０１はＬレベル，ＭＩＯＮ０１はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）のうち、ＭＩＯＴ１０はＨレベル，ＭＩＯＮ１０はＬレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）のうち、ＭＩＯＴ１１はＨレベル，ＭＩＯＮ１１はＬレベルへ変化する。
一方、セルアレイ２においては、各センスアンプＳＡが、ビット線対、ローカルＩＯ線対を駆動することになる。カラムスイッチＣＳＷ等が導通する際、ビット線対には差電位がついているが、ローカルＩＯ線対には差電位がついていない。そのため、ビット線の有する容量、ローカルＩＯ線の有する容量の容量分割により、Ｌレベル側に増幅されたビット線の電圧レベルが浮き上がり（上昇し）、Ｈレベル側に増幅されたビット線の電圧レベルはドロップ（降下）する（図２参照）。
ここで、ｔＲＣＤｍｉｎタイミングで動作させたことにより、セルアレイ２において、センスアンプＳＡの誤動作があり、メモリセルＭＣ０１ｘに記憶されたデータ「０」が正常に、メモリセルＭＣ０２に記憶されたデータ「０」が正常に、メモリセルＭＣ０３に記憶されたデータ「１」が誤ってデータ「０」に、メモリセルＭＣ０４に記憶されたデータ「１」が正常に、それぞれ増幅されたものとする。これにより、ビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）のうち、Ｄ０１ｘはＬレベル，ＤＢ０１ｘはＨレベルへ変化する。また、ビット線対（Ｄ０２ｘ、ＤＢ０２ｘ）のうち、Ｄ０２ｘはＬレベル，ＤＢ０２ｘはＨレベルへ変化する。ビット線対（Ｄ０３ｘ、ＤＢ０３ｘ）のうち、Ｄ０３ｘはＬレベル，ＤＢ０３ｘはＨレベルへ誤って変化する。また、ビット線対（Ｄ０４ｘ、ＤＢ０４ｘ）のうち、Ｄ０４ｘはＨレベル，ＤＢ０４ｘはＬレベルへ変化する。
ここで、ｔＲＣＤｍｉｎタイミングで動作させたことにより、セルアレイ２において、センスアンプＳＡの誤動作があり、メモリセルＭＣ０１ｘに記憶されたデータ「０」が正常に、メモリセルＭＣ０２に記憶されたデータ「０」が正常に、メモリセルＭＣ０３に記憶されたデータ「１」が誤ってデータ「０」に、メモリセルＭＣ０４に記憶されたデータ「１」が正常に、それぞれ増幅されたものとする。これにより、ビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）のうち、Ｄ０１ｘはＬレベル，ＤＢ０１ｘはＨレベルへ変化する。また、ビット線対（Ｄ０２ｘ、ＤＢ０２ｘ）のうち、Ｄ０２ｘはＬレベル，ＤＢ０２ｘはＨレベルへ変化する。ビット線対（Ｄ０３ｘ、ＤＢ０３ｘ）のうち、Ｄ０３ｘはＬレベル，ＤＢ０３ｘはＨレベルへ誤って変化する。また、ビット線対（Ｄ０４ｘ、ＤＢ０４ｘ）のうち、Ｄ０４ｘはＨレベル，ＤＢ０４ｘはＬレベルへ変化する。
その後、図１０に示すように、リードクロック信号ＲＤＣＬＫが、Ｌレベルになることで、カラムスイッチ選択信号線ＣＳＬｊの論理レベルもＬレベルになり、セルアレイ０及びセルアレイ２において導通していたカラムスイッチＣＳＷは非導通となる。上記例では、セルアレイ０におけるセンスアンプＳＡ０１が誤ったデータ（メモリセルＭＣ０１が記憶していたデータ「０」とは逆のデータ「１」）をラッチする。
一方、セルアレイ０において、センスアンプＳＡ０２は、メモリセルＭＣ０２が記憶していたデータ「０」をラッチし、センスアンプＳＡ０３は、メモリセルＭＣ０３が記憶していたデータ「１」をラッチし、センスアンプＳＡ０４は、メモリセルＭＣ０４が記憶していたデータ「１」をラッチする。
また、セルアレイ２におけるビット線Ｄ０３ｘに接続されるセンスアンプ（センスアンプＳＡ０３ｘとする）が誤ったデータ（メモリセルＭＣ０３ｘが記憶していたデータ「１」とは逆のデータ「０」）をラッチする。
一方、セルアレイ２において、ビット線Ｄ０１ｘに接続されるセンスアンプ（センスアンプＳＡ０１ｘとする）は、メモリセルＭＣ０１ｘが記憶していたデータ「０」をラッチし、ビット線Ｄ０２ｘに接続されるセンスアンプ（センスアンプＳＡ０２ｘとする）は、メモリセルＭＣ０２ｘが記憶していたデータ「０」をラッチし、ビット線Ｄ０４ｘに接続されるセンスアンプ（センスアンプＳＡ０４ｘとする）は、メモリセルＭＣ０４ｘが記憶していたデータ「１」をラッチする。
一方、セルアレイ０において、センスアンプＳＡ０２は、メモリセルＭＣ０２が記憶していたデータ「０」をラッチし、センスアンプＳＡ０３は、メモリセルＭＣ０３が記憶していたデータ「１」をラッチし、センスアンプＳＡ０４は、メモリセルＭＣ０４が記憶していたデータ「１」をラッチする。
また、セルアレイ２におけるビット線Ｄ０３ｘに接続されるセンスアンプ（センスアンプＳＡ０３ｘとする）が誤ったデータ（メモリセルＭＣ０３ｘが記憶していたデータ「１」とは逆のデータ「０」）をラッチする。
一方、セルアレイ２において、ビット線Ｄ０１ｘに接続されるセンスアンプ（センスアンプＳＡ０１ｘとする）は、メモリセルＭＣ０１ｘが記憶していたデータ「０」をラッチし、ビット線Ｄ０２ｘに接続されるセンスアンプ（センスアンプＳＡ０２ｘとする）は、メモリセルＭＣ０２ｘが記憶していたデータ「０」をラッチし、ビット線Ｄ０４ｘに接続されるセンスアンプ（センスアンプＳＡ０４ｘとする）は、メモリセルＭＣ０４ｘが記憶していたデータ「１」をラッチする。
データ制御回路１４は、１回目のリードクロック信号ＲＤＣＬＫの立ち上がりに応じてプリチャージ信号ＰＭＩＯＢを非活性レベル（Ｈレベル）に変化させ、その後、リードクロック信号ＲＤＣＬＫを遅延させたデータイネーブル信号ＤＡＥをリードライトアンプ群１５ａに出力する。
このとき、Ｙ９Ｔ，及びＹ９ＢはいずれもＨレベルであるので、リードライトアンプ群１５ａにおける、４つのＲＷＡＭＰ全て（リードライトアンプＲＷＡＭＰ００、リードライトアンプＲＷＡＭＰ０１、リードライトアンプＲＷＡＭＰ１０、リードライトアンプＲＷＡＭＰ１１）が活性化する。
リードライトアンプＲＷＡＭＰ００は、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）の差電位の増幅を行い、データバスＲＷＢＳＴ００をＨレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ０１は、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）の差電位の増幅を行い、データバスＲＷＢＳＴ０１をＬレベルへと駆動する。また、リードライトアンプＲＷＡＭＰ１０は、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）の差電位の増幅を行い、データバスＲＷＢＳＴ１０をＨレベルへと駆動する。また、リードライトアンプＲＷＡＭＰ１１は、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）の差電位の増幅を行い、データバスＲＷＢＳＴ１１をＨレベルへと駆動する。
このとき、Ｙ９Ｔ，及びＹ９ＢはいずれもＨレベルであるので、リードライトアンプ群１５ａにおける、４つのＲＷＡＭＰ全て（リードライトアンプＲＷＡＭＰ００、リードライトアンプＲＷＡＭＰ０１、リードライトアンプＲＷＡＭＰ１０、リードライトアンプＲＷＡＭＰ１１）が活性化する。
リードライトアンプＲＷＡＭＰ００は、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）の差電位の増幅を行い、データバスＲＷＢＳＴ００をＨレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ０１は、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）の差電位の増幅を行い、データバスＲＷＢＳＴ０１をＬレベルへと駆動する。また、リードライトアンプＲＷＡＭＰ１０は、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）の差電位の増幅を行い、データバスＲＷＢＳＴ１０をＨレベルへと駆動する。また、リードライトアンプＲＷＡＭＰ１１は、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）の差電位の増幅を行い、データバスＲＷＢＳＴ１１をＨレベルへと駆動する。
入出力インターフェース１６において、ＥＸＯＲ（排他的論理和回路３２）は、データバスＲＷＢＳＴ００の論理レベル（データ「１」）と、データバスＲＷＢＳＴ１０の論理レベル（データ「１」）との排他的論理和を演算し、演算結果（ＴＲＳＵＬＴ０）としてデータ「０」をデータ入出力回路３４に対して出力する。また、ＥＸＯＲ（排他的論理和回路３３）は、データバスＲＷＢＳＴ０１の論理レベル（データ「０」）と、データバスＲＷＢＳＴ１１の論理レベル（データ「１」）との排他的論理和を演算し、演算結果（ＴＲＳＵＬＴ１）としてデータ「１」をデータ入出力回路３４に対して出力する。
データ入出力回路３４は、これらの演算結果を、外部クロックＣＫに同期して出力するため、例えば内部のラッチ回路に保持しておく。
データ入出力回路３４は、これらの演算結果を、外部クロックＣＫに同期して出力するため、例えば内部のラッチ回路に保持しておく。
この間、Ｙデコーダ１３ａは、２回目のリードクロック信号ＲＤＣＬＫの立ち上がりで、カラムスイッチ選択信号線ＣＳＬｊを再び駆動する。
図４に示すセルアレイ０において、ビット線対（Ｄ０１、ＤＢ０１）とローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）等が接続される。また、セルアレイ２において、ビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）とローカルＩＯ線対（ＬＩＯＴ２００、ＬＩＯＮ２００）等が接続される。
また、ＴＳＷＥ生成回路１２ｂは、このリードクロック信号ＲＤＣＬＫの立ち上がりで、今度は制御信号ＴＳＷＥ０をＬレベルに変化させる。
これにより、セルアレイ０において、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は非導通し、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等は非接続とされる。一方、セルアレイ２においては、スイッチＭＬＳＷ２における４本のＭＬＳＷ２１〜ＭＬＳＷ２４が導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
ここで、最初のアクセス時にｔＲＣＤｍｉｎタイミングで動作させたことにより、セルアレイ２において、ビット線Ｄ０１ｘに接続されるセンスアンプＳＡ０１ｘは、データ「０」をラッチし、ビット線Ｄ０２ｘに接続されるセンスアンプＳＡ０２ｘは、データ「０」をラッチし、ビット線Ｄ０３ｘに接続されるセンスアンプＳＡ０３ｘは、データ「０」をラッチし、ビット線Ｄ０４ｘに接続されるセンスアンプＳＡ０４ｘは、データ「１」をラッチしている。
これにより、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）のうち、ＭＩＯＴ００はＬレベル，ＭＩＯＮ００はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）のうち、ＭＩＯＴ０１はＬレベル，ＭＩＯＮ０１はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）のうち、ＭＩＯＴ１０はＬレベル，ＭＩＯＮ１０はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）のうち、ＭＩＯＴ１１はＨレベル，ＭＩＯＮ１１はＬレベルへ変化する。
図４に示すセルアレイ０において、ビット線対（Ｄ０１、ＤＢ０１）とローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）等が接続される。また、セルアレイ２において、ビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）とローカルＩＯ線対（ＬＩＯＴ２００、ＬＩＯＮ２００）等が接続される。
また、ＴＳＷＥ生成回路１２ｂは、このリードクロック信号ＲＤＣＬＫの立ち上がりで、今度は制御信号ＴＳＷＥ０をＬレベルに変化させる。
これにより、セルアレイ０において、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は非導通し、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等は非接続とされる。一方、セルアレイ２においては、スイッチＭＬＳＷ２における４本のＭＬＳＷ２１〜ＭＬＳＷ２４が導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
ここで、最初のアクセス時にｔＲＣＤｍｉｎタイミングで動作させたことにより、セルアレイ２において、ビット線Ｄ０１ｘに接続されるセンスアンプＳＡ０１ｘは、データ「０」をラッチし、ビット線Ｄ０２ｘに接続されるセンスアンプＳＡ０２ｘは、データ「０」をラッチし、ビット線Ｄ０３ｘに接続されるセンスアンプＳＡ０３ｘは、データ「０」をラッチし、ビット線Ｄ０４ｘに接続されるセンスアンプＳＡ０４ｘは、データ「１」をラッチしている。
これにより、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）のうち、ＭＩＯＴ００はＬレベル，ＭＩＯＮ００はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）のうち、ＭＩＯＴ０１はＬレベル，ＭＩＯＮ０１はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）のうち、ＭＩＯＴ１０はＬレベル，ＭＩＯＮ１０はＨレベルへ変化する。また、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）のうち、ＭＩＯＴ１１はＨレベル，ＭＩＯＮ１１はＬレベルへ変化する。
データ制御回路１４は、２回目のリードクロック信号ＲＤＣＬＫの立ち上がりに応じてプリチャージ信号ＰＭＩＯＢを非活性レベル（Ｈレベル）に変化させ、その後、リードクロック信号ＲＤＣＬＫを遅延させたデータイネーブル信号ＤＡＥをリードライトアンプ群１５ａに出力する。
このとき、Ｙ９Ｔ，及びＹ９ＢはいずれもＨレベルであるので、リードライトアンプ群１５ａにおける、４つのＲＷＡＭＰ全て（リードライトアンプＲＷＡＭＰ００、リードライトアンプＲＷＡＭＰ０１、リードライトアンプＲＷＡＭＰ１０、リードライトアンプＲＷＡＭＰ１１）が活性化する。
リードライトアンプＲＷＡＭＰ００は、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）の差電位の増幅を行い、データバスＲＷＢＳＴ００をＬレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ０１は、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）の差電位の増幅を行い、データバスＲＷＢＳＴ０１をＬレベルへと駆動する。また、リードライトアンプＲＷＡＭＰ１０は、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）の差電位の増幅を行い、データバスＲＷＢＳＴ１０をＬレベルへと駆動する。また、リードライトアンプＲＷＡＭＰ１１は、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）の差電位の増幅を行い、データバスＲＷＢＳＴ１１をＨレベルへと駆動する。
このとき、Ｙ９Ｔ，及びＹ９ＢはいずれもＨレベルであるので、リードライトアンプ群１５ａにおける、４つのＲＷＡＭＰ全て（リードライトアンプＲＷＡＭＰ００、リードライトアンプＲＷＡＭＰ０１、リードライトアンプＲＷＡＭＰ１０、リードライトアンプＲＷＡＭＰ１１）が活性化する。
リードライトアンプＲＷＡＭＰ００は、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）の差電位の増幅を行い、データバスＲＷＢＳＴ００をＬレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ０１は、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）の差電位の増幅を行い、データバスＲＷＢＳＴ０１をＬレベルへと駆動する。また、リードライトアンプＲＷＡＭＰ１０は、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）の差電位の増幅を行い、データバスＲＷＢＳＴ１０をＬレベルへと駆動する。また、リードライトアンプＲＷＡＭＰ１１は、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）の差電位の増幅を行い、データバスＲＷＢＳＴ１１をＨレベルへと駆動する。
入出力インターフェース１６において、ＥＸＯＲ（排他的論理和回路３２）は、データバスＲＷＢＳＴ００の論理レベル（データ「０」）と、データバスＲＷＢＳＴ１０の論理レベル（データ「０」）との排他的論理和を演算し、演算結果（ＴＲＳＵＬＴ０）としてデータ「０」をデータ入出力回路３４に対して出力する。また、ＥＸＯＲ（排他的論理和回路３３）は、データバスＲＷＢＳＴ０１の論理レベル（データ「０」）と、データバスＲＷＢＳＴ１１の論理レベル（データ「１」）との排他的論理和を演算し、演算結果（ＴＲＳＵＬＴ１）としてデータ「１」をデータ入出力回路３４に対して出力する。
データ入出力回路３４は、これらの演算結果を、外部クロックＣＫに同期して出力するため、例えば内部のラッチ回路に保持しておく。
入出力インターフェース１６は、ラッチした演算結果をラッチした順番に外部クロックＣＫの「６」番目の立ち上がり及び立ち下がり、「７」番目の立ち上がり及び立ち下がりに同期させて、データ入出力端子ＤＱｉからシリアルに出力する。つまり、半導体装置１０は、ＲＤコマンドからＣＬ（CAS Latency）＝３で、４ビットのリードデータをデータ入出力端子ＤＱｉから、外部クロックの立ち上がり及び立ち下がりに同期させて出力する。
データ入出力回路３４は、これらの演算結果を、外部クロックＣＫに同期して出力するため、例えば内部のラッチ回路に保持しておく。
入出力インターフェース１６は、ラッチした演算結果をラッチした順番に外部クロックＣＫの「６」番目の立ち上がり及び立ち下がり、「７」番目の立ち上がり及び立ち下がりに同期させて、データ入出力端子ＤＱｉからシリアルに出力する。つまり、半導体装置１０は、ＲＤコマンドからＣＬ（CAS Latency）＝３で、４ビットのリードデータをデータ入出力端子ＤＱｉから、外部クロックの立ち上がり及び立ち下がりに同期させて出力する。
この４ビットのリードデータのうち、最初のデータは、Ｙ０＝０かつＹ９＝０に位置するメモリセルＭＣ０１の記憶するデータ「０」を誤って読み出したデータ「１」と、Ｙ０＝０かつＹ９＝１に位置するメモリセルＭＣ０３の記憶するデータ「１」とを縮約したデータ「０」である。また、２ビット目のデータは、Ｙ０＝１かつＹ９＝０に位置するメモリセルＭＣ０２の記憶するデータ「０」と、Ｙ０＝１かつＹ９＝１に位置するメモリセルＭＣ０４の記憶するデータ「１」とを縮約したデータ「１」である。
また、３ビット目のデータは、Ｙ０＝０かつＹ９＝０に位置するメモリセルＭＣ０１ｘの記憶するデータ「０」と、Ｙ０＝０かつＹ９＝１に位置するメモリセルＭＣ０３ｘの記憶するデータ「１」を誤って読み出したデータ「０」とを縮約したデータ「０」である。また、４ビット目のデータは、Ｙ０＝１かつＹ９＝０に位置するメモリセルＭＣ０２ｘの記憶するデータ「０」と、Ｙ０＝１かつＹ９＝１に位置するメモリセルＭＣ０４ｘの記憶するデータ「１」とを縮約したデータ「１」である。
このように、半導体装置１０は、テスト動作モードにおいて、２つの活性化されたセルアレイの８ビットのメモリセルから、ｔＲＣＤｍｉｎタイミングで読み出したデータを、４台のリードライトアンプＲＷＡＭＰを２回活性化させることで、半導体装置１０の外部へリードデータ（８ビットのデータを４ビットに縮約したデータ）として出力することができる。
また、３ビット目のデータは、Ｙ０＝０かつＹ９＝０に位置するメモリセルＭＣ０１ｘの記憶するデータ「０」と、Ｙ０＝０かつＹ９＝１に位置するメモリセルＭＣ０３ｘの記憶するデータ「１」を誤って読み出したデータ「０」とを縮約したデータ「０」である。また、４ビット目のデータは、Ｙ０＝１かつＹ９＝０に位置するメモリセルＭＣ０２ｘの記憶するデータ「０」と、Ｙ０＝１かつＹ９＝１に位置するメモリセルＭＣ０４ｘの記憶するデータ「１」とを縮約したデータ「１」である。
このように、半導体装置１０は、テスト動作モードにおいて、２つの活性化されたセルアレイの８ビットのメモリセルから、ｔＲＣＤｍｉｎタイミングで読み出したデータを、４台のリードライトアンプＲＷＡＭＰを２回活性化させることで、半導体装置１０の外部へリードデータ（８ビットのデータを４ビットに縮約したデータ）として出力することができる。
その後、外部クロックＣＫの「８」番目の立ち上がりでＰＲＥコマンドが供給されると、
ＡＣＴコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図９に示すロウアドレス信号Ｘ９Ｂ、Ｘ９Ｔを含む全てのロウアドレス信号はＬレベルへリセットされ、選択されていたワード線ＷＬｉもＬレベルへリセットする。また、ロウアドレス信号が入力されるＬＭＩＯＳＷ生成回路１２ｃ０、ＬＭＩＯＳＷ生成回路１２ｃ２は、それぞれスイッチ制御信号ＬＭＩＯＳＷ０、ＬＭＩＯＳＷ２を非活性レベル（Ｌレベル）へリセットし、それぞれの出力スイッチＭＬＳＷをオフさせる。これにより、セルアレイ０、セルアレイ２におけるローカルＩＯ線対とメインＩＯ線対とは非導通となる。
ＡＣＴコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図９に示すロウアドレス信号Ｘ９Ｂ、Ｘ９Ｔを含む全てのロウアドレス信号はＬレベルへリセットされ、選択されていたワード線ＷＬｉもＬレベルへリセットする。また、ロウアドレス信号が入力されるＬＭＩＯＳＷ生成回路１２ｃ０、ＬＭＩＯＳＷ生成回路１２ｃ２は、それぞれスイッチ制御信号ＬＭＩＯＳＷ０、ＬＭＩＯＳＷ２を非活性レベル（Ｌレベル）へリセットし、それぞれの出力スイッチＭＬＳＷをオフさせる。これにより、セルアレイ０、セルアレイ２におけるローカルＩＯ線対とメインＩＯ線対とは非導通となる。
続いて、外部クロックＣＫの「１０」番目の立ち上がりで、ＡＣＴコマンドが供給されると、コマンド入力回路１８は、内部コマンド信号をＸタイミング生成回路１１に対して出力する。Ｘタイミング生成回路１１は、この内部コマンド信号を受けて、ロウアドレスＸ０−Ｘ９を取り込み、これらの論理レベルに応じてロウアドレス信号Ｘ０Ｔ−Ｘ９Ｔ、Ｘ０Ｂ−Ｘ９ＢをＸ制御回路１２に対して出力する。なお、ロウアドレスＸ０−Ｘ８＝Ｘｂとする。また、Ｘタイミング生成回路１１は、テスト信号ＴＰＡＲＡが入力されているので、ロウアドレスＸ９の論理レベルに係らず、図１０に示すように、ロウアドレス信号Ｘ９Ｔ、Ｘ９ＢをいずれもＨレベルに変化させる。
Ｘ制御回路１２に含まれるＸデコーダＸＤＥＣのうち、２つのＸデコーダＸＤＥＣが、ロウアドレス信号Ｘ８Ｔ、Ｘ８Ｂの論理レベルによりワード線を選択する。ここでは、Ｘ８＝「０」として、つまり、ロウアドレス信号Ｘ８ＴがＬレベル、ロウアドレス信号Ｘ８ＢがＨレベルであるものとする。
すると、セルアレイ０におけるＸデコーダＸＤＥＣ１２ａ０が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択する。
また、セルアレイ２におけるＸデコーダＸＤＥＣ１２ａ２が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択する。
Ｘ制御回路１２に含まれるＸデコーダＸＤＥＣのうち、２つのＸデコーダＸＤＥＣが、ロウアドレス信号Ｘ８Ｔ、Ｘ８Ｂの論理レベルによりワード線を選択する。ここでは、Ｘ８＝「０」として、つまり、ロウアドレス信号Ｘ８ＴがＬレベル、ロウアドレス信号Ｘ８ＢがＨレベルであるものとする。
すると、セルアレイ０におけるＸデコーダＸＤＥＣ１２ａ０が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択する。
また、セルアレイ２におけるＸデコーダＸＤＥＣ１２ａ２が２５６本のワード線のうちから一本のワード線（図４に示すＷＬｉとする。つまり、ロウアドレスＸ０−Ｘ７でその位置が示されるワード線はＷＬｉであるとする）を選択する。
図４におけるメモリセルＭＣ０１〜ＭＣ０４を含むワード線ＷＬｉ上の１０２４個のメモリセルが選択され、それぞれビット線Ｄ０１〜ビット線Ｄ０４を含む１０２４本のビット線に接続される。
また、セルアレイ２において、ＭＣ０１ｘ〜ＭＣ０４ｘを含むワード線ＷＬｉ上の１０２４個のメモリセルが選択され、それぞれビット線Ｄ０１ｘ〜Ｄ０４ｘを含む１０２４本のビット線に接続される。
ＴＳＷＥ生成回路１２ｂは、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１の論理レベルをＨレベルに維持する。これにより、セルアレイ０において、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は導通し、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。また、セルアレイ２において、スイッチＭＬＳＷ２における４本のＭＬＳＷ２１〜ＭＬＳＷ２４は導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
また、セルアレイ２において、ＭＣ０１ｘ〜ＭＣ０４ｘを含むワード線ＷＬｉ上の１０２４個のメモリセルが選択され、それぞれビット線Ｄ０１ｘ〜Ｄ０４ｘを含む１０２４本のビット線に接続される。
ＴＳＷＥ生成回路１２ｂは、制御信号ＴＳＷＥ０及び制御信号ＴＳＷＥ１の論理レベルをＨレベルに維持する。これにより、セルアレイ０において、スイッチＭＬＳＷ０における４本のＭＬＳＷ０１〜ＭＬＳＷ０１は導通し、ローカルＩＯ線対（ＬＩＯＮ０００、ＬＩＯＮ０００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。また、セルアレイ２において、スイッチＭＬＳＷ２における４本のＭＬＳＷ２１〜ＭＬＳＷ２４は導通し、ローカルＩＯ線対（ＬＩＯＮ２００、ＬＩＯＮ２００）とメインＩＯ線対（ＭＩＯＮ００、ＭＩＯＮ００）等が接続される。
外部クロックＣＫの「１２」番目の立ち上がりでＷＴコマンドが供給されると、つまり、ＡＣＴコマンド−ＷＴコマンド間が外部クロックＣＫの２周期分のＡＬ＝２で供給されると、コマンド入力回路１８は、内部コマンド信号をＹタイミング生成回路１３に対して出力する。Ｙタイミング生成回路１３は、この内部コマンド信号を受けて、カラムアドレスＹ０−Ｙ９を取り込み、これらの論理レベルに応じてカラムアドレス信号Ｙ１Ｔ−Ｙ８Ｔ、Ｙ１Ｂ−Ｙ８ＢをＹデコーダ１３ａに対して、カラムアドレス信号Ｙ９Ｔ、Ｙ９Ｂをデータ制御回路１４に対して出力する。なお、カラムアドレスＹ０−Ｙ８＝Ｙｂであるとする。また、Ｙタイミング生成回路１３は、テスト信号ＴＰＡＲＡが入力されているので、カラムアドレスＹ９の論理レベルに係らず、カラムアドレス信号Ｙ９Ｔ、Ｙ９ＢをいずれもＨレベルに変化させる。
また、コマンド入力回路１８は、外部クロックＣＫの「１２」番目の立ち上がりに応じて、活性レベル（Ｈレベル）となるライトコマンド信号ＷＴＣＭＤを、Ｙタイミング生成回路１３、及びデータ制御回路１４に対して出力する。
Ｙデコーダ１３ａは、このライトコマンド信号ＷＴＣＭＤの立ち上がりで、Ｙタイミング生成回路から入力されるカラムアドレス信号に基づいて、２５６本のカラムスイッチ選択信号線のうち１本（図４に示すカラムスイッチ選択信号線ＣＳＬｊとする。つまり、カラムアドレスＹ１−Ｙ８でその位置が示されるビット線がカラムスイッチ選択信号線ＣＳＬｊにより選択されるものとする）を駆動する。
図４に示すセルアレイ０において、ビット線対（Ｄ０１、ＤＢ０１）とローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）等が接続される。また、セルアレイ２において、ビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）とローカルＩＯ線対（ＬＩＯＴ２００、ＬＩＯＮ２００）等が接続される。
Ｙデコーダ１３ａは、このライトコマンド信号ＷＴＣＭＤの立ち上がりで、Ｙタイミング生成回路から入力されるカラムアドレス信号に基づいて、２５６本のカラムスイッチ選択信号線のうち１本（図４に示すカラムスイッチ選択信号線ＣＳＬｊとする。つまり、カラムアドレスＹ１−Ｙ８でその位置が示されるビット線がカラムスイッチ選択信号線ＣＳＬｊにより選択されるものとする）を駆動する。
図４に示すセルアレイ０において、ビット線対（Ｄ０１、ＤＢ０１）とローカルＩＯ線対（ＬＩＯＴ０００、ＬＩＯＮ０００）等が接続される。また、セルアレイ２において、ビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）とローカルＩＯ線対（ＬＩＯＴ２００、ＬＩＯＮ２００）等が接続される。
入出力インターフェース１６は、外部クロックＣＫの「１２」番目の立ち上がり及び立下りに同期して、データ入出力端子ＤＱｉから２ビットのライトデータ「０」、「１」をこの順番に取り込む。また、入出力インターフェース１６は、データバスＲＷＢＳＴ００をＬレベル、データバスＲＷＢＳＴ０１をＬレベル、データバスＲＷＢＳＴ１０をＨレベル、データバスＲＷＢＳＴ１１をＨレベルへとそれぞれ駆動する。
データ制御回路１４は、プリチャージ信号ＰＭＩＯＢを非活性レベル（Ｈレベル）に変化させ、その後、ライトコマンド信号ＷＴＣＭＤを遅延させたライトイネーブル信号ＷＡＥをリードライトアンプ群１５ａに出力する。
このとき、Ｙ９Ｔ，及びＹ９ＢはいずれもＨレベルであるので、リードライトアンプ群１５ａにおける、４つのＲＷＡＭＰ全て（リードライトアンプＲＷＡＭＰ００、リードライトアンプＲＷＡＭＰ０１、リードライトアンプＲＷＡＭＰ１０、リードライトアンプＲＷＡＭＰ１１）が活性化する。
データ制御回路１４は、プリチャージ信号ＰＭＩＯＢを非活性レベル（Ｈレベル）に変化させ、その後、ライトコマンド信号ＷＴＣＭＤを遅延させたライトイネーブル信号ＷＡＥをリードライトアンプ群１５ａに出力する。
このとき、Ｙ９Ｔ，及びＹ９ＢはいずれもＨレベルであるので、リードライトアンプ群１５ａにおける、４つのＲＷＡＭＰ全て（リードライトアンプＲＷＡＭＰ００、リードライトアンプＲＷＡＭＰ０１、リードライトアンプＲＷＡＭＰ１０、リードライトアンプＲＷＡＭＰ１１）が活性化する。
リードライトアンプＲＷＡＭＰ００は、データバスＲＷＢＳＴ００の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）のうち、ＭＩＯＴ００をＬレベル、ＭＩＯＮ００をＨレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ０１は、データバスＲＷＢＳＴ０１の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）のうち、ＭＩＯＴ０１をＬレベル、ＭＩＯＮ０１をＨレベルへ駆動する。
リードライトアンプＲＷＡＭＰ１０は、データバスＲＷＢＳＴ１０の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）のうち、ＭＩＯＴ１０をＨレベル，ＭＩＯＮ１０をＬレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ１１は、データバスＲＷＢＳＴ１１の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）のうち、ＭＩＯＴ１１をＨレベル，ＭＩＯＮ１１をＬレベルへ駆動する。
リードライトアンプＲＷＡＭＰ１０は、データバスＲＷＢＳＴ１０の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）のうち、ＭＩＯＴ１０をＨレベル，ＭＩＯＮ１０をＬレベルへ駆動する。また、リードライトアンプＲＷＡＭＰ１１は、データバスＲＷＢＳＴ１１の論理レベルに基づき、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）のうち、ＭＩＯＴ１１をＨレベル，ＭＩＯＮ１１をＬレベルへ駆動する。
このとき、メインＩＯ線対は、スイッチＭＬＳＷ、ローカルＩＯ線対を介して、セルアレイ０及びセルアレイ２におけるビット線に接続されている。
メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）は、セルアレイ０におけるビット線対（Ｄ０１、ＤＢ０１）、及びセルアレイ２におけるビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）と接続されている。また、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）は、セルアレイ０におけるビット線対（Ｄ０２、ＤＢ０２）、及びセルアレイ２におけるビット線対（Ｄ０２ｘ、ＤＢ０２ｘ）と接続されている。
メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）は、セルアレイ０におけるビット線対（Ｄ０３、ＤＢ０３）、及びセルアレイ２におけるビット線対（Ｄ０３ｘ、ＤＢ０３ｘ）と接続されている。また、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）は、セルアレイ０におけるビット線対（Ｄ０４、ＤＢ０４）、及びセルアレイ２におけるビット線対（Ｄ０４ｘ、ＤＢ０４ｘ）と接続されている。
メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）は、セルアレイ０におけるビット線対（Ｄ０１、ＤＢ０１）、及びセルアレイ２におけるビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）と接続されている。また、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）は、セルアレイ０におけるビット線対（Ｄ０２、ＤＢ０２）、及びセルアレイ２におけるビット線対（Ｄ０２ｘ、ＤＢ０２ｘ）と接続されている。
メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）は、セルアレイ０におけるビット線対（Ｄ０３、ＤＢ０３）、及びセルアレイ２におけるビット線対（Ｄ０３ｘ、ＤＢ０３ｘ）と接続されている。また、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）は、セルアレイ０におけるビット線対（Ｄ０４、ＤＢ０４）、及びセルアレイ２におけるビット線対（Ｄ０４ｘ、ＤＢ０４ｘ）と接続されている。
リードライトアンプＲＷＡＭＰ００が、メインＩＯ線対（ＭＩＯＴ００，ＭＩＯＮ００）を駆動することにより、セルアレイ０におけるビット線対（Ｄ０１、ＤＢ０１）のうち、ビット線Ｄ０１はＬレベルに、ビット線ＤＢ０１はＨレベルに駆動され（センスアンプもともにビット線を駆動する）、ビット線Ｄ０１に接続されるメモリセルＭＣ０１にはＬレベルのデータ（データ「０」）が書き込まれる。また、セルアレイ２におけるビット線対（Ｄ０１ｘ、ＤＢ０１ｘ）のうち、ビット線Ｄ０１ｘはＬレベルに、ビット線ＤＢ０１ｘはＨレベルに駆動され、ビット線Ｄ０１ｘに接続されるメモリセルＭＣ０１ｘにはＬレベルのデータ（データ「０」）が書き込まれる。
リードライトアンプＲＷＡＭＰ０１が、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）を駆動することにより、セルアレイ０におけるビット線対（Ｄ０２、ＤＢ０２）のうち、ビット線Ｄ０２はＬレベルに、ビット線ＤＢ０２はＨレベルに駆動され、ビット線Ｄ０２に接続されるメモリセルＭＣ０２にはＬレベルのデータ（データ「０」）が書き込まれる。また、セルアレイ２におけるビット線対（Ｄ０２ｘ、ＤＢ０２ｘ）のうち、ビット線Ｄ０２ｘはＬレベルに、ビット線ＤＢ０２ｘはＨレベルに駆動され、ビット線Ｄ０２ｘに接続されるメモリセルＭＣ０２ｘにはＬレベルのデータ（データ「０」）が書き込まれる。
リードライトアンプＲＷＡＭＰ０１が、メインＩＯ線対（ＭＩＯＴ０１，ＭＩＯＮ０１）を駆動することにより、セルアレイ０におけるビット線対（Ｄ０２、ＤＢ０２）のうち、ビット線Ｄ０２はＬレベルに、ビット線ＤＢ０２はＨレベルに駆動され、ビット線Ｄ０２に接続されるメモリセルＭＣ０２にはＬレベルのデータ（データ「０」）が書き込まれる。また、セルアレイ２におけるビット線対（Ｄ０２ｘ、ＤＢ０２ｘ）のうち、ビット線Ｄ０２ｘはＬレベルに、ビット線ＤＢ０２ｘはＨレベルに駆動され、ビット線Ｄ０２ｘに接続されるメモリセルＭＣ０２ｘにはＬレベルのデータ（データ「０」）が書き込まれる。
リードライトアンプＲＷＡＭＰ１０が、メインＩＯ線対（ＭＩＯＴ１０，ＭＩＯＮ１０）を駆動することにより、セルアレイ０におけるビット線対（Ｄ０３、ＤＢ０３）のうち、ビット線Ｄ０３はＨレベルに、ビット線ＤＢ０３はＬレベルに駆動され、ビット線Ｄ０３に接続されるメモリセルＭＣ０３にはＨレベルのデータ（データ「１」）が書き込まれる。また、セルアレイ２におけるビット線対（Ｄ０３ｘ、ＤＢ０３ｘ）のうち、ビット線Ｄ０３ｘはＨレベルに、ビット線ＤＢ０３ｘはＬレベルに駆動され、ビット線Ｄ０３ｘに接続されるメモリセルＭＣ０３ｘにはＨレベルのデータ（データ「１」）が書き込まれる。
リードライトアンプＲＷＡＭＰ１１が、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）を駆動することにより、セルアレイ０におけるビット線対（Ｄ０４、ＤＢ０４）のうち、ビット線Ｄ０４はＨレベルに、ビット線ＤＢ０４はＬレベルに駆動され、ビット線Ｄ０４に接続されるメモリセルＭＣ０４にはＨレベルのデータ（データ「１」）が書き込まれる。また、セルアレイ２におけるビット線対（Ｄ０４ｘ、ＤＢ０４ｘ）のうち、ビット線Ｄ０４ｘはＨレベルに、ビット線ＤＢ０４ｘはＬレベルに駆動され、ビット線Ｄ０４ｘに接続されるメモリセルＭＣ０４ｘにはＨレベルのデータ（データ「１」）が書き込まれる。
リードライトアンプＲＷＡＭＰ１１が、メインＩＯ線対（ＭＩＯＴ１１，ＭＩＯＮ１１）を駆動することにより、セルアレイ０におけるビット線対（Ｄ０４、ＤＢ０４）のうち、ビット線Ｄ０４はＨレベルに、ビット線ＤＢ０４はＬレベルに駆動され、ビット線Ｄ０４に接続されるメモリセルＭＣ０４にはＨレベルのデータ（データ「１」）が書き込まれる。また、セルアレイ２におけるビット線対（Ｄ０４ｘ、ＤＢ０４ｘ）のうち、ビット線Ｄ０４ｘはＨレベルに、ビット線ＤＢ０４ｘはＬレベルに駆動され、ビット線Ｄ０４ｘに接続されるメモリセルＭＣ０４ｘにはＨレベルのデータ（データ「１」）が書き込まれる。
その後、外部クロックＣＫの「１５」番目の立ち上がりでＰＲＥコマンドが供給されると、ＡＣＴコマンドにより活性化されていた回路は全てプリチャージ状態に移行する。例えば、図９に示すロウアドレス信号Ｘ９Ｔ、Ｘ９Ｂを含む全てのロウアドレス信号はＬレベルへリセットされ、選択されていたワード線ＷＬｉもＬレベルへリセットする。また、ロウアドレス信号が入力されるＬＭＩＯＳＷ生成回路１２ｃ０、ＬＭＩＯＳＷ生成回路１２ｃ２は、それぞれスイッチ制御信号ＬＭＩＯＳＷ０、スイッチ制御信号ＬＭＩＯＳＷ２を非活性レベル（Ｌレベル）へリセットし、それぞれのスイッチＭＬＳＷをオフさせる。これにより、セルアレイ０、セルアレイ２におけるローカルＩＯ線対と、メインＩＯ線対とは非導通となる。
このように、半導体装置１０は、テスト動作モードにおいて、４台のリードライトアンプＲＷＡＭＰを１回活性化させることで、半導体装置１０の外部からのライトデータ（８ビットのデータを２ビットに縮約したデータ）を、２つの活性化されたセルアレイの８ビットのメモリセルへ書き込むことができる。
このように、半導体装置１０は、テスト動作モードにおいて、４台のリードライトアンプＲＷＡＭＰを１回活性化させることで、半導体装置１０の外部からのライトデータ（８ビットのデータを２ビットに縮約したデータ）を、２つの活性化されたセルアレイの８ビットのメモリセルへ書き込むことができる。
このように、半導体装置１０は、複数のメモリアレイ（セルアレイ０〜セルアレイ３）と、読み出し動作においては、前記複数のメモリアレイが備えるメモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいて前記メモリセルへの書き込みデータを生成する、前記複数のメモリアレイに共通に設けられたリードライトアンプ（例えばＲＷＡＭＰ００）と、前記複数のメモリアレイ毎に、前記メモリセルと前記リードライトアンプとの間に設けられたスイッチ（スイッチＭＬＳＷ０〜ＭＬＳＷ３）と、読み出し動作において、外部から供給される外部クロックに応じて、前記複数のメモリアレイのうち活性化するメモリアレイ（セルアレイ０、セルアレイ２）の前記スイッチを順次導通させる第１の制御信号（スイッチ制御信号ＬＭＩＯＳＷ０〜スイッチ制御信号ＬＭＩＯＳＷ３）を生成する第１の制御回路（Ｘ制御回路１２におけるＴＳＷＥ生成回路１２ｂと、ＬＭＩＯＳＷ生成回路１２ｃ０〜ＬＭＩＯＳＷ生成回路１２ｃ３）と、読み出し動作において、前記リードライトアンプを活性化する第２の制御信号（リードイネーブル信号ＤＡＥ）を、前記複数のメモリアレイのうち活性化するメモリアレイの個数（本実施形態ではセルアレイ０、セルアレイ２の２個）に基づいて発生する第２の制御回路（データ制御回路１４）と、を備えたことを特徴とする。
本発明の半導体装置１０によれば、パラレルテストの読み出し動作において、第１の制御回路が第１の制御信号を出力することにより、活性化されるメモリアレイ各々に設けられたリードライトアンプとの間のスイッチの開閉（導通）を順次行う。また、リードライトアンプは、第２の制御回路が出力する第２の制御信号により、活性化されるメモリアレイの個数回だけ活性化される。これにより、ＡＣＴコマンド及びロウアドレスを１回与えて、複数のメモリアレイを同時に活性化しても、続いてＲＤコマンド及びカラムアドレスを与えることにより、メインＩＯ線上でデータが衝突することなく、複数のメモリアレイ各々における選択されたメモリセルのデータを読み出すことができる。そのため、リードライトアンプの台数が増えることなく、チップサイズの増大を抑制できる。また、半導体装置にＡＣＴコマンド及びロウアドレスを２回以上与える必要はなくなり、パラレルテストの時間の増大を抑制できる。
さらに、一つのＡＣＴコマンドに対して一つのＲＤコマンドを与えても、ＡＣＴコマンドにより活性化された複数のメモリアレイのうち、後にデータが読み出されるメモリセルを含むメモリアレイも、最初にデータが読み出されるメモリセルを含むメモリアレイと同様に、同じＡＣＴコマンドにより活性化される。これにより、ｔＲＣＤｍｉｎ時間（ＡＣＴコマンドを与えてからＲＤコマンドを与えるまでの時間）の評価を、評価精度を落とすことなく行なうこともできる。
さらに、一つのＡＣＴコマンドに対して一つのＲＤコマンドを与えても、ＡＣＴコマンドにより活性化された複数のメモリアレイのうち、後にデータが読み出されるメモリセルを含むメモリアレイも、最初にデータが読み出されるメモリセルを含むメモリアレイと同様に、同じＡＣＴコマンドにより活性化される。これにより、ｔＲＣＤｍｉｎ時間（ＡＣＴコマンドを与えてからＲＤコマンドを与えるまでの時間）の評価を、評価精度を落とすことなく行なうこともできる。
本願の技術思想は、試験回路を有する半導体装置に適用できる。更に、図面で開示した各ブロックの接続方法や回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
例えば、実施形態の説明では、１台のリードライトアンプを共有する４台のセルアレイ（セルアレイ０〜セルアレイ３）のうち、２台のセルアレイを活性化して、１台のリードライトアンプでメモリセルからの２ビット（４台では８ビット）のデータを読み出す構成について示した。しかしながら、これは例示であって、４台のセルアレイ全てを活性化して、１台のリードライトアンプでメモリセルからの４ビット（４台では１６ビット）のデータを読み出す構成としてもよい。これは、例えば、ＴＳＷＥ生成回路１２ｂのラッチ部１２ｂ１を、４ビットのシフトレジスタの回路形式にし、信号生成部１２ｂ２を、これら４ビットのうちの各ビットから、４本の制御信号ＴＳＷＥ０〜ＴＳＷＥ３を生成する回路形式にする。また、４台のＬＭＩＯＳＷ生成回路にそれぞれ異なる制御信号ＴＳＷＥを入力する回路形式とする。このようにすれば、リードクロック信号ＲＤＣＬＫの立ち上がりでそれぞれスイッチＭＬＳＷ０〜ＭＬＳＷ３にスイッチ制御信号ＬＭＩＯＳＷ０〜スイッチ制御信号ＬＭＩＯＳＷ３を時系列に供給することで、各セルアレイのローカルＩＯ線対とメインＩＯ線対とを接続することができ、上記に説明した効果と同様の効果を得ることができる。
例えば、実施形態の説明では、１台のリードライトアンプを共有する４台のセルアレイ（セルアレイ０〜セルアレイ３）のうち、２台のセルアレイを活性化して、１台のリードライトアンプでメモリセルからの２ビット（４台では８ビット）のデータを読み出す構成について示した。しかしながら、これは例示であって、４台のセルアレイ全てを活性化して、１台のリードライトアンプでメモリセルからの４ビット（４台では１６ビット）のデータを読み出す構成としてもよい。これは、例えば、ＴＳＷＥ生成回路１２ｂのラッチ部１２ｂ１を、４ビットのシフトレジスタの回路形式にし、信号生成部１２ｂ２を、これら４ビットのうちの各ビットから、４本の制御信号ＴＳＷＥ０〜ＴＳＷＥ３を生成する回路形式にする。また、４台のＬＭＩＯＳＷ生成回路にそれぞれ異なる制御信号ＴＳＷＥを入力する回路形式とする。このようにすれば、リードクロック信号ＲＤＣＬＫの立ち上がりでそれぞれスイッチＭＬＳＷ０〜ＭＬＳＷ３にスイッチ制御信号ＬＭＩＯＳＷ０〜スイッチ制御信号ＬＭＩＯＳＷ３を時系列に供給することで、各セルアレイのローカルＩＯ線対とメインＩＯ線対とを接続することができ、上記に説明した効果と同様の効果を得ることができる。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。本発明の実施形態においては、主にメモリ（Memory）での実施例を開示したが、これに限られず、メモリ以外の半導体装置、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に、本発明を適用することができる。また、このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０…半導体装置、９…メモリセルアレイ、１１…Ｘタイミング生成回路、１２ｂ…ＴＳＷＥ生成回路、１２ｂ１…ラッチ部、１２ｂ２…信号生成部、１２ｃ０，１２ｃ１，１２ｃ２，１２ｃ３…ＬＭＩＯＳＷ生成回路、１３…Ｙタイミング生成回路、１３ａ…Ｙデコーダ、１４…データ制御回路、１５ａ…リードライトアンプ群、ＲＷＡＭＰ，ＲＷＡＭＰ００，ＲＷＡＭＰ０１，ＲＷＡＭＰ１０，ＲＷＡＭＰ１１…リードライトアンプ、１６…入出力インターフェース、１７…内部ＣＬＫ生成回路、１８…コマンド入力回路、１８ａ…モードレジスタ、１９…ＤＬＬ回路、ＳＡ，ＳＡ０１，ＳＡ０２，ＳＡ０３，ＳＡ０４，ＳＡ０１ｘ，ＳＡ０２ｘ，ＳＡ０３ｘ，ＳＡ０４ｘ…センスアンプ、ＭＣ，ＭＣ０１，ＭＣ０２，ＭＣ０３，ＭＣ０４，ＭＣ０１ｋ，ＭＣ０３ｋ，ＭＣ０４ｋ，ＭＣ０１ｘ，ＭＣ０２ｘ，ＭＣ０３ｘ，ＭＣ０４ｘ…メモリセル、ＢＬ，Ｄ，ＤＢ，Ｄ０１，Ｄ０２，Ｄ０３，Ｄ０４，ＤＢ０１，ＤＢ０２，ＤＢ０３，ＤＢ０４，Ｄ０３ｋ，Ｄ０４ｋ，ＤＢ０３ｋ，ＤＢ０４ｋ，Ｄ０１ｘ，Ｄ０２ｘ，Ｄ０３ｘ，Ｄ０４ｘ，ＤＢ０１ｘ，ＤＢ０２ｘ，ＤＢ０３ｘ，ＤＢ０４ｘ…ビット線、ＷＬ，ＷＬｉ，ＷＬｋ…ワード線、ＣＳＬ，ＣＳＬｊ…カラムスイッチ選択信号線、ＭＬＳＷ，ＭＬＳＷｎ，ＭＬＳＷ０，ＭＬＳＷ０１，ＭＬＳＷ０２，ＭＬＳＷ０３，ＭＬＳＷ０４，ＭＬＳＷ２，ＭＬＳＷ３…スイッチ、ＣＳＷ，ＣＳＷ０１…カラムスイッチ、ＲＷＢＳＴ，ＲＷＢＳＴ００，ＲＷＢＳＴ０１，ＲＷＢＳＴ１０，ＲＷＢＳＴ１１…データバス、３２，３３…排他的論理和回路、３４…データ入出力回路、４１Ｎ，４２Ｎ，４３Ｎ，４４Ｎ，５１Ｎ，５２Ｎ，５３Ｎ，５４Ｎ，５５Ｎ，６４Ｎ，６５Ｎ，８２Ｎ，８５Ｎ…ＮＭＯＳトランジスタ、５１Ｐ，５２Ｐ，５３Ｐ，５４Ｐ，５６Ｐ，５７Ｐ，５８Ｐ，５９Ｐ，６０Ｐ，６４Ｐ，６５Ｐ，８２Ｐ，８５Ｐ…ＰＭＯＳトランジスタ、７１，７３…アンド回路、３８，４５，７２，７４，７７，７８，８１，８３ａ，８４，８６ａ，８７，８８，９０，９１，９３，９４，９５，９６…インバータ回路、３７，７５，７６，８３，８６，８９，９２…ナンド回路、ＬＭＩＯＳＷ，ＬＭＩＯＳＷ０，ＬＭＩＯＳＷ１，ＬＭＩＯＳＷ２，ＬＭＩＯＳＷ３…スイッチ制御信号、ＴＳＷＥ，ＴＳＷＥ０，ＴＳＷＥ１…制御信号、ＴＰＡＲＡ…テスト信号、ＭＲＳＴ…モードレジスタリセット信号、ＲＤＣＭＤ…リードコマンド信号、ＷＴＣＭＤ…ライトコマンド信号、ＲＤＣＬＫ…リードクロック信号、Ｎｄ５３，Ｎｄ５４，Ｎｄ７１，Ｎｄ７３，Ｎｄ７５，Ｎｄ７６，Ｎｄ８２，Ｎｄ８３，Ｎｄ８５，Ｎｄ８６，Ｎｄ８７…接続点
Claims (7)
- 複数のメモリアレイと、
読み出し動作においては、前記複数のメモリアレイが備えるメモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいて前記メモリセルへの書き込みデータを生成する、前記複数のメモリアレイに共通に設けられたリードライトアンプと、
前記複数のメモリアレイ毎に、前記メモリセルと前記リードライトアンプとの間に設けられたスイッチと、
読み出し動作において、外部から供給される外部クロックに応じて、前記複数のメモリアレイのうち活性化するメモリアレイの前記スイッチを順次導通させる第１の制御信号を生成する第１の制御回路と、
読み出し動作において、前記リードライトアンプを活性化する第２の制御信号を、前記複数のメモリアレイのうち活性化するメモリアレイの個数に基づいて発生する第２の制御回路と、
を備えたことを特徴とする半導体装置。 - 前記半導体装置の活性化を指示するアクティブコマンドに応じて、前記複数のメモリアレイのうち２以上のメモリアレイを活性化する第３の制御回路を備え、
前記第１の制御回路は、前記アクティブコマンドが供給された後、前記半導体装置にデータ読み出しを指示するリードコマンドに応じて、前記第１の制御信号を生成し、
前記第２の制御回路は、前記外部クロックに応じて、第１の制御信号に対して遅延させた前記第２の制御信号を生成することを特徴とする請求項１に記載の半導体装置。 - 前記半導体装置の動作モードが設定されるモードレジスタを備え、
前記第３の制御回路は、
前記モードレジスタに通常動作モードが設定されると、前記アクティブコマンドとともに供給される前記メモリセルの前記半導体装置における位置を示すロウアドレスに応じて、前記複数のメモリアレイのうちの１つのメモリアレイを活性化し、
前記モードレジスタにテスト動作モードが設定されると、前記ロウアドレスのうち前記メモリアレイを選択するロウアドレスを無効にし、残りのロウアドレスに応じて、前記複数のメモリアレイのうちの少なくとも２つ以上のメモリアレイを活性化する、
ことを特徴とする請求項２に記載の半導体装置。 - 前記第１の制御回路は、前記モードレジスタに前記テスト動作モードが設定されると、出力レベルの初期値が第１の論理レベルにリセットされるラッチ回路を有し、
前記ラッチ回路は、前記リードコマンドの入力により前記出力レベルを前記第１の論理レベルと異なる第２の論理レベルへ変化させ、
前記外部クロックと、前記ラッチ回路の出力に応じて前記第１の制御信号を発生する、
ことを特徴とする請求項２または請求項３いずれか一項に記載の半導体装置。 - 前記複数のメモリアレイ各々は、
複数本のワード線と、複数本のビット線と、複数のメモリセルと、を含むメモリセルアレイと、
前記ビット線に接続され、選択された前記ワード線と前記ビット線との交点に設けられたメモリセルが記憶するデータを増幅するセンスアンプと、
一端が前記スイッチに接続され、前記センスアンプが増幅したデータを転送するローカルＩＯ線と、
前記ローカルＩＯ線と前記センスアンプとを接続するカラムスイッチと、
を有し、
前記第３の制御回路は、前記通常動作モードにおいては、前記ロウアドレスに応じて、前記複数のメモリアレイのうちの一つの前記ワード線を選択し、前記センスアンプを活性化させて、当該メモリアレイを活性化し、前記テスト動作モードにおいては、前記残りのロウアドレスに応じて、前記２つ以上のメモリアレイそれぞれの前記ワード線を選択し、当該メモリアレイにおける前記センスアンプを活性化させて、当該メモリアレイを活性化し、
更に、前記外部クロックとともに前記半導体装置に外部から供給される、前記ビット線の前記半導体装置における位置を示すカラムアドレスに応じて、前記カラムスイッチを導通させて前記ローカルＩＯ線と前記センスアンプとを接続するカラムデコーダを備える、
ことを特徴とする請求項３または請求項４いずれか一項に記載の半導体装置。 - 前記テスト動作モードの書き込み動作においては、
前記第１の制御回路は、前記複数のメモリアレイのうち活性化するメモリアレイの前記スイッチを導通し、
前記第２の制御回路は、前記第２の制御信号の出力を停止するとともに、前記リードライトアンプを活性化する第３の制御信号を出力し、
前記リードライトアンプは前記第３の制御信号が入力されると、前記ライトデータを、前記スイッチを介して前記複数のメモリアレイのうち活性化するメモリアレイに供給する、
ことを特徴とする請求項３から請求項５いずれか一項に記載の半導体装置。 - 前記リードライトアンプを複数台有し、
前記テスト動作モードの読み出し動作においては、前記複数台の前記リードライトアンプの出力を縮約して外部へ前記リードデータを出力し、前記テスト動作モードの書き込み動作においては、前記ライトデータを前記複数台の前記リードライトアンプへ共通に供給する入出力回路、
を備えることを特徴とする請求項３から請求項６いずれか一項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011171006A JP2013037729A (ja) | 2011-08-04 | 2011-08-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2011171006A JP2013037729A (ja) | 2011-08-04 | 2011-08-04 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2013037729A true JP2013037729A (ja) | 2013-02-21 |
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ID=47887218
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011171006A Withdrawn JP2013037729A (ja) | 2011-08-04 | 2011-08-04 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2013037729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111199278A (zh) * | 2018-11-16 | 2020-05-26 | 三星电子株式会社 | 包括算术电路的存储器器件和包括该器件的神经网络系统 |
-
2011
- 2011-08-04 JP JP2011171006A patent/JP2013037729A/ja not_active Withdrawn
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|---|---|---|---|---|
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