JP2023502480A - ラッチを有するスタティックランダムアクセスメモリ読み込み経路 - Google Patents

ラッチを有するスタティックランダムアクセスメモリ読み込み経路 Download PDF

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Abstract

データ（ＳＡＴ）ノード及びデータ補完（ＳＡＣ）出力ノードを有する検知増幅器と、ラッチと、を備える、メモリからデータを読み込むための読み込み経路を提供する。ラッチは、ＶＤＤと中間ノードとの間に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ、並びに、ＶＳＳと中間ノードとの間に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを含む入力３状態インバータを含む。第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート接続は、ＳＡＴノードに接続されており、第２のＰＭＯＳトランジスタのゲート接続は、検知増幅器イネーブル補完入力に接続されており、第２のＮＭＯＳトランジスタのゲート接続は、検知増幅器イネーブル入力に接続されている。また、ラッチは、中間ノードに接続された入力及びデータ出力ノードに接続された出力を有する出力ドライバを含む。よって、ラッチは、ＳＡＴノードとデータ出力ノードとの間で２つのゲート遅延を有する。【選択図】図６

Description

（関連技術）
多くの電子デバイスは、データの複製（すなわち、演算からの結果、オペランド、命令、制御値、及び／又は、他の情報）を記憶するために使用される集積回路メモリを含む。例えば、一部の電子デバイスは、プロセッサコア等のエンティティによる動作の間のデータの早急な取り出しを可能にするようにデータの複製を局所的に記憶するために使用されるキャッシュメモリを含む。それらのメモリの一部は、スタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。ＳＲＡＭは、電界効果トランジスタを使用して実装された、個別のセル（又は、「ビットセル」）がデータの個々のビットを記憶するために使用される集積回路メモリの形式である。例えば、ＳＲＡＭの１つの一般的な形式では、各々のセルは、データを記憶するための２つのバックツーバックインバータ及び記憶されたデータにアクセスするための２つのアクセストランジスタとして構成された、６個のトランジスタを使用して実装される。一部のＳＲＡＭメモリでは、セルに記憶されたデータは、検知増幅器及びラッチを含む、読み込み経路（パス）を介して読み込まれる。所定の読み込み経路では、検知増幅器は、セルから取得された記憶されたデータ値に基づいて読み込みデータ出力を生成し、ラッチは、検知増幅器からの読み込みデータ出力を捕捉及び記憶し、下流回路素子に読み込みデータ出力を供給する。
一部の電子デバイスでは、ＳＲＡＭメモリは、重要なタイミング経路にある回路の一部である。例えば、ＳＲＡＭキャッシュメモリは、高速プロセッサコアにオペランドを提供するために使用されることがあり、オペランドに依存する計算動作と関連付けられた、タイミング経路内の最長待ち時間要素の間にあることがある。加えて、一部の電子デバイスでは、ＳＲＡＭメモリは、異なる制御クロック周波数の範囲内で正確に動作することが可能である必要がある。例えば、ＳＲＡＭメモリは、広範囲の制御クロック周波数を有する、異なる動作状態、電力モード等をサポートするために必要とされることがある。一部の電子デバイスでは、制御クロック周波数は、読み込み経路が動作するにつれて短絡回路が発生し、望ましくなく且つ不効率な漏れ電流、場合によっては機能不全につながるほど十分に低く設定されることがある。設計者は、ＳＲＡＭメモリ読み込み経路の動作速度を改善すると共に、より低い制御クロック周波数においてＳＲＡＭメモリ読み込み経路内で発生することがある非効率性及び機能不全をも回避するという対の目標を満たすために、ＳＲＡＭメモリ読み込み経路を最適化することに相当な努力を費やしてきた。例えば、設計者は、ＳＲＡＭメモリ読み込み経路内で、図１に示すラッチ回路を使用することを提案してきた。図１におけるラッチ回路は、読み込み経路のより低い周波数動作の間に短絡回路電流及び機能不全を回避するように検知増幅器イネーブル信号（ＳＡＥＮＸ）の補完を使用する、論理ゲートに従ったＮＯＲゲートセット－リセットラッチを含む。別の例として、設計者は、ＳＲＡＭメモリ読み込み経路内で、図２に示すラッチ回路を使用することを提案してきた。図２におけるラッチ回路は、読み込み経路のより低い周波数動作の間に短絡回路電流及び機能不全を回避するようにＳＡＥＮＸ信号を使用してゲートされたＡＮＤ－ＯＲ反転ラッチを含む。図１～図２に示すラッチ回路等のラッチ回路を使用することは、読み込み経路のより高速な動作を結果としてもたらすことができると共に、より低い周波数における漏れ電流を回避するが、ラッチ回路は、読み込み経路上の遅延に値する３つのゲートを含み、異なる立ち上がり時間及び立ち下がり時間を有し、他の欠陥を有する。したがって、ＳＲＡＭメモリに対するより良好な読み込み経路が望まれる。
ＳＲＡＭメモリについての読み込み経路のためのＮＯＲラッチを示すブロック図である。 ＳＲＡＭメモリについての読み込み経路のためのＡＮＤ－ＯＲ反転（ＡＯＩ）ラッチを示すブロック図である。 いくつかの実施形態による、電子デバイスを示すブロック図である。 いくつかの実施形態による、ＳＲＡＭメモリを示すブロック図である。 いくつかの実施形態による、ＳＲＡＭメモリについての制御信号を示すブロック図である。 いくつかの実施形態による、ＳＲＡＭメモリについての読み込み経路内の検知増幅器及びラッチを示すブロック図である。 いくつかの実施形態による、ＳＲＡＭセルについての読み込み経路内の共有ラッチを示すフローチャートである。 いくつかの実施形態による、ＳＲＡＭメモリの読み込みを実行する処理を示すフローチャートである。
図面及び説明の全体を通じて、同一の符号は同一の図の要素を指す。
以下の説明は、全ての当業者が、説明する実施形態を生成及び使用することを可能にするために提示され、特定の用途及びその要件に照らして提供される。記載された実施形態に対する様々な変更は、当業者には容易に明らかであり、本明細書で定義される一般的な原理は、他の実施形態及び用途に適用されてもよい。したがって、説明する実施形態は、示された実施形態に限定されず、本明細書で開示される原理及び特徴と一致する最も広い範囲が与えられるべきである。
（用語）
以下の説明では、様々な用語は、実施形態を説明するために使用される。以下は簡略化されたものであり、これらの用語の一部の概要である。これらの用語は、明確さ及び簡潔さのため、本明細書に詳述されない重要な追加的態様を有してもよく、したがって、説明は、用語を限定することを意図しないことに留意されたい。
機能ブロック：機能ブロックは、集積回路素子、ディスクリート回路素子等の１つ以上の相互に関連する回路素子のグループ、集合及び／又はセットを指す。回路素子は、回路素子が少なくとも１つの属性を共有するという点で「相互に関連」している。例えば、相互に関連する回路素子は、特定の集積回路チップ又はその一部に対し、その中に含まれ、その上に組み立てられ、又は、他の方法で結合されてもよく、所定の機能（計算又は処理機能、メモリ機能等）の実施に関与してもよく、共通の制御素子及び／又は共通クロック等によって制御されてもよい。機能ブロックは、単一の回路素子（例えば、単一の集積回路論理ゲート）から数百万又は数十億の回路素子（例えば、集積回路メモリ）までの任意の数の回路素子を含むことができる。
補完：信号に適用される補完は、所定の信号が別の信号の論理的反転であることを示す。例えば、「ビットライン補完」信号は、「ビットライン」信号の論理的反転であり、よって、ビットラインが論理的に高い値であり（例えば、おおよそＶＤＤ）、次いで、定常状態にある場合、ビットライン補完は、論理的に低い値（例えば、おおよそＶＳＳ）である。信号及びその補完は、インバータ、ＳＲＡＭメモリ内のセル等の特定の反転回路素子の逆側で発見することができる。この説明では、信号の補完は、信号ラベルの最後に付けられたＸを使用して示されてもよく、その結果、「ＳＩＧＮＡＬＸ」とラベル付けされた信号は、「ＳＩＧＮＡＬ」とラベル付けされた信号の補完である。
信号：信号は、電圧、電流、又は、１つ以上の受信回路素子によって受信される供給電気回路素子によって駆動され、供給され、そうでなければ利用可能にされる電気経路、ルート、ガイド、及び／又は、他の相互接続の他の特性を指す。例えば、バッファ回路素子は、ラッチ又はフリップフロップ回路素子等の記憶回路素子によって信号が受信される、金属トレース上で論理的に高い電圧値（例えば、おおよそＶＤＤ）を有する信号を駆動することができる。供給回路素子は、供給回路素子への入力刺激における変化に基づいて、許容可能な範囲の電圧、電流、又は、他の特性内で経時的に信号を変化させることができる。例えば、インバータ回路素子は、論理的に高い電圧値を最初に出力することができるが、インバータへの入力の対応する変化に基づいて、論理的に低い電圧値（例えば、おおよそＶＳＳ）又はＶＤＤとＶＳＳとの間の中間電圧値に遷移することがある。いくつかのケースでは、論理的に高い値（例えば、おおよそＶＳＳ）又は論理的に低い値（例えば、おおよそＶＤＤ）において絶えず駆動される信号等の信号は一定である。
ゲート遅延：ゲート遅延は、異なる集積回路の性能を比較するためのおおよその且つ相対的な測定値である。概して、ゲート遅延は、それを通じて信号が集積回路を通じて経路上をトラバースするトランジスタ（反転回路素子内にあることが多い）の数を表す。したがって、ゲート遅延は、経路を通じた信号の飛行時間の大まかな計測値である。金属酸化物シリコン電界効果トランジスタ（トランジスタ）を使用して実装されたインバータを例として使用して、ゲート遅延は、インバータの入力に、よって、構成するトランジスタのゲート接続に接続された信号の遷移と、インバータの出力の対応する遷移との間のおおよその時間である。
（概要）
説明される実施形態では、データ（例えば、計算動作のためのオペランド、演算から結果として生じる結果、命令、構成値、タグ情報、及び／又は、他の情報）が記憶された集積回路メモリを含む。例えば、いくつかの実施形態では、メモリは、キャッシュメモリ、キャッシュメモリ内のタグアレイ、メインメモリ、及び／又は、別のメモリであり、或いは、それらに含まれる。メモリは、電界効果トランジスタ（又は、より単純に「トランジスタ」）を使用して実装されたセルにデータのビットが記憶されたスタティックランダムアクセスメモリ（ＳＲＡＭ）回路を含む。例えば、いくつかの実施形態では、各々のセルは、６個のトランジスタを使用して実装され、トランジスタのうち４つは、データのビットを記憶するためのバックツーバックインバータとして構成され、トランジスタのうち２つは、記憶されたデータのアクセス（すなわち、読み込み及び書き込み）を有効化（又は、無効化）にするためのアクセストランジスタとして構成される。説明される実施形態では、対応する「読み込み経路」内の回路素子を介してメモリ内の各々のセルからデータが読み込まれる。各々の読み込み経路は、セルのうち１つ以上からデータを取得し、受信回路素子にデータを供給するための、回路素子、すなわち、検知増幅器（センスアンプ）及びラッチを含む。概して、説明される実施形態では、（１）検知増幅器の出力と読み込み経路のデータ出力との間に２つのゲート遅延のみが存在し、（２）読み込み経路のより低い周波数動作と関連付けられた短絡回路電流及び機能不全（例えば、ラッチについてのホールド不全）が回避され、（３）検知増幅器に対する容量性負荷が平衡し、（４）ラッチの立ち上がり／立ち下り時間がより対称である（すなわち、既存の読み込み経路ラッチ設計よりも）ように、読み込み経路内の回路素子が選択及び配列される。
説明される実施形態では、メモリについての読み込み経路内のラッチは、検知増幅器の出力と読み込み経路からのデータ出力との間の読み込み経路内の２つのゲート遅延のみを含む回路素子の配列を使用して実装される。この配列では、各々のラッチ内の読み込み経路内の第１のゲート（よって、第１のゲート遅延）は、３状態インバータである。ラッチの中間ノードに結合された３状態インバータの出力上で、その読み込み経路についての検知増幅器の検知増幅器（ＳＡＴ）出力から受信された入力信号の反転したバージョンを３状態インバータがいつ信号伝達するかを制御するために、その読み込み経路についての検知増幅器イネーブル信号（ＳＡＥＮ）及びその補完（ＳＡＥＮＸ）が使用される。各々のラッチ内の読み込み経路内の第２のゲートは、出力ドライバ（例えば、出力インバータ、ＮＡＮＤゲート、３状態インバータ等）である。出力ドライバは、入力として、ラッチの中間ノードから信号を受信し、その読み込み経路のデータ出力として、中間ノードからの信号の反転したバージョンを出力する。それらの２つのゲートに加えて、ラッチの各々は、そのラッチの中間ノード上で値を維持する（よって、そのラッチにデータを「記憶する」回路素子である）そのラッチの中間ノードに結合されたメモリ素子を含む。メモリ素子は、インバータ及び３状態インバータのバックツーバックペアを含み、３状態インバータは、ＳＡＥＮＸ信号及びＳＡＥＮ信号を使用して制御される。
検知増幅器及びラッチ内の回路素子の配列に起因して、何らかの形式の保護なしに、特により低い制御クロック周波数において、特定の制御信号が時間で重なるときに形成される短絡回路経路に起因して、短絡回路電流が読み込み経路内で発生することがある。例えば、プリチャージをトリガするために（すなわち、検知増幅器内のプリチャージ回路にＳＡＴノード及び検知増幅器補完（ＳＡＣ）ノードをプリチャージさせるために）検知増幅器プリチャージ（ＳＡＰＣ）信号が単独で使用される設計では、ＳＡＰＣ信号がアサートされると共にＳＡＥＮ信号もアサートされる場合、短絡回路経路が検知増幅器自体の中で発生することがある。別の例として、ＳＡＰＣ信号がアサートされると共にラッチが有効化される場合（ＳＡＥＮ信号を介して）、短絡回路経路が検知増幅器及びラッチを介して発生することがあり、ラッチに記憶されたデータの破損に起因した機能不全につながることがある。説明される実施形態は、短絡回路電流を回避するために、プリチャージ回路が検知増幅器をプリチャージするときを制御するプリチャージ制御回路を含む。説明される実施形態では、プリチャージ制御回路は、入力として、ＳＡＰＣ信号及びＳＡＥＮＸ信号を受信し、ＳＡＰＣ信号及びＳＡＥＮＸ信号の値に基づいて、検知増幅器プリチャージ補完（ＳＡＰＣＸ）信号を出力し、ＳＡＰＣＸ信号は、検知増幅器内のプリチャージ回路に、検知増幅器をプリチャージさせる。検知増幅器がいつプリチャージされるかを制御するためにＳＡＥＮＸ信号を使用することによって、検知増幅器をプリチャージすること、並びに、検知増幅器及びラッチを有効化することが重ならない必要があり、それは、関連する短絡回路電流からの保護をもたらす。
説明される実施形態では、各々の読み込み経路内の検知増幅器に対する容量性負荷は、負荷分散回路を使用して平衡する。負荷分散回路は、検知増幅器の検知増幅器補完（ＳＡＣ）ノードに接続され、ＳＡＣノードに対して容量性負荷を供給する。いくつかの実施形態では、負荷分散回路は、３状態インバータを含み、３状態インバータの４つのトランジスタのうち２つ（すなわち、１つがＮＭＯＳトランジスタであり、１つがＰＭＯＳトランジスタである）についてのゲート接続は、ＳＡＣノードに接続され、トランジスタのもう２つについてのゲート接続は、３状態インバータをオフ／無効化／非導電状態に維持するディスエーブル信号に接続される。したがって、３状態インバータは、ラッチ内の上記説明された３状態インバータによってＳＡＴノードに提示された容量性負荷と同様の容量性負荷をＳＡＣノードに提示する。負荷分散回路は、ＳＡＴノード及びＳＡＣノードに対する等しい負荷が検知増幅器に提示されることを保証し、それは、検知増幅器内のトランジスタの寿命を改善すると共に、ＳＡＴノード及びＳＡＣノードのより等しい立ち上がり時間及び立ち下り時間を保証する。いくつかの実施形態では、容量性負荷を供給することとは別に、負荷分散回路は、読み込み経路内の他の動作に関与しない。
いくつかの実施形態では、ＳＲＡＭメモリ内のメモリの少なくとも２つのバンクは、単一の読み込み経路の部分を共有し、よって、同一の単一の読み込みデータ出力を使用してデータを選択的に出力する。それらの実施形態では、上記説明された出力ドライバ、中間ノード、及び、ラッチ内の記憶回路素子は、メモリの２つのバンクの間で共有される読み込み経路の部分である。したがって、メモリの各々のバンクは、その自身の別個の検知増幅器及びラッチ入力３状態インバータを含むと共に、その自身の負荷分散回路及びプリチャージ制御回路を含む。それらの実施形態では、読み込み経路の共有部分内の３状態インバータは、２つのバンクについての読み込み経路内で使用される個々のＳＡＥＮ信号及びＳＡＥＮＸ信号の組み合わせを介して制御／有効化される。
ＳＲＡＭメモリについての読み込み経路内の上記説明された回路素子（すなわち、ラッチ、プリチャージ制御回路、及び、負荷分散回路）を使用することによって、説明される実施形態は、読み込み経路の速度を増大させると共に、短絡回路電流及び機能不全がより低い制御クロック周波数において回避され、回路素子の全体動作が改善されることをも保証する。これは次いで、ＳＲＡＭメモリ及びＳＲＡＭメモリが含まれる電子デバイスからのより高い性能を可能にし。ＳＲＡＭメモリ及び電子デバイスによるより高いユーザ満足を結果としてもたらす。
（電子デバイス）
図３は、いくつかの実施形態による、電子デバイス３００を示すブロック図である。電子デバイス３００は、プロセッサ３０２及びメモリ３０４を含む。プロセッサ３０２は、電子デバイス３００内で計算動作、メモリアクセス動作、及び、他の動作を実行する機能ブロックである。プロセッサ３０２は、プロセシングサブシステム３０６及びキャッシュメモリ３０８を含む。プロセシングサブシステム３０６は、汎用計算動作、制御動作、及び／又は、他の動作を実行する、セントラルプロセシングユニット（ＣＰＵ）コア、グラフィックプロセシングユニット（ＧＰＵ）コア、組み込みプロセッサ、及び／又は、特定用途向け集積回路（ＡＳＩＣ）等の１つ以上の機能ブロックを含む。
キャッシュメモリ３０８は、電子デバイス３００内のプロセシングサブシステム３０６、場合によっては他のエンティティによるアクセス（例えば、読み込み、書き込み等）のためのデータの複製（例えば、計算動作のためのオペランド、演算からの結果、命令、構成値、及び／又は、他の情報）を記憶するための動作を実行する機能ブロックである。キャッシュメモリ３０８は、メモリ３０４内のデータにアクセスするよりもデータが急速にアクセスされることを可能にするために、データの複製が記憶されたより高速のメモリである。いくつかの実施形態では、キャッシュメモリ３０８は、キャッシュメモリ３０８内のデータの複製にアクセスするプロセシングサブシステム３０６内のプロセシング回路により近くに位置し、高速インタフェースを介してプロセシング回路に接続され、それによって、記憶されたデータの急速なアクセスを可能にする。いくつかの実施形態では、キャッシュメモリ３０８は、データを記憶するために使用されるスタティックランダムアクセスメモリ（ＳＲＡＭ）回路等の揮発性メモリ回路を含む。
メモリ３０４は、電子デバイス３００内のメモリ（例えば、メインメモリ）の動作を実行する機能ブロックである。メモリ３０４は、電子デバイス３００内の機能ブロックと共に、メモリ回路内のデータのアクセス（例えば、読み込み、書き込み等）を操作するための制御回路による使用のためのデータ（例えば、計算動作のためのオペランド、演算からの結果、命令、構成値、及び／又は、他の情報）を記憶するための揮発性メモリ回路を含む。メモリ３０４内のメモリ回路は、第４世代ダブルデータレート同期ダイナミックランダムアクセスメモリ（ＤＤＲ４ ＳＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、及び／又は、他のタイプのメモリ回路等の揮発性メモリ回路を含む。いくつかの実施形態では、データの複製は、メモリ３０４から取得され、データの複製のより急速なアクセスを可能にするように、キャッシュメモリ３０８に記憶される。
特定の数及び配列の素子（例えば、プロセッサ３０２、メモリ３０４等の機能ブロック及びデバイス）を含むものとして電子デバイス３００が示されている。しかしながら、電子デバイス３００は、説明のために簡易化されている。いくつかの実施形態では、異なる数又は配列の素子が電子デバイス３００に存在する。例えば、電子デバイス３００は、電力サブシステム、ヒューマンインタフェースシステム等を含んでもよい。別の例として、いくつかの実施形態では、電子デバイス３００は、電子デバイス３００内のデータのための不揮発性記憶装置としての役割を果たし、メモリ３０４及び／又はキャッシュメモリ３０８への記憶のためにそこからデータの複製が取得される、ディスクドライブ又はより高い容量の集積回路メモリ等の大規模記憶装置を含む。概して、電子デバイス３００は、本明細書で説明される動作を実行するために十分な素子を含む。
プロセッサ３０２内で単一のキャッシュメモリ、すなわち、キャッシュメモリ３０８のみを有するものとして電子デバイス３００が示されているが、電子デバイス３００は、より多くの及び／又は異なって配列されたキャッシュメモリを含んでもよい。例えば、いくつかの実施形態では、電子デバイス３００は、プロセッサ３０２内の１つ以上のキャッシュメモリ及びプロセッサ３０２の外部の、すなわち、１つ以上の通信バスを介してプロセッサ３０２に接続された１つ以上のキャッシュメモリ等を有するキャッシュメモリの階層を含む。それらの実施形態では、キャッシュメモリの一部又は全ては、ＳＲＡＭメモリを含む。加えて、いくつかの実施形態では、タグアレイ等のキャッシュメモリ内で動作を実行することと関連付けられ、及び／又は、動作を実行するために使用される回路は、ＳＲＡＭメモリを含む。
電子デバイス３００は、メモリアクセス及び／又は他の動作を実行する任意の電子デバイスであってもよく、又は、それに含まれてもよい。例えば、電子デバイス３００は、デスクトップコンピュータ、ラップトップコンピュータ、ウェアラブル電子デバイス、タブレットコンピュータ、スマートフォン、サーバ、人工知能装置、仮想若しくは拡張現実機器、ネットワークアプライアンス、玩具、音声－視覚機器、ホームアプライアンス、コントローラ、車両等、及び／又は、それらの組み合わせであってもよいし、それらに含まれてもよい。
（ＳＲＡＭメモリ）
説明される実施形態では、キャッシュメモリ３０８及び／又はキャッシュメモリ３０８内のタグアレイ等の電子デバイス３００内のメモリにデータを記憶するためにＳＲＡＭ回路が使用される。図４は、いくつかの実施形態による、ＳＲＡＭ回路を使用して実装されたメモリ４００（又は、「ＳＲＡＭメモリ」）を示すブロック図である。いくつかの実施形態では、電子デバイス３００内のＳＲＡＭメモリの一部又は全ては、図４に示すものと同様に配列されるが、これは必須ではない。
図４において理解することができるように、メモリ４００は、行及び列内で編成されたＳＲＡＭセル（又は、「ビットセル」）のアレイを含む機能ブロックである、メモリアレイ４０２を含む。少数の実施例のセルがメモリアレイ４０２の左上隅に示されると共に、セルの１つは、セル４０４としてラベル付けされる（残りは明確さのために図４に示されず、及び／又は、ラベル付けされない）。図４の最上部におけるセル４０４の拡大図において理解することができるように、セル４０４は、メモリアレイ４０２内のセルの各々が行うように、データのビットを記憶し、記憶されたデータのビットにアクセスするためのトランジスタのセットを含む。より具体的に、セル４０４は、６個のトランジスタを含み、トランジスタのうち４つは（本明細書で「記憶」トランジスタと呼ばれる）は、セルにデータのビットを記憶するためのバックツーバックインバータとして構成され、トランジスタのうち２つは（本明細書で「アクセス」トランジスタと呼ばれる）は、記憶されたデータのビットにアクセスするために構成される。セル４０４内の２つのアクセストランジスタのうち１つは、ビットライン（ＢＬＴ）４０６に接続され、もう一方のアクセストランジスタは、ビットライン補完（ＢＬＣ）４０８に接続され、ＢＬＴ４０６及びＢＬＣ４０８は、セル４０４内のデータにアクセスし、すなわち、セル４０４からデータを読み込み、セル４０４にデータを書き込むために使用される信号ラインである。アクセストランジスタが接続されたセル及びノード内のバックツーバックインバータの反転の配列に起因して、ビットライン４０６は、セル４０４に記憶されたデータの値にアクセスすると共に、ビットライン補完４０８は、セル４０４に記憶されたデータの値の補完／論理的反転にアクセスする。
セル４０４内のアクセストランジスタのゲート接続は、ワードライン４１０に接続され、ワードライン４１０上で、アクセストランジスタを有効化又は無効化し、よって、記憶トランジスタへのアクセスを選択的にもたらすために使用される信号が駆動される。いくつかの実施形態では、メモリアレイ４０２内の行内のＮ個のセル（Ｎは、１６、３２、又は、別の数）のグループは、ワードライン４１２の中から同一のワードラインに接続され、グループとして有効化される（又は、無効化される）。したがって、ワードライン４１２からのワードラインを使用して、グループとしてセルのグループ内のデータにアクセスすることができる。加えて、列内のＭ個のセル（Ｍは、１６、３２、又は、別の数）のグループは、ビットライン４１４の中から同一のビットライン及びビットライン補完に接続され、ワードライン４１２を使用して、並びに、対応するビットライン及びビットライン補完を介して列内の単一のセル内のデータに一度に選択的にアクセスすることができる。
マルチプレクサ４１６は、いくつかのマルチプレクサ回路素子を含む機能ブロックであり、マルチプレクサ回路素子は、読み込みマルチプレクサ及び書き込みマルチプレクサを含む。例えば、いくつかの実施形態では、マルチプレクサ４１６は、データフローの方向に応じて読み込みマルチプレクサ及び書き込みマルチプレクサに対して多重化－逆多重化機能を実行する回路素子を含み、その結果、回路素子は、読み込みのためにセル４０４からデータが流れるにつれてマルチプレクサとして、及び、書き込みのためにセル４０４にデータが流れるにつれてデマルチプレクサとして機能する。それぞれ、それからデータが読み込まれ、又は、それにデータが書き込まれる、メモリアレイ４０２内の列の中から列を選択するために、読み込みマルチプレクサ及び書き込みマルチプレクサが使用される。いくつかの実施形態では、メモリアレイ４０２は、セルのＫ個の列（例えば、３２、６４、又は、別の数）を含むが、Ｋ／２個の列又は列の別の分数の列のみが一度にアクセスされる。言い換えると、Ｋ個の列から、各々の読み込み動作又は書き込み動作について、列の部分（半分、四分の一等）のみが読み込まれ、又は、書き込まれる。したがって、読み込まれることになり、又は、書き込まれることになる列を選択するために、マルチプレクサ４１６内のマルチプレクサが使用される。
検知増幅器及び書き込みドライバ４１８は、検知増幅器及び書き込みドライバ回路素子を含む機能ブロックである。検知増幅器は、マルチプレクサ４１６内の読み込みマルチプレクサを通じて渡されるビット及びビット補完値に基づいて、メモリアレイ４０２内のセル内のデータ値（例えば、０ｓ又は１ｓ）を検出するための読み込み動作の間に使用される差分検知増幅器であり、よって、マルチプレクサ４１６内の読み込みマルチプレクサごとに別個の検知増幅器が存在する。マルチプレクサ４１６内の書き込みマルチプレクサを通じて、ビットライン４１４の中からビットライン及びビット補完ライン上に、よって、ワードライン４１２の中からのワードラインを介して選択されたメモリアレイ４０２の列内の対応するセルに、データ値を駆動するための書き込み動作の間に書き込みドライバが使用される。
入力／出力素子４２０は、メモリ４００の外部のエンティティからデータを受信し、メモリ４００の外部のエンティティにデータを供給する回路素子を含む機能ブロックである。入力／出力素子４２０は、エンティティからメモリアレイ４０２に書き込まれることになる書き込みデータ４４２を受信し、検知増幅器及び書き込みドライバ４１８内の書き込みドライバに受信されたデータを渡す／転送するために使用される、バッファ、リピータ、ラッチ等の受信機回路素子を含む。入力／出力素子４２０は、検知増幅器及び書き込みドライバ４１８内の検知増幅器から、メモリアレイ４０２から読み込まれたデータを受信し、エンティティに受信された読み込みデータ４４２を送信するために使用される、バッファ、リピータ、ラッチ等のドライバ回路素子を含む。
行デコーダ４２２及び列デコーダ（ＣＤＥＣ）４２４は、アクセスされることになるメモリアレイ４０２内のセル内のデータを選択することと関連付けられた動作を実行する機能ブロックである。行デコーダ４２２は、外部エンティティ（例えば、データにアクセスする外部エンティティ）から行アドレス４２８を受信し、メモリアレイ４０２内のセルの行の中からアクセスされることになるセルの特定の行を判定するよう、行アドレス４２８を処理／復号し、特定の行内のセルを有効化するよう、ワードライン４１２の中から対応するワードライン上に信号をアサートする。列デコーダ４２４は、外部エンティティから列アドレス４３０を受信し、メモリアレイ４０２内のセルの列の中からアクセスされることになる特定の列を判定するよう、列アドレス４３０を処理／復号し、マルチプレクサ４１６内のマルチプレクサに特定の列にアクセスさせる信号を、列選択（ＣＳＥＬ）４３２の中からの列選択上にアサートする。例えば、アクセスが読み込まれる場合、列選択は、読み込みマルチプレクサに、特定の列から対応する検知アンプにデータ（すなわち、ビット及びビット補完ペア）を渡させる。
制御（control）４２６は、メモリアレイ４０２内のデータへのアクセスが行われるときを制御するための動作を実行する機能ブロックである。制御４２６は、入力として、外部エンティティから、読み込みイネーブル（ＲＤＥＮ）４３４、書き込みイネーブル（ＷＲＥＮ）４３６、及び、クロック（ＣＬＫ）４３８を含む様々な信号を受信し、それらに少なくとも部分的に基づいて、制御信号（ＣＴＲＬ）４４０内の制御信号を生成する。例えば、いくつかの実施形態では、制御４２６は、制御信号４４０の一部として、メモリ４００内の行デコーダ４２２、列デコーダ４２４、及び、他の機能ブロック内での動作を同期／トリガするための信号を生成する。別の例として、いくつかの実施形態では、制御４２６は、制御信号４４０の一部として、検知増幅器及び／又は書き込みドライバをプリチャージ又は設定し、検知増幅器及び／又は書き込みドライバを有効化するための信号を生成する。
いくつかの実施形態では、クロック４３８は、クロック４３８によって制御される動作のタイミングに影響を及ぼす、いくつかの異なる周波数において動作することができる。例えば、より低い電力動作モードでは、クロック４３８は、指定されたより低い周波数（例えば、４００メガヘルツ、１ギガヘルツ、又は、別の周波数）において動作することができると共に、より高い電力動作モードでは、クロック４３８は、指定されたより高い周波数（例えば、１．６ギガヘルツ、２ギガヘルツ、又は、別の周波数）において動作することができる。説明される実施形態では、以下で更に詳細に説明されるように、指定された制御信号を使用して検知増幅器５０４内の回路をプリチャージするためのプリチャージ信号を生成することによって、より低いクロック４３８の周波数において検知増幅器５０４（図５を参照）を通じた特定の短絡回路経路が回避される。
特定の数及び配列の機能ブロック及び要素を含むものとしてメモリ４００が示されているが、説明のために簡易化されている。いくつかの実施形態では、メモリ４００は、異なる及び／又は異なって配列された機能ブロック及び／又は要素を含む。例えば、いくつかの実施形態では、メモリ４００は、読み込み動作が実行される前にビットライン４１４をプリチャージするプリチャージ機能ブロックを含む。概して、説明される実施形態では、メモリ４００は、本明細書で説明される動作を実行するために十分な機能ブロック及び要素を含む。
図５は、いくつかの実施形態による、メモリ４００についての制御信号を示すブロックである。図５について、機能ブロックのいくつか、すなわち、メモリアレイ４０２、行デコーダ４２２、及び、列デコーダ４２４等の４００の番号付けされた機能ブロックが、図４の説明において上記で説明されてきた。しかしながら、図５は、図４の説明において説明されていないいくつかの機能ブロック及び／又は回路素子を含む。それらの機能ブロック及び回路素子は、読み込みマルチプレクサ５００、書き込みマルチプレクサ５０２、検知増幅器（ＡＭＰ）５０４、書き込みドライバ（ＤＲＶ）５０６、及び、ラッチ５０８を含む。加えて、ワードライン４１２、列選択４３２、又は、制御信号４４０の一部として全体的に上記説明された様々な制御信号は、図５において個別に例示され、以下で更に詳細に説明される。
明確さのために、図５に示す例では、セル４０４の２つの行及びセル４０４の２つの列の各々に２つのセル４０４のみが存在する。しかしながら、いくつかの実施形態では、メモリアレイ４０２は、より多くの（典型的には、はるかに多くの）セル４０４の行を含み、行は、図５では楕円を使用して示すような、より多くのセル４０４を含む。加えて、いくつかの実施形態では、メモリアレイ４０２は、図５では楕円を使用して示すような、より多くの（典型的には、はるかに多くの）セル４０４の列を含む。それらの実施形態では、図５内の他の機能ブロック及び回路素子は、それに従って数が増大する。例えば、メモリは、１２８、２５６、又は、別の数の行を有する６４、１２８、又は、別の数のセル４０４の列の中から、３２、６４、又は、別の数のビットを一度に読み出すことが可能であることができ、よって、３２、６４、又は、別の数の読み込みマルチプレクサ５００、検知増幅器５０４、ラッチ５０８等が存在する。概して、説明される実施形態では、メモリ４００は、本明細書で説明される動作を実行するために十分な数の機能ブロック及び回路素子を含む。
ワードライン５１０～５１２は、メモリアレイ４０２内のセル４０４の行内のアクセストランジスタに接続されたワードライン４１２中からの個々のワードラインである。アサートされる場合（例えば、高い論理値に設定される）、ワードライン５１０～５１２の各々は、メモリアレイ４０２内のセル４０４の対応する行内のセル４０４のアクセスを有効化する。より具体的には、読み込み動作の間に有効化される場合、セル４０４についてのアクセストランジスタのゲート接続に接続されたワードライン５１０～５１２は、アクセストランジスタを活性化し、その結果、各々のセル４０４が接続された（ビットライン及びビットライン補完に対して論理的に反対の値により）ビットラインに対し、対応する行内のセル４０４内の記憶トランジスタに記憶されたデータ値が利用可能にされる。一方で、書き込み動作の間に有効化される場合、ワードライン５１０～５１２は、アクセストランジスタを活性化し、その結果、対応するセル４０４への記憶のためにアクセストランジスタ及び記憶トランジスタを通じてビットライン上の値を駆動することができる。
読み込みマルチプレクサ５００は、複数の個別の入力上で、メモリアレイ４０２内のセル４０４の２つの個別の列についてのアクセストランジスタに接続された、ビットライン（ＢＬＴ）及びビットライン補完（ＢＬＣ）として示される、ビットラインのペアから信号を受信し、ビットラインの選択された単一のペアから検知増幅器５０４に接続された出力に値を渡す機能ブロックである。読み込み動作の間、列デコーダ４２４は、読み込みマルチプレクサ５００に、セル４０４の２つの列の所望の１つから検知増幅器５０４にビットライン値を渡させる信号を、読み込み列選択（ＲＤ ＣＯＬ ＳＥＬ）５１４（例えば、論理的に高い値又は論理的に低い値）上で送信する。いくつかの実施形態では、読み込みマルチプレクサ５００は、検知増幅器５０４に対応するビットライン上の値を渡し、又は、対応するビットライン上の値を遮断するために、読み込み列選択５１４によって活性化又は非活性化される各々のビットライン上の単一のトランジスタ又は伝送ゲートを含む。
機能的に実際にはデマルチプレクサである書き込みマルチプレクサ５０２は、入力のペア上で、書き込みドライバ５０６に接続された信号ラインのペアから信号を受信し、メモリアレイ４０２内のセル４０４の２つの列についてのアクセストランジスタに接続された対応するビットラインに接続された出力のセットを介して、セル４０４の選択された列についてのビットラインのペアに受信された値を渡す機能ブロックである。書き込み動作の間、列デコーダ４２４は、書き込みマルチプレクサ５０２に、セル４０４の列の所望の１つについてのビットライン上で書き込みドライバ５０６から受信された値及びその補完を転送させる信号を書き込み列選択（ＷＲ ＣＯＬ ＳＥＬ）５１６（例えば、論理的に高い値又は論理的に低い値）上で送信する。例えば、いくつかの実施形態では、書き込みマルチプレクサ５０２は、対応するビットライン上の書き込みドライバ５０６から受信された値を渡し、又は、対応するビットライン上の値を遮断するために、書き込み列選択５１６によって活性化又は非活性化される各々のビットライン上の単一のトランジスタ又は伝送ゲートを含む。
検知増幅器５０４は、読み込みマルチプレクサ５００から、ビットライン及びその補完からの値を受信し、値に基づいて、ラッチ５０８に対応する値を有する出力信号を駆動する。読み込み動作について、プリチャージ段階の間、制御４２６は、検知増幅器５０４にその出力ノード（すなわち、以下に説明するように、検知増幅器５０４のＳＡＴノード及びＳＡＣノード）をプリチャージさせる信号を、検知増幅器プリチャージ（ＳＡＰＣ）５１８のライン上で送信する。また、制御４２６は、評価段階の間、検知増幅器に、出力ノード（すなわち、ＳＡＴノード及びＳＡＣノード）上の値を評価させ、出力ノード上の対応する値（すなわち、値及びその補完）を駆動させる信号を検知増幅器イネーブル補完（ＳＡＥＮＸ）５２０のライン上で送信する。検知増幅器５０４のＳＡＴノード上で駆動された値は、ラッチ５０８によって入力として受信される。検知増幅器プリチャージ５１８のライン及び検知増幅器イネーブル補完５２０のライン上の信号が同時に論理的に低い状態（例えば、おおよそＶＤＤ）であることが許容される場合、検知増幅器５０４を通じて短絡回路経路が発生することに留意されたい。説明される実施形態では、検知増幅器プリチャージ５１８のライン及び検知増幅器イネーブル補完５２０のライン上の信号は、それらの信号が同時に論理的に低い状態であることを回避するように制御される。
書き込みドライバ５０６は、書き込みデータ５２４、すなわち、入力上の外部エンティティからメモリアレイ４０２内のセル４０４に書き込まれることになるデータを受信し、書き込みマルチプレクサ５０２に書き込みデータ５２４及びその補完を駆動する機能ブロックであり、書き込みマルチプレクサ５０２から、書き込みデータ５２４及びその補完が、メモリアレイ４０２内のセル４０４の選択された列に渡される。書き込み動作の間、制御４２６は、書き込みドライバ５０６に、書き込みマルチプレクサ５０２に書き込みデータ５２４を駆動させる信号を書き込みドライバイネーブル補完（ＷＤＥＮＸ）５２２のライン上で送信する。
ラッチ５０８は、検知増幅器５０４の出力ノード（すなわち、ＳＡＴノード）から値を受信し、値を記憶する機能ブロックである。また、ラッチ５０８は、外部エンティティに読み込みデータ５２６として値を供給する。読み込み動作の間、制御４２６は、ラッチ５０８に、検知増幅器５０４の出力ノード上のデータを捕捉／記憶させ、外部エンティティにデータを供給させる信号を検知増幅器イネーブル補完５２０のライン上で送信する。
図５には示されていないが、いくつかの実施形態では、読み込み動作の前にビットラインをプリチャージするプリチャージ回路素子にビットライン（ＢＬＴ及びＢＬＣ）が接続される。それらの実施形態では、ビットラインプリチャージ（ＢＬＰＣ）信号ラインは、ビットラインの各々に接続される。
（検知増幅器及びラッチ）
説明される実施形態では、メモリアレイ内のＳＲＡＭセル（例えば、メモリアレイ４０２内のセル４０４）からデータを読み込むために使用される回路のセットである読み込み経路は、検知増幅器及びラッチを含む。図６は、いくつかの実施形態による、読み込み経路６００内の検知増幅器５０４及びラッチ５０８を示すブロック図である。
図６における例について、読み込み経路６００は、既存のＳＲＡＭセル読み込み経路に対するいくつかの改善を含む。１つ目に、ラッチ５０８は、検知増幅器５０４のＳＡＴ出力とラッチ５０８の読み込みデータ５２６の出力との間に２つのゲート遅延しか有さず、それは、既存の設計よりもゲート遅延が少ない。２つ目に、それを介して検知増幅器５０４がプリチャージされる検知増幅器プリチャージ補完（ＳＡＰＣＸ）信号は、検知増幅器プリチャージ（ＳＡＰＣ）信号及び検知増幅器イネーブル補完（ＳＡＥＮＸ）信号に基づいて生成される。ＳＡＰＣＸ信号を生成するためにＳＡＥＮＸ信号を使用することは、短絡回路経路が読み込み経路６００内でプリチャージ回路６０２を伴うことを回避することを支援する。３つ目に、読み込み経路６００は、検知増幅器５０４のＳＡＣ出力に接続された負荷分散回路６０８を含む。検知増幅器５０４のＳＡＴ出力に接続されたラッチ５０８内の３状態インバータの容量性負荷に鑑みて、負荷分散回路６０８は、検知増幅器５０４に対する容量性負荷を平衡させ、検知増幅器５０４がおおよそ同一の立ち上がり時間及び立ち下がり時間を有する信号を出力することを保証することを支援する。
図６における例について、様々なＰＭＯＳトランジスタ（ｐ－チャネル金属酸化シリコン電界効果トランジスタ）及びＮＭＯＳトランジスタ（ｎ－チャネル金属酸化シリコン電界効果トランジスタ）のゲート接続、ソース接続、及び、ドレイン接続は、それぞれの信号に接続され、又は、他のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース接続若しくはドレイン接続に接続される。例えば、ラッチ５０８内の入力３状態インバータは、４つのトランジスタ、２つのＰＭＯＳトランジスタ、及び、２つのＮＭＯＳトランジスタを有する。第１のＰＭＯＳトランジスタは、ＶＤＤに接続されたソース接続、第２のＰＭＯＳトランジスタのソース接続に接続されたドレイン接続、及び、検知増幅器５０４のＳＡＴノードに接続されたゲート接続を有する。第２のＰＭＯＳトランジスタは、第１のＰＭＯＳトランジスタのドレイン接続に接続されたソース接続、ラッチ５０８内の中間ノード６１４に接続されたドレイン接続、及び、制御４２６からのＳＡＥＮＸ信号に接続されたゲート接続を有する。言い換えると、ラッチ５０８内の入力３状態インバータの第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタは、ＶＤＤと中間ノード６１４との間に結合される。第１のＮＭＯＳトランジスタは、第２のＰＭＯＳトランジスタのドレイン接続に接続されたソース接続、中間ノード６１４に接続されたドレイン接続、及び、ＳＡＥＮ信号（すなわち、ＳＡＥＮＸ信号の補完）に接続されたゲート接続を有する。第２のＮＭＯＳトランジスタは、ＶＳＳに接続されたソース接続、第１のＰＭＯＳトランジスタのソース接続に接続されたドレイン接続、及び、検知増幅器５０４のＳＡＴノードに接続されたゲート接続を有する。言い換えると、ラッチ５０８内の入力３状態インバータの第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタは、中間ノード６１４とＶＳＳとの間に結合される。簡潔さのために、読者は、読み込み経路６００内のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの残りのゲート接続、ソース接続、及び、ドレイン接続の例示のために図６を参照されたい。
図６における例について、いくつかの異なる信号が１つ以上のトランジスタのゲート接続に接続される。その中で、信号は、検知増幅器イネーブル（ＳＡＥＮ）信号及びその補完、検知増幅器イネーブル補完（ＳＡＥＮＸ）信号である。ＳＡＥＮＸ信号は、制御４２６によって生成される。ＳＡＥＮ信号は、図６の右上に示される例等のインバータ（又は、別の反転論理ゲート）を介して生成される。また、その中で、信号は、制御４２６によって生成された、検知増幅器プリチャージ（ＳＡＰＣ）信号である。加えて、その中で、信号は、制御４２６によって生成され、又は、ＶＤＤ及びＶＳＳのそれぞれに例示されたトランジスタのゲート接続を接続すること等によって固定される、ディスエーブル（ＤＳＢＬ）及びディスエーブル補完（ＤＳＢＬＸ）信号である。
図６において理解することができるように、検知増幅器５０４は、プリチャージ（ＰＲＥＣＨＧ）回路６０２及び評価（ＥＶＡＬ）回路６０４を含む。プリチャージ回路６０２は、検知増幅器５０４についてのプリチャージ段階の間、おおよそＶＤＤに検知増幅器５０４のＳＡＴノード及びＳＡＣノードをプリチャージする。プリチャージ段階に続く評価段階の間、制御４２６は、評価回路６０４内のフッタノード６１０に接続されたプルダウントランジスタを活性化する検知増幅器イネーブル（ＳＡＥＮ）信号をアサートする。プルダウントランジスタは、活性化される場合に、検知増幅器５０４が、読み込みマルチプレクサ５００から検知増幅器５０４に提供される、ビットライン（ＢＬＴ）及びビットライン補完（ＢＬＣ）信号ラインの値に基づいて、増幅器として評価し、よって、ＳＡＴノード及びＳＡＣノードのうち１つから電圧を低減させることを可能にする。
プリチャージ回路６０２は、ＳＡＰＣ信号及びＳＡＥＮＸ信号に基づいてプリチャージ（ＰＲＥＣＨＧ）制御回路６０６によって生成された、ＳＡＰＣＸ信号によって制御される。動作中、ＳＡＰＣＸは、論理的に高い値（例えば、おおよそＶＤＤ）を有し、ＳＡＰＣ信号又はＳＡＥＮＸ信号の何れかが論理的に低い値（例えば、おおよそＶＳＳ）を有する場合、プリチャージ回路６０２内のＰＭＯＳゲートの全てが無効化される（それによって、プリチャージ回路６０２を無効化する）。これは、ＳＡＥＮＸ信号が論理的に高い値に設定される場合にいつでも発生し、その補完（すなわち、ＳＡＥＮ信号）を介して評価回路を無効化し、ＳＡＰＣは、プリチャージ段階の間にプリチャージ回路６０２を有効化するよう、論理的に高い値に設定される。ＳＡＰＣ信号がプリチャージ段階の間に論理的に高い値に設定され、ＳＡＥＮ信号が評価段階外に論理的に低い値に設定される場合、ＳＡＰＣＸ信号が低く駆動され、プリチャージ回路６０２内のＰＭＯＳゲートを活性化し、それによって、プリチャージ回路６０２を活性化する。上述したように、活性化される場合、プリチャージ回路６０２は、おおよそＶＤＤにＳＡＴノード及びＳＡＣノードをプリチャージする。このようにして動作することによって、評価回路６０４内のフッタノード６１０に接続され、ＳＡＥＮによって制御されるプルダウントランジスタは、プリチャージが開始する前に無効化される。これは、プリチャージ回路６０２及び評価回路６０４を通じた短絡回路経路の形成を回避することを支援することができる。加えて、このようにして動作することによって、ＳＡＰＣＸとＳＡＥＮ／ＳＡＥＮＸとの間の潜在的な重なりの間にプリチャージ回路６０２がラッチ５０８内の記憶素子と競うことを伴う、機能的競争が回避される。
いくつかの実施形態では、プリチャージ制御回路６０６は、図６に示すようなＮＡＮＤ論理ゲートを含む。しかしながら、これは必須ではない。概して、説明される実施形態では、上述したようなＳＡＰＣ及びＳＡＥＮＸに基づいてＳＡＰＣＸを生成する任意の論理ゲート及び／又は回路素子が使用されてもよい。
ラッチ５０８は、検知増幅器５０４のＳＡＴノードとラッチ５０８の中間ノード６１４との間に接続された入力３状態インバータを含む。入力３状態インバータが有効化され、したがって、ＳＡＥＮ／ＳＡＥＮＸ信号の値に基づいて、ラッチ５０８の中間ノード６１４に反転された値を渡す。ＳＡＥＮ信号が論理的に高い値に設定される場合（よって、検知増幅器５０４が評価段階にある）、ＳＡＥＮＸ信号が論理的に低い値に設定され、入力３状態インバータが活性であり、検知増幅器５０４のＳＡＴノードからラッチ５０８の中間ノード６１４に反転された値を渡す。対照的に、ＳＡＥＮ信号が論理的に低い値に設定される場合、ＳＡＥＮＸ信号が論理的に高い値に設定され、入力３状態インバータが非活性化され、検知増幅器５０４のＳＡＴノードからラッチ５０８の中間ノード６１４に値を渡さない。説明するように動作することによって、入力３状態インバータは、検知増幅器５０４の評価段階の間を除き、検知増幅器５０４のＳＡＴノードからラッチ５０８の中間ノード６１４に伝播する値を遮断する。ＳＡＥＮ信号及びＳＡＥＮＸ信号を使用して入力３状態インバータを制御することによって、説明される実施形態は、ＳＡＴノード及び／又はＳＡＣノードが制御クロックのより低い動作周波数に対して低速にディスチャージする場合に発生する、３状態インバータを通じた短絡回路電流を回避する。それらの制御を有しないインバータ等の回路素子が入力３状態インバータの代わりに使用されている場合、それらの短絡回路が発生し、ラッチ内で機能的問題を生じさせる。
ラッチ５０８は、（１）中間ノード６１４とラッチノード６１２との間に接続されたラッチインバータ、及び、（２）ラッチノード６１２と中間ノード６１４との間に接続されたラッチ３状態インバータを有する、記憶回路素子をも含む。言い換えると、記憶回路素子のラッチインバータ及びラッチ３状態インバータは、ラッチ５０８に（より一般的に、読み込み経路６００に）データ値を記憶するために使用されるバックツーバックインバータペアを形成する。動作中、ＳＡＥＮが論理的に高い値に設定され、ＳＡＥＮＸが論理的に低い値に設定され、よって、検知増幅器５０４内の評価回路６０４が有効化され、入力３状態インバータがＳＡＴノードから中間ノード６１４に値を伝播している場合、ラッチ３状態インバータが無効化される。これは、ラッチ３状態インバータが中間ノード６１４上の値に関して入力３状態インバータと競うことを防止する。対照的に、ＳＡＥＮが論理的に低い値に設定され、ＳＡＥＮＸが論理的に高い値に設定され、よって、入力３状態インバータが無効化され、中間ノード６１４上の値を駆動していない場合、ラッチ３状態インバータが有効化され、ラッチインバータとの組み合わせで、中間ノード６１４上の値を保持する。更に、ラッチ５０８は、中間ノード６１４と読み込みデータ５２６の出力との間に接続された出力インバータを含む。出力インバータは、中間ノード６１４から読み込みデータ５２６の出力に、よって、外部エンティティに値を駆動する。いくつかの実施形態では、制御としての役割を果たす出力イネーブル及びその補完、ＮＡＮＤゲート等を有する３状態インバータ等の別のタイプの出力ドライバと出力インバータが置き換わることに留意されよう。
加えて、読み込み経路６００は、負荷分散回路６０８を含む。負荷分散回路６０８は、４つのトランジスタ－２つのＰＭＯＳトランジスタ及び２つのＮＭＯＳトランジスタを有する負荷分散３状態インバータを含む。外部ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとして示される、３状態インバータの２つのトランジスタのゲート接続は、ラッチ５０８の入力３状態インバータのＳＡＴノードに対する容量性負荷をおおよそ平衡させる、ＳＡＣノードに対する容量性負荷をもたらすよう、検知増幅器５０４のＳＡＣノードに接続される。図６における例では、内部ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとして示される、３状態インバータの他の２つのトランジスタのゲート接続は、内部ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをオフ状態に維持する（すなわち、無効化され、非導電になる等）一定信号である、ディスエーブル及びディスエーブル補完信号に接続される。しかしながら、いくつかの実施形態では、ラッチ５０８内の入力３状態インバータにより類似した容量性負荷を供給するよう負荷分散回路６０８を支援することができる、ＳＡＥＮ及びＳＡＥＮＸとディスエーブル及びディスエーブル補完信号が置き換わる。
（マルチバンクメモリについての読み込み経路内のラッチの共有）
いくつかの実施形態では、ラッチの回路素子の少なくとも一部は、メモリの２つ以上のバンク内のＳＲＡＭセルに対して読み込み経路内で共有される。図７は、いくつかの実施形態による、ＳＲＡＭセルについての読み込み経路内の共有ラッチを示すブロック図である。図７では特定の配列内の特定の機能ブロック及び回路素子が示されているが、図７は、明確さのために簡易化されることに留意されたい。いくつかの実施形態では、各々のバンクは、図４～図６に示すもの等のように、メモリアレイ並びに他のそのような機能ブロック及び回路素子を含む。概して、説明される実施形態では、ラッチは、複数の読み込み経路の間で共有されてもよいが、そうでなければ、配列及び機能においてラッチ５０８と類似する。
図７では、バンク７００及び７０２の各々の中の読み込み経路の別個の部分は、検知増幅器及び対応する負荷分散回路を含む。バンク７００及び７０２についての読み込み経路内のラッチは、各々のバンクがその自身の別個のラッチ入力３状態インバータを含むように分割される。各々のバンク内の別個のラッチ入力３状態インバータは、そのバンクについてのイネーブリング信号、すなわち、バンク７００についてのＳＡＥＮ０／ＳＡＥＮＸ０及びバンク７０２についてのＳＡＥＮ１／ＳＡＥＮＸ１に接続される。ラッチについての記憶回路素子、すなわち、ラッチインバータ及びラッチ３状態インバータ、並びに、ラッチについての出力インバータは、バンク７００とバンク７０２との間で共有される。ラッチのそれらの部分は、図７内の共有ラッチ７０４として示される。ラッチのそれらの部分は、バンク７００及び７０２によって選択的に使用され、バンク７００及び７０２の１つについてのデータ値を一度に記憶及び出力することができる。
バンク７００及び７０２の各々の中の読み込み経路についての制御信号、並びに、共有ラッチ７０４内のラッチの共有部分についての制御信号が図７においてそれらの要素の上に示される。図７において理解することができるように、検知増幅器プリチャージ（ＳＡＰＣＸ０／１）及び検知増幅器イネーブル（ＳＡＥＮ０／１）を含むバンクごとの制御信号は、それらの信号が図４～図６においてどのように生成されるかと同様に生成される。ラッチの共有部分についての制御信号は、バンクについての制御信号に基づいて生成される。より具体的に、ラッチの共有部分についてのＳＬＥＮ信号は、ＳＡＥＮＸ０／１信号の論理（例えば、ＮＡＮＤ）組み合わせとして生成され、ラッチの共有部分についてのＳＬＥＮＸ信号は、ＳＡＥＮ０／１信号の論理（例えば、ＮＯＲ）組み合わせとして生成される。いくつかの実施形態では、バンクごとのそれぞれの検知増幅器イネーブル（ＳＡＥＮ０／１）及び検知増幅器イネーブル補完（ＳＡＥＮＸ０／１）信号とディスエーブル（Ｄ）及びディスエーブル補完（ＤＸ）信号が置き換わる。
（メモリアレイ内のセルからデータを読み込む処理）
説明される実施形態では、読み込み経路（例えば、読み込み経路６００）上の様々な回路素子を使用してメモリアレイ（例えば、メモリアレイ４０２）内のＳＲＡＭセルからデータが読み込まれる。図８は、いくつかの実施形態による、ＳＲＡＭメモリの読み込みを実行する処理を示すフローチャートである。図８に示す動作は、いくつかの実施形態によって実行される動作の全体的な例として提示される。他の実施形態によって実行される動作は、異なる動作、異なる順序において実行される動作、及び／又は、異なるエンティティもしくは機能ブロックによって実行される動作を含む。
図８における動作について、メモリアレイ内のセルの列内のセル（例えば、セル４０４）からデータが読み込まれたことが想定される。言い換えると、セルに接続されたビットライン及びビットライン補完がプリチャージされており（例えば、おおよそＶＤＤに）、よって、検知増幅器は、もはやプリチャージ段階になく、行デコーダ（例えば、行デコーダ４２２）は、セルのアクセストランジスタを有効化するよう所望のワードラインをアサートしており、それによって、セル内の記憶トランジスタがセルに記憶されたデータのビットの値、並びに、対応するビットライン及びビットライン補完のそれぞれに対するその論理的補完を駆動することを可能にする。加えて、列デコーダ（例えば、列デコーダ４２４）は、対応する読み込みマルチプレクサ（例えば、読み込みマルチプレクサ５００）が、ビットライン及びビットライン補完から検知増幅器（例えば、検知増幅器５０４）に値を渡すことを可能にしている。
図８における動作について、メモリアレイの単一のセルのみが読み込まれる。しかしながら、いくつかの実施形態では、所定の読み込み動作の間に別個の読み込み経路を介して同時に及び並列に複数のセル（例えば、３２、６４、又は、別の数）が読み込まれる。個々のセルの各々を読み込む動作は、図８について説明された動作と同様である。
プリチャージ回路（例えば、プリチャージ回路６０２）が検知増幅器のＳＡＴノード及びＳＡＣノードをプリチャージする場合（ステップ８０２）、図８における動作が開始する。この動作のために、プリチャージ制御回路（例えば、プリチャージ制御回路６０６）は、ＳＡＰＣ信号及びＳＡＥＮＸ信号の値に基づいて、プリチャージ回路内のＰＭＯＳトランジスタが検知増幅器内でＳＡＴノード及びＳＡＣノードをプリチャージすることを可能にするよう、ＳＡＰＣＸ信号を論理的に低いレベルに駆動する。
次に、検知増幅器は、読み込みマルチプレクサから、ＳＡＴノード及びＳＡＣノード上でビットライン及びビットライン補完値を受信し（ステップ８０２）、ビットライン及びビットライン補完の値に基づいて、ＳＡＴノード及びＳＡＣノード上の信号を駆動する（Ｓ８０４）。この動作の間、ビットライン及び／又はビットライン補完値（すなわち、電圧）によって生じるＳＡＴノード及びＳＡＣノードの電圧における差分に基づいて、検知増幅器は、ＳＡＴノード及びＳＡＣノード上の信号を駆動／出力し、すなわち、それに従って、差分を「検知」し、ＳＡＴノード及びＳＡＣノード上で値を出力する。検知増幅器は、ＳＡＥＮＸ信号の論理的補完であるＳＡＥＮ信号によって有効化され、その結果、ＳＡＰＣＸ信号は、検知増幅器が有効化されるときにプリチャージを無効化するよう高い論理レベルに遷移し、その結果、検知増幅器内の潜在的な短絡回路経路を回避する。
検知増幅器のＳＡＴノードに接続されたラッチ（例えば、ラッチ５０８）は、ＳＡＴノードからの値を記憶する（ステップ８０６）。この動作のために、ラッチの入力３状態インバータは、ＳＡＥＮ信号によって有効化され、よって、入力３状態インバータは、ＳＡＴノードからラッチの中間ノード（例えば、中間ノード６１４）上に値の反転されたバージョンを駆動する。ラッチの中間ノードから、読み込みデータとして値が出力に渡される（出力ドライバを介して）（ステップ８０８）。ラッチの記憶回路素子内のラッチ３状態インバータが無効化されると共に、検知増幅器が有効化され、すなわち、ＳＡＥＮが高い論理レベルにあるが、ＳＡＥＮが低い論理レベルに遷移するにつれて有効化されるようになり、それによって、ラッチがＳＡＴノードからの値を記憶することを可能にする。
いくつかの実施形態では、少なくとも１つの電子デバイス（例えば、電子デバイス３００等）は、非一時的なコンピュータ可読記憶媒体に格納されたコード及び／又はデータを用いて、本明細書に記載された操作の一部又は全部を実行する。より具体的には、少なくとも１つの電子デバイスは、コンピュータ可読記憶媒体からコード及び／又はデータを読み出し、説明した操作を実行する際にコードを実行し、及び／又は、データを使用する。コンピュータ可読記憶媒体は、電子デバイスで使用されるコード及び／又はデータを格納する任意のデバイス、媒体、又は、これらの組み合わせであり得る。例えば、コンピュータ可読記憶媒体は、揮発性メモリ及び／又は不揮発性メモリ（例えば、フラッシュメモリ、ランダムアクセスメモリ（例えば、ｅＤＲＡＭ、ＲＡＭ、ＳＲＡＭ、ＤＲＡＭ、ＤＤＲ４ ＳＤＲＡＭ等）、不揮発性ＲＡＭ（例えば、相変化メモリ、強誘電体ランダムアクセスメモリ、スピントランスファトルクランダムアクセスメモリ、磁気抵抗ランダムアクセスメモリ等）、読み出し専用メモリ（ＲＯＭ）、及び／又は、磁気若しくは光学記憶媒体（例えば、ディスクドライブ、磁気テープ、ＣＤ、ＤＶＤ等））を含むことができるが、これらに限定されない。
いくつかの実施形態では、１つ以上のハードウェアモジュールが、本明細書で説明されるオペレーションを実行する。例えば、ハードウェアモジュールは、それらに限定されないが、１つ以上のプロセッサ／コア／セントラルプロセシングユニット（ＣＰＵ）、特定用途向け集積回路（ＡＳＩＣ）チップ、ニューラルネットワークプロセッサ若しくはアクセラレータ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、圧縮及び／若しくは符号化サブシステム、計算ユニット、組み込みプロセッサ、グラフィックプロセッサ（ＧＰＵ）／グラフィックコア、アクセラレーテッドプロセシングユニット（ＡＰＵ）、機能ブロック、コントローラ、アクセラレータ、並びに／又は、他のプログラマブル論理回路を含んでもよい。そのようなハードウェアモジュール内の回路（例えば、集積回路素子、離散回路素子等）が活性化されると、回路は、動作の一部又は全てを実行する。いくつかの実施形態では、ハードウェアモジュールは、命令（プログラムコード、ファームウェア等）を実行すると、動作を実行する、実行パイプライン、計算ユニット又はプロセシングユニット等の汎用回路を含む。いくつかの実施形態では、ハードウェアモジュールは、動作を実行するように構成された特定用途回路又は専用回路を含み、場合によっては、命令を実行することなく動作の一部又は全てを実行する回路を含む。
いくつかの実施形態では、データ構造は、機能ブロックの一部又は全てを表し、本明細書で説明される回路素子（例えば、電子デバイス３００又はそれらの一部）は、電子デバイスによって読み込むことができ、機能ブロック及び回路素子を含むハードウェアを製造するために直接又は間接的に使用することができる、データベース又は他のデータ構造を含む非一時的なコンピュータ可読記憶媒体に記憶される。例えば、データ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高水準設計言語（ＨＤＬ）でのハードウェア機能の動作レベルの記述又はレジスタトランスファレベル（ＲＴＬ）の記述であり得る。記述は、合成ツールにより読み出されてもよく、合成ツールは、上述した構造及びメカニズムを含むハードウェアの機能を表すゲート／回路要素のリストを含むネットリストを合成ライブラリから生成するように、記述を合成してもよい。次に、ネットリストは、マスクに適用される幾何学形状を記述するデータセットを生成するように配置されてもよいし、ルーティングされてもよい。次いで、上述した構造及びメカニズムに対応する１つ以上の半導体回路（例えば集積回路）を製造するために、様々な半導体製造ステップでマスクが使用され得る。或いは、コンピュータアクセス可能な記憶媒体上のデータベースは、ネットリスト（合成ライブラリ付き若しくは合成ライブラリ無し）若しくはデータセット、又は、所望により、グラフィックデータシステム（ＧＤＳ）ＩＩデータであってもよい。
本明細書では、変数又は未指定の値（すなわち、値の特定の例がない一般的な記述）は、Ｎ、Ｍ及びＸ等の文字で表される。本明細書で使用する場合、同様の文字を異なる場所で使用している場合があるが、各々の場合の変数及び未指定値は必ずしも同じではなく、すなわち、一般的な変数及び未指定値の一部又は全部に対して意図された異なる変数量及び値が存在する場合がある。言い換えると、本説明で変数及び未指定の値を表すために使用されるＮ及び任意の他の文字は、必ずしも互いに関連するわけではない。
「エトセトラ」又は「等」という表現は、本明細書で使用される場合、「及び／又は」のケース、すなわち、「等」が関連付けられているリスト内の要素の「少なくとも１つ」に相当するものを示すことを意図している。例えば、「電子デバイスは、第１の動作、第２の動作等を実施する」という文において、電子デバイスは、第１の動作、第２の動作、及び、他の動作のうち少なくとも１つを実施する。加えて、「等」に関連付けられたリスト内の要素は、一連の例の中からの単なる例であり、少なくともいくつかの例は、いくつかの実施形態では現れない場合がある。
実施形態の上述した説明は、例示及び説明のためにのみ提示されたものである。それらは、包括的であること、又は、実施形態を開示された形態に限定することを意図していない。したがって、当業者には、数多くの変更及び変形が明らかであろう。さらに、上記の開示には、実施形態を限定する意図はない。実施形態の範囲は、添付の特許請求の範囲により定義される。

Claims (21)

  1. 電子デバイス内のメモリからデータを読み込む読み込み経路であって、
    データ（ＳＡＴ）ノード及びデータ補完（ＳＡＣ）ノードを含む検知増幅器と、
    ラッチと、を備え、
    前記ラッチは、
    ＶＤＤと中間ノードとの間に結合された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ、並びに、ＶＳＳと前記中間ノードとの間に結合された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタであって、
    前記ＳＡＴノードに結合された前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのゲート接続と、
    検知増幅器イネーブル補完（ＳＡＥＮＸ）入力に結合された前記第２のＰＭＯＳトランジスタのゲート接続と、
    検知増幅器イネーブル（ＳＡＥＮ）入力に結合された前記第２のＮＭＯＳトランジスタのゲート接続と、
    を有する、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ、並びに、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、
    前記中間ノードに結合された出力ドライバ入力及びデータ出力ノードに結合された出力ドライバ出力を有する出力ドライバと、を含む、
    読み込み経路。
  2. 負荷分散回路を更に備え、
    前記負荷分散回路は、
    ＶＤＤとＶＳＳとの間に結合された第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタ、並びに、第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含む負荷分散３状態インバータを含み、
    前記負荷分散３状態インバータは、
    前記ＳＡＣノードに結合された前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのゲート接続と、
    前記第４のＰＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタをオフ状態に維持するディスエーブリング入力に結合された前記第４のＰＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタのゲート接続と、を含む、
    請求項１の読み込み経路。
  3. 前記検知増幅器内のプリチャージ回路であって、前記プリチャージ回路は、前記ＳＡＴノード及び前記ＳＡＣノードに結合されており、前記ＳＡＴノード及び前記ＳＡＣノードをプリチャージするように構成されている、プリチャージ回路と、
    プリチャージ制御回路と、を更に備え、
    前記プリチャージ制御回路は、
    検知増幅器プリチャージ（ＳＡＰＣ）入力と、
    ＳＡＥＮＸ入力と、
    前記プリチャージ回路に結合され、前記プリチャージ回路が前記ＳＡＴノード及び前記ＳＡＣノードをプリチャージするときを制御するように構成された検知増幅器プリチャージ補完（ＳＡＰＣＸ）出力であって、前記プリチャージ制御回路は、前記ＳＡＰＣ入力及び前記ＳＡＥＮＸ入力の値に基づいて前記ＳＡＰＣＸ出力上の信号を駆動する、ＳＡＰＣＸ出力と、を含む、
    請求項１の読み込み経路。
  4. 前記プリチャージ制御回路は、前記ＳＡＰＣ入力に結合された第１の入力と、前記ＳＡＥＮＸ入力に結合された第２の入力と、前記ＳＡＰＣＸ出力に結合された第１の出力と、を有するＮＡＮＤ論理ゲートを含む、
    請求項３の読み込み経路。
  5. 前記プリチャージ回路は、
    ＶＤＤと前記ＳＡＣノードとの間に結合された第１のＰＭＯＳトランジスタと、
    ＶＤＤと前記ＳＡＴノードとの間に結合された第２のＰＭＯＳトランジスタと、
    前記ＳＡＰＣＸ出力に結合された前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタについてのゲート接続を有する、前記ＳＡＴノードと前記ＳＡＣノードとの間に結合された前記第３のＰＭＯＳトランジスタと、を含む、
    請求項３の読み込み経路。
  6. 前記ラッチは、記憶回路素子を更に含み、
    前記記憶回路素子は、
    前記中間ノードに結合されたラッチインバータ入力及びラッチノードに結合されたラッチインバータ出力を有するラッチインバータと、
    ＶＤＤと前記中間ノードとの間に結合された第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタ、並びに、ＶＳＳと前記中間ノードとの間に結合された第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含むラッチ３状態インバータと、を含み、
    前記ラッチ３状態インバータは、
    前記ラッチノードに結合された前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのゲート接続と、
    前記ＳＡＥＮ入力に結合された前記第４のＰＭＯＳトランジスタゲート接続と、
    前記ＳＡＥＮＸ入力に結合された前記第４のＮＭＯＳトランジスタのゲート接続と、を含む、
    請求項１の読み込み経路。
  7. 前記検知増幅器は、
    前記ＳＡＴノードに結合されたビット入力と、
    前記ＳＡＣノードに結合されたビット補完入力と、
    前記ＳＡＴノード及び前記ＳＡＣノードに結合され、前記ビット入力及び前記ビット補完入力の値に基づいて、前記ＳＡＴノード上でＳＡＴ信号及び前記ＳＡＣノード上でＳＡＣ信号を出力するように構成された評価回路と、を含む、
    請求項１の読み込み経路。
  8. １つ以上の同期ランダムアクセスメモリ（ＳＲＡＭ）セルを更に備え、
    各々のＳＲＡＭセルは、ビット出力及びビット補完出力を含み、前記１つ以上のＳＲＡＭビットセルについての前記ビット出力及び前記ビット補完出力は、前記検知増幅器に対して前記ビット入力及び前記ビット補完入力のそれぞれに結合されている、
    請求項７の読み込み経路。
  9. 前記評価回路は、
    第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの間の第１の中間ノードに結合された前記ＳＡＣノード、並びに、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタについてのゲート接続に結合された前記ＳＡＴノードを有する、ＶＤＤとフッタノードとの間に結合された前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタと、
    第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間の第２の中間ノードに結合された前記ＳＡＴノード、並びに、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタについてのゲート接続に結合された前記ＳＡＣノードを有する、ＶＤＤとフッタノードとの間に結合された前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタと、
    前記ＳＡＥＮ入力に結合された前記第３のＮＭＯＳトランジスタについてのゲート接続を有する、前記フッタノードと前記ＶＳＳとの間に結合された第３のＮＭＯＳトランジスタと、を含む、
    請求項７の読み込み経路。
  10. プロセシングサブシステムと、
    前記プロセシングサブシステムに結合されたメモリと、を備え、
    前記メモリは、前記メモリからデータを読み込むための少なくとも１つの読み込み経路を含み、
    前記少なくとも１つの読み込み経路は、
    データ（ＳＡＴ）ノード及びデータ補完（ＳＡＣ）ノードを含む検知増幅器と、
    ラッチと、を備え、
    前記ラッチは、
    ＶＤＤと中間ノードとの間に結合された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ、並びに、ＶＳＳと前記中間ノードとの間に結合された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタであって、
    前記ＳＡＴノードに結合された前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのゲート接続と、
    検知増幅器イネーブル補完（ＳＡＥＮＸ）入力に結合された前記第２のＰＭＯＳトランジスタのゲート接続と、
    検知増幅器イネーブル（ＳＡＥＮ）入力に結合された前記第２のＮＭＯＳトランジスタのゲート接続と、
    を有する、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ、並びに、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、
    前記中間ノードに結合された出力ドライバ入力及びデータ出力ノードに結合された出力ドライバ出力を有する出力ドライバと、を含む、
    電子デバイス。
  11. 前記少なくとも１つの読み込み経路は、負荷分散回路を更に備え、
    前記負荷分散回路は、
    ＶＤＤとＶＳＳとの間に結合された第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタ、並びに、第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含む負荷分散３状態インバータを含み、
    前記負荷分散３状態インバータは、
    前記ＳＡＣノードに結合された前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのゲート接続と、
    前記第４のＰＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタをオフ状態に維持するディスエーブリング入力に結合された前記第４のＰＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタのゲート接続と、を含む、
    請求項１０の電子デバイス。
  12. 前記少なくとも１つの読み込み経路は、
    前記検知増幅器内のプリチャージ回路であって、前記プリチャージ回路は、前記ＳＡＴノード及び前記ＳＡＣノードに結合されており、前記ＳＡＴノード及び前記ＳＡＣノードをプリチャージするように構成されている、プリチャージ回路と、
    プリチャージ制御回路と、を更に備え、
    前記プリチャージ制御回路は、
    検知増幅器プリチャージ（ＳＡＰＣ）入力と、
    ＳＡＥＮＸ入力と、
    前記プリチャージ回路に結合され、前記プリチャージ回路が前記ＳＡＴノード及び前記ＳＡＣノードをプリチャージするときを制御するように構成された検知増幅器プリチャージ補完（ＳＡＰＣＸ）出力であって、前記プリチャージ制御回路は、前記ＳＡＰＣ入力及び前記ＳＡＥＮＸ入力の値に基づいて前記ＳＡＰＣＸ出力上の信号を駆動する、ＳＡＰＣＸ出力と、を含む、
    請求項１０の電子デバイス。
  13. 前記プリチャージ制御回路は、前記ＳＡＰＣ入力に結合された第１の入力と、前記ＳＡＥＮＸ入力に結合された第２の入力と、前記ＳＡＰＣＸ出力に結合された第１の出力と、を有するＮＡＮＤ論理ゲートを含む、
    請求項１２の電子デバイス。
  14. 前記プリチャージ回路は、
    ＶＤＤと前記ＳＡＣノードとの間に結合された第１のＰＭＯＳトランジスタと、
    ＶＤＤと前記ＳＡＣノードとの間に結合された第２のＰＭＯＳトランジスタと、
    前記ＳＡＰＣＸ出力に結合された前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタについてのゲート接続を有する、前記ＳＡＴノードと前記ＳＡＣノードとの間に結合された前記第３のＰＭＯＳトランジスタと、を含む、
    請求項１２の電子デバイス。
  15. 前記ラッチは、記憶回路素子を更に含み、
    前記記憶回路素子は、
    前記中間ノードに結合されたラッチインバータ入力及びラッチノードに結合されたラッチインバータ出力を有するラッチインバータと、
    ＶＤＤと前記中間ノードとの間に結合された第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタ、並びに、ＶＳＳと前記中間ノードとの間に結合された第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含むラッチ３状態インバータと、を含み、
    前記ラッチ３状態インバータは、
    前記ラッチノードに結合された前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのゲート接続と、
    前記ＳＡＥＮ入力に結合された前記第４のＰＭＯＳトランジスタゲート接続と、
    前記ＳＡＥＮＸ入力に結合された前記第４のＮＭＯＳトランジスタのゲート接続と、を含む、
    請求項１０の電子デバイス。
  16. 前記検知増幅器は、
    前記ＳＡＴノードに結合されたビット入力と、
    前記ＳＡＣノードに結合されたビット補完入力と、
    前記ＳＡＴノード及び前記ＳＡＣノードに結合され、前記ビット入力及び前記ビット補完入力の値に基づいて、前記ＳＡＴノード上でＳＡＴ信号及び前記ＳＡＣノード上でＳＡＣ信号を出力するように構成された評価回路と、を含む、
    請求項１０の電子デバイス。
  17. 前記メモリは、１つ以上の同期ランダムアクセスメモリ（ＳＲＡＭ）セルを含み、
    各々のＳＲＡＭセルは、ビット出力及びビット補完出力を含み、前記１つ以上のＳＲＡＭビットセルについての前記ビット出力及び前記ビット補完出力は、前記検知増幅器に対して前記ビット入力及び前記ビット補完入力のそれぞれに結合されている、
    請求項１６の電子デバイス。
  18. 前記評価回路は、
    第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの間の第１の中間ノードに結合された前記ＳＡＣノード、並びに、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタについてのゲート接続に結合された前記ＳＡＴノードを有する、ＶＤＤとフッタノードとの間に結合された前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタと、
    第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間の第２の中間ノードに結合された前記ＳＡＴノード、並びに、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタについてのゲート接続に結合された前記ＳＡＣノードを有する、ＶＤＤとフッタノードとの間に結合された前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタと、
    前記ＳＡＥＮ入力に結合された前記第３のＮＭＯＳトランジスタについてのゲート接続を有する、前記フッタノードと前記ＶＳＳとの間に結合された第３のＮＭＯＳトランジスタと、を含む、
    請求項１６の電子デバイス。
  19. １つ以上の第１のバンクＳＲＡＭセル、前記１つ以上の第１のバンクＳＲＡＭセルに結合された第１のバンク検知増幅器、及び、前記第１のバンク検知増幅器の検知増幅器（ＳＡＴ）出力に結合された第１のバンク共有ラッチ入力３状態インバータを含むメモリの第１のバンクであって、前記第１のバンク検知増幅器及び前記第１のバンク共有ラッチ入力３状態インバータの評価回路は、第１のバンク検知増幅器イネーブル（ＳＡＥＮ）信号及び／又は第１のバンク検知増幅器イネーブル補完（ＳＡＥＮＸ）信号によって制御される、メモリの第１のバンクと、
    １つ以上の第２のバンクＳＲＡＭセル、前記１つ以上の第２のバンクＳＲＡＭセルに結合された第２のバンク検知増幅器、及び、前記第２のバンク検知増幅器のＳＡＴ出力に結合された第２のバンク共有ラッチ入力３状態インバータを含むメモリの第２のバンクであって、前記第２のバンク検知増幅器及び前記第２のバンク共有ラッチ入力３状態インバータの評価回路は、第２のバンクＳＡＥＮ信号及び／又は第２のバンクＳＡＥＮＸ信号によって制御される、メモリの第２のバンクと、
    共有ラッチインバータ及び共有ラッチ３状態インバータのバックツーバックペアを有する共有ラッチ記憶素子を含む共有ラッチであって、前記共有ラッチインバータの共有ラッチインバータ入力は、前記第１のバンク共有ラッチ入力３状態インバータ及び前記第２のバンク共有ラッチ入力３状態インバータの両方の出力に結合されており、前記共有ラッチ３状態インバータは、共有ラッチイネーブル（ＳＬＥＮ）信号及び共有ラッチイネーブル補完（ＳＬＥＮＸ）信号によって制御され、前記ＳＬＥＮ信号は、前記第１のバンクＳＡＥＮ信号及び前記第２のバンクＳＡＥＮ信号の論理的組み合わせに基づいて生成され、前記ＳＬＥＮＸ信号は、前記第１のバンクＳＡＥＮＸ信号及び前記第２のバンクＳＡＥＮＸ信号の論理的組み合わせに基づいて生成される、共有ラッチと、を備える、
    集積回路。
  20. 前記第１のバンク検知増幅器内の第１のバンクプリチャージ回路であって、前記第１のバンクプリチャージ回路は、第１のバンク検知増幅器プリチャージ（ＳＡＰＣ）信号及び前記第１のバンクＳＡＥＮＸ信号の論理的組み合わせに基づいて生成された第１のバンク検知増幅器プリチャージ補完（ＳＡＰＣＸ）信号によって制御される、第１のバンクプリチャージ回路と、
    前記第２のバンク検知増幅器内の第２のバンクプリチャージ回路であって、前記第２のバンクプリチャージ回路は、第２のバンクＳＡＰＣ信号及び前記第２のバンクＳＡＥＮＸ信号の論理的組み合わせに基づいて生成された第２のバンクＳＡＰＣＸ信号によって制御される、第２のバンクプリチャージ回路と、を更に備える、
    請求項１９の集積回路。
  21. 第１のバンク負荷分散回路であって、前記第１のバンク負荷分散回路は、前記第１のバンク検知増幅器の検知増幅器補完（ＳＡＣ）ノードに結合されており、前記第１のバンク入力３状態インバータによって前記第１のバンク検知増幅器の前記ＳＡＴノードに提示された第１の容量性負荷をおおよそ平衡させるように構成されている、第１のバンク負荷分散回路と、
    第２のバンク負荷分散回路であって、前記第２のバンク負荷分散回路は、前記第２のバンク検知増幅器のＳＡＣノードに結合されており、前記第２のバンク入力３状態インバータによって前記第２のバンク検知増幅器のＳＡＴノードに提示された第２の容量性負荷をおおよそ平衡させるように構成されている、第２のバンク負荷分散回路と、を更に備える、
    請求項１９の集積回路。
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