KR20220103743A - 래치를 갖는 정적 랜덤 액세스 메모리 판독 경로 - Google Patents

래치를 갖는 정적 랜덤 액세스 메모리 판독 경로 Download PDF

Info

Publication number
KR20220103743A
KR20220103743A KR1020227019773A KR20227019773A KR20220103743A KR 20220103743 A KR20220103743 A KR 20220103743A KR 1020227019773 A KR1020227019773 A KR 1020227019773A KR 20227019773 A KR20227019773 A KR 20227019773A KR 20220103743 A KR20220103743 A KR 20220103743A
Authority
KR
South Korea
Prior art keywords
coupled
node
bank
input
sense amplifier
Prior art date
Application number
KR1020227019773A
Other languages
English (en)
Inventor
아리짓 바네르지
러셀 슈라이버
카일 휘틀
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20220103743A publication Critical patent/KR20220103743A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

메모리로부터 데이터를 판독하기 위한 판독 경로는 래치 및 데이터(SAT) 및 데이터 보완(SAC) 출력 노드들을 감지 증폭기를 포함한다. 래치는 VDD와 중간 노드 사이에 연결된 제1 및 제2 PMOS 트랜지스터들, 및 VSS와 중간 노드 사이에 연결된 제1 및 제2 NMOS 트랜지스터들을 포함하는 입력 3상 인버터를 포함한다. 제1 PMOS 및 NMOS 트랜지스터들의 게이트 연결은 SAT 노드에 연결되고; 제2 PMOS 트랜지스터의 게이트 연결은 감지 증폭기 인에이블 보완 입력에 연결되고; 및 제2 NMOS 트랜지스터의 게이트 연결은 감지 증폭기 인에이블 입력에 연결된다. 래치는 또한 중간 노드에 연결된 입력과 데이터 출력 노드에 연결된 출력을 갖는 출력 드라이버를 포함한다. 따라서 래치는 SAT 노드와 데이터 출력 노드 사이에 두 개의 게이트 지연들을 갖는다.

Description

래치를 갖는 정적 랜덤 액세스 메모리 판독 경로
많은 전자 디바이스들은 데이터 사본(즉, 동작의 결과, 피연산자, 명령어, 제어 값 및/또는 기타 정보)을 저장하는 데 사용되는 집적 회로 메모리를 포함한다. 예를 들어, 일부 전자 디바이스는 프로세서 코어와 같은 엔티티에 의한 동작 동안 데이터의 신속한 검색을 가능하게 하기 위해 데이터의 사본을 국부적으로 저장하는 데 사용되는 캐시 메모리들을 포함한다. 이러한 메모리들 중 일부는 정적 랜덤 액세스 메모리(SRAM)를 포함한다. SRAM은 전계 효과 트랜지스터를 사용하여 구현되는 개별 셀들(또는 "비트 셀들")이 데이터의 개별 비트를 저장하는 데 사용되는 집적 회로 메모리의 한 형태이다. 예를 들어, 하나의 일반적인 형태의 SRAM에서, 각 셀은 6개의 트랜지스터들을 사용하여 구현되며, 데이터를 저장하기 위한 2개의 백투백(back to back) 인버터들과 저장된 데이터에 액세스하기 위한 2개의 액세스 트랜지스터들로 구성된다. 일부 SRAM 메모리들에서, 셀에 저장된 데이터는 감지 증폭기들과 래치(latch)들을 포함하는 판독 경로를 통해 판독된다. 주어진 판독 경로에서, 감지 증폭기는 셀로부터 획득된 저장된 데이터 값을 기초로 판독 데이터 출력을 생성하고 래치는 감지 증폭기로부터의 판독 데이터 출력을 캡처 및 저장하고 판독 데이터 출력을 다운스트림 회로 요소에 제공한다.
일부 전자 디바이스들에서, SRAM 메모리는 중요한 타이밍 경로에 있는 회로의 일부이다. 예를 들어, SRAM 캐시 메모리는 고속 프로세서 코어에 피연산자를 제공하는 데 사용될 수 있고-피연산자에 의존하는 계산 연산과 연관된 타이밍 경로에서 가장 긴 레이턴시 요소들 중 하나일 수 있다. 또한 일부 전자 디바이스들에서, SRAM 메모리는 다양한 제어 클록 주파수 범위에서 올바르게 작동할 수 있어야 한다. 예를 들어, SRAM 메모리는 다양한 제어 클록 주파수들을 갖는 다양한 작동 상태들, 전력 모드들 등을 지원하는 데 필요할 수 있다. 일부 전자 디바이스들에서, 제어 클록 주파수는 판독 경로가 작동할 때 단락 회로가 발생하도록 충분히 낮게 설정될 수 있으며, 이는 바람직하지 않고 비효율적인 누설 전류와-기능적 장애를 유발할 수 있다. 설계자는 SRAM 메모리 판독 경로를 최적화하여 SRAM 메모리 판독 경로의 작동 속도를 개선하는 동시에 더 낮은 제어 클럭 주파수들에서 SRAM 메모리 판독 경로에서 발생할 수 있는 비효율성과 기능적 장애를 방지한다는 두 가지 목표를 달성하기 위해 상당한 노력을 기울였다. 예를 들어, 설계자는 SRAM 메모리 판독 경로에서 도 1에 도시된 래치 회로를 사용할 것을 제안하였다. 도 1의 래치 회로는 판독 경로의 저주파 작동 중에 단락 회로 전류 및 기능 장애(즉, 유지 장애)를 피하기 위해 감지 증폭기 인에이블 신호(SAENX)의 보완(complement)을 사용하는 논리 게이트와 함께 NOR 게이트 설정-재설정 래치를 포함한다. 또 다른 예로서, 설계자는 SRAM 메모리 판독 경로에서 도 2에 도시된 래치 회로를 사용할 것을 제안하였다. 도 2의 래치 회로는 SAENX 신호를 사용하여 게이트된 AND-OR-인버트 래치를 포함하여 판독 경로의 저주파 작동 동안 단락 전류 및 기능적 장애를 방지한다. 도 1 내지 2에 도시된 것과 같은 래치 회로를 사용하면 더 낮은 주파수에서 누설 전류를 피하면서 판독 경로의 더 빠른 작동을 초래할 수 있지만, 래치 회로는 판독 경로에 3개의 게이트들에 해당하는 지연을 포함하고 상승 및 하강 시간이 다르며 기타 다른 단점을 갖는다. 따라서 SRAM 메모리에 대한 더 나은 판독 경로가 바람직하다.
도 1은 SRAM 메모리에 대한 판독 경로에 대한 NOR 래치를 예시하는 블록도를 나타낸다.
도 2는 SRAM 메모리에 대한 판독 경로에 대한 AND-OR-인버트(AOI) 래치를 예시하는 블록도를 나타낸다.
도 3은 일부 실시예에 따른 전자 디바이스를 예시하는 블록도를 나타낸다.
도 4는 일부 실시예에 따른 SRAM 메모리를 예시하는 블록도를 나타낸다.
도 5는 일부 실시예에 따른 SRAM 메모리에 대한 제어 신호를 도시하는 블록도를 나타낸다.
도 6은 일부 실시예에 따른 SRAM 메모리에 대한 판독 경로에서 감지 증폭기 및 래치를 예시하는 블록도를 나타낸다.
도 7은 일부 실시예에 따른 SRAM 셀에 대한 판독 경로의 공유 래치를 예시하는 블록도를 나타낸다.
도 8은 일부 실시예에 따른 SRAM 메모리의 판독을 수행하기 위한 프로세스를 예시하는 흐름도를 나타낸다.
도면 및 설명 전체에 걸쳐, 동일한 참조 번호는 동일한 도면 요소를 지칭한다.
다음 설명은 당업자가 설명된 실시예를 만들고 사용할 수 있도록 하기 위해 제공되며 특정 어플리케이션 및 그 요건의 콘텍스트에서 제공된다. 설명된 실시예에 대한 다양한 수정은 당업자에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리는 다른 실시예 및 어플리케이션에 적용될 수 있다. 따라서, 설명된 실시예는 도시된 실시예로 제한되지 않으며, 본 명세서에 개시된 원리 및 특징과 일치하는 가장 넓은 범위에 따라야 한다.
용어들
이하의 설명에서는 실시예를 설명하기 위해 다양한 용어들이 사용된다. 다음은 이러한 용어들 중 일부에 대한 간략하고 일반적인 설명이다. 이러한 용어들은 명료함과 간결함을 위해 본 명세서에 인용되지 않은 중요한 추가 양태를 가질 수 있으므로 설명은 이러한 용어들을 제한하도록 의도되지 않는다.
기능 블록(functional block): 기능 블록은 집적 회로 요소들, 개별 회로 요소들 등과 같은 하나 이상의 상호 관련된 회로 요소들의 그룹, 집합 및/또는 세트를 나타낸다. 회로 요소들은 적어도 하나의 속성을 공유한다는 점에서 "상호 연관"된다. 예를 들어, 상호 관련된 회로 요소들은 특정 집적 회로 칩 또는 그 일부에 포함되거나, 그 위에 제조되거나, 그렇지 않으면 결합될 수 있고, 주어진 기능(계산 또는 처리 기능, 메모리 기능 등)의 수행에 관여될 수 있고, 공통 제어 요소 및/또는 공통 클록 등에 의해 제어될 수 있다. 기능 블록은 단일 회로 요소(예를 들어, 단일 집적 회로 논리 게이트)에서 수백만 또는 수십억 개의 회로 요소들(예를 들어, 집적 회로 메모리)에 이르기까지 원하는 수의 회로 요소들을 포함할 수 있다.
보완(complement): 신호에 적용되는 보완은 주어진 신호가 다른 신호의 논리적 반전임을 나타낸다. 예를 들어, "비트 라인 보온" 신호는 "비트 라인" 신호의 논리 반전이며, 따라서 비트 라인이 논리적 하이 값(예를 들어, 대략 VDD)이면 정상 상태에서 비트 라인 보완은 논리적 로우 값(예를 들어, 대략 VSS)이 된다. 신호와 그 보완은 인버터들, SRAM 메모리의 셀들 등과 같은 특정 반전 회로 요소들의 대향 측들에서 찾을 수 있다. 이 설명에서, 신호 라벨의 끝에 X를 부착하여 신호의 보완을 나타낼 수 있다. "SIGNALX"로 표시된 신호는 "SIGNAL"로 표시된 신호의 보완이다.
신호: 신호는 하나 이상의 수신 회로 요소들에 의해 수신되는 제공 전기 회로 요소에 의해 구동, 제공되거나 그렇지 않으면 이용 가능하게 되는 전기 경로, 루트, 가이드 및/또는 기타 상호 연결의 전압, 전류 또는 기타 속성 값을 나타낸다. 예를 들어, 버퍼 회로 요소는 논리적 하이 전압 값(예를 들어, 대략 VDD)을 갖는 신호를 금속 트레이스로 구동할 수 있으며, 여기서 신호는 래치 또는 플립플롭 회로 요소와 같은 저장 회로 요소에 의해 수신된다. 제공 회로 요소는 제공 회로 요소에 대한 입력 자극의 변화에 기초하여 전압, 전류 또는 기타 속성의 허용 범위 내에서 시간이 지남에 따라 신호를 변경할 수 있다. 예를 들어, 인버터 회로 요소는 초기에 논리적 하이 전압 값을 출력할 수 있지만 인버터에 대한 입력의 대응하는 변경을 기초로 논리적 로우 전압 값(예를 들어, 대략 VSS) 또는 VDD와 VSS 사이의 중간 전압 값을 출력하는 것으로 전환할 수 있다. 일부 경우에, 신호는 논리적 하이 값(예를 들어, 대략 VSS) 또는 논리적 로우 값(예를 들어, 대략 VDD)에서 꾸준히 구동되는 신호와 같이 일정하다.
게이트 지연(gate delay): 게이트 지연은 서로 다른 집적 회로들의 성능을 비교하기 위한 대략적이고 상대적인 측정값이다. 일반적으로 게이트 지연은 신호가 집적 회로를 통해 경로를 가로지르는 트랜지스터들(종종 반전 회로 요소에서)의 수를 나타낸다. 따라서 게이트 지연은 경로를 통한 신호의 비행 시간을 대략적으로 측정한 것이다. 금속 산화물 실리콘 전계 효과 트랜지스터("트랜지스터")를 사용하여 구현된 인버터를 예로 사용하여, 게이트 지연은 인버터의 입력-따라서 구성하는 트랜지스터들의 게이트 연결들-에 연결된 신호의 전환과 인버터 출력의 대응하는 전환 사이의 대략적인 시간이다.
개요
설명된 실시예에서, 전자 디바이스는 데이터(예를 들어, 계산 동작에 대한 피연산자, 동작 결과, 명령어, 구성 값, 태그 정보 및/또는 기타 정보)가 저장되는 집적 회로 메모리를 포함한다. 예를 들어, 일부 실시예에서, 메모리는 캐시 메모리, 캐시 메모리의 태그 어레이, 메인 메모리, 및/또는 다른 메모리이거나 이에 포함된다. 메모리는 전계 효과 트랜지스터(또는 더 간단히 "트랜지스터")를 사용하여 구현되는 셀들에 데이터 비트가 저장되는 정적 랜덤 액세스 메모리(SRAM) 회로를 포함한다. 예를 들어, 일부 실시예에서, 각각의 셀은 6개의 트랜지스터들을 사용하여 구현되며, 그 중 4개는 데이터의 비트를 저장하기 위한 백투백 인버터들로서 구성되며 그 중 2개는 저장된 데이터의 액세스(즉, 판독 및 기록)를 인에이블(또는 디스에이블)하기 위한 액세스 트랜지스터들로서 구성된다. 설명된 실시예에서, 데이터는 대응하는 "판독 경로"의 회로 요소들을 통해 메모리의 각각의 셀로부터 판독된다. 각각의 판독 경로는 하나 이상의 셀들로부터 데이터를 획득하고 수신 회로 요소들에 데이터를 제공하기 위한 회로 요소들, 즉 감지 증폭기("감지 앰프") 및 래치를 포함한다. 일반적으로 설명된 실시예에서, 판독 경로의 회로 요소들은 선택되고 배열되어: (1) 감지 증폭기의 출력과 판독 경로의 데이터 출력 사이에 두 개의 게이트 지연만이 존재하고; (2) 판독 경로의 저주파 동작과 관련된 단락 회로 전류 및 기능 장애(예를 들어, 래치에 대한 유지 장애)가 방지되며; (3) 감지 증폭기에 대한 용량성 부하가 밸런싱되고; 및 (4) 래치의 상승/하강 시간들이 더 대칭적이게 된다(즉, 기존 판독 경로 래치 설계보다).
설명된 실시예에서, 메모리에 대한 판독 경로들의 래치들은 감지 증폭기의 출력과 판독 경로로부터의 데이터 출력 사이의 판독 경로에 2개의 게이트 지연만을 포함하는 회로 요소들의 배열을 사용하여 구현된다. 이 배열에서 각 래치의 판독 경로에 있는 제1 게이트(따라서 제1 게이트 지연)는 3상 인버터이다. 해당 판독 경로에 대한 감지 증폭기 인에이블 신호(SAEN) 및 그 보완(SAENX)은, 래치의 중간 노드에 연결된 3상 인버터의 출력에서, 3상 인버터가 해당 판독 경로에 대한 감지 증폭기의 감지 증폭기(SAT) 출력으로부터 수신된 입력 신호의 반전된 버전을 신호할 때를 제어하는 데 사용된다. 각 래치의 판독 경로에 있는 제2 게이트는 출력 드라이버(예를 들어, 출력 인버터, NAND 게이트, 3상 인버터 등)이다. 출력 드라이버는 래치의 중간 노드로부터의 신호를 입력으로서 수신하고 중간 노드로부터의 신호의 반전된 버전을 해당 판독 경로의 데이터 출력으로 출력한다. 이들 2개의 게이트들에 더하여, 래치들 각각은 해당 래치의 중간 노드에 값들을 유지하는 해당 래치의 중간 노드에 결합된 메모리 요소를 포함한다(따라서 해당 래치에 데이터를 "저장하는" 회로 요소임). 메모리 요소는 SAENX 및 SAEN 신호를 사용하여 제어되는 3상 인버터 및 3상 인버터의 백투백 쌍을 포함한다.
감지 증폭기와 래치의 회로 요소들의 배열로 인해, 어떤 형태의 보호 없이, 단락 회로 전류는 특정 제어 신호들이 특히 더 낮은 제어 클록 주파수에서 시간적으로 겹칠 때 형성되는 단락 회로 경로로 인해 판독 경로에서 발생할 수 있다. 예를 들어, 감지 증폭기 프리차지(SAPC) 신호만 사용하여 프리차징을 트리거링하는 설계에서(즉, 감지 증폭기의 프리차징 회로가 SAT 및 감지 증폭기 보완(SAC) 노드들을 프리차징하도록 함), SAPC 신호가 어서션되는 동안 SAEN 신호도 어서션되면, 감지 증폭기 자체에서 단락 회로 경로가 발생할 수 있다. 다른 예로, 래치가 인에이블된 상태에서 SAPC 신호가 어서션될 때(SAEN 신호를 통해), 감지 증폭기와 래치를 통해 단락 회로 경로가 발생할 수 있고-래치에 저장된 데이터의 손상으로 인한 기능 장애로 이어질 수 있다. 설명된 실시예는 단락 회로 전류를 피하기 위해 프리차지 회로가 감지 증폭기를 프리차징할 때를 제어하는 프리차지 제어 회로를 포함한다. 설명된 실시예에서, 프리차지 제어 회로는 입력으로서 SAPC 및 SAENX 신호들을 수신하고, SAPC 및 SAENX 신호들의 값들을 기반으로 감지 증폭기의 프리차지 회로가 감지 증폭기를 프리차징하도록 하는 감지 증폭기 프리차지 보완(SAPCX) 신호를 출력한다. SAENX 신호를 사용하여 감지 증폭기가 프리차징되는 시기를 제어함으로써, 감지 증폭기의 프리차지와 감지 증폭기 및 래치의 인에이블이 겹치지 않아야 하며-이는 관련된 단락 회로 전류로부터 보호를 제공한다.
설명된 실시예에서, 각각의 판독 경로에서 감지 증폭기의 용량성 부하는 부하 밸런싱 회로를 사용하여 밸런싱된다. 부하 밸런싱 회로는 감지 증폭기의 감지 증폭기 보완(SAC) 노드에 연결되고 SAC 노드에 용량성 부하를 제공한다. 일부 실시예에서, 부하 밸런싱 회로는 3상 인버터를 포함하고, 여기서 3상 인버터의 4개 트랜지스터들 중 2개(즉, NMOS 트랜지스터 1개와 PMOS 트랜지스터 1개)에 대한 게이트 연결들은 SAC 노드에 연결되고 나머지 2개의 트랜지스터들에 대한 게이트 연결들은 3상 인버터를 오프/디스에이블/비전도 상태로 유지하는 디스에이블 신호에 연결된다. 따라서 3상 인버터는 래치에서 전술한 3상 인버터에 의해 SAT 노드에 제공되는 용량성 부하와 유사한 용량성 부하를 SAC 노드에 제공한다. 부하 밸런싱 회로는 감지 증폭기가 SAT 및 SAC 노드에서 동일한 부하로 제공되도록 보장하고, 이는 감지 증폭기의 트랜지스터 수명을 향상시킬 뿐만 아니라 SAT 및 SAC 노드의 상승 및 하강 시간을 보다 균등하게 보장한다. 일부 실시예에서, 용량성 부하를 제공하는 것 외에, 부하 밸런싱 회로는 판독 경로에서 다른 동작에 관여하지 않는다.
일부 실시예에서, SRAM 메모리의 적어도 2개의 메모리 뱅크들은 단일 판독 경로의 일부를 공유하고-따라서 동일한 단일 판독 데이터 출력을 사용하여 데이터를 선택적으로 출력한다. 이들 실시예에서, 상술한 출력 드라이버, 중간 노드, 및 래치의 저장 회로 요소들은 두 개의 메모리 뱅크들 사이에서 공유되는 판독 경로의 일부이다. 따라서 각 메모리 뱅크는 자체 부하 밸런싱 회로 및 프리차지 제어 회로뿐만 아니라 별도의 감지 증폭기 및 래치 입력 3상 인버터를 포함한다. 이들 실시예에서, 판독 경로의 공유 부분의 3상 인버터는 2개의 뱅크들에 대한 판독 경로에서 사용되는 개별 SAEN 및 SAENX 신호의 조합을 통해 제어/인에이블된다.
SRAM 메모리의 판독 경로에 상술한 회로 요소들(즉, 래치, 프리차지 제어 회로, 부하 밸런싱 회로)를 사용함으로써, 설명된 실시예는 판독 경로의 속도를 증가시키면서 또한 단락 회로 전류 및 기능적 고장이 더 낮은 제어 클록 주파수에서 방지되고 회로 요소들의 전체 동작이 개선되는 것을 보장한다. 이는 차례로 SRAM 메모리 및 SRAM 메모리가 포함된 전자 디바이스에서 더 높은 성능을 가능하게 하여 SRAM 메모리 및 전자 디바이스에 대한 사용자 만족도를 높인다.
전자 디바이스
도 3은 일부 실시예에 따른 전자 디바이스(300)를 예시하는 블록도를 제공한다. 전자 디바이스(300)는 프로세서(302) 및 메모리(304)를 포함한다. 프로세서(302)는 전자 디바이스(300)에서 계산, 메모리 액세스 및 기타 동작을 수행하는 기능 블록이다. 프로세서(302)는 처리 서브시스템(306) 및 캐시 메모리(308)를 포함한다. 처리 서브시스템(306)은 중앙 처리 장치(CPU) 코어, 그래픽 처리 장치(GPU) 코어, 임베디드 프로세서 및/또는 범용 계산, 제어 및/또는 기타 동작을 수행하는 주문형 집적 회로(ASIC)와 같은 하나 이상의 기능 블록들을 포함한다.
캐시 메모리(308)는 처리 서브시스템(306) 및 가능하게는 전자 디바이스(300)의 다른 엔티티들에 의한 액세스(예를 들어, 판독, 기록 등)를 위한 데이터의 사본(예를 들어, 계산 동작의 피연산자, 동작 결과, 명령어, 구성 값 및/또는 기타 정보)을 저장하기 위한 동작을 수행하는 기능 블록이다. 캐시 메모리(308)는 메모리(304)의 데이터에 액세스하는 것보다 더 빠르게 데이터에 액세스할 수 있도록 데이터의 사본이 저장되는 고속 메모리이다. 일부 실시예에서, 캐시 메모리(308)는 캐시 메모리(308)의 데이터 사본에 액세스하는 처리 서브시스템(306)의 처리 회로에 가깝게 위치되고 고속 인터페이스를 통해 처리 회로에 연결되어, 저장된 데이터에 빠르게 액세스할 수 있다. 일부 실시예에서, 캐시 메모리(308)는 데이터를 저장하는 데 사용되는 정적 랜덤 액세스 메모리(SRAM) 회로와 같은 휘발성 메모리 회로를 포함한다.
메모리(304)는 전자 디바이스(300)에서 메모리(예를 들어, 메인 메모리)의 동작을 수행하는 기능 블록이다. 메모리(304)는 전자 디바이스(300)의 기능 블록에 의해 사용하기 위한 데이터(예를 들어, 계산 동작의 피연산자, 동작 결과, 명령어, 구성 값 및/또는 기타 정보)를 저장하기 위한 휘발성 메모리 회로뿐만 아니라 메모리 회로에서 데이터의 액세스(예를 들어, 판독, 기록 등)를 처리하기 위한 제어 회로를 포함한다. 메모리(304)의 메모리 회로는 4세대 더블 데이터 레이트 동기식 동적 랜덤 액세스 메모리(DDR4 SDRAM), 정적 랜덤 액세스 메모리(SRAM), 및/또는 다른 유형의 메모리 회로와 같은 휘발성 메모리 회로를 포함한다. 일부 실시예에서, 데이터의 사본은 메모리(304)로부터 획득되고 캐시 메모리(308)에 저장되어 데이터 사본의 보다 신속한 액세스를 가능하게 한다.
전자 디바이스(300)는 요소들(예를 들어, 프로세서(302), 메모리(304) 등과 같은 기능 블록 및 디바이스)의 특정 수 및 배열을 포함하는 것으로 도시되어 있다. 그러나, 전자 디바이스(300)는 예시를 위해 단순화된다. 일부 실시예에서, 전자 디바이스(300)에는 요소들의 다른 수 또는 배열이 존재한다. 예를 들어, 전자 디바이스(300)는 전력 서브시스템, 휴먼 인터페이스 시스템 등을 포함할 수 있다. 다른 예로서, 일부 실시예에서, 전자 디바이스(300)는 디스크 드라이브 또는 고용량 집적 회로 메모리와 같은 대용량 저장 디바이스를 포함하며 이는 전자 디바이스(300)의 데이터에 대한 비휘발성 저장소 역할을 하고-여기서 데이터의 사본이 메모리(304) 및/또는 캐시 메모리(308)에 저장하기 위해 획득된다. 일반적으로, 전자 디바이스(300)는 본 명세서에 설명된 동작을 수행하기에 충분한 요소들을 포함한다.
전자 디바이스(300)가 단일 캐시 메모리, 즉 프로세서(302)의 캐시 메모리(308)만을 갖는 것으로 도시되어 있지만, 전자 디바이스(300)는 더 많은 및/또는 상이하게 배열된 캐시 메모리들을 포함할 수 있다. 예를 들어, 일부 실시양태에서, 전자 디바이스(300)는 프로세서(302) 내의 하나 이상의 캐시 메모리들 및 프로세서(302) 외부의, 즉, 하나 이상의 통신 버스 등을 통해 프로세서(302)에 연결된 하나 이상의 캐시 메모리들을 갖는 캐시 메모리의 계층을 포함한다. 이들 실시예에서, 캐시 메모리들의 일부 또는 전부는 SRAM 메모리를 포함한다. 또한, 일부 실시예에서, 태그 어레이(tag array)들과 같은 캐시 메모리들에서 동작을 수행하는 것과 연관된 및/또는 이를 위해 사용된 회로들은 SRAM 메모리를 포함한다.
전자 디바이스(300)는 메모리 액세스 및/또는 다른 동작을 수행하는 임의의 전자 디바이스일 수 있거나 이에 포함될 수 있다. 예를 들어, 전자 디바이스(300)는 데스크탑 컴퓨터, 노트북 컴퓨터, 웨어러블 전자 디바이스, 태블릿 컴퓨터, 스마트폰, 서버, 인공 지능 장치, 가상 또는 증강 현실 장비, 네트워크 기기, 장난감, 시청각 장비, 가전 제품, 제어기, 차량 등 및/또는 이들의 조합과 같은 전자 디바이스일 수 있거나 이에 포함될 수 있다.
SRAM 메모리
설명된 실시예에서, SRAM 회로들은 캐시 메모리(308) 및/또는 캐시 메모리(308)의 태그 어레이와 같은 전자 디바이스(300)의 메모리들에 데이터를 저장하는 데 사용된다. 도 4는 일부 실시예에 따라 SRAM 회로(또는 "SRAM 메모리")를 사용하여 구현된 메모리(400)를 예시하는 블록도를 나타낸다. 일부 실시예에서, 전자 디바이스(300)의 SRAM 메모리들의 일부 또는 전부는 도 4에 도시된 것과 유사하게 배열되지만, 이것이 필수 조건은 아니다.
도 4에서 알 수 있는 바와 같이, 메모리(400)는 로우(row)들 및 컬럼(column)들로 구성된 SRAM 셀들(또는 "비트 셀들")의 어레이를 포함하는 기능 블록인 메모리 어레이(402)를 포함한다. 몇 개의 예시적인 셀들이 메모리 어레이(402)의 상단 좌측 코너에 도시되어 있으며, 셀들 중 하나는 셀(404)로 라벨링되어 있다(나머지는 도 4에 도시되지 않고/또는 명확성을 위해 라벨링되지 않음). 도 4의 상단에 있는 셀(404)의 확대도에서 알 수 있는 바와 같이, 셀(404)-메모리 어레이(402)의 셀들의 각각과 마찬가지로-은 데이터의 비트를 저장하고 저장된 데이터의 비트에 액세스하기 위한 트랜지스터들의 세트를 포함한다. 더 구체적으로, 셀(404)은 6개의 트랜지스터들을 포함하고, 트랜지스터들 중 4개(여기서 "저장" 트랜지스터라고 함)는 셀에 데이터의 비트를 저장하기 위한 백투백 인버터들로 구성되고 트랜지스터들 중 2개(여기서 "액세스" 트랜지스터라고 함)는 저장된 데이터 비트에 액세스하도록 구성된다. 셀(404)의 2개의 액세스 트랜지스터들 중 하나는 비트 라인(BLT)(406)에 연결되고 다른 액세스 트랜지스터는 비트 라인 보완(BLC)(408)에 연결되며, 이는 셀(404)의 데이터에 액세스하기 위해, 즉 셀(404)에서 데이터를 판독하고 데이터를 기록하기 위해 사용되는 신호 라인들이다. 액세스 트랜지스터들이 연결된 노드들과 셀에서 백투백 인버터들의 반전의 배열로 인해, 비트 라인(406)은 셀(404)에 저장된 데이터 값에 액세스하는 반면 비트 라인 보완(408)은 셀(404)에 저장된 데이터 값의 보완/논리 반전에 액세스한다.
셀(404)의 액세스 트랜지스터들의 게이트 연결들은 워드 라인(410)에 연결되며, 워드 라인은 액세스 트랜지스터들을 인에이블(enable) 또는 디스에이블(disable)하여 저장 트랜지스터들에 대한 액세스를 선택적으로 제공하는 데 사용되는 신호를 구동한다. 일부 실시예에서, 메모리 어레이(402)의 로우들에 있는 N개의 셀들의 그룹들(여기서 N은 16, 32 또는 다른 숫자임)은 워드 라인들(412) 중에서 동일한 워드 라인에 연결되고 그룹으로서 인에이블(또는 디스에이블)된다. 따라서, 워드 라인들(412)으로부터의 워드 라인을 사용하여, 데이터는 그룹으로서 셀들의 그룹들에서 액세스될 수 있다. 또한, 컬럼들에 있는 M개의 셀들의 그룹들(여기서 M은 16, 32 또는 다른 숫자임)은 비트 라인(414)들 중에서 동일한 비트 라인 및 비트 라인 보완에 연결되고, 데이터는 워드 라인들(412)을 사용하여 한 번에-그리고 대응하는 비트 라인 및 비트 라인 보완을 통해 컬럼의 단일 셀에서 선택적으로 액세스될 수 있다.
멀티플렉서들(416)은 다수의 멀티플렉서 회로 요소들을 포함하는 기능 블록이며, 멀티플렉서 회로 요소들을 판독 멀티플렉서 및 기록 멀티플렉서를 포함한다. 예를 들어, 일부 실시예에서, 멀티플렉서들(416)은 데이터 흐름의 방향에 따라 판독 및 기록 멀티플렉서들에 대한 다중화-역다중화 기능(multiplex-demultiplex function)을 수행하는 회로 요소들을 포함하여, 따라서 회로 요소들은 판독을 위해 데이터가 셀들(404)로부터 흐를 때 멀티플렉서로 기능하고 기록을 위해 데이터가 셀들(404)로 흐를 때 디멀티플렉서로 기능한다. 판독 및 기록 멀티플렉서들은 각각 데이터가 판독되거나 기록되는 메모리 어레이(402)의 컬럼들 중에서 컬럼을 선택하는 데 사용된다. 일부 실시예에서, 메모리 어레이(402)는 셀들의 K개의 컬럼들(예를 들어, 32, 64, 또는 다른 수)을 포함하지만, K/2개의 컬럼들, 또는 컬럼들의 다른 분율(fraction)만이 한 번에 액세스된다. 즉, K개의 컬럼들 중, 각각의 기록 또는 판독 동작에 대해, 컬럼들의 일부(절반, 1/4 등)만 판독되거나 기록된다. 따라서 멀티플렉서들(416)의 멀티플렉서들은 판독되거나 기록될 컬럼들을 선택하는 데 사용된다.
감지 증폭기들 및 기록 드라이버들(418)은 감지 증폭기 및 기록 드라이버 회로 요소들을 포함하는 기능 블록이다. 감지 증폭기들은 멀티플렉서들(416)의 판독 멀티플렉서들을 통해 전달되는 비트 및 비트 보완 값들에 기초하여 메모리 어레이(402)의 셀들에서 데이터 값들(예를 들어, 0 또는 1)을 검출하기 위해 판독 동작 동안 사용되는 차동(differential) 감지 증폭기들이며-따라서 멀티플렉서(416)의 각각의 판독 멀티플렉서에 대해 별도의 감지 증폭기가 존재한다. 기록 드라이버들은 데이터 값들을 멀티플렉서들(416)의 기록 멀티플렉서들을 통해 비트 라인들(414) 중에서 비트 라인들 및 비트 보완 라인들로 -따라서 워드 라인들(412) 중에서 워드 라인들을 통해 선택되는 메모리 어레이(402)의 컬럼들에 있는 대응하는 셀들로 구동하기 위한 기록 동작 동안 사용된다.
입력/출력 요소들(420)은 메모리(400) 외부의 엔티티들로부터 데이터를 수신하고 그에 데이터를 제공하기 위한 회로 요소들을 포함하는 기능 블록이다. 입력/출력 요소들(420)은 버퍼, 리피터, 래치 등과 같은 수신기 회로 요소들을 포함하고, 이는 엔티티로부터 메모리 어레이(402)에 기록될 기록 데이터(442)를 수신하고 감지 증폭기들 및 기록 드라이버들(418)의 기록 드라이버들에 수신된 데이터를 전달/포워딩(forwarding)하는 데 사용된다. 입력/출력 요소들(420)는 버퍼, 리피터, 래치 등과 같은 드라이버 회로 요소를 포함하며, 이는 메모리 어레이(402)로부터 판독된 데이터를 감지 증폭기들 및 기록 드라이버들(418)의 감지 증폭기들로부터 수신하고 수신된 판독 데이터(442)를 엔티티들에 전송하는 데 사용된다.
로우 디코더(422) 및 컬럼 디코더(CDEC)(424)는 메모리 어레이(402)의 셀들에서 액세스될 데이터를 선택하는 것과 관련된 동작을 수행하는 기능 블록이다. 로우 디코더(422)는 외부 엔티티(예를 들어, 데이터에 액세스하는 외부 엔티티)로부터 로우 주소(428)를 수신하고, 메모리 어레이(402)의 셀들의 로우들 중에서 액세스될 셀들의 특정 로우를 결정하기 위해 로우 어드레스(428)를 처리/디코딩하고, 특정 로우의 셀들을 인에이블하기 위해 워드 라인들(412) 중에서 대응하는 워드 라인 상의 신호를 어서션한다. 컬럼 디코더(424)는 외부 엔티티로부터 컬럼 주소(430)를 수신하고, 메모리 어레이(402)의 셀들의 컬럼들 중에서 액세스될 특정 컬럼들을 결정하기 위해 컬럼 주소(430)를 처리/디코딩하고 컬럼 선택(CSEL)(432) 중에서 컬럼 선택에 대한 신호를 어서션하여 멀티플렉서들(416)의 멀티플렉서들이 특정 컬럼들에 액세스하게 한다. 예를 들어 액세스가 판독인 경우, 컬럼 선택은 판독 멀티플렉서들이 특정 컬럼에서 대응하는 감지 증폭기로 데이터(즉, 비트 및 비트 보완 쌍)를 전달하도록 한다.
제어(426)는 액세스가 메모리 어레이(402)의 데이터로 이루어질 때를 제어하기 위한 동작을 수행하는 기능 블록이다. 제어(426)는, 입력으로서, 판독 인에이블(RDEN)(434), 기록 인에이블(WREN)(436) 및 클록(CLK)(438)을 포함하는 외부 엔티티로부터 다양한 신호들을 수신하고, 적어도 부분적으로 그에 기초하여 제어 신호들(CTRL)(440)에서 제어 신호들을 생성한다. 예를 들어, 일부 실시예에서, 제어(426)는, 제어 신호들(440)의 일부로서, 로우 디코더(422), 컬럼 디코더(424) 및 메모리(400)의 다른 기능 블록에서 동작을 동기화/트리거링하기 위한 신호들을 생성한다. 다른 예로서, 일부 실시예에서, 제어(426)는, 제어 신호들(440)의 일부로서, 감지 증폭기들 및/또는 기록 드라이버들을 프리차징 또는 설정하고 감지 증폭기들 및/또는 기록 드라이버들을 인에이블하기 위한 신호들을 생성한다.
일부 실시예에서, 클록(438)은 클록(438)에 의해 제어되는 동작의 타이밍에 영향을 미치는 다수의 상이한 주파수들에서 동작할 수 있다. 예를 들어, 저전력 동작 모드에서, 클록(438)은 지정된 더 낮은 주파수(예를 들어, 400mHz, 1GHz 또는 다른 주파수)에서 동작할 수 있는 반면, 고전력 동작 모드에서, 클록(438)은 지정된 더 높은 주파수(예를 들어, 1.6GHz, 2GHz 또는 다른 주파수)에서 동작할 수 있다. 설명된 실시예에서, 감지 증폭기(504)(도 5 참조)를 통한 특정 단락 회로 경로는 아래에서 더 자세히 설명되는 바와 같이 지정된 제어 신호를 사용하여 감지 증폭기(504)의 프리차징 회로에 대한 프리차지 신호를 생성함으로써 더 낮은 클록(438) 주파수에서 방지된다.
메모리(400)가 기능 블록들 및 요소들의 특정 수 및 배열을 포함하는 것으로 도시되어 있지만, 메모리(400)는 예시를 위해 단순화되어 있다. 일부 실시예에서, 메모리(400)는 상이한 및/또는 상이하게 배열된 기능 블록들 및/또는 요소들을 포함한다. 예를 들어, 일부 실시예에서, 메모리(400)는 판독 동작이 수행되기 전에 비트 라인(414)을 프리차징하는 프리차지 기능 블록을 포함한다. 일반적으로, 설명된 실시예에서, 메모리(400)는 본 명세서에 설명된 동작을 수행하기에 충분한 기능 블록들 및 요소들을 포함한다.
도 5는 일부 실시예에 따른 메모리(400)에 대한 제어 신호들을 도시하는 블록도를 나타낸다. 도 5의 경우, 기능 블록들 중 몇 가지, 즉 메모리 어레이(402), 로우 디코더(422) 및 컬럼 디코더(424)와 같은 400으로 넘버링된 기능 블록들은 도 4의 설명에서 위에서 설명되었다. 그러나, 도 5는 도 4의 설명에서 설명되지 않은 다수의 기능 블록들 및/또는 회로 요소들을 포함한다. 이러한 기능 블록들 및 회로 요소들은 판독 멀티플렉서(500), 기록 멀티플렉서(502), 감지 증폭기(AMP)(504), 기록 드라이버(DRV)(506) 및 래치(508)를 포함한다. 또한, 워드 라인들(412), 컬럼 선택(432), 또는 제어 신호들(440)의 일부로서 위에서 일반적으로 설명된 다양한 제어 신호들이 도 5에 별도로 도시되어 있으며-아래에서 더 자세히 설명된다.
명확성을 위해, 도 5에 도시된 예에서, 셀들(404)의 2개의 로우들 및 셀들(404)의 2개의 컬럼들 각각에 오직 2개의 셀들(404)이 존재한다. 그러나, 일부 실시예에서, 메모리 어레이(402)는-도 5에서 타원을 사용하여 도시된 바와 같이 더 많은(일반적으로 훨씬 더 많은) 셀들(404)의 로우들을 포함하고 로우들은 더 많은 셀들(404)을 포함한다. 또한, 일부 실시예에서, 메모리 어레이(402)는-도 5에서 타원을 사용하여 도시된 바와 같이 더 많은(일반적으로 훨씬 더 많은) 셀들(404)의 컬럼들을 포함한다. 이러한 실시예에서, 도 5의 다른 기능 블록들 및 회로 요소들은 그에 따라 그 수가 증가된다. 예를 들어, 메모리는 128, 256 또는 다른 수의 로우들을 갖는 셀들(404)의 64, 128, 또는 다른 수의 컬럼들 중에서 한 번에 32, 64 또는 다른 수의 비트들을 판독할 수 있고, 따라서 32, 64 또는 다른 수의 판독 멀티플렉서들(500), 감지 증폭기들(504), 래치들(508) 등이 존재한다. 일반적으로, 설명된 실시예에서, 메모리(400)는 본 명세서에 설명된 동작을 수행하기에 충분한 수의 기능 블록들 및 회로 요소들을 포함한다.
워드 라인들(510-512)은 메모리 어레이(402)의 셀들(404) 로우들의 액세스 트랜지스터들에 연결된 워드 라인들(412) 중에서 개별 워드 라인들이다. 어서션될 때(예를 들어, 하이 논리 값으로 설정됨), 워드 라인들(510-512) 각각은 메모리 어레이(402)에서 셀들(404)의 대응하는 로우에 있는 셀들(404)의 액세스를 인에이블 한다. 보다 구체적으로, 판독 동작 중에 인에이블되면, 셀들(404)에 대한 액세스 트랜지스터들의 게이트 연결들에 연결된 워드 라인들(510-512)은 액세스 트랜지스터들을 활성화하여 대응하는 로우의 셀들(404)에 있는 저장 트랜지스터들에 저장된 데이터 값들이 각 셀(404)이 연결된 비트 라인들에서 사용할 수 있게 된다(즉, 비트 라인과 비트 라인 보완에서 논리적 대향 값으로). 다른 한편으로, 기록 동작 동안 인에이블될 때, 워드 라인들(510-512)은 액세스 트랜지스터들을 활성화하여 비트 라인들 상의 값들이 액세스 트랜지스터들을 통해 그리고 대응하는 셀들(404)에 저장하기 위한 저장 트랜지스터들로 구동될 수 있다.
판독 멀티플렉서(500)는 메모리 어레이(402)의 셀들(404)의 두 개의 개별 컬럼들에 대한 액세스 트랜지스터들에 연결된 한 쌍의 비트 라인들-비트 라인(BLT) 및 비트 라인 보완(BLC)으로 도시됨-로부터 신호들을, 다중 개별 입력들로서, 수신하고 비트 라인들의 선택된 단일 쌍으로부터의 값들을 감지 증폭기(504)에 연결된 출력으로 전달하는 기능 블록이다. 판독 동작 동안, 컬럼 디코더(424)는 판독 멀티플렉서(500)가 셀들(404)의 2개의 컬럼들 중 원하는 하나로부터의 비트 라인 값들을 감지 증폭기(504)로 전달하게 하는 판독 컬럼 선택(RD COL SEL)(514)에 대한 신호(예를 들어, 논리적 하이 값 또는 논리적 로우 값)를 전송한다. 일부 실시예에서, 판독 멀티플렉서(500)는 대응하는 비트 라인에 대한 값을 감지 증폭기(504)로 전달하거나-대응하는 비트 라인의 값을 차단하기 위해 판독 컬럼 선택(514)에 의해 활성화 또는 비활성화되는 각 비트 라인 상의 단일 트랜지스터 또는 전송 게이트를 포함한다.
기능면에서 실제로 디멀티플렉서인 기록 멀티플렉서(502)는 한 쌍의 입력들에서 기록 드라이버(506)에 연결된 한 쌍의 신호 라인들로부터 신호를 수신하고 메모리 어레이(402)의 셀들(404)의 2개의 컬럼들에 대한 액세스 트랜지스터들에 연결된 대응하는 비트 라인들에 연결된 출력들의 세트를 통해 수신된 값들을 셀(404)의 선택된 열에 대한 비트 라인들의 쌍으로 전달하는 기능 블록이다. 기록 동작 동안, 컬럼 디코더(424)는 기록 컬럼 선택(WR COL SEL)(516)에 대한 신호(예를 들어, 논리적 하이 값 또는 논리적 로우 값)를 발송하며 이는 기록 멀티플렉서(502)가 기록 드라이버(506)로부터 수신된 값과 그 보완을 셀들(404)의 컬럼들 중 원하는 하나에 대한 비트 라인들로 포워딩하게 한다. 예를 들어, 일부 실시예에서, 기록 멀티플렉서(502)는 기록 드라이버(506)에서 수신된 값을 대응하는 비트 라인으로 전달하고-또는 대응하는 비트 라인의 값을 차단하기 위해 기록 컬럼 선택(516)에 의해 활성화되거나 비활성화되는 각 비트 라인 상의 단일 트랜지스터 또는 전송 게이트를 포함한다.
감지 증폭기(504)는, 판독 멀티플렉서(500)로부터, 비트 라인 및 그 보완로부터의 값들을 수신하고, 값들에 기초하여 대응하는 값을 갖는 출력 신호를 래치(508)로 구동하는 기능 블록이다. 판독 동작을 위해, 프리차지 단계 동안, 제어(426)는 감지 증폭기 프리차지(SAPC)(518) 라인을 통해 신호를 발송하여 감지 증폭기(504)가 출력 노드들을 프리차징하게 한다(즉, 아래에 설명된 바와 같이 감지 증폭기(504)의 SAT 및 SAC 노드들). 제어(426)는 또한, 평가 단계 동안, 감지 증폭기 인에이블 보완(SAENX)(520) 라인을 통해 신호를 발송하여 감지 증폭기(504)가 출력 노드들(즉, SAT 및 SAC 노드들) 상의 값을 평가하게 하고 대응하는 값들(즉, 값 및 그 보완)을 출력 노드들로 구동하게 한다. 감지 증폭기(504)의 SAT 노드 상에서 구동되는 값은 래치(508)에 의해 입력으로서 수신된다. 감지 증폭기 프리차지(518) 라인 및 감지 증폭기 인에이블 보완(520) 라인의 신호들이 동시에 논리적 로우 상태(예를 들어, 대략 VDD)에 있도록 허용되면, 감지 증폭기(504)를 통해 단락 경로가 발생한다. 설명된 실시예에서, 감지 증폭기 프리차지(518) 라인 및 감지 증폭기 인에이블 보완(520) 라인 상의 신호들은 이들 신호들이 동시에 논리적 로우 상태가 되는 것을 방지하도록 제어된다.
기록 드라이버(506)는 입력 상의 외부 엔티티로부터 기록 데이터(524), 즉 메모리 어레이(402)의 셀(404)에 기록될 데이터를 수신하고 기록 데이터(524) 및 그 보완을 기록 멀티플렉서(502)로 구동하고, 여기서 기록 데이터(524) 및 그 보완은 메모리 어레이(402)의 셀(404)의 선택된 컬럼으로 전달된다. 기록 동작 동안, 제어(426)는 기록 드라이버 인에이블 보완(WDENX)(522) 라인 상에서 신호를 발송하여 기록 드라이버(506)가 기록 데이터(524)를 기록 멀티플렉서(502)로 구동하게 한다.
래치(508)는 감지 증폭기(504)의 출력 노드(즉, SAT 노드)로부터 값을 수신하고 그 값을 저장하는 기능 블록이다. 래치(508)는 또한 값을 판독 데이터(526)로서 외부 엔티티에 제공한다. 판독 동작 동안, 제어(426)는 감지 증폭기 인에이블 보완(520) 라인 상에서 신호를 전송하여 래치(508)가 감지 증폭기(504)의 출력 노드 상의 데이터를 캡처/저장하게 하고 데이터를 외부 엔티티에 제공하게 한다.
도 5에 도시되지 않았지만, 일부 실시예에서, 비트라인들(BLT 및 BLC)은 판독 동작 이전에 비트라인들을 프리차징하는 프리차지 회로 요소들에 연결된다. 이들 실시예에서, 비트라인 프리차지(BLPC) 신호 라인은 비트라인들 각각에 연결된다.
감지 증폭기 및 래치
설명된 실시예에서, 메모리 어레이의 SRAM 셀들(예를 들어, 메모리 어레이(402)의 셀들(404))로부터 데이터를 판독하는 데 사용되는 회로들의 세트인 판독 경로는 감지 증폭기 및 래치를 포함한다. 도 6은 일부 실시예에 따른 판독 경로(600)의 감지 증폭기(504) 및 래치(508)를 도시하는 블록도를 나타낸다.
도 6의 예에서, 판독 경로(600)는 기존 SRAM 셀 판독 경로들에 비해 많은 개선을 포함한다. 먼저, 래치(508)는 감지 증폭기(504)의 SAT 출력과 래치(508)의 판독 데이터(526) 출력 사이에 2개의 게이트 지연만을 가지며, 이는 기존 설계보다 하나 적은 게이트 지연이다. 둘째, 감지 증폭기(504)가 프리차징되는 감지 증폭기 프리차지 보완(SAPCX) 신호는 감지 증폭기 프리차지(SAPC) 신호와 감지 증폭기 인에이블 보완(SAENX) 신호에 기초하여 생성된다. SAPCX 신호를 생성하기 위해 SAENX 신호를 사용하는 것은 판독 경로(600)에서 프리차지 회로(602)를 포함하는 단락 회로 경로를 피하는 데 도움이 된다. 셋째, 판독 경로(600)는 감지 증폭기(504)의 SAC 출력에 연결된 부하 밸런싱 회로(608)를 포함한다. 감지 증폭기(504)의 SAT 출력에 연결된 래치(508)의 3상(tri-state) 인버터의 용량성 부하의 관점에서, 부하 밸런싱 회로(608)는 감지 증폭기(504)의 용량성 부하를 밸런싱하고 감지 증폭기(504)가 대략 동일한 상승 및 하강 시간을 갖는 신호들을 출력하도록 돕는다.
예를 들어, 도 6에서 다양한 PMOS 트랜지스터(p-채널 금속 산화물 실리콘 전계 효과 트랜지스터)들 및 NMOS 트랜지스터(n-채널 금속 산화물 실리콘 전계 효과 트랜지스터)들의 게이트, 소스 및 드레인 연결들은 개별 신호들에 연결되거나 다른 PMOS 및 NMOS 트랜지스터들의 소스 또는 드레인 연결들에 연결된다. 예를 들어, 래치(508)의 입력 3상 인버터는 4개의 트랜지스터들, 2개의 PMOS 트랜지스터들 및 2개의 NMOS 트랜지스터들을 갖는다. 제1 PMOS 트랜지스터는 VDD에 연결된 소스 연결, 제2 PMOS 트랜지스터의 소스 연결에 연결된 드레인 연결, 및 감지 증폭기(504)의 SAT 노드에 연결된 게이트 연결을 갖는다. 제2 PMOS 트랜지스터는 제1 PMOS 트랜지스터의 드레인 연결에 연결된 소스 연결, 래치(508)의 중간 노드(614)에 연결된 드레인 연결, 및 제어(426)로부터의 SAENX 신호에 연결된 게이트 연결을 갖는다. 다시 말해서, 래치(508)의 입력 3상 인버터의 제1 및 제2 PMOS 트랜지스터들은 VDD와 중간 노드(614) 사이에 연결된다. 제1 NMOS 트랜지스터는 제2 PMOS 트랜지스터의 드레인 연결에 연결된 소스 연결, 중간 노드(614)에 연결된 드레인 연결, 및 SAEN 신호(즉, SAENX 신호의 보완)에 연결된 게이트 연결을 갖는다. 제2 NMOS 트랜지스터는 VSS에 연결된 소스 연결, 제1 PMOS 트랜지스터의 소스 연결에 연결된 드레인 연결, 및 감지 증폭기(504)의 SAT 노드에 연결된 게이트 연결을 갖는다. 다시 말해서, 래치(508)의 입력 3상 인버터의 제1 및 제2 NMOS 트랜지스터들은 중간 노드(614)와 VSS 사이에 연결된다. 간결함을 위해 판독기는 판독 경로(600)에서 NMOS 및 PMOS 트랜지스터들의 나머지 게이트, 소스 및 드레인 연결들의 예시를 위해 도 6을 참조한다.
도 6의 예에서, 다수의 상이한 신호들이 하나 이상의 트랜지스터들의 게이트 연결들에 연결된다. 신호들 중에는 감지 증폭기 인에이블(SAEN) 신호와 그 보완인 감지 증폭기 인에이블 보완(SAENX) 신호가 있다. SAENX 신호는 제어(426)에 의해 생성된다. SAEN 신호는 도 6의 오른쪽 상단에 도시된 예와 같은 인버터(또는 다른 반전 논리 게이트)를 통해 생성된다. 또한, 신호들 중에는 제어(426)에 의해 생성되는 감지 증폭기 프리차지(SAPC) 신호가 있다. 부가적으로, 신호들 중에는 제어(426)에 의해 생성되거나 예시된 트랜지스터들의 게이트 연결들을 각각 VDD 및 VSS에 연결함으로써 고정되는 디스에이블(DSBL) 및 디스에이블 보완(DSBLX) 신호가 있다.
도 6에서 알 수 있는 바와 같이, 감지 증폭기(504)는 프리차지(PRECHG) 회로(602) 및 평가(EVAL) 회로(604)를 포함한다. 프리차지 회로(602)는 감지 증폭기(504)에 대한 프리차지 단계 동안 감지 증폭기(504)의 SAT 및 SAC 노드들을 대략 VDD로 프리차징한다. 프리차지 단계 다음의 평가 단계 동안, 제어(426)는 평가 회로(604)에서 푸터 노드(footer node)(610)에 연결된 풀다운 트랜지스터를 활성화하기 위해 감지 증폭기 인에이블(SAEN) 신호를 어서션한다. 풀다운 트랜지스터는, 활성화되면, 감지 증폭기(504)를 인이에블하여 판독 멀티플렉서(500)로부터 감지 증폭기(504)에 공급되는 비트 라인(BLT) 및 비트 라인 보완(BLC) 신호 라인들의 값들에 기초하여 SAT 및 SAC 노드들 중 하나로부터 증폭기로 평가하고-따라서 전압을 감소시킨다.
프리차지 회로(602)는 SAPC 및 SAENX 신호들에 기초하여 프리차지(PRECHG) 제어 회로(606)에 의해 생성되는 SAPCX 신호에 의해 제어된다. 동작에서, SAPCX는 논리적 하이 값(예를 들어, 대략 VDD)을 가지며, 프리차지 회로(602)의 모든 PMOS 게이트들은 SAPC 또는 SAENX 신호들 중 하나가 논리적 로우 값(예를 들어, 대략 VSS)을 가질 때 비활성화된다(따라서 프리차지 회로(602)가 비활성화된다). 이것은 SAENX 신호가 논리적인 하이 값으로 설정되어 그 보완(즉, SAEN 신호)를 통해 평가 회로를 디스에이블하고 SAPC가 프리차지 단계 동안 프리차지 회로(602)를 인에이블하기 위해 논리적인 하이 값으로 설정되는 경우를 제외하고 항상 발생한다. 프리차지 단계에서 SAPC 신호가 논리적 하이 값으로 설정되고 SAEN 신호가 평가 단계 밖에서 논리적 로우 값으로 설정되면, SAPCX 신호는 로우로 구동되어, 프리차지 회로(602)의 PMOS 게이트를 활성화하여 프리차지 회로(602)를 활성화한다. 전술한 바와 같이, 활성화될 때, 프리차지 회로(602)는 SAT 및 SAC 노드들을 대략 VDD로 프리차징한다. 이러한 방식으로 동작함으로써, 평가 회로(604)의 푸터 노드(610)에 연결되고 SAEN에 의해 제어되는 풀다운 트랜지스터는 프리차징의 시작 전에 디스에이블된다. 이는 프리차지 회로(602) 및 평가 회로(604)를 통한 단락 회로 경로의 형성을 방지하는 데 도움이 될 수 있다. 또한, 이러한 방식으로 동작함으로써, SAPCX와 SAEN/SAENX 사이의 잠재적인 중첩 동안 래치(508)의 저장 요소들과 경합하는 프리차지 회로(602)와 관련된 기능적 경쟁(functional race)이 방지된다.
일부 실시예에서, 프리차지 제어 회로(606)는 도 6에 도시된 바와 같은 NAND 논리 게이트를 포함한다. 그러나 이것은 필수 사항이 아니다. 일반적으로, 전술한 바와 같이 SAPC 및 SAENX에 기초하여 SAPCX를 생성하는 임의의 논리 게이트 및/또는 회로 요소가 설명된 실시예에서 사용될 수 있다.
래치(508)는 감지 증폭기(504)의 SAT 노드와 래치(508)의 중간 노드(614) 사이에 연결된 입력 3상 인버터를 포함한다. 입력 3상 인버터가 인에이블되고, 따라서 SAEN/SAENX 신호들의 값들에 기초하여 반전된 값들을 래치(508)의 중간 노드(614)에 전달한다. SAEN 신호가 논리적 하이 값으로 설정되면(따라서 감지 증폭기(504)가 평가 단계에 있음), SAENX 신호는 논리 로우 값으로 설정되고 입력 3상 인버터는 활성화되고-및 반전된 값을 감지 증폭기(504)의 SAT 노드로부터 래치(508)의 중간 노드(614)로 전달한다. 대조적으로, SAEN 신호가 논리 로우 값으로 설정되면, SAENX 신호가 논리적 하이 값으로 설정되고 입력 3상 인버터가 비활성화되고 감지 증폭기(504)의 SAT 노드로부터 래치(508)의 중간 노드(614)로 값을 전달하지 않는다. 설명된 바와 같이 동작함으로써, 입력 3상 인버터는 감지 증폭기(504)의 평가 단계 동안을 제외하고는 값이 감지 증폭기(504)의 SAT 노드로부터 래치(508)의 중간 노드(614)로 전파되는 것을 차단한다. SAEN 및 SAENX 신호를 사용하여 입력 3상 인버터를 제어함으로써, 설명된 실시예는 SAT 및/또는 SAC 노드가 제어 클록의 더 낮은 동작 주파수에 대해 천천히 방전될 때 발생하는 3상 인버터를 통한 회로 단락 전류를 방지한다는 것에 유의한다. 이러한 제어가 없는 인버터와 같은 회로 요소가 입력 3상 인버터 대신 사용된다면, 이러한 단락 회로가 발생할 수 있으며-래치에 기능적 문제가 발생할 수 있다.
래치(508)는 또한 (1) 중간 노드(614)와 래치 노드(612) 사이에 연결된 래치 인버터 및 (2) 래치 노드(612)와 중간 노드(614) 사이에 연결된 래치 3상 인버터를 갖는 저장 회로 요소들을 포함한다. 다시 말해서, 저장 회로 요소들의 래치 인버터 및 래치 3상 인버터는 래치(508)(더 일반적으로는 판독 경로(600))에 데이터 값을 저장하는 데 사용되는 백투백 인버터 쌍을 형성한다. 작동 중, SAEN이 논리적 하이 값으로 설정되고 SAENX가 논리적 로우 값으로 설정되고, 따라서 감지 증폭기(504)의 평가 회로(604)가 인에이블되고 입력 3상 인버터가 SAT 노드로부터 중간 노드(614)로 값을 전파하고 있을 때, 래치 3상 인버터가 디스에이블된다. 이것은 래치 3상 인버터가 중간 노드(614)의 값과 관련하여 입력 3상 인버터와 경쟁하는 것을 방지한다. 대조적으로, SAEN이 논리 로우 값으로 설정되고 SAENX가 논리 하이 값으로 설정되어 입력 3상 인버터가 디스에이블되고 값을 중간 노드(614)로 구동하지 않을 때, 래치 3상 인버터가 인에이블되고 래치 인버터와 함께 중간 노드(614)의 값을 유지한다. 래치(508)는 중간 노드(614)와 판독 데이터(526) 출력 사이에 연결된 출력 인버터를 더 포함한다. 출력 인버터는 중간 노드(614)에서 판독 데이터(526) 출력으로- 따라서 외부 엔티티로 값을 구동한다. 일부 실시예에서, 출력 인버터는 출력 인에이블 및 그 보완이 제어, NAND 게이트 등의 역할을 하는 3상 인버터와 같은 다른 유형의 출력 드라이버로 대체된다는 점에 유의한다.
판독 경로(600)는 부하 밸런싱 회로(608)를 더 포함한다. 부하 밸런싱 회로(608)는 4개의 트랜지스터들-2개의 PMOS 트랜지스터들 및 2개의 NMOS 트랜지스터들을 갖는 부하 밸런싱 3상 인버터를 포함한다. 외부 PMOS 및 NMOS 트랜지스터들로 도시된 3상 인버터의 2개의 트랜지스터들의 게이트 연결들은 감지 증폭기(504)의 SAC 노드에 연결되어 래치(508)의 입력 3상 인버터의 SAT 노드에 대한 용량성 부하를 대략적으로 밸런싱하는 SAC 노드에 용량성 부하를 제공한다. 도 6의 예에서, 내부 PMOS 및 NMOS 트랜지스터들로 도시된 3상 인버터의 다른 2개의 트랜지스터들의 게이트 연결들은 디스에이블 및 디스에이블 보완 신호들에 연결되고, 이는 내부 PMOS 및 NMOS 트랜지스터들을 오프 상태(즉, 디스에이블된, 비전도성 등 상태)로 유지하는 일정한 신호들이다. 그러나 일부 실시예에서 디스에이블 및 디스에이블 보완 신호는 SAEN 및 SAENX로 대체되며, 이는 부하 밸런싱 회로(608)가 래치(508)의 입력 3상 인버터에 보다 유사한 용량성 부하를 제공하는 것을 도울 수 있다.
다중 뱅크 메모리에 대한 판독 경로의 래치들 공유
일부 실시예에서, 래치의 회로 요소들 중 적어도 일부는 메모리의 2개 이상의 뱅크들의 SRAM 셀들에 대한 판독 경로들에서 공유된다. 도 7은 일부 실시예에 따른 SRAM 셀들에 대한 판독 경로의 공유 래치를 예시하는 블록도를 나타낸다. 특정 기능 블록들 및 회로 요소들이 도 7에서 특정 배열로 도시되어 있지만, 도 7은 명료성을 위해 간략화되어 있다는 점에 유의한다. 일부 실시예에서, 각 뱅크는 메모리 어레이 및 도 4 내지 6에 도시된 것과 같은 다른 기능 블록들 및 회로 요소들을 포함한다. 일반적으로, 설명된 실시예에서, 래치는 다수의 판독 경로들 사이에서 공유될 수 있지만, 그렇지 않으면 래치(508)와 배열 및 기능이 유사하다.
도 7에서, 뱅크들(700, 702) 각각의 판독 경로의 개별 부분은 감지 증폭기 및 대응하는 부하 밸런싱 회로를 포함한다. 뱅크들(700 및 702)에 대한 판독 경로들의 래치는 각각의 뱅크가 자체의 개별 래치 입력 3상 인버터를 포함하도록 분할된다. 각각의 뱅크의 개별 래치 입력 3상 인버터는 해당 뱅크에 대한 인에이블 신호들 뱅크(700)에 대한 SAEN0/SAENX0 및 뱅크(702)에 대한 SAEN1/SAENX1에 연결된다. 래치, 즉 래치 인버터 및 래치 3상 인버터 및 래치에 대한 출력 인버터에 대한 저장 회로 요소들은 뱅크들(700과 702) 사이에서 공유된다. 래치의 이러한 부분들은 도 7에서 공유 래치(704)로 도시되어 있다. 래치의 이러한 부분들은 뱅크들(700 및 702)에서 선택적으로 사용되며-한 번에 뱅크들(700 및 702) 중 하나에 대한 데이터 값을 저장 및 출력할 수 있다.
뱅크들(700, 702) 각각의 판독 경로들에 대한 제어 신호들과 공유 래치(704)에 있는 래치의 공유 부분들은 도 7에서 이러한 요소들 위에 도시되어 있다. 도 7에서 볼 수 있듯이, 감지 증폭기 프리차지(SAPCX0/1) 및 감지 증폭기 인에이블(SAEN0/1)을 포함하는 각각의 뱅크에 대한 제어 신호들은 도 4 내지 6에서 이러한 신호들이 생성되는 방식과 유사하게 생성된다. 래치의 공유 부분에 대한 제어 신호들은 뱅크들에 대한 제어 신호들을 기초로 생성된다. 더 구체적으로, 래치의 공유 부분에 대한 SLEN 신호는 SAENX0/1 신호들의 논리적(예를 들어, NAND) 조합으로 생성되며, 래치의 공유 부분에 대한 SLENX 신호는 SAEN0/1 신호들의 논리적(예를 들어, NOR) 조합으로 생성된다. 일부 실시예에서, 디스에이블(D) 및 디스에이블 보완(DX) 신호들은 각각의 뱅크에 대한 개별의 감지 증폭기 인에이블(SAEN0/1) 및 감지 증폭기 인에이블 보완(SAENX0/1) 신호들로 대체된다.
메모리 어레이의 셀로부터 데이터 판독을 위한 프로세스
설명된 실시예에서, 데이터는 판독 경로(예를 들어, 판독 경로(600)) 상의 다양한 회로 요소들을 사용하여 메모리 어레이(예를 들어, 메모리 어레이(402))의 SRAM 셀들로부터 판독된다. 도 8은 일부 실시예에 따른 SRAM 메모리의 판독을 수행하기 위한 프로세스를 예시하는 흐름도를 나타낸다. 도 8에 도시된 동작들은 일부 실시예에 의해 수행되는 동작들의 일반적인 예로서 제시된다는 점에 유의한다. 다른 실시예에 의해 수행되는 동작들은 상이한 동작들, 상이한 순서로 수행되는 동작들, 및/또는 상이한 엔티티들 또는 기능 블록들에 의해 수행되는 동작을 포함한다.
도 8의 동작들을 위해, 메모리 어레이의 셀들의 컬럼에 있는 셀(예를 들어, 셀(404))로부터 데이터가 판독되었다고 가정한다. 다시 말해, 셀에 연결된 비트 라인과 비트 라인 보완이 프리차징(예를 들어, 대략 VDD)되어 감지 증폭기가 더 이상 프리차지 단계에 있지 않으며, 로우 디코더(예를 들어, 로우 디코더(422))가 원하는 워드 라인을 어서션하여 셀의 액세스 트랜지스터들을 인에이블하고, 이에 의해 셀의 저장 트랜지스터들이 셀에 저장된 데이터의 비트의 값과 그 논리적 보완을 대응하는 비트 라인 및 비트 라인 보완에 각각 구동할 수 있게 한다. 또한 컬럼 디코더(예를 들어, 컬럼 디코더(424))는 대응하는 판독 멀티플렉서(예를 들어, 판독 멀티플렉서(500))를 인에이블하여 비트 라인 및 비트 라인 보완으로부터의 값을 감지 증폭기(예를 들어, 감지 증폭기(504))로 전달할 수 있도록 한다.
도 8의 동작들에서 메모리 어레이의 단일 셀만이 판독된다. 그러나, 일부 실시예에서, 다수의 셀들(예를 들어, 32, 64, 또는 다른 수)은 주어진 판독 동작 동안 별도의 판독 경로들을 통해 병렬로 동시에 판독된다. 개별 셀들 각각을 판독하기 위한 동작들은 도 8에 대해 설명된 동작들과 유사하다.
도 8의 동작들은 프리차지 회로(예를 들어, 프리차지 회로(602))가 감지 증폭기의 SAT 및 SAC 노드들을 프리차징할 때 시작한다(단계 802). 이 동작을 위해, 프리차지 제어 회로(예를 들어, 프리차지 제어 회로(606))는, SAPC 및 SAENX 신호들의 값들에 기초하여, SAPCX 신호를 논리적 로우 레벨로 구동하여 프리차지 회로의 PMOS 트랜지스터들을 인에이블하여 감지 증폭기의 SAT 및 SAC 노드들을 프리차징한다.
그런 다음 감지 증폭기는, 판독 멀티플렉서로부터, SAT 및 SAC 노드들 상의 비트 라인 및 비트 라인 보완 값들을 수신하고(단계 802) 비트 라인 및 비트 라인 보완의 값들에 기초하여 SAT 및 SAC 노드들 상의 신호를 구동한다(단계 804). 이 동작 중에, 비트 라인 및/또는 비트 라인 보완 값들(즉, 전압들)에 의해 야기되는 SAT 및 SAC 노드들의 전압 차이에 기초하여, 감지 증폭기는 SAT 및 SAC 노드들에서 신호들을 구동/출력하고 즉, 차이를 "감지"하고 그에 따라 SAT 및 SAC 노드들에서 값들을 출력한다. 감지 증폭기는 SAENX 신호의 논리적 보완인 SAEN 신호에 의해 인에이블화되어, 감지 증폭기가 활성화될 때 프리차징을 디스에이블하기 위해 SAPCX 신호가 하이 논리 레벨로 전환되고-따라서 감지 증폭기에서 잠재적인 단락 회로 경로를 방지된다.
감지 증폭기의 SAT 노드에 연결된 래치(예를 들어, 래치(508))는 SAT 노드로부터의 값을 저장한다(단계 806). 이 동작의 경우, 래치의 입력 3상 인버터는 SAEN 신호에 의해 인에이블되고 따라서 입력 3상 인버터는 SAT 노드에서 래치의 중간 노드(예를 들어, 중간 노드(614))로 값의 반전된 버전을 구동한다. 래치의 중간 노드로부터, 값은 판독 데이터로서 출력에 (출력 드라이버를 통해) 전달된다(단계 808). 감지 증폭기가 인에이블되는 동안, 즉 SAEN이 하이 논리 레벨에 있는 동안 래치의 저장 회로 요소들의 있는 래치 3상 인버터는 비활성화되고, 그러나 SAEN이 로우 논리 레벨로 전환되면 인에이블되어 따라서 래치가 SAT 노드로부터의 값을 저장하는 것을 가능하게 한다는 것에 유의한다.
일부 실시예에서, 적어도 하나의 전자 디바이스(예를 들어, 전자 디바이스(300))는 비일시적 컴퓨터 판독 가능 저장 매체에 저장된 코드 및/또는 데이터를 사용하여 본 명세서에 설명된 동작들의 일부 또는 전부를 수행한다. 보다 구체적으로, 적어도 하나의 전자 디바이스는 컴퓨터 판독 가능 저장 매체로부터 코드 및/또는 데이터를 판독하고 설명된 동작을 수행할 때 코드를 실행하고 및/또는 데이터를 사용한다. 컴퓨터 판독가능 저장 매체는 전자 디바이스에 의해 사용하기 위한 코드 및/또는 데이터를 저장하는 임의의 디바이스, 매체, 또는 이들의 조합일 수 있다. 예를 들어, 컴퓨터 판독 가능 저장 매체는 플래시 메모리, 랜덤 액세스 메모리(예를 들어, eDRAM, RAM, SRAM, DRAM, DDR4 SDRAM 등), 비휘발성 RAM(예를 들어, 상변화 메모리, 강유전성 랜덤 액세스 메모리, 스핀 전달 토크 랜덤 액세스 메모리, 자기저항 랜덤 액세스 메모리 등), 판독 전용 메모리(ROM) 및/또는 자기 또는 광학 저장 매체(예를 들어, 디스크 드라이브, 자기 테이프, CD, DVD 등)을 포함하는 휘발성 및/또는 비휘발성 메모리를 포함할 수 있지만 이에 제한되지 않는다.
일부 실시예에서, 하나 이상의 하드웨어 모듈들은 본 명세서에 설명된 동작들을 수행한다. 예를 들어, 하드웨어 모듈들은 하나 이상의 프로세서/코어/중앙 처리 장치(CPU), 주문형 집적 회로(ASIC) 칩, 신경망 프로세서 또는 가속기, 필드 프로그래밍 가능 게이트 어레이(FPGA), 압축 및/또는 인코딩 서브시스템, 컴퓨팅 유닛, 임베디드 프로세서, 그래픽 프로세서(GPU)/그래픽 코어, 가속 처리 장치(APU), 기능 블록, 제어기, 가속기 및/또는 다른 프로그래밍 가능한 논리 디바이스를 포함할 수 있지만 이에 제한되지 않는다. 이러한 하드웨어 모듈들의 회로(예를 들어, 집적 회로 요소들, 개별 회로 요소들 등)가 활성화되면, 회로가 일부 또는 모든 동작들을 수행한다. 일부 실시예에서, 하드웨어 모듈들은 명령어(프로그램 코드, 펌웨어 등)를 실행할 때 동작들을 수행하는 실행 파이프라인, 컴퓨팅 또는 처리 유닛 등과 같은 범용 회로를 포함한다. 일부 실시예에서, 하드웨어 모듈들은 명령어를 실행하지 않고 동작들의 일부 또는 전부를 수행하는 회로를 포함하는, 동작들을 수행하도록 구성된 목적별 또는 전용 회로를 포함한다.
일부 실시예에서, 본 명세서에 설명된 기능 블록들 및 회로 요소들의 일부 또는 전부(예를 들어, 전자 디바이스(300) 또는 그 일부)를 나타내는 데이터 구조는 전자 디바이스에 의해 판독될 수 있고 직간접적으로 기능 블록들 및 회로 요소들을 포함하는 하드웨어를 제조하는 데 사용될 수 있는 데이터베이스 또는 다른 데이터 구조를 포함하는 비일시적 컴퓨터 판독 가능 저장 매체에 저장된다. 예를 들어, 데이터 구조는 베리로그(Verilog) 또는 VHDL과 같은 고수준 설계 언어(HDL)의 하드웨어 기능에 대한 동작 레벨 설명 또는 레지스터 송신 수준(RTL) 설명일 수 있다. 설명은 위에 설명된 기능 블록들 및 회로 요소들을 포함하는 하드웨어의 기능을 나타내는 합성 라이브러리로부터 트랜지스터들/회로 요소들의 리스트를 포함하는 네트리스트(netlist)를 생성하기 위해 설명을 합성할 수 있는 합성 툴에 의해 판독될 수 있다. 그런 다음 네트리스트가 배치되고 라우팅되어 마스크에 적용할 기하학적 형상을 설명하는 데이터 세트를 생성할 수 있다. 그 다음 마스크는 전술한 기능 블록들 및 회로 요소들에 대응하는 반도체 회로 또는 회로들(예를 들어, 집적 회로들)을 생성하기 위해 다양한 반도체 제조 단계에서 사용될 수 있다. 대안적으로, 컴퓨터 액세스 가능한 저장 매체의 데이터베이스는 네트리스트(합성 라이브러리가 있거나 없는) 또는 원하는 경우 데이터 세트 또는 그래픽 데이터 시스템(GDS) II 데이터일 수 있다.
이 설명에서 변수 또는 지정되지 않은 값(즉, 값의 특정 인스턴스가 없는 값의 일반적인 설명)은 N, M 및 X와 같은 문자로 표시된다. 본 명세서에 사용된 바와 같이, 이 설명에서 다른 위치에서 유사한 문자를 사용하더라도 각 경우의 변수 및 지정되지 않은 값이 반드시 동일한 것은 아니며, 즉, 일반 변수 및 지정되지 않은 값의 일부 또는 전체에 대해 의도된 다른 변수 양 및 값이 있을 수 있다. 즉, 이 설명에서 변수를 나타내는 데 사용되는 N 및 기타 문자와 지정되지 않은 값이 반드시 서로 관련이 있는 것은 아니다.
"등(et cetera)" 또는 "등(etc.)"라는 표현은 본 명세서에 사용된 바와 같이 및/또는 케이스, 즉 등(etc.)이 연관되어 있는 리스트의 요소 "적어도 하나"와 동등한 것을 나타내도록 의도된다. 예를 들어, "전자 디바이스가 제1 동작, 제2 동작 등을 수행한다"라는 문장에서, 전자 디바이스는 제1 동작, 제2 동작 및 기타 동작들 중 적어도 하나를 수행할 수 있다. 또한, 등(etc.)과 관련된 리스트의 요소들은 예시들의 세트 중 예시일 뿐이며-일부 실시예에서는 예시들 중 적어도 일부가 나타나지 않을 수 있다.
실시예에 대한 전술한 설명은 예시 및 설명의 목적으로만 제시되었다. 그것들은 완전하거나 개시된 형태로 실시예를 제한하도록 의도되지 않는다. 따라서, 많은 수정 및 변형이 당업자에게 명백할 것이다. 또한, 상기 개시 내용은 실시예를 제한하려는 의도가 아니다. 실시예의 범위는 첨부된 청구범위에 의해 정의된다.

Claims (21)

  1. 전자 디바이스(electronic device)의 메모리로부터 데이터를 판독하기 위한 판독 경로(read path)에 있어서,
    데이터(SAT) 및 데이터 보완(SAC) 노드(node)들을 포함하는 감지 증폭기(sense amplifier); 및
    래치(latch)를 포함하고, 상기 래치는:
    VDD와 중간 노드 사이에 결합된 제1 및 제2 PMOS 트랜지스터(transistor)들과 VSS와 상기 중간 노드 사이에 결합된 제1 및 제2 NMOS 트랜지스터들을 포함하는 입력 3상 인버터(input tri-state inverter)-여기서:
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트 연결(gate connection)은 상기 SAT 노드에 결합되고;
    상기 제2 PMOS 트랜지스터의 게이트 연결은 감지 증폭기 인에이블 보완(SAENX) 입력에 결합되고; 및
    상기 제2 NMOS 트랜지스터의 게이트 연결은 감지 증폭기 인에이블(SAEN) 입력에 결합됨-; 및
    출력 드라이버 입력이 상기 중간 노드에 결합되고 출력 드라이버 출력이 데이터 출력 노드에 결합되는 출력 드라이버를 포함하는, 판독 경로.
  2. 제1항에 있어서,
    부하 밸런싱 회로(load balancing circuit)로서:
    VDD와 VSS 사이에 결합된 제3 및 제4 PMOS 트랜지스터들과 제3 및 제4 NMOS 트랜지스터들을 포함하는 부하 밸런싱 3상 인버터를 포함하는, 상기 부하 밸런싱 회로를 더 포함하고, 여기서:
    상기 제3 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 게이트 연결은 상기 SAC 노드에 결합되고; 및
    상기 제4 PMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터의 게이트 연결은 상기 제4 PMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터를 오프 상태(off state)로 유지하는 디스에이블 입력(disabling input)들에 결합되는, 판독 경로.
  3. 제1항에 있어서,
    상기 감지 증폭기의 프리차지 회로(precharge circuit)-상기 프리차지 회로는 상기 SAT 및 SAC 노드들에 결합되고 상기 SAT 및 SAC 노드들을 프리차징하도록 구성됨-; 및
    프리차지 제어 회로를 더 포함하고, 상기 프리차지 제어 회로는:
    감지 증폭기 프리차지(SAPC) 입력;
    SAENX 입력; 및
    상기 프리차지 회로에 결합되고 상기 프리차지 회로가 상기 SAT 및 SAC 노드들을 프리차징할 때를 제어하도록 구성된 감지 증폭기 프리차지 보완(SAPCX) 출력을 포함하고, 상기 프리차지 제어 회로는 상기 SAPC 및 SAENX 입력들의 값들을 기초로 상기 SAPCX 출력 상에서 신호를 구동하는, 판독 경로.
  4. 제3항에 있어서, 상기 프리차지 제어 회로는:
    상기 SAPC 입력에 결합된 제1 입력, 상기 SAENX 입력에 결합된 제2 입력, 및 상기 SAPCX 출력에 연결된 제1 출력을 갖는 NAND 논리 게이트(logic gate)를 포함하는, 판독 경로.
  5. 제3항에 있어서, 상기 프리차지 회로는:
    VDD와 상기 SAC 노드 사이에 결합된 제1 PMOS 트랜지스터;
    VDD와 상기 SAT 노드 사이에 결합된 제2 PMOS 트랜지스터; 및
    상기 SAPCX 출력에 결합된 상기 제1, 제2, 및 제3 PMOS 트랜지스터들에 대한 게이트 연결로 상기 SAT 및 SAC 노드들 사이에 결합된 제3 PMOS 트랜지스터를 포함하는, 판독 경로.
  6. 제1항에 있어서, 상기 래치는:
    저장 회로 요소들을 더 포함하고, 상기 저장 회로 요소들은:
    상기 중간 노드에 결합된 래치 인버터 입력 및 래치 노드에 결합된 래치 인버터 출력을 갖는 래치 인버터; 및
    VDD와 상기 중간 노드 사이에 결합된 제3 및 제4 PMOS 트랜지스터들 및 VSS와 상기 중간 노드 사이에 결합된 제3 및 제4 NMOS 트랜지스터들을 포함하는 래치 3상 인버터를 포함하고, 여기서:
    상기 제3 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 게이트 연결은 상기 래치 노드에 결합되고;
    상기 제4 PMOS 트랜지스터의 게이트 연결은 상기 SAEN 입력에 결합되고; 및
    상기 제4 NMOS 트랜지스터의 게이트 연결은 상기 SAENX 입력에 결합되는, 판독 경로.
  7. 제1항에 있어서, 상기 감지 증폭기는:
    상기 SAT 노드에 결합된 비트 입력;
    상기 SAC 노드에 연결된 비트 보완 입력; 및
    상기 SAT 및 SAC 노드들에 결합되고 상기 비트 및 비트 보완 입력들의 값들에 기초하여 상기 SAT 노드 상의 SAT 신호 및 상기 SAC 노드 상의 SAC 신호를 출력하도록 구성된 평가 회로를 포함하는, 판독 경로.
  8. 제7항에 있어서,
    하나 이상의 동기식 랜덤 액세스 메모리(SRAM) 셀들을 더 포함하고, 각 SRAM 셀은 비트 및 비트 보완 출력들을 포함하고, 상기 하나 이상의 SRAM 비트 셀들에 대한 상기 비트 출력들 및 상기 비트 보완 출력들은 상기 감지 증폭기에 대한 상기 비트 입력 및 상기 비트 보완 입력에 각각 결합되는, 판독 경로.
  9. 제7항에 있어서, 상기 평가 회로는:
    제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터 사이의 제1 중간 노드에 결합된 상기 SAC 노드 및 상기 제1 PMOS 및 제1 NMOS 트랜지스터들에 대한 게이트 연결에 결합된 상기 SAT 노드로 VDD와 푸터 노드(footer node) 사이에 결합된 상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터;
    제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터 사이의 제2 중간 노드에 결합된 상기 SAT 노드 및 상기 제2 PMOS 및 제2 NMOS 트랜지스터들에 대한 게이트 연결에 결합된 상기 SAC 노드로 VDD와 푸터 노드 사이에 결합된 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터; 및
    상기 SAEN 입력에 결합된 제3 NMOS 트랜지스터에 대한 게이트 연결로 상기 푸터 노드와 VSS 사이에 결합된 상기 제3 NMOS 트랜지스터를 포함하는, 판독 경로.
  10. 전자 디바이스에 있어서,
    처리 서브시스템(processing subsystem); 및
    상기 처리 서브시스템에 결합된 메모리를 포함하고, 상기 메모리는 상기 메모리로부터 데이터를 판독하기 위한 적어도 하나의 판독 경로를 포함하고, 상기 적어도 하나의 판독 경로는:
    데이터(SAT) 및 데이터 보완(SAC) 노드들을 포함하는 감지 증폭기; 및
    래치를 포함하고, 상기 래치는:
    VDD와 중간 노드 사이에 결합된 제1 및 제2 PMOS 트랜지스터들 및 VSS와 상기 중간 노드 사이에 결합된 제1 및 제2 NMOS 트랜지스터들을 포함하는 입력 3상 인버터-여기서:
    상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 게이트 연결은 SAT 노드에 결합되고;
    상기 제2 PMOS 트랜지스터의 게이트 연결은 감지 증폭기 인에이블 보완(SAENX) 입력에 결합되고; 및
    상기 제2 NMOS 트랜지스터의 게이트 연결은 감지 증폭기 인에이블(SAEN) 입력에 결합됨-; 및
    출력 드라이버 입력이 상기 중간 노드에 결합되고 출력 드라이버 출력이 데이터 출력 노드에 결합되는 출력 드라이버를 포함하는, 전자 디바이스.
  11. 제10항에 있어서, 상기 적어도 하나의 판독 경로는:
    부하 밸런싱 회로로서:
    VDD와 VSS 사이에 결합된 제3 및 제4 PMOS 트랜지스터들과 제3 및 제4 NMOS 트랜지스터들을 포함하는 부하 밸런싱 3상 인버터를 포함하는, 상기 부하 밸런싱 회로를 더 포함하고, 여기서:
    상기 제3 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 게이트 연결은 상기 SAC 노드에 결합되고; 및
    상기 제4 PMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터의 게이트 연결은 상기 제4 PMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터를 오프 상태로 유지하는 디스에이블 입력들에 결합되는, 전자 디바이스.
  12. 제10항에 있어서, 상기 적어도 하나의 판독 경로는:
    상기 감지 증폭기의 프리차지 회-상기 프리차지 회로는 상기 SAT 및 SAC 노드들에 결합되고 상기 SAT 및 SAC 노드들을 프리차징하도록 구성됨-; 및
    프리차지 제어 회로를 더 포함하고, 상기 프리차지 제어 회로는:
    감지 증폭기 프리차지(SAPC) 입력;
    SAENX 입력; 및
    상기 프리차지 회로에 결합되고 상기 프리차지 회로가 상기 SAT 및 SAC 노드들을 프리차징할 때를 제어하도록 구성된 감지 증폭기 프리차지 보완(SAPCX) 출력을 포함하고, 상기 프리차지 제어 회로는 상기 SAPC 및 SAENX 입력들의 값들을 기초로 상기 SAPCX 출력 상에서 신호를 구동하는, 전자 디바이스.
  13. 제12항에 있어서, 상기 프리차지 제어 회로는:
    상기 SAPC 입력에 결합된 제1 입력, 상기 SAENX 입력에 결합된 제2 입력, 및 상기 SAPCX 출력에 연결된 제1 출력을 갖는 NAND 논리 게이트를 포함하는, 전자 디바이스.
  14. 제12항에 있어서, 상기 프리차지 회로는:
    VDD와 상기 SAC 노드 사이에 결합된 제1 PMOS 트랜지스터;
    VDD와 상기 SAT 노드 사이에 결합된 제2 PMOS 트랜지스터; 및
    상기 SAPCX 출력에 결합된 상기 제1, 제2, 및 제3 PMOS 트랜지스터들에 대한 게이트 연결로 상기 SAT 및 SAC 노드들 사이에 결합된 제3 PMOS 트랜지스터를 포함하는, 전자 디바이스.
  15. 제10항에 있어서, 상기 래치는:
    저장 회로 요소들을 더 포함하고, 상기 저장 회로 요소들은:
    상기 중간 노드에 결합된 래치 인버터 입력 및 래치 노드에 결합된 래치 인버터 출력을 갖는 래치 인버터; 및
    VDD와 상기 중간 노드 사이에 결합된 제3 및 제4 PMOS 트랜지스터들 및 VSS와 상기 중간 노드 사이에 결합된 제3 및 제4 NMOS 트랜지스터들을 포함하는 래치 3상 인버터를 포함하고, 여기서:
    상기 제3 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 게이트 연결은 상기 래치 노드에 결합되고;
    상기 제4 PMOS 트랜지스터의 게이트 연결은 상기 SAEN 입력에 결합되고; 및
    상기 제4 NMOS 트랜지스터의 게이트 연결은 상기 SAENX 입력에 결합되는, 전자 디바이스.
  16. 제10항에 있어서, 상기 감지 증폭기는:
    상기 SAT 노드에 결합된 비트 입력;
    상기 SAC 노드에 연결된 비트 보완 입력; 및
    상기 SAT 및 SAC 노드들에 결합되고 상기 비트 및 비트 보완 입력들의 값들에 기초하여 상기 SAT 노드 상의 SAT 신호 및 상기 SAC 노드 상의 SAC 신호를 출력하도록 구성된 평가 회로를 포함하는, 전자 디바이스.
  17. 제16항에 있어서, 상기 메모리는:
    하나 이상의 동기식 랜덤 액세스 메모리(SRAM) 셀들을 포함하고, 각 SRAM 셀은 비트 및 비트 보완 출력들을 포함하고, 상기 하나 이상의 SRAM 비트 셀들에 대한 상기 비트 출력들 및 상기 비트 보완 출력들은 상기 감지 증폭기에 대한 상기 비트 입력 및 상기 비트 보완 입력에 각각 결합되는, 전자 디바이스.
  18. 제16항에 있어서, 상기 평가 회로는:
    제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터 사이의 제1 중간 노드에 결합된 상기 SAC 노드 및 상기 제1 PMOS 및 제1 NMOS 트랜지스터들에 대한 게이트 연결에 결합된 상기 SAT 노드로 VDD와 푸터 노드 사이에 결합된 상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터;
    제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터 사이의 제2 중간 노드에 결합된 상기 SAT 노드 및 상기 제2 PMOS 및 제2 NMOS 트랜지스터들에 대한 게이트 연결에 결합된 상기 SAC 노드로 VDD와 푸터 노드 사이에 결합된 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터; 및
    상기 SAEN 입력에 결합된 제3 NMOS 트랜지스터에 대한 게이트 연결로 상기 푸터 노드와 VSS 사이에 결합된 상기 제3 NMOS 트랜지스터를 포함하는, 전자 디바이스.
  19. 집적 회로에 있어서,
    하나 이상의 제1 뱅크 SRAM 셀들, 상기 하나 이상의 제1 뱅크 SRAM 셀들에 결합된 제1 뱅크 감지 증폭기, 및 상기 제1 뱅크 감지 증폭기의 감지 증폭기(SAT) 출력에 결합된 제1 뱅크 공유 래치 입력 3상 인버터를 포함하는 제1 메모리 뱅크-상기 제1 뱅크 감지 증폭기 및 상기 제1 뱅크 공유 래치 입력 3상 인버터의 평가 회로는 제1 뱅크 감지 증폭기 인에이블(SAEN) 신호 및/또는 제1 뱅크 감지 증폭기 인에이블 보완(SAENX) 신호에 의해 제어됨-;
    하나 이상의 제2 뱅크 SRAM 셀들, 상기 하나 이상의 제2 뱅크 SRAM 셀들에 결합된 제2 뱅크 감지 증폭기, 및 상기 제2 뱅크 감지 증폭기의 SAT 출력에 결합된 제2 뱅크 공유 래치 입력 3상 인버터를 포함하는 제2 메모리 뱅크-상기 제2 뱅크 감지 증폭기 및 상기 제2 뱅크 공유 래치 입력 3상 인버터의 평가 회로는 제2 뱅크 SAEN 신호 및/또는 제2 뱅크 SAENX 신호에 의해 제어됨-; 및
    공유 래치 인버터 및 공유 래치 3상 인버터의 백투백(back to back) 쌍을 갖는 공유 래치 저장 요소를 포함하는 공유 래치를 포함하고, 상기 공유 래치 인버터의 공유 래치 인버터 입력은 상기 제1 뱅크 공유 래치 입력 3상 인버터 및 상기 제2 뱅크 공유 래치 입력 3상 인버터 모두의 출력에 결합되고, 상기 공유 래치 3상 인버터는 공유 래치 인에이블(SLEN) 신호와 공유 래치 인에이블 보완(SLENX) 신호에 의해 제어되고, 상기 SLEN 신호는 상기 제1 뱅크 SAEN 신호와 상기 제2 뱅크 SAEN 신호의 논리 조합에 기초하여 생성되고, 상기 SLENX 신호는 상기 제1 뱅크 SAENX 신호와 상기 제2 뱅크 SAENX 신호의 논리 조합에 기초하여 생성되는, 집적 회로.
  20. 제19항에 있어서,
    상기 제1 뱅크 감지 증폭기의 제1 뱅크 프리차지 회로-상기 제1 뱅크 프리차지 회로는 제1 뱅크 감지 증폭기 프리차지(SAPC) 신호와 상기 제1 뱅크 SAENX 신호의 논리 조합에 기초하여 생성되는 제1 뱅크 감지 증폭기 프리차지 보완(SAPCX) 신호에 의해 제어됨-; 및
    상기 제2 뱅크 감지 증폭기의 제2 뱅크 프리차지 회로를 더 포함하고, 상기 제2 뱅크 프리차지 회로는 제2 뱅크 SAPC 신호와 상기 제2 뱅크 SAENX 신호의 논리 조합에 기초하여 생성된 제2 뱅크 SAPCX 신호에 의해 제어되는, 집적 회로.
  21. 제19항에 있어서,
    제1 뱅크 부하 밸런싱 회로-상기 제1 뱅크 부하 밸런싱 회로는 상기 제1 뱅크 감지 증폭기의 감지 증폭기 보완(SAC) 노드에 결합되고, 상기 제1 뱅크 입력 3상 인버터에 의해 상기 제1 뱅크 감지 증폭기의 상기 SAT 노드에 제공되는 제1 용량성 부하를 대략적으로 밸런싱하도록 구성됨-; 및
    제2 뱅크 부하 밸런싱 회로를 더 포함하고, 상기 제2 뱅크 부하 밸런싱 회로는 상기 제2 뱅크 감지 증폭기의 SAC 노드에 결합되고 상기 제2 뱅크 입력 3상 인버터에 의해 상기 제2 뱅크 감지 증폭기의 SAT 노드에 제공되는 제2 용량성 부하를 대략적으로 밸런싱하도록 구성되는, 집적 회로.
KR1020227019773A 2019-11-22 2020-11-04 래치를 갖는 정적 랜덤 액세스 메모리 판독 경로 KR20220103743A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/692,714 US11227651B2 (en) 2019-11-22 2019-11-22 Static random access memory read path with latch
US16/692,714 2019-11-22
PCT/US2020/058816 WO2021101709A1 (en) 2019-11-22 2020-11-04 Static random access memory read path with latch

Publications (1)

Publication Number Publication Date
KR20220103743A true KR20220103743A (ko) 2022-07-22

Family

ID=75974487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227019773A KR20220103743A (ko) 2019-11-22 2020-11-04 래치를 갖는 정적 랜덤 액세스 메모리 판독 경로

Country Status (6)

Country Link
US (1) US11227651B2 (ko)
EP (1) EP4062408A4 (ko)
JP (1) JP2023502480A (ko)
KR (1) KR20220103743A (ko)
CN (1) CN114730595A (ko)
WO (1) WO2021101709A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887655B2 (en) 2020-08-13 2024-01-30 Anhui University Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches
US11862285B2 (en) 2020-09-01 2024-01-02 Anhui University Sense amplifier, memory and control method of sense amplifier
US11929111B2 (en) * 2020-09-01 2024-03-12 Anhui University Sense amplifier, memory and method for controlling sense amplifier
US11495288B2 (en) * 2021-01-07 2022-11-08 Globalfoundries U.S. Inc. Low-leakage sense circuit, memory circuit incorporating the low-leakage sense circuit, and method
US11923035B2 (en) * 2021-05-12 2024-03-05 Samsung Electronics Co., Ltd. Pseudo dual port memory devices
US11978518B2 (en) * 2021-06-18 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier control
US11854609B2 (en) * 2021-08-27 2023-12-26 Qualcomm Incorporated Memory with reduced capacitance at a sense amplifier
CN116682468B (zh) * 2023-06-19 2024-03-08 合芯科技(苏州)有限公司 灵敏放大模块、读出电路及存储器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717876B2 (en) * 2001-12-28 2004-04-06 Mosaid Technologies Incorporated Matchline sensing for content addressable memories
US6642749B1 (en) * 2002-09-27 2003-11-04 Lsi Logic Corporation Latching sense amplifier with tri-state output
KR100564569B1 (ko) 2003-06-09 2006-03-28 삼성전자주식회사 셀 누설 전류에 강한 프리차지 제어 회로를 갖는 메모리장치 및 비트라인 프리차아지 방법
KR100611404B1 (ko) * 2004-07-27 2006-08-11 주식회사 하이닉스반도체 메인 증폭기 및 반도체 장치
KR100621632B1 (ko) * 2005-03-22 2006-09-19 삼성전자주식회사 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치
US20070247885A1 (en) 2006-04-25 2007-10-25 Renesas Technology Corp. Content addressable memory
KR100866136B1 (ko) 2007-02-15 2008-10-31 주식회사 하이닉스반도체 반도체 메모리 장치
US20120235708A1 (en) * 2011-03-16 2012-09-20 Mark Slamowitz Method and System for High Speed Differential Synchronous Sense Amplifier
KR20130034934A (ko) * 2011-09-29 2013-04-08 삼성전자주식회사 반도체 장치 및 이의 동작 방법, 및 이를 포함하는 메모리 시스템
US9245601B2 (en) * 2014-06-04 2016-01-26 Nvidia Corporation High-density latch arrays

Also Published As

Publication number Publication date
CN114730595A (zh) 2022-07-08
JP2023502480A (ja) 2023-01-24
US20210158855A1 (en) 2021-05-27
WO2021101709A1 (en) 2021-05-27
EP4062408A1 (en) 2022-09-28
US11227651B2 (en) 2022-01-18
EP4062408A4 (en) 2024-01-10

Similar Documents

Publication Publication Date Title
US11227651B2 (en) Static random access memory read path with latch
JP5809572B2 (ja) 半導体装置
JP5478772B2 (ja) 安定性が改善されビットセルサイズが縮小された低出力５ｔｓｒａｍ
US7990792B2 (en) Hybrid sense amplifier and method, and memory device using same
CN109416920B (zh) 用于存储器的改进的定时电路
US9224437B2 (en) Gated-feedback sense amplifier for single-ended local bit-line memories
CN106611622B (zh) 多端口存储器、半导体装置和存储器宏单元
TWI473111B (zh) 記憶體裝置及操作此記憶體裝置之方法
KR20140113357A (ko) 메모리 디바이스 및 이 메모리 디바이스내의 누설전류 제어방법
US8964451B2 (en) Memory cell system and method
US8659963B2 (en) Enhanced power savings for memory arrays
CN109074832B (zh) 用于高效存储器组设计的装置和方法
TW201515007A (zh) 記憶體裝置以及在此記憶體裝置中執行存取操作的方法
JP5563056B2 (ja) マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法
US8000156B2 (en) Memory device with propagation circuitry in each sub-array and method thereof
US8976611B2 (en) Asymmetric sensing amplifier, memory device and designing method
US9087563B2 (en) SRAM local evaluation and write logic for column selection
WO2022269492A1 (en) Low-power static random access memory
TWI523010B (zh) 記憶體電路及其操作方法
US11929114B2 (en) Rapid tag invalidation circuit
KR20240125669A (ko) 신속한 태그 무효화 회로
JP2013037729A (ja) 半導体装置
White VLSI design comparison of multi-port SRAM versus multi-bank SRAM