KR20240125669A - 신속한 태그 무효화 회로 - Google Patents

신속한 태그 무효화 회로 Download PDF

Info

Publication number
KR20240125669A
KR20240125669A KR1020247025232A KR20247025232A KR20240125669A KR 20240125669 A KR20240125669 A KR 20240125669A KR 1020247025232 A KR1020247025232 A KR 1020247025232A KR 20247025232 A KR20247025232 A KR 20247025232A KR 20240125669 A KR20240125669 A KR 20240125669A
Authority
KR
South Korea
Prior art keywords
rows
row
memory
voltage level
columns
Prior art date
Application number
KR1020247025232A
Other languages
English (en)
Inventor
러셀 슈라이버
카일 데이비드 휘틀
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20240125669A publication Critical patent/KR20240125669A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Static Random-Access Memory (AREA)

Abstract

메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 시스템 및 방법이 설명된다. 다양한 구현예들에서, 집적 회로는 데이터를 저장하기 위한 메모리, 및 메모리에 저장된 데이터에 대한 액세스 요청들을 생성하는 프로세싱 유닛을 포함한다. 메모리 어레이의 액세스 회로부가 리셋 동작을 시작할 때, 어레이의 열에서 메모리 비트 셀들에 의해 사용되는 전원 공급 장치 전압 레벨을 트랜지스터들의 임계 전압보다 작은 값으로 감소시킨다. 따라서 비트 셀들의 p형 트랜지스터들은 기록 동작 동안 기록 드라이버와 경합하지 않는다. 액세스 회로부는 기록 비트 라인들에 리셋 데이터를 제공하고, 메모리 어레이의 기록 워드 라인들 각각을 어서트한다. 기록 동작을 완료하기 위해, 액세스 회로부는 전원 공급 장치 전압 레벨을 임계 전압 레벨 미만으로부터 동작 전압 레벨로 복귀시킨다.

Description

신속한 태그 무효화 회로
일반적으로 말하면, 다양한 반도체 칩들은 데이터를 저장하기 위한 메모리, 및 메모리에 저장된 데이터에 대한 액세스 요청들을 생성하는 프로세싱 유닛을 사용한다. 메모리는 많은 비트 셀들의 메모리 어레이, 및 어레이에 저장된 값들에 액세스하는 데 사용되는 액세스 회로부 모두를 포함한다. 메모리 어레이의 예에는 캐시 메모리 서브시스템의 다수의 레벨들 중 하나의 레벨의 캐시의 태그 어레이가 있다. 다수의 프로세싱 유닛들이 있는 반도체 칩들의 경우, 메모리에 대한 수요가 증가한다. 더 많은 양의 메모리는 각각의 프로세싱 유닛에 대한 충분한 저장 공간을 제공하고 다수의 프로세싱 유닛들에 걸쳐 더 많은 정보를 공유한다. 일부 설계들에서, 프로세싱 유닛과 메모리는 SOC(System-on-a-Chip)와 같은 동일한 다이 상에 있다. 다른 설계들에서, 프로세싱 유닛과 메모리는 SIP(System-on-a-Package)와 같은 동일한 패키지 내의 상이한 다이들 상에 있다.
메모리 어레이를 위해 정적 랜덤 액세스 메모리(SRAM)가 일반적으로 사용된다. 성능과 전력 소비의 균형을 맞추기 위해, 메모리 어레이가 때때로 리셋된다. 메모리 어레이를 리셋하는 예들로는, 절전 상태로부터 활성 상태로의 전환 사이에 캐시를 무효화하는 것, 새로운 콘텐츠를 클라이언트에 푸시하기 위해 캐시를 무효화하는 것, 캐시 크기를 변경하기 위해 캐시를 무효화하는 것 등이 있다. 메모리 어레이를 신속하게 리셋하면 성능이 향상된다. 그러나, 많은 수의 엔트리들을 동시에 업데이트하면 액세스 회로부의 기록 드라이버들의 크기가 크게 증가한다. 따라서 전력 소비가 증가하고 온-다이 영역이 증가함에 따라 비용이 발생한다.
전술한 관점에서, 메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 효율적인 방법들 및 시스템들이 요구된다.
도 1은 메모리 비트 셀의 일반화된 도면이다.
도 2는 메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 방법의 일반화된 도면이다.
도 3은 메모리 어레이 액세스 회로부의 일반화된 도면이다.
도 4는 메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 방법의 일반화된 도면이다.
도 5는 메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 방법의 일반화된 도면이다.
도 6은 메모리 뱅크의 일반화된 도면이다.
도 7은 메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 방법의 일반화된 도면이다.
도 8은 컴퓨팅 시스템의 일반화된 도면이다.
본 발명은 다양한 변형들 및 대안적인 형태들이 가능하지만, 특정 구현예들이 도면들에 예로서 도시되고 본 명세서에서 상세히 설명된다. 그러나, 도면과 그에 대한 상세한 설명이 본 발명을 개시된 특정 형태로 제한하려는 것은 아니고, 그 반대로, 본 발명이 첨부된 청구범위에 정의된 바와 같이 본 발명의 범위에 속하는 모든 변형, 균등물, 및 대체물을 포괄하는 것으로 이해되어야 한다.
다음의 설명에서, 다양한 특정 세부사항은 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나, 당업자는 본 발명이 이러한 특정 세부사항 없이 실시될 수 있음을 인식해야 한다. 일부 사례에서, 잘 알려진 회로, 구조, 및 기술은 본 발명을 모호하게 하는 것을 피하기 위해 상세히 도시되지 않았다. 또한, 예시의 단순성과 명확성을 위해, 도면에 도시된 엘리먼트들이 반드시 축척대로 도시되지는 않았음이 인식될 것이다. 예를 들어, 엘리먼트들 중 일부의 치수들은 다른 엘리먼트들에 비해 과장될 수 있다.
메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 시스템들 및 방법들이 고려된다. 다양한 구현예들에서, 집적 회로는 데이터를 저장하기 위한 메모리, 및 메모리에 저장된 데이터에 대한 액세스 요청들을 생성하는 프로세싱 유닛을 포함한다. 메모리는 많은 비트 셀들의 메모리 어레이, 및 어레이에 저장된 값들에 액세스하는 데 사용되는 액세스 회로부 모두를 포함한다. 다양한 구현예들에서, 메모리 어레이는 SRAM으로 구현된다. 메모리 어레이의 예에는 캐시 메모리 서브시스템의 다수의 레벨들 중 하나의 레벨의 캐시의 태그 어레이가 있다. 메모리 어레이(또는 어레이)는 다수의 행들 및 다수의 열들로 배열된 메모리 비트 셀들을 활용한다.
리셋 동작 이전에, 메모리 어레이의 액세스 회로부는 다수의 열들 중의 열의 메모리 비트 셀들에 의해 사용되는 전원 공급 장치 연결부 상에서 어레이의 전원 공급 장치 기준 전압 레벨을 생성한다. 다양한 구현예들에서, SRAM 비트 셀의 백투백(back-to-back) 인버터들의 p형 디바이스들(트랜지스터들)은 전원 공급 장치 기준 전압 레벨을 수신한다. 그러나, 액세스 회로부가 리셋 동작의 표시를 수신할 때, 액세스 회로부는 전원 공급 장치 연결부 상에서, 메모리 비트 셀에 사용되는 트랜지스터들의 임계 전압보다 낮은 전압 레벨을 생성한다. 따라서 p형 디바이스들은 턴오프되고 기록 동작 동안 기록 드라이버와 경합하지 않는다. 일부 구현예들에서, 액세스 회로부는 전력 연결부 상에서 접지 기준 전압 레벨을 생성한다.
액세스 회로부는 또한 기록 데이터 라인들 상에서 리셋 값들을 생성한다. 구현예에서, 리셋 데이터 값들은 잘못된 캐시 라인을 나타낸다. 전력 연결이 업데이트되고 기록 데이터가 기록 비트 라인들 상에 제공될 때, 액세스 회로부는 메모리 어레이의 기록 워드 라인들 각각을 어서트(assert)한다. 따라서 메모리 어레이의 특정 열에 대해, 다수의 행들 각각에는 기록 데이터 라인들 상의 리셋 값들로 동시에 업데이트된 데이터가 저장된다. 일부 구현예들에서, 액세스 회로부는 메모리 어레이의 다수의 행들 각각에 대응하는 기록 워드 라인들 각각을 동시에 어서트한다. 다른 구현예에서, 액세스 회로부는 넓은 버스의 동시 스위칭에 의해 야기되는 전압 강하를 감소시키기 위해 단계적으로 다수의 기록 워드 라인들을 어서트한다. 유사하게, 메모리 어레이가 다수의 열 선택 라인들을 사용할 때, 구현예에서, 액세스 회로부는 다수의 열 선택 라인들을 동시에 어서트한다. 다른 구현예에서, 액세스 회로부는 단계적으로 다수의 열 선택 라인들을 어서트한다.
기록 워드 라인들 및 임의의 열 선택 라인들이 어서트될 때, SRAM 비트 셀들의 통과 게이트들 및 n형 디바이스들로 인해 기록 동작이 시작된다. 그러나 p형 디바이스들이 디스에이블링된 상태로 유지되는 동안에는 기록 동작이 완료되지 않는다. 비트 셀들의 전원 공급 장치 전압 레벨은 디바이스 임계 전압 레벨보다 낮은 리셋 값으로부터 디바이스 임계 전압 레벨보다 높은 동작 값으로 복귀한다. 기록 동작은 p형 디바이스들이 액세스 회로부의 기록 드라이버와 경합하지 않고 완료할 수 있다. 따라서 리셋 중 기록 동작의 대기 시간과 전력 소비가 모두 감소한다. 리셋 동작을 종료하는 기록 동작이 완료될 때, 액세스 회로부는 프로세싱 유닛으로부터 생성된 액세스 요청들에 대해 메모리 어레이를 준비하기 위해 전술한 단계들을 역으로 수행한다.
이제 도 1을 참조하면, 메모리 비트 셀(100)의 일반화된 도면이 도시되어 있다. 도시된 바와 같이, 데이터 저장은 6-트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM) 셀의 변형을 사용하는 메모리 비트 셀(100)에 의해 제공된다. 다른 구현예들에서, 다양한 유형들의 RAM 셀들 중 또 다른 하나가 사용된다. 구현예에서, 메모리 비트 셀(100)은 여러 번 복사되어 메모리에 대한 행들 및 열들의 어레이로 배열된다. 메모리는 또한 액세스 회로부를 포함하며, 이는 설명의 편의를 위해 여기에 도시되지 않는다. 그러나, 액세스 회로부에 대한 추가적인 설명은 (도 3의) 액세스 회로부(300) 및 (도 6의) 메모리 뱅크(600)에 관한 논의에서 제공된다. 액세스 회로부는 워드 라인(114), 데이터 라인들(116 및 118), 및 전원 공급 장치 전압 기준 VDD(140) 상의 전압 레벨들을 생성하기 위해 다수의 컴포넌트들을 사용한다. 이러한 컴포넌트들의 예들은 행 디코더들, 열 디코더들, 감지 증폭기, 판독 데이터 및 기록 데이터를 저장하기 위한 래치들이다.
메모리 비트 셀(100)은 p형 및 n형 MOSFET들(금속 산화물 반도체 전계 효과 트랜지스터들) 모두를 이용한다. 본 명세서에서 사용되는 바와 같이, MOSFET들은 또한 트랜지스터들 및 디바이스들로 지칭된다. 용어 "트랜지스터들" 및 "디바이스들"은 다음의 설명에서 상호 교환적으로 사용된다. n형 트랜지스터 또는 n형 디바이스는 NMOSFET이다. 유사하게, p형 트랜지스터 또는 p형 디바이스는 PMOSFET이다. 본 명세서에서 사용되는 바와 같이, 부울 로직 하이 레벨은 또한 로직 하이 레벨로 지칭된다. 유사하게, 부울 로직 로우 레벨은 또한 로직 로우 레벨로 지칭된다. 다양한 구현예들에서, 로직 하이 레벨은 전원 공급 장치 기준 레벨과 동일하고 로직 로우 레벨은 접지 기준 레벨과 동일하다. 본 명세서에서 사용되는 바와 같이, 회로 노드 또는 라인은, 노드 또는 라인이 전압 레벨을 수신하는 트랜지스터를 인에이블링하는 전압 레벨을 저장하거나, 전압 레벨이 동작이 인에이블링됨을 표시할 때, "어서트된다(asserted)". 예를 들어, n형 트랜지스터는, n형 트랜지스터가 적어도 소스 단자의 전압 레벨보다 높은 임계 전압인 0이 아닌 양의 전압 레벨(positive non-zero voltage level)을 게이트 단자에서 수신할 때, 인에이블링된다.
본 명세서에서 사용되는 바와 같이, 회로 노드 또는 라인은, 노드 또는 라인이 전압 레벨을 수신하는 트랜지스터를 디스에이블링하는 전압 레벨을 저장할 때 "무효화된다(negated)". n형 트랜지스터는, n형 트랜지스터가 소스 단자의 전압 레벨보다 낮은 임계 전압인 게이트 단자의 전압 레벨을 수신할 때, 디스에이블링된다. 유사하게, p형 트랜지스터는, p형 트랜지스터가 적어도 소스 단자의 전압 레벨보다 낮은 임계 전압인 전압 레벨을 게이트 단자에서 수신할 때, 인에이블링된다. p형 트랜지스터는, p형 트랜지스터가 적어도 소스 단자의 전압 레벨보다 높은 임계 전압인 전압 레벨을 게이트 단자에서 수신할 때, 무효화된다.
메모리 비트 셀(100)(또는 비트 셀(100))은 p형 트랜지스터들(102-104) 및 n형 트랜지스터들(106-108)에 의해 구현되는 래칭 엘리먼트를 사용한다. 비트 셀(100)은 또한 n형 트랜지스터들(110 및 112)로 구현된 패스 게이트들을 이용한다. 패스 게이트들(110 및 112)이 워드 라인 입력(114)에 의해 인에이블링될 때, 래칭 엘리먼트는 데이터 비트 라인들(116 및 118)에 액세스한다. 래칭 엘리먼트의 트랜지스터들(102-108)이, 드레인 단자들인 출력 노드들(120 및 122)의 전압 레벨(데이터 값)을 분해할 때, 트랜지스터들(102-108)은 누설 전류 전력 이외에 전력을 소비하지 않는다.
래칭 엘리먼트의 트랜지스터들(102-108)에 의해 저장된 데이터는 n형 트랜지스터들(110 및 112)에 의해 비트 라인들(116 및 118)로부터 게이팅된다. n형 트랜지스터들(110 및 112)은, 워드 라인 입력(114)이 외부 액세스 회로부에 의해 인에이블링될 때까지 비트 라인들(116 및 118)로부터 저장된 데이터를 계속 차단한다. 외부 액세스 회로부는 또한 비트 라인들(116 및 118)을 사전-충전한다. 래칭 엘리먼트의 트랜지스터들(102-108)은 비트 라인들(116 및 118) 상의 차동 전압들 사이에서 검출된 임의의 전압 차이를 증폭하고, 이들 전압들을 풀 스윙 전압 값들로 분해한다. 비트 라인들(116 및 118)은 어레이의 개개의 열을 통해 라우팅된다. 일부 구현예들에서, 비트 라인들(116 및 118)은 또한 감지 증폭기(도시되지 않음) 및 판독 래치들(도시되지 않음)에 대한 입력들이다. 다른 구현예들에서, 비트 라인들(116 및 118)은 동적 로직에 대한 입력들이다.
워드 라인(114)은 n형 트랜지스터들(110 및 112)(패스 게이트들(110 및 112))을 인에이블링하는 데 사용된다. 워드 라인(114)은 또한 어레이의 대응하는 행의 다른 비트 셀들의 다른 6T RAM 셀들에도 연결된다. 전형적으로, 행 디코더(도시되지 않음)는 다수의 워드 라인들의 한 번에 하나의 워드 라인을 어서트한다. 예를 들어, 행 디코더는 어레이의 다수의 행들 중 단일 행을 식별하는 데 사용되는 어드레스 정보를 수신한다. 일단 식별되면 행 디코더는 다수의 워드 라인들 중 해당 단일 워드 라인을 어서트한다. 워드 라인(114)이 어서트될 선택된 워드 라인임을 어드레스 정보가 표시할 때, 행 내의 각각의 6T RAM 셀의 n형 트랜지스터들(110 및 112)이 인에이블링되고, 래칭 엘리먼트의 트랜지스터들(102-108)에 대한 액세스를 비트 라인들(116 및 118)에 제공한다. 그렇지만, 리셋 동작 동안에는 다수의 워드 라인들이 동시에 어서트된다. 리셋 동작에 대한 추가의 세부사항들은 아래 설명에서 간략하게 제공된다.
판독 액세스 동작들 동안, 외부 감지 증폭기가 인에이블링되고, 외부 판독 래치들이 인에이블링되며, 외부 사전-충전 트랜지스터들이 디스에이블링된다. 그러므로, 래칭 엘리먼트의 트랜지스터들(102-108)은 비트 라인들(116 및 118) 상의 차동 전압들을 풀 전압 스윙 값들로 분해하도록 허용된다. 기록 액세스 동작들의 경우, 열 디코더는 어레이의 열들을 선택하고, 외부 사전-충전 신호들을 디스에이블링하는 것에 추가하여, 선택된 열 전체에 걸쳐 라우팅된 비트 라인들(116 및 118)로 전압 레벨들을 구동한다. 메모리 비트 셀(100)이 단일 포트 셀로 도시되어 있지만, 다른 구현예들에서, 메모리 비트 셀(100)은 성능 향상을 위한 병렬 액세스 동작들을 제공하기 위해 멀티-포트 설계를 이용한다.
비트 셀(100)을 사용하는 메모리 어레이를 리셋하는 데에는 여러 가지 이유들이 있다. 일부 설계들에서, 메모리 어레이는 캐시 메모리 서브시스템의 다수의 레벨들 중 하나의 레벨의 캐시의 태그 어레이이다. 리셋을 수행하는 이유들의 예들로는, 절전 상태로부터 활성 상태로의 전환 사이에 캐시를 무효화하는 것, 새로운 콘텐츠를 클라이언트에 푸시하기 위해 캐시를 무효화하는 것, 캐시 크기를 변경하기 위해 캐시를 무효화하는 것 등이 있다. 리셋 동작 이전에, 외부 액세스 회로부는 트랜지스터 임계 전압 레벨보다 높은 0이 아닌 양의 전압 레벨(positive, non-zero voltage level)로서 전원 공급 장치 기준 전압 VDD(140)를 생성한다. 다양한 구현예들에서, 어레이의 다수의 열들 중 적어도 하나의 열의 각각의 비트 셀은 VDD(140)를 공유한다. 비트 셀(100)이 이 열에 포함된다. 그러나, 액세스 회로부가 리셋 동작의 표시를 수신할 때, 액세스 회로부는 트랜지스터 임계 전압 레벨보다 낮은 VDD(140) 상의 전압 레벨을 생성한다. 일부 구현예들에서, 액세스 회로부는 VDD(140) 상에서 VSS(130)와 같은 접지 기준 전압 레벨을 생성한다. 그러므로, p형 디바이스들(102 및 104)은 디스에이블링된다. 디스에이블링됨으로써, p형 디바이스들(102 및 104)은 나중의 기록 동작 동안에 외부 기록 드라이버와 경합하지 않는다. 다양한 구현예들에서, 비트 셀(100)을 포함하는 다수의 열들 중 적어도 하나의 열의 각각의 비트 셀은 디스에이블링된 유사한 p형 디바이스들을 갖는다.
액세스 회로부가 p형 디바이스들(102 및 104)을 턴오프하는 VDD(140) 상에 전압 레벨을 제공하고, 부가적으로 비트 라인들(116 및 118) 상에 기록 데이터를 제공할 때, 액세스 회로부는 메모리 어레이의 다수의 행들의 각각의 다른 워드 라인과 함께 워드 라인(114)을 어서트한다. 워드 라인(114)과 같은 메모리 어레이의 기록 워드 라인들 각각이 어서트될 때, 기록 동작이 시작된다. 예를 들어, 비트 셀(10)의 패스 게이트들(110 및 112)이 인에이블링된다. 기록 동작이 시작되었지만, p형 디바이스들(102 및 104)이 디스에이블링된 상태로 남아 있는 동안에는 기록 동작이 완료되지 않는다. 나중에, 액세스 회로부는 VDD(140)를 트랜지스터 임계 전압보다 낮은 전압 레벨로부터 트랜지스터 임계 전압보다 높은 전압 레벨로 복귀시킨다. 기록 동작은 p형 디바이스들(102 및 104)이 액세스 회로부의 외부 기록 드라이버와 경합하지 않고 완료될 수 있다. 다양한 구현예들에서, 비트 셀(100)을 포함하는 다수의 열들 중 적어도 하나의 열의 각각의 비트 셀은 p형 디바이스들로부터의 경합 없이 동시에 기록 동작을 완료한다. 따라서 리셋 중 기록 동작의 대기 시간과 전력 소비가 모두 감소한다. 리셋 동작을 종료하는 기록 동작이 완료될 때, 액세스 회로부는 프로세싱 유닛으로부터 생성된 액세스 요청들에 대해 메모리 어레이를 준비하기 위해 전술한 단계들을 역으로 수행한다.
도 2를 참조하면, 메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 방법(200)의 일반화된 도면이 도시되어 있다. 논의를 위해, (도 4 및 도 5 및 도 7에서 뿐만 아니라) 이 구현예의 단계들이 순차적인 순서로 도시된다. 그러나, 다른 구현예들에서, 일부 단계들은 도시된 것과 상이한 순서로 발생하고, 일부 단계들은 동시에 수행되고, 일부 단계들은 다른 단계들과 조합되고, 일부 단계들은 생략된다.
메모리 비트 셀들의 어레이는 데이터를 저장하고, 어레이는 다수의 행들 및 열들로 배열된다(블록(202)). 다양한 구현예들에서, 저장된 데이터의 값들은 메모리 비트 셀들 내의 데이터 저장 루프들에 의해 유지된다. 또한, 기록 동작들을 통해 저장된 데이터의 값들이 업데이트된다. 일부 구현예들에서, 메모리 비트 셀들은 패스 게이트들 및 피드백 인버터들(및 피드백 3상태 인버터들)을 포함하여 데이터 저장 루프들을 구현하고 기록 동작들 동안 저장된 값들을 업데이트할 수 있다. 예를 들어, 각각의 비트 셀은 6-트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM) 셀의 변형을 사용한다. 일부 구현예들에서, 메모리 비트 셀들은 (도 1의) 메모리 비트 셀(100)의 패스 게이트들 및 피드백 인버터들을 사용한다.
메모리 어레이 액세스 회로부(또는 액세스 회로부)가 리셋 요청이 수신되지 않는다고 결정하면(조건부 블록(204)의 "아니오" 분기), 방법(200)의 제어 흐름은 어레이가 데이터를 계속 저장하는 블록(202)으로 복귀한다. 그러나, 액세스 회로부가 리셋 요청이 수신되는 것을 결정하면(조건부 블록(204)의 "예" 분기), 액세스 회로부는 어레이의 열의 메모리 비트 셀들에 의해 사용되는 전원 공급 장치 연결부 상에서 트랜지스터들의 임계 전압보다 낮은 전압 레벨을 생성한다(블록(206)). 이렇게 하면 비트 셀들의 p형 디바이스들이 디스에이블링된다.
액세스 회로부는 기록 데이터 라인들 상에 리셋 데이터를 생성한다(블록(208)). 구현예에서, 리셋 데이터에는 캐시 라인들을 무효화하는 데 사용할 유효하지 않은 비트가 포함된다. 이어서, 액세스 회로부는 어레이의 각각의 행의 기록 워드 라인을 어서트한다(블록(210)). 전형적으로, 액세스 회로부는 기록 동작 동안 단일 기록 워드 라인을 어서트하고, 트랜지스터 임계 전압 레벨보다 높은 비트 셀들의 전력 연결부 상의 전압 레벨을 계속 제공한다. 그러나, 리셋 동작의 경우, 액세스 회로부는 기록 동작 동안 각각의 기록 워드 라인을 어서트하고, 트랜지스터 임계 전압 레벨보다 낮은 비트 셀들의 전력 연결부 상의 전압 레벨을 제공한다.
메모리 어레이의 기록 워드 라인들 각각이 어서트될 때, 기록 동작이 시작된다. 예를 들어, 특정 열에 있는 각각의 비트 셀의 패스 게이트들이 인에이블링된다. 기록 동작이 시작되었지만, 비트 셀들의 p형 디바이스들이 디스에이블링된 상태로 남아 있는 동안에는 기록 동작이 완료되지 않는다. 나중에, 액세스 회로부는 비트 셀들의 전력 연결부 상의 전압 레벨을 트랜지스터 임계 전압보다 낮은 전압 레벨로부터 트랜지스터 임계 전압보다 높은 전압 레벨로 복귀시킨다(블록(212)). 기록 동작은 비트 셀의 p형 디바이스들이 액세스 회로부의 외부 기록 드라이버와 경합하지 않고 완료될 수 있다. 따라서 리셋 동안의 기록 동작의 대기 시간과 전력 소비가 모두 감소한다. 리셋 동작을 종료하는 기록 동작이 완료될 때, 액세스 회로부는 프로세싱 유닛으로부터 생성된 액세스 요청들에 대해 메모리 어레이를 준비하기 위해 전술한 단계들을 역으로 수행한다. 예를 들어, 액세스 회로부는 어레이의 각각의 행의 기록 워드 라인을 무효화한다(블록(214)).
이제 도 3을 참조하면, 메모리 어레이 액세스 회로부(300)의 일반화된 블록도가 도시된다. 도시된 바와 같이, 메모리 어레이 액세스 회로부(300)(또는 액세스 회로부(300))는 워드 라인 디코더(310) 및 다수의 부울 복소수(Boolean complex) 게이트들(320, 340 및 360-362)을 포함한다. 일부 구현예들에서, 전체 외부 메모리 어레이는 액세스 회로부(300)의 출력 신호들을 이용한다. 다른 구현예들에서, 메모리는 다수의 메모리 뱅크들로 분할되고, 특정 메모리 뱅크는 액세스 회로부(300)의 출력 신호들을 이용한다.
액세스 회로부는, 리셋 동작이 발생하고 있을 때 제어 신호 붕괴(330)에 대한 어서트된 값을 수신한다. 구현예에서, 붕괴 신호(330)는 메모리 비트 셀들의 p형 디바이스들에 의해 사용되는 트랜지스터 임계 전압보다 작은 전압 레벨을 생성하는 데 사용된다. 일부 구현예들에서, 이 전압 레벨은 접지 기준 전압 레벨이다. 예를 들어, 구현예에서, 붕괴 신호(330)는 리셋 동작이 시작될 때 부울 하이 값으로 어서트되고, 인버터(380)는 로컬 VDD 신호(382)를 부울 로우 값으로 생성한다. 로컬 VDD 신호(382)는 메모리 어레이의 특정 열에서 각각의 메모리 비트 셀의 p형 디바이스들로 전달된다.
워드 라인 디코더(310)는 워드 라인 프리디코드 신호들(302-304)을 수신한다. 신호들(302-304)의 개수는 액세스 회로부(300)를 사용하는 메모리 어레이 또는 메모리 뱅크 내의 행들의 개수와 동일하다. 전형적인 기록 동작 동안, 기록 요청 어드레스는 메모리 어레이(또는 메모리 뱅크)의 행들 중 어느 것이 선택되고 있는지를 결정하는 데 사용된다. 워드 라인 프리디코드 신호들(302-304) 중 하나는 기록 요청 어드레스에 기초하여 어서트된다. 워드 라인 디코더(310)는 또한 부울 복소수 게이트(320)(또는 게이트(320))에 의해 생성되는 워드 라인(WL) 클록 신호(326)를 수신한다.
게이트(320)는 클록 신호(322) 및 인에이블 신호를 수신한다. 일부 구현예들에서, 인에이블 신호(324)는 특정 메모리 뱅크가 기록되고 있음을 표시한다. 게이트(320)는 붕괴 신호(330)도 수신한다. 따라서, 게이트(320) 및 그의 부울 OR 기능에 기초하여, 리셋 동작 동안, 붕괴 신호(330)는 클록 신호(332) 및 인에이블 신호(324)를 오버라이드(override)한다. 구현예에서, 리셋 동작 동안에, 외부 프리디코더는 워드 라인 프리디코드 신호들(302-304) 각각을 어서트한다. 그러므로, WL 클록 신호(326)가 어서트되게 하는 붕괴 신호(330)로 인해, 워드 라인들(312-314) 각각이 어서트된다. 다른 구현예에서, 워드 라인 디코더(310)는 붕괴 신호(330)를 직접 수신하고, 그 결과, 붕괴 신호(330)가 어서트될 때, 워드 라인 디코더(310)는 워드 라인들(312-314) 각각을 어서트한다.
부울 복소수 게이트(340)(또는 게이트(340))와 인버터(344)는 BLPCX 신호(350)를 생성하며, 이는 메모리 어레이의 p형 디바이스들에 의해 비트 라인 사전-충전 신호로 사용된다. 이러한 외부 p형 디바이스들은 메모리 어레이의 특정 열의 비트 라인들에서 사전 충전 동작을 수행한다. 게이트(340)는 제어 회로부의 이전 스테이지로부터 비트 라인 사전-충전 신호(342)를 수신하는데, 이는 기록 동작을 위한 사전-충전을 언제 인에이블링 및 디스에이블링할 것인지를 결정한다. 그러나, 게이트(340)의 부울 로직은 붕괴 신호(330)가 이 비트 라인 사전-충전 신호(342)를 오버라이드할 수 있게 한다. 붕괴 신호(330)가 부울 로직 하이 레벨로 어서트될 때, 인버터(344)는 BLPCX(350) 신호를 부울 하이 레벨로 생성하고, 이는 메모리 어레이의 특정 열의 비트 라인 사전-충전 회로부의 p형 디바이스들을 디스에이블링한다.
부울 복소수 게이트들(360-362)은 동일한 복소수 게이트의 복제들이다. 액세스 회로부(300)는 메모리 어레이에 저장된 동일한 유형의 데이터에 사용되는 열들의 개수와 동일한 수의 부울 복소수 게이트들(360-362)(또는 복소수 게이트들(360-362))을 포함한다. 예를 들어, 1,024개의 행들을 사용하는 대신, 메모리 어레이는 4개의 열들이 사용되도록 데이터가 수평 방식으로 배열된 256개의 행들을 대신 사용한다. 따라서 4개의 열 선택 라인들이 사용된다. 이러한 배열은 비트 라인 상의 용량성 부하를 감소시킨다. 또한, 메모리 어레이의 다수의 열들은 메모리 어레이의 단일 감지 증폭기 및 단일 기록 드라이버를 공유할 수 있다.
구현예에서, 복소수 게이트들(360)은 클록 신호(322), 인에이블 신호(324), 기록 인에이블 신호(352), 및 다수의 열들 중 어느 열이 업데이트되고 있는지를 선택하는 디코더의 출력인 기록 열 디코드 신호(354)를 수신한다. 게이트(362)는 동일한 입력 신호들을 수신한다. 그러나, 리셋 동작 동안에, 어서트된 붕괴 신호(330)는 게이트들(360-362) 각각으로 하여금, 이들 다른 입력 신호들을 우회하게 하고, 출력 신호들(WRCS)(370-372)에 대한 어서트된 값들을 생성하게 한다. 이러한 출력 신호들(WRCS)(370-372)은 외부 메모리 어레이에 의해 기록 열 선택 라인들로서 사용된다.
이제 도 4를 참조하면, 메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 방법(400)의 일반화된 도면이 도시되어 있다. 액세스 회로부는 다수의 행들 및 다수의 열들로 배열된 메모리 비트 셀들의 어레이의 리셋을 시작한다(블록(402)). 액세스 회로부는, 제1 클록 사이클에서, 다수의 행들의 제1 부분의 각각의 행의 기록 워드 라인을 어서트한다(블록(404)). 다양한 구현예들에서, 액세스 회로부는 (도 2의) 방법(200)의 블록들(206 및 208)에 관해 앞에서 설명된 단계들을 이미 수행하였다. 예를 들어, 액세스 회로부는 메모리 어레이의 특정 열의 비트 셀들의 p형 디바이스들에 의해 수신되는 전압 레벨을 이미 감소시켰다. 예를 들어, 액세스 회로부는 이 전압 레벨을 트랜지스터 임계 전압 레벨보다 작게 감소시켰다. 부가적으로, 액세스 회로부는 이미 기록 비트 라인들에 대해 리셋 데이터를 생성했다.
액세스 회로부는, 제1 클록 사이클 이후의 제2 클록 사이클에서, 다수의 행들의 제2 부분의 각각의 행의 기록 워드 라인을 어서트한다(블록(406)). 따라서 액세스 회로부는 넓은 버스의 동시 스위칭으로 인한 전압 강하를 감소시키기 위해 기록 워드 라인들을 단계적으로 어서트한다. 전압 강하는 표현식 L di/dt에 비례하며, 여기서 L은 기생 인덕턴스이고 di/dt는 전류 소비의 시간 변화율이다. 구현예에서, 액세스 회로부는 메모리 어레이를 2개의 부분들로 나누고, 제1 클록 사이클에서 총 워드 라인 수의 절반을 어서트하고, 제2 클록 사이클에서 총 워드 라인 수의 나머지 절반을 어서트한다. 이러한 구현예에서, 액세스 회로부는 2개의 클록 사이클들을 사용하여 리셋 동작 동안 메모리 어레이의 워드 라인들 각각을 어서트한다. 액세스 회로부는 리셋 데이터를 열의 각각의 메모리 비트 셀에 기록한다(블록(408)). 예를 들어, 액세스 회로부는 (도 2의) 방법(200)의 블록들(210-214)에 관해 앞에서 설명된 단계들을 수행한다.
다른 구현예에서, 액세스 회로부는 제1 클록 사이클에서 총 워드 라인 수의 1/4을 어서트하고, 제2 클록 사이클에서 총 워드 라인 수의 또 다른 1/4을 어서트한다. 이러한 구현예에서, 액세스 회로부는 4개의 클록 사이클들을 사용하여 리셋 동작 동안 메모리 어레이의 워드 라인들 각각을 어서트한다. 그러나 리셋 동작을 수행하기 위한 이전 메커니즘을 사용하여 액세스 회로부는 클록 사이클당 단일 행을 업데이트할 것이다. 예를 들어, 이전 메커니즘은 비트 셀들의 p형 디바이스들에 의해 사용된 전원 공급 장치 전압을 감소시키지 않았다. 따라서 p형 디바이스들은 리셋 동안의 기록 동작 동안 기록 드라이버와 경합한다. 많은 수의 행들을 동시에 업데이트하면 액세스 회로부의 기록 드라이버들의 크기가 크게 증가한다. 따라서 전력 소비가 증가하고 온-다이 영역이 증가함에 따라 비용이 발생한다. 따라서 이전 메커니즘은 클록 사이클당 하나의 행을 업데이트했다. 1,024개의 엔트리들이 있는 메모리 어레이의 경우, 리셋 동작은 1,024개의 클록 사이클들을 필요로 한다. 그러나, 적어도 (도 200 및 400의) 방법들(200 및 400)에 설명된 단계들을 사용하여, 리셋 동작은 단지 2, 4 또는 8개의 클록 사이클들만을 필요로 한다. 기록 드라이버와 같은 컴포넌트들의 대기 시간 및 온-다이 영역 각각이 감소한다.
이제 도 5를 참조하면, 메모리 어레이의 열 내의 다수의 메모리 비트 셀들에 저장된 데이터를 효율적으로 리셋하기 위한 방법(500)의 일반화된 도면이 도시되어 있다. 액세스 회로부는 다수의 행들 및 다수의 열들로 배열된 메모리 비트 셀들의 어레이의 리셋을 시작한다(블록(502)). 액세스 회로부는 2개 이상의 열 선택 라인들을 어서트한다(블록(504)). 앞에서 설명된 바와 같이, 일부 설계들에서는 1,024개의 행들을 사용하는 대신, 메모리 어레이는 4개의 열들이 사용되도록 데이터가 수평 방식으로 배열된 256개의 행들을 대신 사용한다. 따라서 4개의 열 선택 라인들이 사용된다. 이러한 배열은 비트 라인 상의 용량성 부하를 감소시킨다. 또한, 메모리 어레이의 다수의 열들은 메모리 어레이의 단일 감지 증폭기 및 단일 기록 드라이버를 공유할 수 있다. 이러한 설계에서, 전형적으로 기록 동작 동안 단일 열 선택 라인이 어서트된다. 그러나, 여기서, 2개 이상의 선택 라인들이 리셋 동작 동안 어서트된다. 일부 구현예들에서, 다수의 열 선택 라인들 각각이 어서트된다.
액세스 회로부는 다수의 열들 중 2개 이상의 열들의 기록 비트 라인의 사전-충전을 디스에이블링한다(블록(506)). 또한, 액세스 회로부는 2개 이상의 열들의 기록 비트 라인들의 상보적 값에 대응하는 2개 이상의 열들의 비트 라인의 사전-충전을 디스에이블링한다. 전형적으로, 단일 비트 라인과 단일 열의 이에 대응하는 단일 상보적 비트 라인은 단일 열의 이들 2개의 비트 라인들 상에 기록 데이터를 배치하기 위해 기록 동작 동안에 디스에이블링된 그들의 사전-충전 회로부를 갖는다. 그러나, 여기서, 2개 이상의 열들의 비트 라인들은 2개 이상의 열들의 이러한 비트 라인들 상에 기록 데이터를 배치하기 위해 리셋 동작 동안에 디스에이블링된 대응하는 사전-충전 회로부를 갖는다. 일부 구현예들에서, 2개 이상의 열들은 다수의 열들의 각각의 열을 포함한다. 액세스 회로부는 대응하는 열 선택이 어서트되는 2개 이상의 열들의 각각의 메모리 비트 셀에 리셋 데이터를 기록한다(블록(508)). 다양한 구현예들에서, 액세스 회로부는 다수의 열들 중 2개 이상의 열들에 대해, (도 2의) 방법(200)의 블록들(210-214)에 관해 앞에서 설명된 단계들을 수행한다.
이제 도 6을 참조하면, 메모리 뱅크(600)의 일반화된 블록도가 도시된다. 다양한 구현예들에서, 메모리는 다수의 메모리 뱅크들로 구성되며, 메모리 매크로 블록은 좌측 뱅크와 우측 뱅크를 모두 포함한다. 일부 구현예들에서, 뱅크(600)는 메모리 매크로 블록의 좌측 뱅크 또는 우측 뱅크 중 하나이다. 메모리 뱅크들을 설명하기 위해 "좌측"과 "우측"이 사용되지만 "상부 뱅크" 및 "하부 뱅크"와 같은 다른 표기법들이 사용될 수도 있다. 도시된 바와 같이, 메모리 뱅크(600)는 어레이들(610A-610B), 행 디코더들(620A-620B), 어레이들(610A-610B) 사이의 감지 증폭기들(630A-630B), 판독 및 기록 타이밍 제어 로직(640A-640B), 및 블록(650)의 판독 래치들 및 기록 래치들을 포함한다. 일부 구현예들에서는 동일한 클록 사이클 또는 동일한 파이프라인 스테이지에서 다수의 뱅크들이 동시에 액세스된다는 점에 유의한다. 액세스는 판독 액세스와 기록 액세스 중 하나를 포함한다. 이러한 구현예들에서, 뱅크 어드레스 디코더들은 액세스할 대응하는 뱅크들을 선택한다.
다양한 구현예들에서, 메모리 뱅크(600)의 블록들(610A-610B, 620A-620B, 630A-630B, 640A-640B 및 650) 각각은 블록들 중 다른 하나에 통신 가능하게 결합된다. 예를 들어, 라우팅이 다른 블록을 통해 발생하는 직접 연결들이 사용된다. 대안적으로, 신호들의 스테이징은 중간 블록에서 수행된다. 다양한 구현예들에서, 어레이들(610A-610B) 각각은 타일 형식으로 배열된 다수의 메모리 비트 셀들(660)을 포함한다. 다양한 구현예들에서, 비트 셀(660)은 (도 1의) 비트 셀(100)의 회로부를 포함한다. 여기서, 행들은 예시된 구현예에서 수직 방향과 같이 어레이의 워드 라인들의 라우팅에 사용되는 트랙들과 정렬된다. 열들은 예시된 구현예에서 수평 방향과 같이 어레이의 비트 라인들을 라우팅하는 데 사용되는 트랙들과 정렬된다.
블록들(620A-620B)의 행 디코더들 및 워드 라인 드라이버들은 액세스 요청에 대응하는 어드레스 정보를 수신한다. 예를 들어, 블록들(620A-620B) 각각은 액세스 요청 어드레스(670)에 의해 제공되는 정보를 수신한다. 블록들(620A-620B) 각각은 어레이들(620A-620B) 중 연관된 어레이의 다수의 행들 중 특정 행 또는 엔트리를 선택한다. 일부 구현예들에서, 블록들(620A-620B)은 어레이들(620A-620B) 중 연관된 어레이의 주어진 행 또는 엔트리를 선택하기 위해 어드레스(670)의 인덱스 부분을 사용한다. 각각의 행 또는 엔트리는 하나 이상의 메모리 라인들을 저장한다.
도시된 구현예에서, 어레이들(620A-620B)의 행들 또는 엔트리들은 수직 배향으로 배열된다. 그러나 다른 구현예들에서는 메모리 라인들의 저장을 위해 수평 배향이 사용된다. 기록 액세스 요청들의 경우 기록 래치들은 블록(650)에 위치된다. 기록 데이터는 어레이들(610A-610B)로 구동된다. 타이밍 제어 회로부(640A-640B)는 블록(650)에서 새로운 데이터로 기록 래치들을 업데이트하고 기록 워드 라인 드라이버 로직을 셋업한다. 기록 데이터는 블록들(620A-620B) 중 연관된 블록에 의해 선택된 비트 셀들의 행에 기록된다. 일부 구현예들에서, 사전-충전 회로부는 블록(650)에 포함된다.
판독 액세스 요청들의 경우, 블록(650)은 어레이들(610A-610B)로 라우팅되는 판독 비트 라인들을 사전 충전하는 데 사용된다. 블록들(640A-640B)의 타이밍 회로부는 블록들(630A-630B)의 감지 증폭기들을 사전-충전하고 셋업하는 데 사용된다. 타이밍 회로부(640A-640B)는 판독 워드 라인 드라이버 로직을 셋업한다. 행 디코더들(620A-620B) 중 하나는 감지 증폭기들에 의해 감지되는 판독 비트 라인들에 제공될 데이터를 판독하기 위해 행을 선택한다. 판독 래치들은 판독 데이터를 캡처한다.
다양한 구현예들에서, 블록들(630A-630B, 650) 중 하나의 블록의 행 디코더들 및 워드 라인 드라이버들(620A-620B) 및 열 선택 제어 회로부는 (도 3의) 액세스 회로부(300)의 기능을 이용하고, (도 1의) 비트 셀(100) 및 (도 3의) 액세스 회로부(300)에 관해 앞에서 설명된 단계들을 수행한다. 다시 말해, 어레이들(610A-610B)을 둘러싸는 것으로 도시된 액세스 회로부는 리셋 동작 동안에 어서트되는 붕괴 제어 신호를 이용한다. 그러므로, 어레이들(610A-610B)을 둘러싸는 것으로 도시된 액세스 회로부는, 트랜지스터 임계 전압보다 낮은 전원 공급 장치 전압 레벨을 생성하고, 이를 특정 열의 각각의 비트 셀의 전력 연결부로 전송할 수 있다. 부가적으로, 어레이들(610A-610B)을 둘러싸는 것으로 도시된 액세스 회로부는 리셋 동작 동안에 워드 라인들 각각을 어서트할 수 있다. 또한, 메모리 뱅크(600)의 이러한 액세스 회로부는 다수의 클록 사이클들에 걸쳐 그룹 단위로 다수의 워드 라인들을 어서트할 수 있다. 따라서, 메모리 뱅크(600)의 이러한 액세스 회로부는, 비트 셀들의 p형 디바이스들이 기록 드라이버와 경합하지 않고 리셋 동작을 완료한다. 전력 소비가 감소하고 워드 드라이버들의 온-다이 영역도 감소한다.
이제 도 7을 참조하면, 메모리 어레이에 저장된 데이터를 효율적으로 리셋하기 위한 방법(700)의 일반화된 도면이 도시되어 있다. 액세스 회로부는 다수의 행들 및 다수의 열들로 배열된 메모리 비트 셀들의 어레이의 리셋을 수행한다(블록(702)). 액세스 회로부가 요청된 리셋의 기록 동작이 아직 완료되지 않았다고 결정하면(조건부 블록(704)의 "아니오" 분기), 방법(700)의 제어 흐름은 리셋 동작이 계속되는 블록(702)으로 복귀한다. 그러나, 액세스 회로부가 요청된 리셋의 기록 동작이 완료되었다고 결정하면(조건부 블록(704)의 "예" 분기), 액세스 회로부는 제1 클록 사이클에서, 다수의 행들의 제1 부분의 각각의 행의 기록 워드 라인을 무효화한다(블록(706)).
액세스 회로부는, 제1 클록 사이클 이후의 제2 클록 사이클에서, 다수의 행들의 제2 부분의 각각의 행의 기록 워드 라인을 무효화한다(블록(708)). 액세스 회로부는 다수의 열들 중 2개 이상의 열들의 열 선택 라인을 무효화한다(블록(710)). 액세스 회로부는 다수의 열들 중 2개 이상의 열들의 기록 비트 라인의 사전-충전을 인에이블링한다(블록(712)).
도 8을 참조하면, 컴퓨팅 시스템(800)의 일 구현예가 도시된다. 컴퓨팅 시스템(800)은 프로세서(810) 및 메모리(830)를 포함한다. 메모리 제어기, 버스 또는 통신 패브릭, 하나 이상의 위상 고정 루프(PLL)들 및 다른 클록 생성 회로부, 전력 관리 유닛 등과 같은 인터페이스들은 예시의 편의를 위해 도시되지 않는다. 다른 구현예들에서, 컴퓨팅 시스템(800)이 프로세서(810)와 동일한 유형 또는 상이한 유형의 하나 이상의 다른 프로세서들, 하나 이상의 주변 디바이스들, 네트워크 인터페이스, 하나 이상의 다른 메모리 디바이스들 등을 포함한다는 것이 이해된다. 일부 구현예들에서, 컴퓨팅 시스템(800)의 기능은 시스템 온 칩(SoC)에 통합된다. 다른 구현예들에서, 컴퓨팅 시스템(800)의 기능은 마더보드에 삽입된 주변 카드 상에 통합된다. 컴퓨팅 시스템(800)은, 서버 컴퓨터, 데스크톱 컴퓨터, 태블릿 컴퓨터, 랩톱, 스마트폰, 스마트워치, 게이밍 콘솔, 개인 보조 디바이스 등과 같은 다양한 컴퓨팅 디바이스들 중 임의의 디바이스에서 사용된다.
프로세서(810)는 회로부와 같은 하드웨어를 포함한다. 예를 들어, 프로세서(810)는, 고속 리셋 어레이(822)를 활용하는 적어도 하나의 집적 회로(820)를 포함한다. 집적 회로(820)는 다양한 유형의 데이터의 데이터 저장을 위해 고속 리셋 어레이(822)를 사용한다. 다양한 구현예들에서, 고속 리셋 어레이(822)는, 메모리 비트 셀들이 다수의 행들 및 열들로 배열되는 것을 이용한다. 프로세서(810) 및 집적 회로(820) 중 하나 이상은 캐시 메모리 서브시스템의 다수의 레벨들 중 특정 레벨에서 고속 리셋 어레이를 캐시로서 사용한다. 일부 구현예들에서, 고속 리셋 어레이(822)는 (도 1의) 비트 셀(100), (도 3의) 액세스 회로부(300), 및 (도 6의) 메모리 뱅크(600)에 대해 앞에서 설명된 회로부 중 하나 이상을 사용한다.
다양한 구현예들에서, 프로세서(810)는 하나 이상의 프로세싱 유닛들을 포함한다. 일부 구현예들에서, 프로세싱 유닛들 각각은 범용 데이터 프로세싱이 가능한 하나 이상의 프로세서 코어들, 및 연관된 캐시 메모리 서브시스템을 포함한다. 이러한 구현예에서, 프로세서(810)는 중앙 프로세싱 유닛(CPU)이다. 다른 구현예에서, 프로세싱 코어들은, 각각 다수의 병렬 실행 레인들 및 연관된 데이터 저장 버퍼를 갖는 고도(highly) 병렬 데이터 마이크로아키텍처를 갖춘 컴퓨팅 유닛들이다. 이러한 구현예에서, 프로세서(810)는 그래픽 프로세싱 유닛(GPU), 디지털 신호 프로세서(DSP) 등이다.
일부 구현예들에서, 메모리(830)는 하드 디스크 드라이브, 솔리드-스테이트 디스크, 다른 유형들의 플래시 메모리, 휴대용 솔리드-스테이트 드라이브, 테이프 드라이브 등 중 하나 이상을 포함한다. 메모리(830)는 운영 체제(OS)(832), 코드(834)로 표현되는 하나 이상의 애플리케이션들, 및 적어도 소스 데이터(836)를 저장한다. 메모리(830)는 또한, 코드(834)의 특정 애플리케이션을 실행할 때 프로세서(810)에 의해 생성된 중간 결과 데이터 및 최종 결과 데이터를 저장할 수 있다. 단일 운영 체제(832) 및 코드(834)의 단일 인스턴스 및 소스 데이터(836)가 도시되지만, 다른 구현예들에서, 다른 개수의 이러한 소프트웨어 컴포넌트들이 메모리(830)에 저장된다. 운영 체제(832)는, 프로세서(810)의 부팅을 개시하고, 태스크들을 하드웨어 회로부에 할당하고, 컴퓨팅 시스템(800)의 자원들을 관리하고, 하나 이상의 가상 환경들을 호스팅하기 위한 명령어들을 포함한다.
프로세서(810) 및 메모리(830) 각각은 컴퓨팅 시스템(800)에 포함된 임의의 다른 하드웨어 컴포넌트들뿐만 아니라 서로 통신하기 위한 인터페이스 유닛을 포함한다. 인터페이스 유닛들은 메모리 요청들 및 메모리 응답들을 서비스하는 대기열 및 특정 통신 프로토콜들에 기초하여 서로 통신하는 제어 회로부를 포함한다. 통신 프로토콜들은 공급 전압 레벨들, 동작 공급 전압 및 동작 클록 주파수를 결정하는 전력 성능 상태들, 데이터 전송률, 하나 이상의 버스트 모드들 등과 같은 다양한 파라미터들을 결정한다.
위에서 설명된 구현예들 중 하나 이상은 소프트웨어를 포함한다는 것에 유의한다. 이러한 구현예들에서, 방법들 및/또는 메커니즘들을 구현하는 프로그램 명령어들은 컴퓨터 판독 가능 매체 상에 전달 또는 저장된다. 프로그램 명령어들을 저장하도록 구성된 다양한 유형들의 매체들은 이용 가능하고, 하드 디스크들, 플로피 디스크들, CD-ROM, DVD, 플래시 메모리, 프로그램 가능 ROM들(PROM), 랜덤 액세스 메모리(RAM) 및 다양한 다른 형태들의 휘발성 또는 비휘발성 저장장치를 포함한다. 일반적으로 말하면, 컴퓨터 액세스 가능한 저장 매체는 컴퓨터에 명령어들 및/또는 데이터를 제공하기 위해 사용 중에 컴퓨터에 의해 액세스 가능한 임의의 저장 매체들을 포함한다. 예를 들어, 컴퓨터 액세스 가능한 저장 매체는 자기 또는 광학 매체들과 같은 저장 매체들, 예를 들어 디스크(고정식 또는 탈착식), 테이프, CD-ROM 또는 DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 또는 블루레이를 포함한다. 저장 매체들은 RAM(예를 들어, 동기식 동적 RAM(SDRAM), 더블 데이터 레이트(DDR, DDR2, DDR3 등) SDRAM, 저전력 DDR(LPDDR2 등) SDRAM, 램버스 DRAM(RDRAM), 정적 RAM(SRAM) 등), ROM, 플래시 메모리, 범용 직렬 버스(USB) 인터페이스 등과 같은 주변 인터페이스를 통해 액세스 가능한 비휘발성 메모리(예를 들어, 플래시 메모리)와 같은 휘발성 또는 비휘발성 메모리 매체들을 더 포함한다. 저장 매체들은 마이크로 전기 기계 시스템들(MEMS)뿐만 아니라, 네트워크 및/또는 무선 링크와 같은 통신 매체를 통해 액세스 가능한 저장 매체들을 포함한다.
부가적으로, 다양한 구현예들에서, 프로그램 명령어들은 C와 같은 하이 레벨 프로그래밍 언어, 또는 Verilog, VHDL과 같은 설계 언어(HDL), 또는 GDS II 스트림 포맷(GDSII)과 같은 데이터베이스 포맷에서의 하드웨어 기능의 동작 레벨(behavioral-level) 설명(description) 또는 레지스터 전송 레벨(RTL: register-transfer level) 설명들을 포함한다. 일부 경우들에서, 설명은 합성 라이브러리로부터의 게이트들의 목록을 포함하는 넷리스트를 생성하는 설명을 합성하는 합성 도구로 판독된다. 넷리스트는 또한 시스템을 포함한 하드웨어의 기능을 나타내는 게이트들의 세트를 포함한다. 이어서, 넷리스트는 마스크들에 적용될 기하학적 형상들을 설명하는 데이터 세트를 생성하기 위해 배치되고 라우팅된다. 이어서 마스크들은 시스템에 대응하는 반도체 회로 또는 회로들을 생성하기 위해 다양한 반도체 제조 단계들에서 사용된다. 대안적으로, 컴퓨터 액세스 가능한 저장 매체의 명령어들은 원하는 대로 넷리스트(합성 라이브러리 유무에 관계없이) 또는 데이터 세트이다. 부가적으로, 명령어들은 Cadence®, EVE® 및 Mentor Graphics®와 같은 이러한 판매자들로부터의 하드웨어 기반 유형 에뮬레이터에 의한 에뮬레이션 목적에 활용된다.
상기 구현예들이 상당히 상세하게 설명되었지만, 일단 상기 개시내용을 충분히 이해하면 당업자에게는 다양한 변형들 및 수정들이 명백해질 것이다. 다음 청구범위들은 그러한 모든 변형들 및 수정들을 포함하는 것으로 해석되어야 한다.

Claims (20)

  1. 집적 회로로서,
    복수의 행(row)들과 복수의 열(column)들로 배열된, 데이터를 저장하기 위한 메모리 비트 셀(memory bit cell)들의 어레이(array); 및
    액세스 회로부를 포함하고, 상기 액세스 회로부는,
    상기 복수의 열들 중 하나 이상의 열들의 메모리 비트 셀들에 의해 사
    용되는 전원 공급 장치 연결부 상에서 상기 어레이의 전원 공급 장치 기준
    전압 레벨을 생성하고; 그리고
    리셋 요청을 수신하는 것에 응답하여:
    상기 전원 공급 장치 연결부 상에서, 상기 메모리 비트 셀에 사
    용되는 트랜지스터들의 임계 전압보다 작은 주어진 전압 레벨을 생성
    하고; 그리고
    상기 복수의 행들의 각각의 행의 기록 워드 라인을 어서
    트(assert)하도록 구성되는, 집적 회로.
  2. 제1항에 있어서, 상기 주어진 전압 레벨은 접지 기준 전압 레벨인, 집적 회로.
  3. 제1항에 있어서, 상기 복수의 행들의 각각의 행의 기록 워드 라인을 어서트하기 위해, 상기 액세스 회로부는 추가로,
    제1 클록 사이클에서, 상기 복수의 행들의 제1 부분의 각각의 행의 워드 라인을 어서트하고; 그리고
    상기 제1 클록 사이클 이후의 제2 클록 사이클에서, 상기 복수의 행들의 제2 부분의 각각의 행의 워드 라인을 어서트하도록 구성되는, 집적 회로.
  4. 제1항에 있어서, 상기 액세스 회로부는 추가로, 상기 복수의 열들 중 2개 이상의 열들의 열 선택 라인을 어서트하도록 구성되는, 집적 회로.
  5. 제1항에 있어서, 기록 비트 라인이 리셋 데이터를 저장한다는 결정에 응답하여, 상기 액세스 회로부는 추가로,
    상기 복수의 열들 중 하나 이상의 열들의 메모리 비트 셀들에 의해 사용되는 상기 전원 공급 장치 연결부 상에서 상기 어레이의 전원 공급 장치 기준 전압 레벨을 생성하도록 구성되는, 집적 회로.
  6. 제5항에 있어서, 기록 동작이 완료되었다는 결정에 응답하여, 상기 액세스 회로부는 추가로, 상기 복수의 행들의 각각의 행의 기록 워드 라인을 무효화(negate)하도록 구성되는, 집적 회로.
  7. 제6항에 있어서, 상기 복수의 행들의 각각의 행의 기록 워드 라인을 무효화하기 위해, 상기 액세스 회로부는 추가로,
    제3 클록 사이클에서, 상기 복수의 행들의 제1 부분의 각각의 행의 워드 라인을 무효화하고; 그리고
    상기 제3 클록 사이클 이후의 제4 클록 사이클에서, 상기 복수의 행들의 제2 부분의 각각의 행의 워드 라인을 무효화하도록 구성되는, 집적 회로.
  8. 방법으로서,
    복수의 행들과 복수의 열들로 배열된 메모리 비트 셀들의 어레이에 데이터를 저장하는 단계;
    상기 어레이의 액세스 회로부에 의해, 상기 복수의 열들 중 하나 이상의 열들의 메모리 비트 셀들에 의해 사용되는 전원 공급 장치 연결부 상에서 상기 어레이의 전원 공급 장치 기준 전압 레벨을 생성하는 단계;
    리셋 요청을 수신하는 것에 응답하여:
    상기 액세스 회로부에 의해 상기 전원 공급 장치 연결부 상에서, 상기
    메모리 비트 셀에 사용되는 트랜지스터들의 임계 전압보다 작은 주어진 전압
    레벨을 생성하는 단계; 및
    상기 액세스 회로부에 의해, 상기 복수의 행들의 각각의 행의 기록 워
    드 라인을 어서트하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 주어진 전압 레벨은 접지 기준 전압 레벨인, 방법.
  10. 제8항에 있어서, 상기 복수의 행들의 각각의 행의 기록 워드 라인을 어서트하기 위해, 상기 방법은,
    제1 클록 사이클에서 상기 액세스 회로부에 의해, 상기 복수의 행들의 제1 부분의 각각의 행의 워드 라인을 어서트하는 단계; 및
    상기 제1 클록 사이클 이후의 제2 클록 사이클에서 상기 액세스 회로부에 의해, 상기 복수의 행들의 제2 부분의 각각의 행의 워드 라인을 어서트하는 단계를 더 포함하는, 방법.
  11. 제8항에 있어서, 상기 액세스 회로부에 의해, 상기 복수의 열들 중 2개 이상의 열들의 열 선택 라인을 어서트하는 단계를 더 포함하는, 방법.
  12. 제8항에 있어서, 기록 비트 라인이 리셋 데이터를 저장한다고 결정하는 것에 응답하여, 상기 방법은,
    상기 액세스 회로부에 의해, 상기 복수의 열들 중 하나 이상의 열들의 메모리 비트 셀들에 의해 사용되는 상기 전원 공급 장치 연결부 상에서 상기 어레이의 전원 공급 장치 기준 전압 레벨을 생성하는 단계를 더 포함하는, 방법.
  13. 제12항에 있어서, 기록 동작이 완료되었다는 결정에 응답하여, 상기 방법은, 상기 액세스 회로부에 의해, 상기 복수의 행들의 각각의 행의 기록 워드 라인을 무효화하는 단계를 더 포함하는, 방법.
  14. 제13항에 있어서, 상기 복수의 행들의 각각의 행의 기록 워드 행을 무효화하기 위해, 상기 방법은,
    제3 클록 사이클에서 상기 액세스 회로부에 의해, 상기 복수의 행들의 제 1 부분의 각각의 행의 워드 라인을 무효화하는 단계; 및
    상기 제3 클록 사이클 이후의 제4 클록 사이클에서 상기 액세스 회로부에 의해, 상기 복수의 행들의 제2 부분의 각각의 행의 워드 라인을 무효화하는 단계를 더 포함하는, 방법.
  15. 컴퓨팅 시스템으로서,
    하나 이상의 태스크들의 명령어들 및 상기 하나 이상의 태스크들에 의해 프로세싱될 소스 데이터를 저장하도록 구성된 메모리; 및
    상기 소스 데이터를 사용하여 상기 명령어들을 실행하도록 구성된 집적 회로를 포함하며, 상기 집적 회로는:
    액세스 회로부; 및
    복수의 행들과 복수의 열들로 배열된, 데이터를 저장하기 위한 메모리
    비트 셀들의 어레이를 포함하고;
    상기 액세스 회로부는,
    상기 복수의 열들 중 하나 이상의 열들의 메모리 비트 셀들에
    의해 사용되는 전원 공급 장치 연결부 상에서 상기 어레이의 전원 공
    급 장치 기준 전압 레벨을 생성하고;
    리셋 요청을 수신하는 것에 응답하여:
    상기 전원 공급 장치 연결부 상에서, 상기 메모리 비트
    셀에 사용되는 트랜지스터들의 임계 전압보다 작은 주어진 전압
    레벨을 생성하고; 그리고
    상기 복수의 행들의 각각의 행의 기록 워드 라인을 어서
    트하도록 구성되는, 컴퓨팅 시스템.
  16. 제15항에 있어서, 상기 주어진 전압 레벨은 접지 기준 전압 레벨인, 컴퓨팅 시스템.
  17. 제15항에 있어서, 상기 복수의 행들의 각각의 행의 기록 워드 라인을 어서트하기 위해, 상기 액세스 회로부는 추가로,
    제1 클록 사이클에서, 상기 복수의 행들의 제1 부분의 각각의 행의 워드 라인을 어서트하고; 그리고
    상기 제1 클록 사이클 이후의 제2 클록 사이클에서, 상기 복수의 행들의 제2 부분의 각각의 행의 워드 라인을 어서트하도록 구성되는, 컴퓨팅 시스템.
  18. 제15항에 있어서, 상기 액세스 회로부는 추가로, 상기 복수의 열들 중 2개 이상의 열들의 열 선택 라인을 어서트하도록 구성되는, 컴퓨팅 시스템.
  19. 제15항에 있어서, 기록 비트 라인이 리셋 데이터를 저장한다는 결정에 응답하여, 상기 액세스 회로부는 추가로,
    상기 복수의 열들 중 하나 이상의 열들의 메모리 비트 셀들에 의해 사용되는 상기 전원 공급 장치 연결부 상에서 상기 어레이의 전원 공급 장치 기준 전압 레벨을 생성하도록 구성되는, 컴퓨팅 시스템.
  20. 제19항에 있어서, 기록 동작이 완료되었다는 결정에 응답하여, 상기 액세스 회로부는 추가로, 상기 복수의 행들의 각각의 행의 기록 워드 라인을 무효화하도록 구성되는, 컴퓨팅 시스템.
KR1020247025232A 2021-12-29 2022-12-20 신속한 태그 무효화 회로 KR20240125669A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/564,680 US11929114B2 (en) 2021-12-29 2021-12-29 Rapid tag invalidation circuit
US17/564,680 2021-12-29
PCT/US2022/053520 WO2023129432A1 (en) 2021-12-29 2022-12-20 Rapid tag invalidation circuit

Publications (1)

Publication Number Publication Date
KR20240125669A true KR20240125669A (ko) 2024-08-19

Family

ID=85198952

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020247025232A KR20240125669A (ko) 2021-12-29 2022-12-20 신속한 태그 무효화 회로

Country Status (4)

Country Link
US (1) US11929114B2 (ko)
KR (1) KR20240125669A (ko)
CN (1) CN118475980A (ko)
WO (1) WO2023129432A1 (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060031910A1 (en) 2004-07-30 2006-02-09 Pulitzer J H Integrated voice-over-internet-protocol multiple terminal adapter and A/V telecommunication device
JP4999287B2 (ja) * 2005-06-13 2012-08-15 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
US7358764B1 (en) 2006-06-09 2008-04-15 Altera Corporation Preset and reset circuitry for programmable logic device memory elements
US8923069B2 (en) * 2012-06-01 2014-12-30 Lsi Corporation Memory having self-timed edge-detection write tracking
US9190141B2 (en) 2013-07-30 2015-11-17 Qualcomm Incorporated Circuits for voltage or current biasing static random access memory (SRAM) bitcells during SRAM reset operations, and related systems and methods
US10037290B1 (en) * 2016-06-02 2018-07-31 Marvell International Ltd. Dual-port memories and input/output circuits for preventing failures corresponding to concurrent accesses of dual-port memory cells
US11049576B1 (en) * 2019-12-20 2021-06-29 Micron Technology, Inc. Power-on-reset for memory

Also Published As

Publication number Publication date
US20230206995A1 (en) 2023-06-29
US11929114B2 (en) 2024-03-12
WO2023129432A1 (en) 2023-07-06
CN118475980A (zh) 2024-08-09

Similar Documents

Publication Publication Date Title
US11227651B2 (en) Static random access memory read path with latch
US7272061B2 (en) Dynamic pre-charge level control in semiconductor devices
US8014215B2 (en) Cache array power savings through a design structure for valid bit detection
US8493774B2 (en) Performing logic functions on more than one memory cell within an array of memory cells
KR20200013461A (ko) 메모리 장치의 내부 프로세싱 동작 방법
KR101204645B1 (ko) 프리차지 관리의 미세한 세분화를 통한 메모리 처리량 증가
US8659963B2 (en) Enhanced power savings for memory arrays
US9361956B2 (en) Performing logical operations in a memory
US10331196B2 (en) Reduced setup time clock gating circuit
US10720193B2 (en) Technique to lower switching power of bit-lines by adiabatic charging of SRAM memories
US10043572B1 (en) VSS bitcell sleep scheme involving modified bitcell for terminating sleep regions
TWI724036B (zh) 具有記憶體管理機制之電子系統及其操作方法
US20230178118A1 (en) Memory circuit architecture
US11929114B2 (en) Rapid tag invalidation circuit
US20240355380A1 (en) Rapid tag invalidation circuit
US20230112432A1 (en) Dynamic setup and hold times adjustment for memories
US10008259B1 (en) Limiting bitline precharge drive fight current using multiple power domains
US10535400B2 (en) Level shifting dynamic write driver
US20240176514A1 (en) Sram column sleep circuits for leakage savings with rapid wake
Choi S 2 RAM: Optimization of SRAM with Memory Access Patterns
US10366734B2 (en) Programmable write word line boost for low voltage memory operation
US12033721B2 (en) Split read port latch array bit cell
EP4416729A1 (en) Dynamic setup and hold times adjustment for memories
JP2007257781A (ja) 制御信号生成装置および半導体記憶装置
Ong Low-power RF design: Selective power-gated domino multiplexer