KR100660874B1 - 듀얼 포트를 갖는 디램에서의 리프레시 제어 방법 - Google Patents

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Abstract

듀얼 포트 디램의 리프레시 방법 및 이를 이용한 메모리 시스템이 개시된다. 어레이로 배열되는 복수의 동적 랜덤 억세스 메모리 셀을 구비한 복수개의 메모리 뱅크를 포함하고, 상기 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 메모리 시스템은, 복수개의 메모리 뱅크 중 제1 및 제2 프로세서가 공유하는 메모리 영역의 오토 리프레시는, 제1 포트를 통한 제1 리프레시 명령 및 제2 포트를 통한 제2 리프레시 명령 중 먼저 입력된 리프레시 명령을 수행하고 나중에 입력된 리프레시 명령은 캔슬된다.
듀얼 포트 디램

Description

듀얼 포트를 갖는 디램에서의 리프레시 제어 방법{Refresh control method of DRAM having dual ports}
도 1은 2개의 프로세서에 의해 억세스 가능한 듀얼 포트 DRAM을 도시한 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 듀얼 포트 메모리 시스템을 나타낸다.
도 3은 본 발명의 제2 실시예에 따른 듀얼 포트 메모리 시스템을 나타낸다.
도 4는 본 발명의 제3 실시예에 따른 듀얼 포트 메모리 시스템을 나타낸다.
도 5는 본 발명의 제4 실시예에 따른 듀얼 포트 메모리 시스템을 나타낸다.
도 6은 도 5를 참조하여 설명한 본 발명의 제4 실시예에 따른 리프레시 제어 방법을 나타낸 흐름도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 듀얼 포트를 갖는 디램(DRAM)에서의 리프레시 방법에 관한 것이다.
높은 집적도 및 비교적 빠른 속도 때문에 다이내믹 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM) 장치가 널리 사용된다. 하나의 DRAM 셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 그러므로, DRAM 셀은 스태틱 랜덤 억세스 메모리(Static Random Access Memory; SRAM)와 같은 다른 메모리 장치들의 셀들보다 작은 면적을 차지한다. 그에 따라, 많은 수의 DRAM 셀들이 DRAM 장치에 집적될 수 있다.
DRAM 셀에 저장된 전하들은 소정 시간 후에 누설 전류에 의해서 감소된다. 따라서, DRAM 셀들은 주기적으로 리프레시되어야 한다.
DRAM 셀을 리프레시하는 방법에는 오토 리프레시 방법과 셀프 리프레시 방법이 있다. 오토 리프레시 방법은, DRAM의 정상 동작 구간 중에서 할당된 소정의 타이밍 구간에서 리프레시 동작이 자동적으로 수행되는 방법이다. 셀프-리프레시 동작은 DRAM이 대기 모드(stand-by mode)에 있을 때 리프레시가 수행되는 방법이다.
듀얼 포트 램(dual port RAM)은 두 개의 입출력 포트를 구비하고 있는 메모리의 한 종류이다. 두 개의 입출력 포트들 중에서, 하나의 포트에는 예를 들어 자신의 보드내의 프로세서가 억세스 가능하고, 다른 하나의 포트에는 예를 들어 버스를 통하여 타 보드에서의 억세스가 가능하도록 하는 구조를 가지고 있다. 듀얼 포트 램은 2개의 입출력 포트를 이용하여 서로 다른 프로세서들과 데이터를 송수신할 수 있다.
그런데, 듀얼 포트 램은 메모리 셀로서 SRAM 셀을 사용하는 경우와, DRAM 셀을 사용하는 경우가 있다. 메모리 셀로서 SRAM 셀을 사용하는 경우는, 1 비트의 정보를 저장하기 위한 단위 메모리 셀은 래치(latch) 구조를 이루는 4개의 트랜지스터와, 전송 게이트로 작용하는 2개의 트랜지스터로 구현된다. 즉, 통상적인 SRAM은 래치 구조의 단위 메모리 셀에 데이터를 저장하고 있으므로, 데이터를 보존하기 위한 리프레시 동작이 요구되지 않는다. 하지만, SRAM 의 단위 메모리 셀은 6 개의 트랜지스터로 구현되어 있으므로, 1개의 트랜지스터와 1개의 커패시터로 구현되는 DRAM의 단위 메모리 셀에 비하여, 차지하는 면적이 크다.
한편, 메모리 셀로서 DRAM 셀을 이용하는 듀얼 포트 램은, 상술한 바와 같이, 메모리 셀을 주기적으로 리프레시 할 필요가 있다.
도 1은 2개의 프로세서에 의해 억세스 가능한 일반적인 듀얼 포트 DRAM을 도시한 블록도이다.
도 1을 참조하면, 듀얼 포트 DRAM(10)은 4개의 메모리 뱅크로 구성된다. 제1 프로세서(12)가 메모리 뱅크 A, B, 및 C를 억세스하고, 제2 프로세서(14)가 메모리 뱅크 C 및 D를 억세스 한다.
이 경우, 메모리 뱅크 C는 제1 프로세서(12) 및 제2 프로세서(14)에 의해 공유되며, 메모리 뱅크 C의 메모리 셀은 제1 프로세서(12)와 제2 프로세서(14)에 의해 독립적으로 리프레시 제어된다.
한편, 오토 리프레시 명령은 칩셋(chipset) 입장에서 우선권이 가장 높게 설정되어 모든 명령어에 우선되어 DRAM 에 인가된다. 하지만, 예를 들어, 제1 프로세서(12)에 의해 리프레시가 진행되는 도중에 제2 프로세서(14)로부터 리프레시 명령이 인가되면, 제2 프로세서(14)로부터의 리프레시 명령은 제1 프로세서(12)에 의한 리프레시가 완료된 후까지 지연된 후 시행된다. 이 경우, 제2 프로세서(14)가 리프레시 후의 다른 동작 명령을 인가할 때, 제2 프로세서(14)에 의한 리프레시가 완료되지 않은 상태라면, 상기 다른 동작 명령은 수행되지 못하는 문제가 발생될 수 있다.
또한, 제1 프로세서(12)에 의한 리프레시가 완료된 후 제2 프로세서(14)에 의한 리프레시가 수행되는 경우, 오토 리프레시 수행을 반복 처리하게 되어 전력 소모가 증가되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 2 개의 프로세서에 의해 공유되는 메모리 뱅크의 리프레시 제어 시 2개의 프로세서에 의한 명령의 충돌 없이 리프레시가 수행될 수 있는 리프레시 제어 방법 및 이를 이용한 듀얼 포트 메모리 시스템을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 듀얼 포트 디램에서 서로 다른 프로세서에 의한 리프레시 제어 명령으로 인한 오동작을 막고 전력 소모를 줄일 수 있는 리프레시 제어 방법 및 이를 이용한 듀얼 포트 메모리 시스템을 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 일 실시예에 의하면, 어레이로 배열되는 복수의 동적 랜덤 억세스 메모리 셀을 구비한 복수개의 메모리 뱅크를 포함하고, 상기 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 메모리 시스템이, 상기 복수개의 메모리 뱅크 중 상기 제1 및 제2 프로세서가 공유하는 메모리 영역의 오토 리프레시는, 상기 제1 포트를 통한 제1 리프레시 명령만을 수행하고 상기 제2 포트를 통한 제2 리프레시 명령은 캔슬된다.
바람직하게는, 상기 메모리 시스템은, 상기 제1 포트로 입력되는 명령 신호를 디코딩하여 상기 제1 리프레시 명령을 출력하기 위한 제1 명령 디코더, 상기 제2 포트로 입력되는 명령 신호를 디코딩하여 상기 제2 리프레시 명령을 출력하기 위한 제2 명령 디코더, 및 상기 제1 프로세서 및 상기 제2 프로세서에 의해 공유되는 메모리 영역의 리프레시의 경우, 상기 제1 리프레시 명령 및 상기 제2 리프레시 명령 중 어느 한 리프레시 명령에만 응답하여 리프레시를 수행하도록 제어하는 리프레시 제어기를 더 포함한다.
본 발명의 다른 실시예에 의하면, 어레이로 배열되는 복수의 동적 랜덤 억세스 메모리 셀을 구비한 복수개의 메모리 뱅크를 포함하고, 상기 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 메모리 시스템이, 상기 복수개의 메모리 뱅크 중 상기 제1 및 제2 프로세서가 공유하는 메모리 영역에 대한 오토 리프레시 수행 명령은 상기 제1 포트로만 부여한다.
바람직하게는, 상기 메모리 시스템은, 상기 제1 포트로 입력되는 명령 신호를 디코딩하여 상기 제1 리프레시 명령을 출력하기 위한 제1 명령 디코더, 상기 제 2 포트로 입력되는 명령 신호를 디코딩하여 상기 제2 리프레시 명령을 출력하기 위한 제2 명령 디코더, 및 상기 제1 리프레시 명령 및 상기 제2 리프레시 명령에 응답하여 리프레시를 수행하도록 제어하는 리프레시 제어기를 더 포함하고, 상기 제1 프로세서 및 상기 제2 프로세서에 의해 공유되는 메모리 영역에 대한 리프레시 명령은, 상기 제1 명령 디코더 및 상기 제2 명령 디코더 중 어느 한 명령 디코더를 통해서만 입력된다.
본 발명의 또 다른 실시예에 의하면, 어레이로 배열되는 복수의 동적 랜덤 억세스 메모리 셀을 구비한 복수개의 메모리 뱅크를 포함하고, 상기 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 메모리 시스템이, EMRS 특정 비트를 통해 상기 제1 및 제2 포트 중 어느 한 포트를 설정하고, 상기 복수개의 메모리 뱅크 중 상기 제1 및 제2 프로세서가 공유하는 메모리 영역의 오토 리프레시는, 상기 제1 포트를 통해 입력되는 제1 오토 리프레시 명령과 상기 제2 포트를 통해 입력되는 제2 오토 리프레시 명령의 포트 별 칩 선택 코드와 상기 EMRS 특정 비트를 비교하고, 일치하는 포트의 오토 리프레시 명령만을 수행한다.
바람직하게는, 상기 메모리 시스템은, 상기 제1 포트로 입력되는 명령 신호를 디코딩하여 상기 제1 리프레시 명령을 출력하기 위한 제1 명령 디코더, 상기 제2 포트로 입력되는 명령 신호를 디코딩하여 상기 제2 리프레시 명령을 출력하기 위한 제2 명령 디코더, 상기 제1 포트로 입력되는 제1 칩 선택 신호와 상기 제2 포트로 입력되는 제2 칩 선택 신호를 상기 EMRS 특정 비트와 비교하여, 그 결과를 출력 하는 비교기, 및 상기 제1 프로세서 및 상기 제2 프로세서에 의해 공유되는 메모리 영역을 리프레시 하도록 지시하는 리프레시 명령이 입력되는 경우, 상기 비교기의 출력 신호에 대응하는 리프레시 명령에만 응답하여 리프레시를 수행하도록 제어하는 리프레시 제어기를 더 포함한다.
본 발명의 또 다른 실시예에 의하면, 어레이로 배열되는 복수의 동적 랜덤 억세스 메모리 셀을 구비한 복수개의 메모리 뱅크를 포함하고, 상기 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 메모리 시스템은, 상기 복수개의 메모리 뱅크 중 상기 제1 및 제2 프로세서가 공유하는 메모리 영역의 오토 리프레시는, 상기 제1 포트를 통한 제1 리프레시 명령 및 상기 제2 포트를 통한 제2 리프레시 명령 중 먼저 입력된 리프레시 명령을 수행하고 나중에 입력된 리프레시 명령은 캔슬된다.
바람직하게는, 상기 메모리 시스템은, 상기 제1 포트로 입력되는 명령 신호를 디코딩하여 상기 제1 리프레시 명령을 출력하기 위한 제1 명령 디코더, 상기 제2 포트로 입력되는 명령 신호를 디코딩하여 상기 제2 리프레시 명령을 출력하기 위한 제2 명령 디코더, 상기 제1 리프레시 명령 또는 상기 제2 리프레시 명령에 응답하여 리프레시 플래그를 발생시키기 위한 리프레시 플래그 발생부, 상기 제1 리프레시 명령에 응답하여 리프레시 되는 어드레스를 카운트하여 제1 리프레시 어드레스 카운트 값을 생성하기 위한 제1 리프레시 카운터, 상기 제2 리프레시 명령에 응답하여 리프레시 되는 어드레스를 카운트하여 제2 리프레시 어드레스 카운트 값을 생성하기 위한 제2 리프레시 카운터, 상기 제1 프로세서 및 상기 제2 프로세서에 의해 공유되는 메모리 영역을 리프레시 하도록 지시하는 리프레시 명령이 입력되는 경우, 상기 리프레시 플래그, 상기 제1 리프레시 어드레스 카운트 값 및 상기 제2 리프레시 어드레스 카운트 값에 따라 상기 입력된 리프레시 명령의 수행 또는 캔슬을 제어하는 리프레시 제어기를 더 포함한다.
상기 리프레시 제어기는, 먼저 입력된 리프레시 명령에 의해 대응하는 메모리 뱅크가 리프레시 수행 중인 경우, 상기 리프레시 수행 중 입력된 리프레시 명령은 캔슬한다.
또한, 상기 리프레시 제어기는, 상기 메모리 공유 영역에 대응하는 상기 제1 및 제2 리프레시 명령 중 어느 한 리프레시 명령이 입력될 때, 먼저 입력된 리프레시 명령에 의해 대응하는 메모리 뱅크의 리프레시가 완료되었는지를 판단하여, 이전에 입력된 리프레시 명령에 의해 리프레시가 완료된 상태이면 입력된 리프레시 명령을 캔슬하고, 리프레시가 수행되지 않은 상태이면 입력된 리프레시 명령을 수행한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 듀얼 포트 메모리 시스템을 나타낸다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 듀얼 포트 메모리 시스템(20)은, 다수의 메모리 셀들을 각각 포함하는 복수개의 메모리 뱅크들(21), 제1 입력 버퍼(22), 제1 명령 디코더(23), 리프레시 제어기(24), 제2 명령 디코더(25), 제2 입력 버퍼(26)를 구비한다.
도 2의 실시예에서는, 복수개의 메모리 뱅크들 중 뱅크 C 가 제1 프로세서(미도시) 및 제2 프로세서(미도시)에 의해 공유된다고 가정한다. 제1 입력 버퍼(22)는 제1 프로세서에서 입력되는 명령 및 데이터를 입력받고, 제1 명령 디코더(23)는 제1 입력 버퍼(22)로부터 수신된 명령 및 데이터를 디코딩 한다. 제2 입력 버퍼(26)는 제2 프로세서에서 입력되는 명령 및 데이터를 입력받고, 제2 명령 디코더(25)는 제2 입력 버퍼(26)로부터 수신된 명령 및 데이터를 디코딩 한다.
리프레시 제어기(24)는 제1 명령 디코더(23) 및 제2 명령 디코더(25)에 입력되는 리프레시 명령 중 어느 한 명령 디코더에서 입력되는 리프레시 명령만을 수행하고 다른 명령 디코더에서 입력되는 리프레시 명령은 캔슬한다. 예를 들어, 리프레시 제어기(24)는 제1 명령 디코더(23)에서 입력되는 C 뱅크에 대한 리프레시 명령에 응답하여 C 뱅크를 리프레쉬 한다. 그러나, 리프레시 제어기(24)는 제2 명령 디코더(25)에서 입력되는 C 뱅크에 대한 리프레시 명령은 캔슬한다.
한편, 리프레시 제어기(24)는 제1 프로세서가 독점 사용하는 A 뱅크 및 B 뱅크의 경우에는 제1 명령 디코더(23)에서 출력되는 리프레시 명령에 의해 리프레시를 수행하도록 제어하고, 제2 프로세서가 독점 사용하는 D 뱅크의 경우에는 제2 명령 디코더(25)에서 출력되는 리프레시 명령에 이해 리프레시를 수행하도록 제어한 다.
즉, 본 발명의 제1 실시예에서는, 듀얼 포트 DRAM 내의 리프레시 제어기(24)를 이용하여 공유된 메모리 영역의 리프레시는 미리 설정된 프로세서에 의해서만 제어되도록 설정한다. 그럼으로써, 리프레시 명령의 충돌로 인한 동작 지연, 오동작 및 전력 소모를 방지한다.
도 3은 본 발명의 제2 실시예에 따른 듀얼 포트 메모리 시스템을 나타낸다.
도 3의 실시예에서도 A 및 B 뱅크는 제1 프로세서(32)에 의해 독점 사용되고, D 뱅크는 제2 프로세서(33)에 의해 독점 사용되며, C 뱅크는 제1 및 제2 프로세서(32, 33)에 의해 공유된다고 가정한다.
즉, 본 발명의 제2 실시예에서는, 메모리의 공유 영역에 대한 리프레시 명령은 어느 한 프로세서에서만 인가하도록 메모리 스펙으로서 설정한다.
삭제
도 4는 본 발명의 제3 실시예에 따른 듀얼 포트 메모리 시스템을 나타낸다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 듀얼 포트 메모리 시스템(40)은 다수의 메모리 셀들을 각각 포함하는 복수개의 메모리 뱅크들(41), 제1 입력 버퍼(42), 제1 명령 디코더(43), 리프레시 제어기(44), 제2 명령 디코더(45), 제2 입력 버퍼(46) 및 비교기(47)를 포함한다.
복수개의 메모리 뱅크들 중 뱅크 C가 제1 프로세서 및 제2 프로세서에 의해 공유된다. 제1 입력 버퍼(42)는 제1 프로세서에서 입력되는 명령 신호를 버퍼링하고, 제1 명령 디코더(43)는 제1 입력 버퍼(42)에서 입력된 명령 신호를 디코딩 한다. 제2 입력 버퍼(46)는 제2 프로세서에서 입력되는 명령 신호를 버퍼링하고, 제2 명령 디코더(45)는 제2 입력 버퍼(46)에서 입력된 명령 신호를 디코딩 한다. 비교기(47)는 제1 입력 버퍼(42)에서 입력되는 칩 선택 신호(/CS)와 제2 입력 버퍼에서 입력되는 칩 선택 신호(/CS)를 EMRS 코드와 비교한다.
만일 EMRS 코드가 제1 입력 버퍼(42)에서 출력된 칩 선택 신호(/CS)와 일치하면, 비교기(47)는 리프레시 제어기(44)로 제1 비교 결과 신호를 출력하고, 리프레시 제어기(44)는 제1 비교 결과 신호에 응답하여 제1 명령 디코더(43)에서 입력되는 리프레시 명령에 의해서만 리프레시 명령을 수행한다. 또한, 만일 EMRS 코드가 제2 입력 버퍼(46)에서 출력된 칩 선택 신호(/CS)와 일치하면, 비교기(47)는 리프레시 제어기(44)로 제2 비교 결과 신호를 출력하고, 리프레시 제어기(44)는 제2 비교 결과 신호에 응답하여 제2 명령 디코더(45)에서 입력되는 리프레시 명령에 의해서만 리프레시 명령을 수행한다.
한편, 위의 예시적 설명은 C 뱅크에 관한 리프레시 제어 시 EMRS 코드로 설정된 프로세서의 명령만을 수행하도록 제어되는 예를 설명한다. 그리고, 리프레시 제어기(44)는 제1 프로세서가 독점 사용하는 A 뱅크 및 B 뱅크의 경우에는 제1 명령 디코더(43)에서 출력되는 리프레시 명령에 의해 리프레시를 수행하도록 제어하고, 제2 프로세서가 독점 사용하는 D 뱅크의 경우에는 제2 명령 디코더(45)에서 출력되는 리프레시 명령에 의해 리프레시를 수행하도록 제어한다.
도 5는 본 발명의 제4 실시예에 따른 듀얼 포트 메모리 시스템을 나타낸다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 듀얼 포트 메모리 시스템(50)은, 다수의 메모리 셀들을 각각 포함하는 복수개의 메모리 뱅크들(51), 제1 입력 버퍼(51), 제1 명령 디코더(52), 리프레시 플래그 발생부(53), 제2 명령 디코더(54), 제2 입력 버퍼(55), 제1 리프레시 카운터(56), 리프레시 제어기(57), 및 제2 리프레시 카운터(58)를 구비한다.
도 5의 실시예에서도 A 뱅크, B 뱅크는 제1 프로세서에 의해 독점 사용되고, C 뱅크는 제1 프로세서와 제2 프로세서에 의해 공유되어 사용되고, D 뱅크는 제2 프로세서에 의해 독점 사용된다고 가정한다.
제1 , 제2 입력 버퍼(51, 55) 및 제1, 제2 명령 디코더(52, 54)는 각각 제1 또는 제2 프로세서에서 입력되는 명령 신호를 버퍼링하고 디코딩 한다. 리프레시 플래그 생성부(53)는 제1 명령 디코더(52) 또는 제2 명령 디코더(54)에서 리프레시 명령 신호를 입력받으면, 논리 하이 레벨의 리프레시 플래그를 생성시켜 리프레시 제어기(57)로 출력한다.
제1 리프레시 카운터(56)는 제1 명령 디코더(52)에서 리프레시 명령을 받으면 리프레시 되는 어드레스를 카운트한다. 제2 리프레시 카운터(58)는 제2 명령 디코더(54)에서 리프레시 명령을 받으면 리프레시 되는 어드레스를 카운트한다.
리프레시 제어기(57)는 제1 및 제2 프로세서가 공유하는 메모리 영역(C 뱅크)의 오토 리프레시 시, 제1 명령 디코더(52)에서 출력된 제1 리프레시 명령 및 제2 명령 디코더(54)에서 출력된 제2 리프레시 명령 중 먼저 입력된 리프레시 명령을 수행하고 나중에 입력된 리프레시 명령은 캔슬한다.
예를 들어, 리프레시 제어기(57)는 먼저 입력된 리프레시 명령에 의해 C 뱅크가 리프레시 수행 중인 경우에는, 리프레시 수행 중 입력된 다른 리프레시 명령은 캔슬한다. 이 경우, 리프레시 제어기(57)는 리프레시가 수행 중인 지의 판단은 리프레시 플래그 발생부(53)에서 로직 하이의 플래그가 출력되는지를 통해 판단할 수 있다.
또한, 리프레시 제어기(57)는 제1 및 제2 명령 디코더(52, 54)에서 출력된 제1 및 제2 리프레시 명령 중 어느 한 리프레시 명령이 입력되면, 먼저 입력된 리프레시 명령에 의해 C 뱅크가 리프레시가 완료되었는지를 판단한다. 그리고, 이미 리프레시가 완료되었으면 입력된 리프레시 명령을 캔슬한다. 리프레시 제어기(57)는 제1 리프레시 카운터(56)에서 입력된 제1 리프레시 어드레스 카운터 값과 제2 리프레시 카운터(58)에서 입력된 제2 리프레시 어드레스 카운터 값을 비교하여 리프레시가 완료되었는지를 판단할 수 있다.
만일, 제1 프로세서 및 제2 프로세서에서 수행하는 리프레시 명령이 주기적(periodic) 리프레시 명령인 경우, 어느 한쪽의 프로세서에 의해 리프레시가 완료되었으면, 다른 프로세서에 의해 리프레시 명령이 인가될 때 리프레시 어드레스 카운터 값의 차이는 1 이 난다. 또한, 제1 프로세서 및 제2 프로세서에서 수행하는 리프레시 명령이 버스트(burst) 리프레시 명령인 경우, 어느 한쪽의 프로세서에 의해 리프레시가 완료되었으면, 다른 프로세서에 의해 리프레시 명령이 인가될 때 리프레시 어드레스 카운터 값의 차이는 1 보다 훨씬 큰 수의 차이가 난다. 그리고, 제1 프로세서 및 제2 프로세서 중 어느 한 프로세서는 주기적(periodic) 리프레시 명령을 인가하고 다른 한 프로세서는 버스트(burst) 리프레시 명령을 인가하는 경우에도, 어느 한쪽의 프로세서에 의해 리프레시가 완료되었으면, 다른 프로세서에 의해 리프레시 명령이 인가될 때 리프레시 어드레스 카운터 값의 차이는 1 보다 훨씬 큰 수의 차이가 난다.
따라서, 리프레시 제어기(57)는 제1 리프레시 카운터 값과 제2 리프레시 카운터 값이 동일하면 입력된 리프레시 명령을 수행하고, 제1 리프레시 카운터 값과 제2 리프레시 카운터 값이 1 이상의 차이가 나면 입력된 리프레시 명령을 캔슬한다.
도 6은 도 5를 참조하여 설명한 본 발명의 제4 실시예에 따른 리프레시 방법을 나타낸 흐름도이다.
도 6을 참조하면, 먼저 리프레시 명령이 수신되면(단계 61), 리프레시 제어기(57)는 먼저 리프레시 플래그를 확인한다(단계 62). 만일, 리프레시 플래그가 로직 하이이면, 입력된 리프레시 명령을 취소한다(단계 65). 그리고, 리프레시 플래그가 로직 로우이면 제1 리프레시 카운터 및 제2 리프레시 카운터에서 제1 리프레시 어드레스 카운터 값 및 제2 리프레시 어드레스 카운터 값을 수신하고(단계 63) 제1 리프레시 카운터 값 및 제2 리프레시 카운터 값을 비교한다(단계 64). 이 때, 제1 리프레시 카운터 값과 제2 리프레시 카운터 값이 동일하면 입력된 리프레시 명령을 수행하고(단계 66), 제1 리프레시 카운터 값과 제2 리프레시 카운터 값이 1 이상의 차이가 나면 입력된 리프레시 명령을 캔슬한다(단계 65).
본 발명의 제4 실시예에서는, 듀얼 포트 메모리 시스템의 각 프로세서는 공유된 메모리 영역에 대해 각자 독립적으로 리프레시 명령을 수행하고, 리프레시 제어기(57)에 의해 먼저 입력된 리프레시 명령만을 수행하고 나중에 입력된 리프레시 명령은 캔슬하여 리프레시 명령의 충돌로 인한 동작 지연 및 오동작을 방지한다. 그리고, 중복되는 리프레시 동작으로 인한 전력 소모도 방지할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 듀얼 포트 메모리 시스템에 따르면, 2개의 프로세서에 의한 리프레시 명령 충돌이 없게 된다. 따라서, 듀얼 포트 메모리 시스템에서 서로 다른 프로세서에 의한 리프레시 제어 명령으로 인한 오동작을 막고 전력 소모를 줄일 수 있다.

Claims (21)

  1. 어레이로 배열되는 복수의 동적 랜덤 억세스 메모리 셀을 구비한 복수개의 메모리 뱅크를 포함하고, 상기 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 메모리 시스템에 있어서,
    상기 복수개의 메모리 뱅크 중 상기 제1 및 제2 프로세서가 공유하는 메모리 영역의 오토 리프레시는, 상기 제1 포트를 통한 제1 리프레시 명령만을 수행하고 상기 제2 포트를 통한 제2 리프레시 명령은 캔슬되는 것을 특징으로 하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 시스템은,
    상기 제1 포트로 입력되는 명령 신호를 디코딩하여 상기 제1 리프레시 명령을 출력하기 위한 제1 명령 디코더;
    상기 제2 포트로 입력되는 명령 신호를 디코딩하여 상기 제2 리프레시 명령을 출력하기 위한 제2 명령 디코더; 및
    상기 제1 프로세서 및 상기 제2 프로세서에 의해 공유되는 메모리 영역의 리프레시의 경우, 상기 제1 리프레시 명령 및 상기 제2 리프레시 명령 중 어느 한 리프레시 명령에만 응답하여 리프레시를 수행하도록 제어하는 리프레시 제어기를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 리프레시 제어기는,
    상기 제1 프로세서가 독점하는 메모리 영역은 상기 제1 리프레시 명령을 통해 수행하도록 제어하고, 상기 제2 프로세서가 독점하는 메모리 영역은 상기 제2 리프레시 명령을 통해 수행하도록 제어하는 것을 특징으로 하는 메모리 시스템.
  4. 어레이로 배열되는 복수의 동적 랜덤 억세스 메모리 셀을 구비한 복수개의 메모리 뱅크를 포함하고, 상기 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 메모리 시스템에 있어서,
    상기 복수개의 메모리 뱅크 중 상기 제1 및 제2 프로세서가 공유하는 메모리 영역에 대한 오토 리프레시 수행 명령은 상기 제1 포트로만 부여하는 것을 특징으로 하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 메모리 시스템은,
    상기 제1 포트로 입력되는 명령 신호를 디코딩하여 상기 제1 리프레시 명령을 출력하기 위한 제1 명령 디코더;
    상기 제2 포트로 입력되는 명령 신호를 디코딩하여 상기 제2 리프레시 명령을 출력하기 위한 제2 명령 디코더; 및
    상기 제1 리프레시 명령 및 상기 제2 리프레시 명령에 응답하여 리프레시를 수행하도록 제어하는 리프레시 제어기를 더 포함하고,
    상기 제1 프로세서 및 상기 제2 프로세서에 의해 공유되는 메모리 영역에 대한 리프레시 명령은, 상기 제1 명령 디코더 및 상기 제2 명령 디코더 중 어느 한 명령 디코더를 통해서만 입력되는 것을 특징으로 하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 리프레시 제어기는, 상기 제1 리프레시 명령에 응답하여 상기 제1 프로세서에 의해 억세스 되는 메모리 영역의 리프레시를 제어하고, 상기 제2 리프레시 명령에 응답하여 상기 제2 프로세서에 의해 억세스 되는 메모리 영역의 리프레시를 제어하는 것을 특징으로 하는 메모리 시스템.
  7. 어레이로 배열되는 복수의 동적 랜덤 억세스 메모리 셀을 구비한 복수개의 메모리 뱅크를 포함하고, 상기 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 메모리 시스템에 있어서,
    EMRS 특정 비트를 통해 상기 제1 및 제2 포트 중 어느 한 포트를 설정하고, 상기 복수개의 메모리 뱅크 중 상기 제1 및 제2 프로세서가 공유하는 메모리 영역 의 오토 리프레시는, 상기 제1 포트를 통해 입력되는 제1 오토 리프레시 명령과 상기 제2 포트를 통해 입력되는 제2 오토 리프레시 명령의 포트 별 칩 선택 코드와 상기 EMRS 특정 비트를 비교하고, 일치하는 포트의 오토 리프레시 명령만을 수행하는 것을 특징으로 하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 메모리 시스템은,
    상기 제1 포트로 입력되는 명령 신호를 디코딩하여 상기 제1 리프레시 명령을 출력하기 위한 제1 명령 디코더;
    상기 제2 포트로 입력되는 명령 신호를 디코딩하여 상기 제2 리프레시 명령을 출력하기 위한 제2 명령 디코더;
    상기 제1 포트로 입력되는 제1 칩 선택 신호와 상기 제2 포트로 입력되는 제2 칩 선택 신호를 상기 EMRS 특정 비트와 비교하여, 그 결과를 출력하는 비교기; 및
    상기 제1 프로세서 및 상기 제2 프로세서에 의해 공유되는 메모리 영역을 리프레시 하도록 지시하는 리프레시 명령이 입력되는 경우, 상기 비교기의 출력 신호에 대응하는 리프레시 명령에만 응답하여 리프레시를 수행하도록 제어하는 리프레시 제어기를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 리프레시 제어기는, 상기 공유 메모리 영역의 리프레시의 경우, 상기 EMRS 특정 비트가 상기 제1 칩 선택 신호와 동일하면, 상기 제1 리프레시 명령에만 응답하여 리프레시를 수행하도록 제어하고, 상기 EMRS 특정 비트가 상기 제2 칩 선택 신호와 동일하면, 상기 제2 리프레시 명령에만 응답하여 리프레시를 수행하도록 제어하는 것을 특징으로 하는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 리프레시 제어기는,
    상기 제1 프로세서가 독점하는 메모리 영역은 상기 제1 리프레시 명령을 통해 수행하도록 제어하고, 상기 제2 프로세서가 독점하는 메모리 영역은 상기 제2 리프레시 명령을 통해 수행하도록 제어하는 것을 특징으로 하는 메모리 시스템.
  11. 어레이로 배열되는 복수의 동적 랜덤 억세스 메모리 셀을 구비한 복수개의 메모리 뱅크를 포함하고, 상기 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 메모리 시스템에 있어서,
    상기 복수개의 메모리 뱅크 중 상기 제1 및 제2 프로세서가 공유하는 메모리 영역의 오토 리프레시는, 상기 제1 포트를 통한 제1 리프레시 명령 및 상기 제2 포트를 통한 제2 리프레시 명령 중 먼저 입력된 리프레시 명령을 수행하고 나중에 입력된 리프레시 명령은 캔슬되는 것을 특징으로 하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 메모리 시스템은,
    상기 제1 포트로 입력되는 명령 신호를 디코딩하여 상기 제1 리프레시 명령을 출력하기 위한 제1 명령 디코더;
    상기 제2 포트로 입력되는 명령 신호를 디코딩하여 상기 제2 리프레시 명령을 출력하기 위한 제2 명령 디코더;
    상기 제1 리프레시 명령 또는 상기 제2 리프레시 명령에 응답하여 리프레시 플래그를 발생시키기 위한 리프레시 플래그 발생부;
    상기 제1 리프레시 명령에 응답하여 리프레시 되는 어드레스를 카운트하여 제1 리프레시 어드레스 카운트 값을 생성하기 위한 제1 리프레시 카운터;
    상기 제2 리프레시 명령에 응답하여 리프레시 되는 어드레스를 카운트하여 제2 리프레시 어드레스 카운트 값을 생성하기 위한 제2 리프레시 카운터;
    상기 제1 프로세서 및 상기 제2 프로세서에 의해 공유되는 메모리 영역을 리프레시 하도록 지시하는 리프레시 명령이 입력되는 경우, 상기 리프레시 플래그, 상기 제1 리프레시 어드레스 카운트 값 및 상기 제2 리프레시 어드레스 카운트 값에 따라 상기 입력된 리프레시 명령의 수행 또는 캔슬을 제어하는 리프레시 제어기를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 리프레시 제어기는,
    먼저 입력된 리프레시 명령에 의해 대응하는 메모리 뱅크가 리프레시 수행 중인 경우, 상기 리프레시 수행 중 입력된 리프레시 명령을 캔슬하는 것을 특징으로 하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 리프레시 제어기는,
    상기 리프레시 플래그를 통해 상기 입력된 리프레시 명령에 대응되는 메모리 영역이 리프레시 수행 중인 지의 여부를 판단하는 것을 특징으로 하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 리프레시 플래그가 제1 논리 레벨이면 상기 리프레시가 수행되지 않고 있음을 나타내며, 상기 리프레시 플래그가 제2 논리 레벨이면 상기 리프레시가 수행되고 있음을 나타내고,
    상기 리프레시 제어기는, 상기 리프레시 플래그가 제1 논리 레벨이면 입력된 리프레시 명령을 수행하고, 상기 리프레시 플래그가 제2 논리 레벨이면 입력된 리프레시 명령을 캔슬하는 것을 특징으로 하는 메모리 시스템.
  16. 제 12 항에 있어서,
    상기 리프레시 제어기는,
    상기 메모리 공유 영역에 대응하는 상기 제1 및 제2 리프레시 명령 중 어느 한 리프레시 명령이 입력될 때, 먼저 입력된 리프레시 명령에 의해 대응하는 메모리 뱅크의 리프레시가 완료되었는지를 판단하여, 이전에 입력된 리프레시 명령에 의해 리프레시가 완료된 상태이면 입력된 리프레시 명령을 캔슬하고, 리프레시가 수행되지 않은 상태이면 입력된 리프레시 명령을 수행하는 것을 특징으로 하는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 리프레시 제어기는,
    상기 제1 리프레시 어드레스 카운트 값과 상기 제2 리프레시 어드레스 카운트 값의 차이가 1 이상이면 입력된 리프레시 명령을 캔슬하고, 상기 제1 리프레시 어드레스 카운트 값과 상기 제2 리프레시 어드레스 카운트 값의 차이가 0 이면 입력된 리프레시 명령을 수행하는 것을 특징으로 하는 메모리 시스템.
  18. 제 11 항에 있어서,
    상기 제1 및 제2 리프레시 명령은 주기적(periodic) 리프레시 명령들인 것을 특징으로 하는 메모리 시스템.
  19. 제 11 항에 있어서,
    상기 제1 및 제2 리프레시 명령 중 어느 한 리프레시 명령은 주기적(periodic) 리프레시 명령이며 다른 한 리프레시 명령은 버스트(burst) 리프레시 명령인 것을 특징으로 하는 메모리 시스템.
  20. 제 11 항에 있어서,
    상기 제1 및 제2 리프레시 명령은 버스트(burst) 리프레시 명령들인 것을 특징으로 하는 메모리 시스템.
  21. 메모리 셀에 억세스 할 수 있는 제1 프로세서에 대응하는 제1 포트 및 제2 프로세서에 대응하는 제2 포트를 구비하는 듀얼 포트 디램에서, 상기 제1 프로세서 및 상기 제2 프로세서에 의해 공유되는 메모리 영역의 리프레시 제어 방법에 있어서,
    리프레시 명령을 수신하는 단계;
    리프레시 플래그 값이 현재 리프레시가 수행 중임을 나타내고 있는지를 판단하는 단계;
    상기 리프레시 플래그 값이 현재 리프레시가 수행 중임을 나타내면 입력된 리프레시 명령을 캔슬하고, 상기 리프레시 플래그가 값이 현재 리프레시가 수행되고 있지 않음을 나타내면 리프레시 카운터 값들을 비교하는 단계; 및
    상기 리프레시 카운터 값들이 1 이상의 차이가 나면 입력된 리프레시 명령을 캔슬하고, 상기 리프레시 카운터 값들의 차가 0 이면 입력된 리프레시 명령을 수행하는 단계를 포함하는 것을 특징으로 하는 리프레시 제어 방법.
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