CN100452010C

CN100452010C - 数据传输线的布线方法和使用该方法的印刷线路板组件

Info

Publication number: CN100452010C
Application number: CNB2006101262295A
Authority: CN
Inventors: 康龙真
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-09-22
Filing date: 2006-08-25
Publication date: 2009-01-14
Anticipated expiration: 2026-08-25
Also published as: KR20070033714A; US7694263B2; US20070083836A1; CN1936877A

Abstract

一种对在CPU和DRAM之间的数据传输线进行布线的方法，其中CPU包括由一组插针编号标识的CPU数据插针，DRAM也包括由一组插针编号标识的DRAM数据插针，该方法包括使用数据传输线连接CPU的数据插针和DRAM的数据插针，数据传输线包括比特单位数据传输线，这样比特单位数据传输线不会彼此交叉并且CPU数据插针的插针编号和DRAM数据插针的插针编号不匹配。

Description

数据传输线的布线方法和使用该方法的印刷线路板组件

技术领域

本发明涉及数据传输线的布线方法，特别是在CPU和SDRAM之间的数据传输线的布线方法。

背景技术

印刷线路板是在上面安装芯片或其它电子组件的基板。印刷线路板由强化的玻璃纤维或塑料制成，并拥有将各个组件互相连接的铜电路。在系统中处于最重要角色的印刷线路板典型地是指主板或母板，其它处于较弱角色的、被插入主板插槽的印刷线路板典型地是指插件板或卡板。尽管早期的印刷线路板被设计为在其上安装独立的组件，近期的印刷线路板已经被设计为在其上安装超大规模集成电路。

在制造印刷线路板时，附着在强化的玻璃纤维或塑料上的铜薄层被涂上光致抗蚀剂。光致抗蚀剂被光照射，照射光穿过过上面具有电路图案的薄层，在光致抗蚀剂上形成电路图案的潜像。潜像被显影，不构成电路图案的任何部分的光致抗蚀剂部分被融解并洗掉。基板被浸入蚀刻槽，不受剩余光致抗蚀剂保护的铜薄层部分被蚀刻掉，从而在铜薄层上形成了与薄层上的电路图案相同的电路图案。

计算机的主板拥有用于连接外设模块到总线的连接器。通常，主板上装配有集成电路，例如CPU、存储设备、系统控制器等。CPU、存储设备、系统控制器等执行多种数据处理操作来执行命令。为了做到这点，数据传输线被连接到集成的电路之间来发送和接收大量的数据。

数据传输线的代表实例包括CPU和存储设备之间的数据传输线。在串行数据传输中，数据可以在仅仅一条或两条数据传输线上传输，在并行数据传输中，数据通常以字节(例如一个字节包括8比特)为单位在多条数据传输线上传输，数据传输线的数目与每个字节包含的比特数有关。

为了在CPU和存储设备之间对数条数据传输线的布线的数据映射和一致性，布线经常被执行来匹配CPU的数据输入输出端的插针编号和存储设备的数据输入输出端的插针编号。

然而，当匹配插针编号后对数据传输线进行布线时，由于装配在CPU和存储设备周围的其它组件的存在，数据传输线之间的交叉不可避免地会发生。其结果是，数据传输线通过过孔被绕到基板的后面来防止由于数据传输线的交叉导致的数据传输线的短路。

然而，过孔导致了谐波的产生，也就是噪声，因此对数据传输的可靠性产生了不利的影响。此外，通过过孔将数据传输线绕到基板的背面增加了一些比特单位数据传输线(也就是对应一个字节数据传输线中每个比特的数据传输线)的长度，导致一个字节中的比特不能统一地传输。此外，当堆叠多个基板时，基板之间的阻抗差可能导致其它问题。

发明内容

本发明提供了对在CPU和SDRAM之间的数据传输线进行布线的方法，该方法基于SDRAM的特性，通过对数据传输线进行布线，能够确保数据传输的可靠性且数据传输线彼此之间没有交叉。

依照本发明的一个方面，提供了对在CPU和DRAM之间的数据传输线进行布线的方法，其中CPU包括由一组插针编号确定的CPU数据插针，DRAM包括由一组插针编号确定的DRAM数据插针，该方法包括使用包括比特单位数据传输线的数据传输线来连接CPU数据插针到DRAM数据插针，这样，比特单位数据传输线不会彼此交叉且不必匹配所有CPU数据插针的插针插针数目和DRAM数据插针插针的插针插针数目。

依照本发明的一个方面，至少一些比特单位数据传输线从CPU角度看可以组成单一的字节单位的数据传输线，而不管彼此不交叉的所述至少一些比特单位数据传输线从DRAM的角度看是否组成两个还是更多个字节单位的数据传输线。

依照本发明的另一个方面，提供了对在CPU和SDRAM之间的数据传输线进行布线的方法，其中CPU包括由一组插针编号确定的CPU数据插针，SDRAM包括由一组插针编号确定的SDRAM数据插针，该方法包括使用包括比特单位数据传输线的数据传输线来连接CPU数据插针到SDRAM数据插针，这样，比特单位数据传输线不会彼此交叉且不必把所有CPU数据插针的插针编号与SDRAM数据插针的插针编号相匹配。

依照本发明的一个方面，彼此不交叉的至少一些比特单位数据传输线从CPU角度看可以组成单一的字节单位的数据传输线，而不管彼此不交叉的所述至少一些比特单位数据传输线从SDRAM的角度看是否组成两个还是更多个字节单位的数据传输线。

依照本发明的另一个方面，提供了对在CPU和DRAM之间的数据传输线进行布线的方法，其中CPU包括拥有第一种排列的数据插针，DRAM包括拥有不同于第一种排列的第二种排列的插针。该方法包括数据传输线连接拥有第一种排列的CPU数据插针和拥有不同于第一种排列的第二种排列的DRAM数据插针，从而使数据传输线中没有任何两条线交叉。

依照本发明的另一个方面，一种印刷线路板组件包括印刷线路板；安装在印刷线路板表面的控制器，控制器包括控制拥有第一种排列的数据插针；安装在安装有控制器的印刷线路板表面的存储器，存储器包括拥有不同于第一种排列的第二种排列的存储器数据插针；和连接控制器数据插针和存储器数据插针的数据传输线，从而使数据传输线中没有任何两条线交叉，数据传输线只在安装有控制器和存储器的印刷线路板的表面被提供。

本发明的其它方面和/或优点将会在下文的描述中部分地加以说明，并且通过下文的描述会变得明显，或可以通过本发明的实施得到了解。

附图说明

通过下文结合附图对实施例的描述，本发明的这些和/或其它特性和优势将会变得明显和更加易于理解，附图包括：

图1显示了CPU和SDRAM之间的连接图；

图2显示了图1所示CPU和SDRAM之间连接的字节单位数据传输线，数据传输线与CPU和SDRAM的插针编号相匹配；

图3显示了连接在图1和2所示的CPU和SDRAM之间的字节单位数据传输线在匹配了CPU和SDRAM的数据插针编号的情况下产生了交叉，其中SDRAM拥有不同于图1和2中的SDRAM的数据插针排列；以及

图4显示了图1、2、3所示的CPU和图3所示的SDRAM之间连接的依照本发明的一个实施例的字节单位数据传输线。

具体实施方式

以下将对本发明的实施例做详细的说明，其实例将会在附图中说明，整个文中相同的参考标号代表相同的元件。下文通过参考附图对实施例进行描述来解释本发明。

图1显示了CPU102和SDRAM104之间的连接图。SDRAM是DRAM的一种。如图1所示，CPU102和SDRAM104之间连接有用于多种控制信号的线、地址线和数据线。从CPU102发送到SDRAM104的控制信号包括CPU_CLOCK(CPU时钟)、CS信号(片选信号，ChipSelect bar)、WE(写使能，Write Enable)、RAS(行地址选通，RowAddress Strobe)、CAS(列地址选通，Column Address Strobe)等。地址信号和数据信号在地址线A0-Am和数据线D0-Dn上传输，其中的n可以是7，对应于8比特字节数据，或是n为15，对应于两个8比特字节数据，或n为23，对应于三个8比特字节数据，或n为31，对应于四个8比特字节数据，等。

图2显示了图1所示CPU102和SDRAM104之间连接的字节单位数据传输线，数据传输线与CPU102和SDRAM104的插针编号相匹配。CPU102和SDRAM104的数据输入和输出端以相同的顺序被布置，也就是D0、D1、D2、D3、D4、D5、D6和D7。D0、D1、D2、D3、D4、D5、D6和D7表示拥有不同有效位级别的数据比特，典型地，D0表示最低有效数据位2⁰＝1，D7表示最高有效数据位2⁷＝127。如图2所示，对数据传输线执行了理想的布线，，在CPU102的数据输入和输出端插针数目和SDRAM104的数据输入和输出端插针数目一一对应的情况下，组成了单个字节单位的各个的比特单位的数据传输线没有产生交叉。也就是，CPU102的插针D0连接到SDRAM104的插针D0，CPU102的插针D1连接到SDRAM104的插针D1，等。然而，在实践中，很难对数据传输线执行如图2所示的理想布线而不产生交叉，因为在CPU102和SDRAM104之间安装有其它电路元件。

图3显示了连接在图1和2所示的CPU102和SDRAM106之间的字节单位数据传输线在匹配了CPU102和SDRAM106的数据插针编号的情况下产生了交叉，其中SDRAM106拥有不同于图1和2中的SDRAM104的数据插针排列。SDRAM106的数据输入和输出端和图1、2所示的CPU102的数据输入和输出端以及SDRAM104的数据输入和输出端有不同的布置。也就是，CPU102和SDRAM104的数据输入和输出端按照D0、D1、D2、D3、D4、D5、D6和D7的顺序被布置，而SDRAM106的数据输入和输出端按照D1、D0、D5、D4、D6、D7、D2和D3的顺序被布置。因此，图3显示了当匹配CPU102插针编号和SDRAM106的插针编号时，由于不同的插针布置导致比特单位数据传输线不可避免地产生交叉，也就是，CPU102的插针D0连接到SDRAM106的插针D0，CPU102的插针D1连接到SDRAM106的插针D1，等等。

如图3所示，如果对匹配CPU102的数据输入和输出端的插针编号和SDRAM106的数据输入和输出端的插针编号的需求是处于第一位的，由于CPU102和SDRAM106不同的插针布置导致比特单位数据传输线不可避免地产生交叉，所以有必要形成过孔来避免比特单位数据传输线产生交叉。

图4显示了图1、2、3所示的CPU102和图3所示的SDRAM106之间连接的依照本发明一个实施例的字节单位数据传输线。如图4所示，通过消除CPU102的数据输入和输出端的插针编号和SDRAM106的数据输入和输出端的插针编号一一匹配的需求，比特单位数据传输线能够被连接且彼此之间不产生交叉，从而避免了通过过孔将数据传输线绕到基板背面所引起的问题。

因此，如图4所示，通过连接CPU102的插针D0和SDRAM106的插针D1，连接CPU102的插针D1和SDRAM106的插针D0，连接CPU102的插针D2和SDRAM106的插针D5，连接CPU102的插针D3和SDRAM106的插针D4，连接CPU102的插针D4和SDRAM106的插针D6，连接CPU102的插针D5和SDRAM106的插针D7，连接CPU102的插针D6和SDRAM106的插针D2，连接CPU102的插针D7和SDRAM106的插针D3，比特单位数据传输线之间的交叉就可以被避免。

通常，当把两个存储器设备连接在一起时，由于数据映射的原因，有必要将每个存储器设备的插针编号和另一个的插针编号相匹配。然而，尽管图4所示的连接实例中CPU102和SDRAM106的插针编号没有一一对应地匹配，由于SDRAM106所具有的特性，数据输入和输出不会产生问题。

也就是说，SDRAM106以字节为单位(这里，例如一个字节包括8比特)存储数据，拥有用来仅存储通过数据线输入和输出端输入的任何数据的结构。尽管输入和输出各个比特数据的插针的编号没有一致性，不必使用外部控制器对输入SDRAM106的数据执行额外的数据映射，因此，基于一个字节一个字节的方式存储和读取数据时不会产生问题。也就是说，存储在SDRAM106中的数据比特的顺序没关系，只要存储并读取数据比特的外部设备知道数据比特被存储的顺序。这样，数据传输线的位置和方向有了更大的独立性和多样性，使得数据传输线有可能避开安装在CPU102和SDRAM106之间的电路组件。

例如，CPU102按照D0D1D2D3D4D5D6D7的顺序输出数据比特。当这些数据比特存储到图4所示的、连接到CPU102的SDRAM106中时，从SDRAM106的角度来看，这些数据比特是按照不正确的顺序D1D0D5D4D6D7D2D3来存储的。然而，从CPU102的角度来看，数据比特是按照正确的顺序D0D1D2D3D4D5D6D7存储的，仅此而已。因此，当CPU102从SDRAM106读取这些数据比特时，CPU102按照正确的顺序D0D1D2D3D4D5D6D7读取数据比特。

从上文的描述可以明显地看出，连接在CPU102和SDRAM106之间的数据传输线没有发生交叉，也没有匹配CPU102的数据插针的插针编号和SDRAM106的数据插针的插针编号。也就是说，不考虑CPU102和SDRAM106的数据插针的排列，从而避免了形成过孔和增加数据传输线的长度来通过过孔把数据传输线绕到基板背面的需要，从而提高了数据传输的可靠性。

图4所示CPU102和SDRAM106的数据插针是一种特殊的排列，然而本发明并不限于这些排列，还包括数据插针的任何排列，只要CPU102和SDRAM106的数据插针的排列顺序不同，这样CPU102的所有插针编号并不匹配于SDRAM106的所有插针编号。例如，CPU102的数据插针可以按照D3D7D2D6D5D0D1D4的顺序被排列，而SDRAM106的数据插针可以按照D3D7D2D6D5D0D4D1的顺序被排列。在这样的排列中，CPU102的数据插针的插针编号D0、D2、D3、D5、D6和D7与SDRAM106的数据插针的插针编号D0、D2、D3、D5、D6和D7相匹配，但是CPU102的数据插针的插针编号D1和D4与SDRAM106的插针编号D1和D4不匹配。

此外，尽管图4所示CPU102和SDRAM106对应一个8比特的字节，拥有8个数据插针D0-D7，本发明并不限于此，还可以应用于对应两个8比特的字节拥有16个数据插针D0-D15、或对应三个8比特的字节拥有24个数据插针D0-D23、或对应四个8比特的字节拥有32个数据插针D0-D31等的CPU和SDRAM。对于对应两个或更多个8比特的字节而拥有16个或更多数据插针的CPU和SDRAM，数据传输线可以连接属于不同类型的数据插针。

例如，如果CPU和SDRAM每个都拥有对应两个8比特字节的16个数据插针D0-D15，第一条数据传输线可以连接CPU的属于第一个字节D0-D7的数据插针D1和SDRAM的属于第一个字节D0-D7的数据插针D5，第二条数据传输线可以连接CPU的属于第一个字节D0-D7的数据插针D2和SDRAM的属于第二个字节D8-D15的数据插针D13。然而，对于CPU来说，第一条和第二条数据传输线是组成了一个单一的字节，也就是D0-D7，的数据传输线的一部分，尽管对于SDRAM来说，第一条和第二条数据传输线是组成了两个单位的字节，也就是第一字节D0-D7和第二字节D8-D15，的数据传输线的一部分。

图4所示SDRAM106可以是任何类型的SDRAM，例如SDRSDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、GDDRSDRAM、GDDR2 SDRAM、GDDR3 SDRAM、移动(Mobile)SDRAM、移动(Mobile)DDR SDRAM或移动(Mobile)DDR2 SDRAM。另外，本发明不限于SDRAM，也可以应用于任何DRAM，例如RDRAM、XDRDRAM、XDR-II DRAM、RLDRAM或RLDRAM II，和应用于其它类型的RAM，例如CellularRAM，以及应用于任何不需要使用外部控制器对输入数据执行额外的数据映射至存储器的其它类型的存储器。

尽管本发明是根据CPU与存储器连接进行描述，但本发明不限于这种配置而且还可以应用于控制器和存储器相连接的配置中。

尽管已经参考实施例描述了本发明，本领域的技术人员将会意识到，在不脱离权利要求及其等同物所定义的本发明的精神和范围的情况下，可以在形式和细节上对实施例进行改变。

Claims

1.一种对在CPU和DRAM之间的数据传输线进行布线的方法，其中CPU包括由一组插针编号标识的CPU数据插针，DRAM包括由该组插针编号标识的DRAM数据插针，所述方法包括：

通过包括比特单位数据传输线的数据传输线连接至少两个CPU数据插针和至少两个相应的DRAM数据插针，从而使比特单位数据传输线不会彼此交叉，而且至少两个CPU数据插针的插针编号不匹配于至少两个DRAM数据插针的插针编号。

2.根据权利要求1所述的方法，其中至少一些没有彼此交叉的比特单位数据传输线从CPU的角度看组成了单一字节单位的数据传输线，而不管所述至少一些没有彼此交叉的比特单位数据传输线从DRAM的角度看是否组成了两个还是更多个字节单位的数据传输线的部分。

3.一种对在CPU和SDRAM之间的数据传输线进行布线的方法，其中CPU包括由一组插针编号标识的CPU数据插针，SDRAM包括由该组插针编号标识的SDRAM数据插针，所述方法包括：

通过包括比特单位数据传输线的数据传输线连接至少两个CPU数据插针和至少两个相应的SDRAM数据插针，从而使比特单位数据传输线不会彼此交叉，而且至少两个CPU数据插针的插针编号不匹配于至少两个SDRAM数据插针的插针编号。

4.根据权利要求3所述的方法，其中至少一些没有彼此交叉的比特单位数据传输线从CPU的角度看组成了单一字节单位的数据传输线，而不管所述至少一些没有彼此交叉的比特单位数据传输线从SDRAM的角度看是否组成了两个还是更多个字节单位的数据传输线的部分。

5.一种对在CPU和DRAM之间的数据传输线进行布线的方法，其中CPU包括具有第一种排列的CPU数据插针，DRAM包括具有不同于第一种排列的第二种排列的DRAM数据插针，所述方法包括：

通过包括比特单位数据传输线的数据传输线连接至少两个CPU数据插针和至少两个相应的DRAM数据插针，从而使比特单位数据传输线不会彼此交叉，而且至少两个CPU数据插针的有效位级别不匹配于相对应的所述至少两个DRAM数据插针的有效位级别。

6.根据权利要求5所述的方法，其中所述连接CPU数据插针和DRAM数据插针是按照插针对插针的方式进行，不考虑CPU数据插针的第一种排列和DRAM数据插针的第二种排列。

7.根据权利要求5所述的方法，其中：

CPU数据插针具有由D0-Dn表示的不同的有效位级别，D0-Dn按照第一种顺序排列，这里n≥1；

DRAM数据插针也具有由D0-Dn所表示的不同的有效位级别，但D0-Dn按照不同于第一种顺序的第二种顺序来排列。

8.根据权利要求5所述的方法，其中：

CPU数据插针具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位级别，D0、D1、D2、D3、D4、D5、D6和D7按照第一种顺序排列；

DRAM数据插针也具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位级别，但D0、D1、D2、D3、D4、D5、D6和D7按照不同于第一种顺序的第二种顺序来排列；以及

利用相应的比特单位数据传输线，至少两个CPU数据插针分别连接到至少两个DRAM数据插针，从而使所述至少两个CPU数据插针的有效位级别不匹配于相对应的所述至少两个DRAM数据插针的有效位级别。

9.根据权利要求8所述的方法，其中：

使CPU数据插针具有不同有效位级别的第一种排列是按照D0、D1、D2、D3、D4、D5、D6和D7的顺序；以及

使DRAM数据插针具有不同有效位级别的第二种排列是按照D1、D0、D5、D4、D6、D7、D2和D3的顺序。

10.根据权利要求8所述的方法，其中：

使用相应的一条比特单位数据传输线，将具有由D0表示的有效位级别的CPU数据插针连接到具有由D0表示的有效位级别的DRAM数据插针以外的一个DRAM数据插针上；

使用相应的一条比特单位数据传输线，将具有由D1表示的有效位级别的CPU数据插针连接到具有由D1表示的有效位级别的DRAM数据插针以外的一个DRAM的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D2表示的有效位级别的CPU数据插针连接到具有由D2表示的有效位级别的DRAM数据插针以外的一个DRAM的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D3表示的有效位级别的CPU数据插针连接到具有由D3表示的有效位级别的DRAM数据插针以外的一个DRAM的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D4表示的有效位级别的CPU数据插针连接到具有由D4表示的有效位级别的DRAM数据插针以外的一个DRAM的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D5表示的有效位级别的CPU数据插针连接到具有由D5表示的有效位级别的DRAM数据插针以外的一个DRAM的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D6表示的有效位级别的CPU数据插针连接到具有由D6表示的有效位级别的DRAM数据插针以外的一个DRAM的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D7表示的有效位级别的CPU数据插针连接到具有由D7表示的有效位级别的DRAM数据插针以外的一个DRAM的数据插针上。

11.根据权利要求5所述的方法，其中数据传输线一次传输一个字节的数据。

12.根据权利要求5所述的方法，其中所述DRAM是SDRAM。

13.一种印刷线路板组件，包括：

印刷线路板；

控制器，安装在印刷线路板表面，所述控制器包括具有第一种排列的控制器数据插针；

存储器，安装在安装有控制器的印刷线路板的表面，所述存储器包括具有不同于第一种排列的第二种排列的存储器数据插针；以及

包括比特单位数据传输线的数据传输线，连接至少两个控制器数据插针和至少两个存储器数据插针，所述至少两个存储器数据插针与所述至少两个控制器数据插针相对应，使得比特单位数据传输线中没有任何一条与任何另外一条比特单位数据传输线相交叉，数据传输线只提供在安装有控制器和存储器的印刷线路板的表面上，而且所述至少两个控制器数据插针的有效位级别不匹配于所述至少两个存储器数据插针的有效位级别。

14.根据权利要求13所述的组件，其中数据传输线按插针对插针的方式来连接控制器的数据插针和存储器的数据插针，不考虑控制器数据插针的第一种排列和存储器数据插针的第二种排列。

15.根据权利要求13所述的组件，其中：

控制器数据插针具有由D0-Dn表示的不同的有效位级别，D0-Dn按照第一种顺序排列，这里n≥1；

存储器数据插针也具有由D0-Dn所表示的不同的有效位级别，但D0-Dn按照不同于第一种顺序的第二种顺序来排列。

16.根据权利要求13所述的组件，其中：

控制器数据插针具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位级别，D0、D1、D2、D3、D4、D5、D6和D7按照第一种顺序排列；

存储器数据插针也具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位级别，但D0、D1、D2、D3、D4、D5、D6和D7按照不同于第一种顺序的第二种顺序来排列；以及

利用相应的比特单位数据传输线，至少两个控制器数据插针分别连接到至少两个存储器数据插针，从而使所述至少两个控制器数据插针的有效位级别不匹配于相对应的所述至少两个存储器数据插针的有效位级别。

17.根据权利要求16所述的组件，其中：

使控制器数据插针具有不同有效位级别的第一种排列是按照D0、D1、D2、D3、D4、D5、D6和D7的顺序；以及

使存储器数据插针具有不同有效位级别的第二种排列是按照D1、D0、D5、D4、D6、D7、D2和D3的顺序。

18.根据权利要求16所述的组件，其中：

使用相应的一条比特单位数据传输线，将具有由D0表示的有效位级别的控制器数据插针连接到具有由D0表示的有效位级别的存储器数据插针以外的一个存储器数据插针上；

使用相应的一条比特单位数据传输线，将具有由D1表示的有效位级别的控制器数据插针连接到具有由D1表示的有效位级别的存储器数据插针以外的一个存储器的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D2表示的有效位级别的控制器数据插针连接到具有由D2表示的有效位级别的存储器数据插针以外的一个存储器的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D3表示的有效位级别的控制器数据插针连接到具有由D3表示的有效位级别的存储器数据插针以外的一个存储器的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D4表示的有效位级别的控制器数据插针连接到具有由D4表示的有效位级别的存储器数据插针以外的一个存储器的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D5表示的有效位级别的控制器数据插针连接到具有由D5表示的有效位级别的存储器数据插针以外的一个存储器的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D6表示的有效位级别的控制器数据插针连接到具有由D6表示的有效位级别的存储器数据插针以外的一个存储器的数据插针上；

使用相应的一条比特单位数据传输线，将具有由D7表示的有效位级别的控制器数据插针连接到具有由D7表示的有效位级别的存储器数据插针以外的一个存储器的数据插针上。

19.根据权利要求13所述的组件，其中数据传输线一次传输一个字节的数据。

20.根据权利要求13所述的组件，其中控制器是CPU。

21.根据权利要求13所述的组件，其中存储器是DRAM。

22.根据权利要求21所述的组件，其中DRAM是SDRAM。