CN1755835A - 具有改进的阵列稳定性的集成电路芯片 - Google Patents
具有改进的阵列稳定性的集成电路芯片 Download PDFInfo
- Publication number
- CN1755835A CN1755835A CN200510083278.0A CN200510083278A CN1755835A CN 1755835 A CN1755835 A CN 1755835A CN 200510083278 A CN200510083278 A CN 200510083278A CN 1755835 A CN1755835 A CN 1755835A
- Authority
- CN
- China
- Prior art keywords
- adaptive
- sram
- regulation
- power supply
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003068 static effect Effects 0.000 claims abstract description 13
- 230000003044 adaptive effect Effects 0.000 claims description 70
- 230000033228 biological regulation Effects 0.000 claims description 48
- 238000013461 design Methods 0.000 claims description 36
- 230000002708 enhancing effect Effects 0.000 claims description 22
- 230000005540 biological transmission Effects 0.000 claims description 14
- 230000009467 reduction Effects 0.000 claims description 13
- 238000001802 infusion Methods 0.000 claims description 12
- 238000006880 cross-coupling reaction Methods 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000003292 glue Substances 0.000 claims description 6
- 108010032595 Antibody Binding Sites Proteins 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000003491 array Methods 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims 8
- 238000005728 strengthening Methods 0.000 claims 2
- 230000001965 increasing effect Effects 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 11
- 238000005265 energy consumption Methods 0.000 description 6
- 230000006872 improvement Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 208000032750 Device leakage Diseases 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一个可以被多电源供电的多阈值集成电路(IC)，具有如静态随机存取存储器(SRAM)单元阵列的锁存器阵列和一个CMOS SRAM，该CMOS SRAM具有提高的稳定性和减小的亚阈值泄漏。适配选择性的器件(NFET和/或PFET)以实现低的栅极和亚阈值泄漏，该选择性的器件位于阵列单元和电源逻辑，如在数据路径中，以及非临界逻辑中。正常的基准FET具有基准阈值，适配FET具有上述阈值。在多电源芯片中，具有适配FET的电路以增强的电源电压供电。
Description
相关申请的交叉参考
本发明是两个美国专利申请部分内容的延续，这两个专利申请分别是：申请号为No.10/306938、名称为“具有降低的能量需求的如SRAM的存储阵列”(Storage Array Such As A SRAM with ReducedPower Requirements)、发明人为Joshi、公布的文献号为US2004/0105299A1的专利申请，和申请号为No.10/307168、名称为“的集成电路芯片泄漏和减小芯片泄漏的方法”(Reduced IntegratedCircrit Chip Leakage and Method of Reducing Chip Leakage)、发明人为Chuang等、公布的文献号为US2004/0105300A1的专利申请。两个申请均已在2002年11月29日提交、在2004年6月3日公开，并且与申请号为No.10/644211、名称为“在低于一伏的SOI电路中减小泄漏电流的方法”(Method of Reducing Leakage Current In SubOne Volt SOI Circuits)、发明人为Richard B.Brown等、在2003年8月22日提交的美国专利申请相关。这三个申请均已转让给本发明的专利权人。
技术领域
本发明涉及一种集成电路(IC)芯片，尤其涉及在减小IC芯片能耗的同时提高静态随机存取存储器(SRAM)的稳定性。
背景技术
半导体技术和芯片制造业的发展带来芯片特征尺寸的稳步下降以提高芯片级电路切换频率(芯片性能)和晶体管的数量(电路密度)。缩减/减小器件或者说场效应晶体管(FET)的特征尺寸和对应的器件最小尺寸，该最小尺寸包括水平尺寸(如沟道的最小长度)和垂直尺寸(如沟道的层厚，栅极电介质层厚度，结深等)，即可提高器件密度和器件性能，以及降低器件工作条件，如芯片和对应的器件的电源电压和电压波动。通常，其它因素是稳定的，给定单元消耗的有效功率随切换频率即芯片性能线性提高。这样，由于不能禁受芯片电源电压的降低，芯片能耗上升。在芯片级别和系统级别，芯片能耗增加的自然结果就是冷却和封装费用的逐步上升。对于蓄电池的寿命是至关重要的低端系统(如手提的、便携式的和移动系统)，降低净能耗非常重要，而且这种能耗降低必须不会使芯片/电路性能降低到可接受的水平之下。
为了使半导体电路能耗降到最小，采用已知的互补绝缘栅极FET技术(称作CMOS)制造大部分的集成电路(ICs)。典型的CMOS电路包括成对的互补器件，即n-型FET(NFET)与对应的p-型FET(PFET)配对，通常通过相同的信号选通。因为配对的器件具有基本彼此相反的操作特性，当一个器件(如NFET)是接通的、导通的(简单地以闭合的开关为模型)，另一个器件(PFET)是断开的、不导通的(理想化地以打开的开关为模型)，反之亦然。这样，理想的情况是，在典型的CMOS电路中没有静态或DC电流通路，理想的CMOS电路使用非静态或DC功率，并且仅消耗来自充放电的电容性负载的瞬时功率。
一个CMOS反相器，例如是一对在电源电压(Vdd)和地(GND)之间串联的PFET和NFET。两个晶体管以相同的输入被选通且都驱动相同的输出，通常是电容性负载。PFET将输出拉高，NFET朝向相反的输入信号状态将输出拉低。理想情况是，当NFET的栅极比其源极低于某正阈值电压(VT)，NFET关，即开关打开。在VT之上，NFET导通电流，即开关闭合。同样地，当栅极具有高于VT的电压，即更小的负电压，PEFT断开；而低于VT时PEFT导通。同样地，典型的CMOS存储单元，如静态随机存取存储器(SRAM)单元包括一对交叉耦合的反相器作为存储锁存器和一对由反相器附带的传输门用于读和写此存储单元。当一个反相器高速运行，另一个反相器则低速运行(如锁定1)，反之亦然(如锁定0)。理想的SRAM单元不导通DC电流通过任一个交叉耦合的反相器或通过任一个传输门，保持它的电流状态直至被改写，即打开传输门并驱使到相反的状态。
实际上，典型的FET较开关复杂的多，电路负载的瞬时功率仅占CMOS芯片功耗的一部分。FET漏极对源极电流(DC电流和因此消耗的DC功率)依靠电路条件和器件电压。尤其由于器件VT与栅极电介质层厚度具有正比关系，当FET特征尺寸(包括栅极电介质层厚度)缩减，断开的FET导通所谓的亚阈值电流，即对于NFET，栅极偏压低于阈值，对于PFET，栅极偏压高于阈值。进一步，对于一个特定的器件，亚阈值电流随着器件的漏极对源极电压(Vds)的量级按指数函数规律增加，随着器件的VT量级按指数函数规律衰减。尤其对所谓的部分耗尽(PD)或完全耗尽(FD)的绝缘体上硅结构(SOI)技术这种情况是真实的，其中已显示出亚阈值泄漏急剧增长，以至于它可能成为主要的泄漏源。另外的器件泄漏包括栅极泄漏(即栅极对沟道，栅极对源极或漏极和栅极诱导的漏极泄漏(GIDL))和源极/漏极结泄漏，这些额外的器件泄漏也分担静态功率。
当器件在SRAM技术的基础上扩大百万倍甚至数十亿万倍时，一百万单元中的一个单元里甚至100微微安培(100pA)的泄漏，举例来说，导致芯片在100毫安(100mA)量级的泄漏。这样，当SRAM芯片的特征尺寸缩减时，这些泄漏源变得极为突出。因为栅极电介质层厚度正接近它的极限，仅改变栅极电介质的尺寸变得尤其困难。在几个硅单层处，例如，淀积的不均匀产生针孔并且电介质的多孔性成为一个严重降低成品率的问题。针孔和电介质的多孔性可能引起灾难性的故障，如随使用时间的延长栅极对沟道出现短路。进一步，淀积不均匀能引起器件对器件的阈值变化，这可能是不能忍受的，例如这时需要一对匹配的器件。而且，电源电压不能适当地调整，例如，由于器件阈值随时间的不稳定性和适度的迁移率增加带来器件驱动严重衰减，尤其对PFET。因此，当泄漏增加时，器件驱动特性下降，泄漏导致性能恶化和器件的功能性降低，不必提及电路抗扰度和稳定性的降低。通常，提高器件VT减小亚阈值泄漏的方法，例如具有厚的栅极电介质或例如背偏压器件沟道，被均匀地应用在芯片上的全部电路上。尤其对于复杂的芯片和大量器件的阵列，器件泄漏(栅极和亚阈值)或芯片泄漏功率可能是压倒性的，但是泄漏抑制技术同样是令人不快的。因此不幸地是，泄漏和栅极电介质的尺寸极限已经制约了性能和芯片密度的提高。
这样，有这样一种需要，需要在保持性能恶化最低的条件下提高SRAM单元的稳定性、减小单元泄漏，和特别需要使器件的断开电阻最大而使器件的导通电阻最小，尤其对于PD SOI IC芯片。
发明内容
本发明的一个目的是提高静态随机存取存储器(SRAM)单元的稳定性；
本发明的另一个目的是减小SRAM单元的泄漏；
本发明的又一个目的是在保持性能恶化最小的情况下提高SRAM的稳定性和减小泄漏；
本发明的又一个目的是在PD SOI CMOS SRAM中保持性能恶化最小的情况下提高SRAM的稳定性和减小泄漏；
本发明的又一个目的是提高在PD SOI CMOS SRAM上SRAM的稳定性同时减小PD SOI CMOS IC芯片泄漏。
本发明涉及一种多阈值集成电路(IC)，该集成电路可以通过多电源供电，它具有一个象静态随机存取存储器(SRAM)单元阵列的锁存器阵列和一个具有提高的稳定性和降低的亚阈值泄漏的CMOSSRAM。适配选择性的器件(NFET和/或PFET)以降低栅极和亚阈值泄漏，该选择性器件位于阵列单元和基础逻辑中，如在数据通路和非临界逻辑电路中。正常的基准FET具有一个基准阈值(VT)，适配FET具有一个高于VT的阈值(VT+)。没有适配FET的电路可以通过一个正常的电源电压(Vdd)提供动力，具有适配FET的电路可以通过增加的电源电压(Vdd+)提供动力。
附图说明
参照附图从对本发明优选实施例的如下详述中将更好地理解前述的和其它的目的、观点和优点，在附图中：
图1示出了具有低泄漏功率的多阈值CMOS(MTCMOS)技术SRAM的实例；
图2示出了选自优选的六晶体管(6T)存储单元或锁存器阵列的存储器单元或锁存器的实例；
图3A-B示出了在读操作和单元稳定性方面适配单元器件的效果的对比。
具体实施方式
现在参照附图，更具体地，图1示出了根据本发明优选实施例的一个多阈值CMOS(MTCMOS)存储电路100(如存储器)、宏或芯片。优选地，以多电源电压供给芯片，该多电源电压具有至少一个增强电源，提供给选择电路或部分选择电路，如阵列102和选择的配套电路，如字线驱动器104。适配电路102和104中的被选择器件或场效应晶体管(FET)以降低泄漏电流并且抵抗偏压条件带来的增强的泄漏。特定地，存储电路中的配套电路FET具有一个基准器件设计阈值(VT)，该基准器件设计阈值对基准技术是典型的，水平等价的适配FET(即相同的设计长度和宽度)具有一个更高的阈值电压(VT+)，如由更厚的栅极氧化物和沟道掺杂所致，以降低亚阈值泄漏。单一功能(如逻辑栅极，定时电路等)，尤其临界路径功能主要包括基准设计器件。由包含适配FET带来的可能失去的任何性能被供给具有适配FET的电路和阵列102的电源电压的相应增加所抵消，电源电压的相应增加也提高了阵列102的单元稳定性。
应该说明的是，为了描述的简便，参照适配n-型FET(NFET)描述具有适配器件的电路。然而，这仅是所列举的一个例子，可以用连同适配NFET的适配p-型FET(PFET)或代替适配NFET来提供电路。进一步，在典型的存储锁存器的几乎任何阵列102中本发明具有提高泄漏和稳定性的用途，例如在任何绝缘栅极技术如CMOS(包括单电源芯片和多电源芯片)中静态随机存取存储器(SRAM)单元的阵列。本发明用于CMOS技术时更为优越，CMOS技术即人们所知的部分耗尽的绝缘体上硅结构(SOI)技术，其具有规定的基准设计材料或基准设计准则栅极氧化物厚度，尤其其中规定的设计厚度与水平特征尺寸(如最小器件长度和宽度)具有适当的比例。
因此，在此实施例中，位选择电路106，其也包括适配FET，在阵列102中选择一列单元。字解码器108在阵列102中选择一行单元，字解码器与被字线驱动器104驱动的字线相连。这样，此例中阵列102通过选定列和选定行的交汇被寻址，选定行的未选中列的单元被部分或半选择。读出放大器110读出存储在选中单元中的数据，选中单元在读操作中与读出放大器110耦合。数据输入/输出(I/O)驱动器112接收输入数据并驱动已读出的数据，如芯片外，已读出的数据从读出放大器110被传送到I/O驱动器112。时钟逻辑电路114提供本地时序，胶合逻辑电路116提供局部控制，如读/写的选择，地址选通和缓冲等。在数据路径电路中被选择器件例如包括位选择电路106，字解码器108和读出放大器110，该被选择器件可以是适配器件，部分或全部伴随以相同增强电源电压。否则，通常余下的电路包括I/O驱动器112，时钟电路114和胶合电路116以及尤其是这些电路中的临界路径，这些余下的电路都是没有增强的基准设计器件并以正常、低电源电压提供动力。
于是，非阵列电路112、114、116主要地被供以Vdd，Vdd是常见的或对特定技术而言是以基线供给，如1.0V。为了提高性能和半选扰动的抗扰性，阵列104和数据路径电路106、108、110或它们的部分被供以Vdd+，如1.1～1.4V。优选地，Vdd+至少高于Vdd达到器件的基准阈值和高阈值之间的差值，即Vdd+-Vdd＞|VT+-VT|。这样，增强电源将补偿适配NFET单元的阈值，VT+，减小可能发生的任何性能损失。
图2示出了锁存器或单元120的阵列102中的优选的六晶体管(6T)存储单元120或锁存器的例子。数据存储在一对交叉耦合反相器122、124中的单元120中，通过一对传输门FET到达反相器122、124。传输门FET126、128的栅极与字线130相连，字线130选择性地将单元内容耦合到一对互补位线132、134。每个字线130连接到行单元120中的传输门126、128，每对互补位线132、134连接到阵列102中的列单元120。选择单元是通过选中的字线130和选中的位线对132、134交汇进行。交叉耦合的反相器122、124连接在增强电压电源线136和电源回路或阵列接地138之间。此例中优选地，单元120中NFET122N、124N、126、128是适配NFET，其阈值高于配套电路中代表性的基线NFET的阈值，如112、114、116。另外，字线驱动器104包括适配FET(优选为PFET)用于驱动的字数据线130。可选择地，数据路径电路(如106、108、110)也可以包括选择性的适配FET。采用低泄漏器件，如适配FET，在逻辑方面类似于字线驱动器104或数据路径电路106、108、110；参照一个已转让给本发明的专利权人并通过引用与本发明合为一体的美国专利申请，其申请号是No.10/644211，名称为“在低于1V SOI电路中降低泄漏电流的方法”(Method Of Reducing Leakage Current In Sub One Volt SOICircuits)，发明人为Richard B.Brown等，在2003年8月22日提交。
图3A-B示出了在读操作和单元稳定性方面适配单元器件效果的对照。曲线140显示了单元的反应，其选定器件(如NFET122N、124N、126、128)的沟道被注入一个额外的器件适配注入物(其提高VT)，用以降低标准VT单元上的亚阈值泄漏。曲线142显示了相同单元的反应，该单元具有改善的栅极电介质(如增加厚度或用高k电介质)以降低栅极泄漏，所述栅极泄漏包括栅极对沟道、栅极对源极或对漏极和栅极诱发漏极泄漏(GIDL)。参见一美国专利申请，如申请号为No.10/307168、名称为“降低集成电路芯片的泄漏和降低芯片泄漏的方法”(Reduced Integrated Circuit Chip Leakage and Method ofReducing Chip Leakage)、发明人是Chuang等、在2002年11月29日提交、在2004年6月3日以US2004/0105300A1公开的美国专利申请，该申请已转让给本发明的专利权人，在这里通过引用与本发明合为一体。这样，尽管无论是栅极泄漏140还是亚阈值泄漏142都被降低，某些其它类型的泄漏(亚阈值泄漏142或栅极泄漏140)仍然存在并且通过增加单元电源电压以抵消阵列存取时间的延长而使泄漏加剧，即性能衰减，这是因为当器件Vdd增加，如从1.0V到1.1V～I.4V，增加器件VT(如达100微伏(100mV))降低器件驱动或泄漏延续或增加。相反，在优选的实施例的单元120中如曲线144所示，栅极泄漏和亚阈值泄漏都降低了。当阈值增长例如比基线阈值稍稍高100～200mV，泄漏对电源电压的灵敏度急剧提高，在不重新增加泄漏电流的情况下通过提高电源电压性能极大地恢复。这样曲线144本质上是一条共性曲线，显示具有额外器件适配注入物和改善的栅极电介质的相同的单元的反应；并且该共性曲线是：具有额外器件适配注入物和改善的栅极电介质曲线的NFET和具有改善的栅极电介质的PFET的相同单元的反应的重叠结果。进一步，保持单元传输门和相连的交叉耦合的NFET间的β比率(接通电阻的比率)，甚至在Vdd+单元的稳定性提高，如降低了半选中单元对扰动的灵敏度。这样，从图3B可以看到，在具有额外器件适配注入物或改善的栅极电介质148的相同单元上优选实施例的单元稳定性146显著地提高。
上述内容表明，适配选中的电路器件以使泄漏最小化。例如，在选中器件中对沟道执行注入，栅极氧化物选择性地加厚到规定的设计厚度之上，如超过设计15～30％。同样，尽管这里因描述的简便参照加厚的栅极氧化物和掺杂的沟道描述优选的实施例，任何其它的有关选择性提高阈值电压以降低亚阈值泄漏的方法同样具有用途，如通过使用高k电介质。请相应参照包括其它的提高器件阈值以降低泄漏的方法的适配器件。适合的高k栅极电介质的例子包括Al2O3、ZrO2、HfO2、InO2、LaO2和TaO2。这些高k金属氧化物电介质仅作为例子提供。进一步可以理解，尽管在PD SOI CMOS SRAM中以适配NFET进行描述，这仅是举例说明，并不是一种限定。本发明具有更宽的应用范围，适用于任何多阈值技术中的任何类型电路的任何器件类型，任何多阈值技术包括，例如硅基器件结构-体绝缘的栅极FET，完全耗尽的SOI，双栅极CMOS，应变的SiGe。
具有优点地，在存储阵列102单元和在数据路径中选择性包含适配器件，和提高阵列的电源电压和根据本发明优选实施例选择性提高数据通路的电源电压，它们都降低单元泄漏、提高单元稳定性，以恢复任何可能失去的性能。本发明降低SOI阵列的泄漏，急大地降低了备用泄漏功率，同时使对阵列影响的冲击最小，尤其是对PD SOI集成电路的阵列。
尽管以优选实施例的方式描述了本发明，所属领域技术人员会认识到，本发明可以在附带的权利要求书的精神和范围内进行改动。所有的诸如此类的改动和变化都落入附带的权利要求书的保护范围。因此，实施例和附图应该被看作解释而不是限制。
Claims (50)
1、一种集成电路(IC)芯片，包括：
多个逻辑路径，所述多个逻辑路径中的的数个逻辑路径被标识为临界路径，位于所述临界路径中的逻辑电路属于具有规定的基准设计特性的器件；和
所述多个逻辑路径中余下的逻辑路径中的逻辑电路由适配器件构成，所述适配器件较具有所述规定的基准设计特性的器件而言呈现较低的泄漏。
2、如权利要求1所述的IC芯片，其中所述器件是场效应晶体管(FET)。
3、如权利要求2所述的IC芯片，其中所述规定的基准特性是规定的栅极电介质设计厚度，所述适配FET具有比所述规定的栅极电介质设计厚度更厚的栅极氧化物。
4、如权利要求2所述的IC芯片，其中所述规定的基准特性是沟道掺杂剂特性，所述适配FET具有降低亚阈值泄漏的沟道注入物。
5、如权利要求2所述的IC芯片，其中所述规定的基准特性是栅极氧化物，所述适配FET具有高k栅极电介质材料。
6、如权利要求2所述的IC芯片，其中所述规定的基准特性是规定的栅极电介质设计厚度和沟道掺杂剂特性，所述适配FET具有降低亚阈值泄漏的沟道注入物和比规定的栅极氧化物设计厚度更厚的栅极氧化物。
7、如权利要求6所述的IC芯片，其中所述规定的基准特性是基准阈值电压(VT)，所述适配FET具有高于所述基准阈值电压VT的增高阈值电压(VT+)。
8、如权利要求7所述的IC芯片，进一步包括：
与基准电源线相连并向所述临界路径提供基准电压的基准电压源；和
向所述余下逻辑路径中的所述逻辑电路提供增强电压的增强电压源，其中与具有所述规定的基准设计特性的FET在基准电压下的泄漏相比，所述适配FET在所述增强电压下呈现更低的泄漏。
9、如权利要求8所述的IC芯片，其中所述的增强电压(Vdd+)高于所述的基准电压(Vdd)至少达到基准阈值电压VT和所述的增强阈值电压VT+之间的差值，即Vdd+-Vdd＞|VT+-VT|。
10、如权利要求9所述的IC芯片，进一步包括存储单元的阵列和所述阵列的配套电路，所述的存储单元和配套电路包括适配FET并与所述的增强电源线相连。
11、一种集成电路(IC)芯片包括：
一个与基准电源线相连并提供基准电压的基准电压源；
多个逻辑路径，所述多个逻辑路径中的数个逻辑路径被标识为临界路径，所述临界路径中的器件具有规定的基准设计特性，位于所述临界路径中的电路与所述的基准电源线相连；
与增强电源线相连并提供增强电压的一个增强电压源，所述的增强电压高于所述的基准电压；和
所述多个逻辑路径的数个逻辑路径不被标识为所述的临界路径，所述的逻辑路径中的电路具有适配器件，并与所述的增强电源线相连，与具有所述规定的基准设计特性的器件相比，所述的适配器件在所述的基准电压下呈现更低的泄漏。
12、如权利要求11所述的IC芯片，其中所述的器件是场效应晶体管(FET)。
13、如权利要求12所述的IC芯片，其中与具有所述规定的基准设计特性的FET在所述的基准电压下的泄漏相比，所述的适配FET在所述的增强电压下呈现更低的泄漏。
14、如权利要求13所述的IC芯片，其中所述规定的基准特性是规定的栅极电介质设计厚度，与所述规定的栅极电介质设计厚度相比，所述的适配FET具有更厚的栅极氧化物。
15、如权利要求13所述的IC芯片，其中所述规定的基准特性是沟道掺杂剂特性，所述的适配FET具有降低亚阈值泄漏的沟道注入物。
16、如权利要求13所述的IC芯片，其中所述规定的基准特性是栅极氧化物，所述的适配FET具有高k栅极电介质材料。
17、如权利要求13所述的IC芯片，其中所述规定的基准特性是规定的栅极电介质层设计厚度和沟道掺杂剂特性，所述的适配FET具有降低亚阈值泄漏的沟道注入物和比规定的栅极氧化物设计厚度更厚的栅极氧化物。
18、如权利要求17所述的IC芯片，其中所述规定的基准特性是基准阈值电压(VT)，所述的适配FET具有高于所述的基准电压VT的增强阈值电压(VT+)。
19、如权利要求18所述的IC芯片，其中所述的增强电压(Vdd+)高于所述的基准电压(Vdd)至少达到基准阈值电压VT和所述的增强阈值电压VT+之间的差值，即Vdd+-Vdd＞|VT+-VT|。
20、如权利要求19所述的IC芯片，进一步包括存储单元阵列和所述阵列的配套电路，所述的存储单元和配套电路包括适配FET并与所述的增强电源线相连。
21、如权利要求20所述的IC，其中所述的IC是CMOS IC阵列，所述的阵列是静态随机存取存储器(SRAM)阵列，所述的CMOSIC进一步包括：
选择所述阵列中的一行单元的字线解码器；
多个字线驱动器，每个驱动器驱动选中的所述行；
选择所述阵列中的一列单元的位解码器；
至少一个读出在所述单元中选定一个单元中所存储的数据的读出放大器；
至少一个输入/输出(I/O)驱动器，每个所述的I/O驱动器向选中的所述列传递写入的数据并使已读出的所述数据返回；
为每个单元存取提供本地时序的本地时钟逻辑；和
用于控制对所述SRAM的存取的胶合逻辑。
22、如权利要求21所述的CMOS IC，其中所述的CMOS IC进一步包括静态随机存取存储器(SRAM)单元阵列，每个所述的SRAM单元包括：
一对交叉耦合的反相器，每个所述的交叉耦合反相器包括：
第一适配NFET，在存储节点和返回电压之间连接漏极和源极，和
在所述的存储节点和Vdd+之间连接漏极和源极的PFET，所述的交叉耦合反相器对中的另外一个的所述的存储节点连接到所述第一适配NFET的和所述PFET的控制端；和
一对适配NFET传输门，每个适配NFET传输门连接在一对互补位线之一和一个所述存储节点之间。
23、如权利要求22所述的CMOS IC，其中所述的字线驱动器连接到Vdd+和字线，该字线连接到所述一对适配NFET传输门的控制端，所述的字线驱动器选择性地将所述字线基本上驱动至Vdd+。
24、如权利要求23所述的CMOS IC，其中所述的IC位于部分耗尽(PD)绝缘体上硅结构(SOI)芯片上。
25、一种通过基准电源供电的多电源静态随机存取存储器(SRAM)，所述多电源SRAM的部分由增强电源供电，所述增强电源提供高于所述基准电源的电压，所述的多电源SRAM包括SRAM单元阵列，每个所述的SRAM单元包括：
一对连接在增强电源(Vdd+)线和电源返回线之间的交叉耦合的反相器，每个所述的交叉耦合反相器包括：第一导电类型的第一适配场效应晶体管(FET)，与具有规定的基准设计特性的基准器件相比，所述的适配FET在所述的基准电压下呈现更低的泄漏，所述的第一适配FET在存储节点和返回电压之间连接漏极和源极，和第二导电类型的FET，其在所述的存储节点和所述的Vdd+线之间连接漏极和源极，所述的交叉耦合反相器对中的另一个的所述存储节点连接到所述的第一适配FET的和所述第二导电类型的FET的控制端；和
一对第一导电类型的适配FET传输门，每个连接在一对互补位线之一和一个所述存储节点之间。
26、如权利要求25所述的多电源SRAM，其中所述的SRAM是CMOS SRAM，所述的第一导电类型是N型，所述的第二导电类型是P型。
27、如权利要求26所述的多电源CMOS SRAM，其中，与具有所述规定的基准设计特性的NFET在所述的基准电压(Vdd)下的泄漏相比，所述的适配NFET在所述的增强电压(Vdd+)下呈现更低的泄漏。
28、如权利要求27所述的多电源CMOS SRAM，其中所述规定的基准特性是规定的栅极电介质设计厚度，所述的适配NFET具有比所述规定的栅极电介质设计厚度更厚的栅极氧化物。
29、如权利要求27所述的多电源CMOS SRAM，其中所述规定的基准特性是沟道掺杂剂特性，所述的适配NFET具有降低亚阈值泄漏的沟道注入物。
30、如权利要求27所述的多电源CMOS SRAM，其中所述规定的基准特性是栅极氧化物，所述的适配NFET具有高k栅极电介质材料。
31、如权利要求27所述的多电源CMOS SRAM，其中所述规定的基准特性是规定的栅极电介质设计厚度和沟道掺杂剂特性，所述的适配NFET具有降低亚阈值泄漏的沟道注入物和比规定的栅极氧化物设计厚度更厚的栅极氧化物。
32、如权利要求31所述的多电源CMOS SRAM，其中所述规定的基准特性是基准阈值电压(VT)，所述的适配NFET具有高于所述基准阈值电压VT的增强阈值电压(VT+)。
33、如权利要求32所述的多电源CMOS SRAM，其中所述的增强电压(Vdd+)超过所述的基准电压(Vdd)至少达到基准阈值电压(VT)和所述的增强阈值电压(VT+)之间的差值，即Vdd+-Vdd＞VT+-VT。
34、如权利要求32所述的多电源CMOS SRAM，进一步包括：
选择所述阵列中的一行单元的字线解码器；
与Vdd+连接的多个字线驱动器，每个驱动器驱动选中行的一个字线，所述字线连接到所述适配NFET传输门对的控制端，所述字线驱动器选择性地将所述字线基本上驱动至Vdd+；
选择所述阵列中的一列单元的位解码器；
至少一个读出在所述单元中选定一个单元所存储的数据的读出放大器；
至少一个输入/输出(I/O)驱动器，每一个所述的I/O驱动器对选中的所述列传递写入的数据并使读出的所述数据返回；
为每个单元存取提供本地时序的本地时钟逻辑；和
用于控制对所述SRAM的存取的胶合逻辑。
35、如权利要求34所述的多电源CMOS SRAM，其中所述的CMOS SRAM位于部分耗尽(PD)绝缘体上硅结构(SOI)芯片上。
36、如权利要求35所述的多电源CMOS SRAM，其中所述字线解码器中、所述位解码器中和每个所述的至少一个读出放大器中的所选择FET是适配FET。
37、如权利要求36所述的多电源CMOS SRAM，其中所选择适配FET位于被标识的非临界路径中，该非临界路径位于所述本地时钟驱动器、每个所述的至少一个I/O驱动器和所述的胶合逻辑中。
38、如权利要求37所述的多电源CMOS SRAM，其中被标识的临界路径中的逻辑基本由基准器件构成。
39、一种通过基准电源供电的多电源CMOS静态随机存取存储器(SRAM)，所述多电源SRAM的部分通过增强电源供电，所述的增强电源提供高于所述的基准电源的电压，所述的多电源SRAM包括：
SRAM单元的阵列，每个所述的SRAM单元包括：
一对适配NFET传输门，每个连接在一对互补位线之一和存储节点之间，和
一对连接在增强电源(Vdd+)线和电源返回线之间的交叉耦合的反相器，每个所述的交叉耦合反相器包括：第一适配n型场效应晶体管(NFET)，与具有规定的基准设计特性的基准NFET相比，该第一适配n型场效应晶体管在所述的基准电压下呈现更低的泄漏，所述的第一适配NFET在存储节点和返回电压之间连接漏极和源极；和在所述的存储节点和Vdd+之间连接漏极和源极的PFET，所述的交叉耦合反相器对的另外一个的所述存储节点连接到所述的第一适配FET的和所述第二导电类型的FET的控制端；
选择所述阵列中的一行单元的字线解码器；
与Vdd+连接的多个字线驱动器，每个驱动器驱动选中的所述行中的字线，所述字线与所述适配NFET传输门对的控制端相连，所述字线驱动器选择性地将所述字线基本上驱动至Vdd+；
选择所述阵列中的所述单元的列的位解码器；
至少一个读出在所述单元中选定一个单元所存储的数据的读出放大器；
至少一个被Vdd供电的输入/输出(I/O)驱动器，每个所述的I/O驱动器向选中的所述列传递写入的数据并使读出的所述数据返回；
由Vdd供电并为每个单元存取提供本地时序的本地时钟逻辑；和
通过Vdd供电并控制对所述SRAM的存取操作的胶合逻辑。
40、如权利要求39所述的多电源CMOS SRAM，其中，与具有所述规定的基准设计特性的NFET在Vdd下的泄漏相比，所述的适配NFET在所述的Vdd+下呈现更低的泄漏。
41、如权利要求40所述的多电源CMOS SRAM，其中所述规定的基准特性是规定的栅极电介质设计厚度，所述的适配NFET具有比所述规定的栅极电介质设计厚度更厚的栅极氧化物。
42、如权利要求40所述的多电源CMOS SRAM，其中所述规定的基准特性是沟道掺杂剂特性，所述的适配NFET具有降低亚阈值泄漏的沟道注入物。
43、如权利要求40所述的多电源CMOS SRAM，其中所述规定的基准特性是栅极氧化物，所述的适配NFET具有高k栅极电介质材料。
44、如权利要求40所述的多电源CMOS SRAM，其中所述规定的基准特性是规定的栅极电介质设计厚度和沟道掺杂剂特性，所述的适配NFET具有降低亚阈值泄漏的沟道注入物和比规定的栅极氧化物设计厚度更厚的栅极氧化物。
45、如权利要求44所述的多电源CMOS SRAM，其中所述规定的基准特性是基准阈值电压(VT)，所述的适配NFET具有高于所述的基准阈值电压VT的增强阈值电压(VT+)。
46、如权利要求45所述的多电源CMOS SRAM，其中所述的增强电压Vdd+超过所述的基准电压Vdd至少达到基准阈值电压VT和所述的增强阈值电压VT+之间的差值，即Vdd+-Vdd＞VT+-VT。
47、如权利要求46所述的多电源CMOS SRAM，其中所述的CMOS SRAM位于部分耗尽(PD)绝缘体上硅结构(SOI)芯片上。
48、如权利要求47所述的多电源CMOS SRAM，其中在所述的字线解码器、所述的位解码器以及每个所述的至少一个读出放大器中的所选择的FET是适配的FET。
49、如权利要求48所述的多电源CMOS SRAM，其中所选择的所述适配FET位于被标识的非临界路径中，该非临界路径位于所述的本地时钟驱动器、每个所述的至少一个I/O驱动器和所述的胶合逻辑中并且连接到Vdd+。
50、如权利要求49所述的多电源CMOS SRAM，其中位于被标识的临界路径中的逻辑基本上由基准器件构成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/950,940 US7295457B2 (en) | 2002-11-29 | 2004-09-27 | Integrated circuit chip with improved array stability |
| US10/950,940 | 2004-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1755835A true CN1755835A (zh) | 2006-04-05 |
| CN1755835B CN1755835B (zh) | 2011-11-23 |
Family
ID=36688982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200510083278.0A Active CN1755835B (zh) | 2004-09-27 | 2005-07-08 | 具有改进的阵列稳定性的集成电路芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1755835B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101118267B (zh) * | 2006-08-03 | 2011-04-27 | 国际商业机器公司 | 确定阈值电压变化的阵列表征电路、系统和方法 |
| CN108735747A (zh) * | 2017-04-20 | 2018-11-02 | 台湾积体电路制造股份有限公司 | 半导体器件、集成电路芯片及其形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3523762B2 (ja) * | 1996-12-19 | 2004-04-26 | 株式会社東芝 | 半導体記憶装置 |
| US6027978A (en) * | 1997-01-28 | 2000-02-22 | Advanced Micro Devices, Inc. | Method of making an IGFET with a non-uniform lateral doping profile in the channel region |
| US6621325B2 (en) * | 2001-09-18 | 2003-09-16 | Xilinx, Inc. | Structures and methods for selectively applying a well bias to portions of a programmable device |
-
2005
- 2005-07-08 CN CN200510083278.0A patent/CN1755835B/zh active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101118267B (zh) * | 2006-08-03 | 2011-04-27 | 国际商业机器公司 | 确定阈值电压变化的阵列表征电路、系统和方法 |
| CN108735747A (zh) * | 2017-04-20 | 2018-11-02 | 台湾积体电路制造股份有限公司 | 半导体器件、集成电路芯片及其形成方法 |
| CN108735747B (zh) * | 2017-04-20 | 2020-12-22 | 台湾积体电路制造股份有限公司 | 半导体器件、集成电路芯片及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1755835B (zh) | 2011-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7403412B2 (en) | Integrated circuit chip with improved array stability | |
| US7804332B2 (en) | Circuit configurations having four terminal JFET devices | |
| US8116120B2 (en) | Depletion-mode MOSFET circuit and applications | |
| US20010038552A1 (en) | Semiconductor memory with switches for reducing leakage current | |
| US9135977B2 (en) | Random access memories with an increased stability of the MOS memory cell | |
| Yang et al. | Robust 6T Si tunneling transistor SRAM design | |
| US9985631B2 (en) | Digital circuits having improved transistors, and methods therefor | |
| EP2287909A2 (en) | Depletion-mode MOSFET circuits and applications | |
| US6839299B1 (en) | Method and structure for reducing gate leakage and threshold voltage fluctuation in memory cells | |
| US7651905B2 (en) | Apparatus and method for reducing gate leakage in deep sub-micron MOS transistors using semi-rectifying contacts | |
| CN1755835B (zh) | 具有改进的阵列稳定性的集成电路芯片 | |
| Yokoyama et al. | 40nm Ultra-low leakage SRAM at 170 deg. C operation for embedded flash MCU | |
| US8704376B2 (en) | Layout of memory strap cell | |
| US10937515B1 (en) | Fuse latch circuits and related apparatuses, systems, and methods | |
| US10269419B2 (en) | Aging aware dynamic keeper apparatus and associated method | |
| Chetan et al. | Different leakage power reduction techniques in SRAM Circuits: A State-of-the-art Review | |
| US20210407578A1 (en) | Layouts for sense amplifiers and related apparatuses and systems | |
| Patel et al. | Leakage current reduction techniques for CMOS circuits | |
| AU2021106624A4 (en) | Novel Design Approach for Performance Improvement of Low Power Static Random Access Memory | |
| WO2023134023A1 (zh) | 一种感应放大电路、方法和半导体存储器 | |
| Dnyaneshwar et al. | Power optimizaton in 8T SRAM cell | |
| Itoh et al. | An Introduction to LSI Design | |
| KR20160096944A (ko) | 초저전력 내장형 양방향 포트 sram | |
| Singh et al. | Analysis and Simulation of Gate Leakage Current in P3 SRAM Cell at Deep-Sub-Micron Technology for Multimedia Applications | |
| Kanda et al. | VOLTAGE SRAM'S BY ROW-BY-ROW DYNAMIC V, CONTROL (RRDv) SCHEME |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: MICROSOFT CORPORATION Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION Effective date: 20120912 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20120912 Address after: Washington State Patentee after: Microsoft Corp. Address before: American New York Patentee before: International Business Machines Corp. |
|
| ASS | Succession or assignment of patent right |
Owner name: MICROSOFT TECHNOLOGY LICENSING LLC Free format text: FORMER OWNER: MICROSOFT CORP. Effective date: 20150427 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150427 Address after: Washington State Patentee after: Micro soft technique license Co., Ltd Address before: Washington State Patentee before: Microsoft Corp. |